JP3787449B2 - アナログ信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はアナログ信号処理回路、信号処理回路、光検出装置及び像形成装置に関し、特に入力電流のピーク値に応じた出力電流を得るアナログ信号処理回路、信号処理回路、光検出装置及び像形成装置に関する。
【０００２】
【従来の技術】
アナログ信号処理回路において、従来、入力のピーク値に応じた出力を得ようとする場合、電圧での取り扱いが主であった。図２１に、電圧モードのピーク・ホールド回路を示す。同図において、２０１、２０２は演算増幅器、２０３、２０４はダイオード、２０５は抵抗、２０６はリセット用スイッチング素子、２０７は電荷ホールド用コンデンサ、２０８は電圧入力端子、２０９は電圧出力端子である。このように、電圧モードのピークホールド回路は、複数の演算増幅器、ダイオードおよびコンデンサ等によって構成されており、回路規模が大きくなりがちであった。さらに電流入力を取り扱う場合、入力電流を電流−電圧変換回路において電圧値に変換した後で、図２１のピーク・ホールド回路に入力する方法が主であり、さらに回路規模を大きくしていた。
【０００３】
【発明が解決しようとする課題】
上述した様に、従来は入力のピーク値に応じた出力を得ようとする場合回路規模が大きくなってしまう。このため、回路の占有面積、および消費電力が大きくなってしまう。
【０００４】
本発明の目的は、より少ない回路規模で入力電流のピーク値に応じた出力電流を得るための、電流モードのピーク・ホールド回路を提供することにある。
【０００５】
又、本発明の目的は入射光量が変化しても安定して信号を出力することが可能な光検出装置及び像形成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を達成するため、本発明のアナログ信号処理回路は、ゲートを共通接続とし、ソースを所定の第１の基準電位に接続した第１および第２の電界効果型トランジスタと、前記第１および第２の電界効果型トランジスタのゲートに第１の主電極を接続し、前記第１の電界効果型トランジスタのドレインに第２の主電極を接続し、第２の基準電位に制御電極を接続したトランジスタと、を有するものである。
【００１１】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では電界効果型トランジスタとして代表的なＭＯＳトランジスタを取り上げて説明する。
（第１の実施例）
図１は、本発明のアナログ信号処理回路による第１の実施例を示す回路図である。同図において、１および２は、ゲート端子を共通接続とし、ソース端子をそれぞれ所定の同一基準電位である電源電位（ＶDD）に接続した第１および第２のＰ型ＭＯＳトランジスタである。３は、第１および第２のＰ型ＭＯＳトランジスタ１，２の共通接続されたゲート端子にコレクタを接続し、ＭＯＳトランジスタ１のドレイン端子にエミッタを接続し、ベースをＶDDよりも低い基準電位（ＶBIAS1）に接続したＮＰＮトランジスタである。また、４はＭＯＳトランジスタ１のドレインとＮＰＮトランジスタ３のエミッタを接続した端子、５はＭＯＳトランジスタ１とＭＯＳトランジスタ２のゲートを共通接続した端子、６はＭＯＳトランジスタ２のドレイン端子である。
【００１２】
なお、電流は端子４から入力され、端子６より出力される。同図中のｉD1（ｔ）は、時刻ｔにおけるＭＯＳトランジスタ１のドレイン電流、ｉin（ｔ）は時刻ｔにおける入力電流、ｉout（ｔ）は時刻ｔにおける出力電流であり、それぞれ矢印の向きを正とする。なお、ｉout（ｔ）はＭＯＳトランジスタ２のドレイン電流に一致する。
【００１３】
図２（ａ），（ｂ）は、上記アナログ信号処理回路の動作を説明するための入力電流ｉin（ｔ）、出力電流ｉout（ｔ）の模式的波形図である。はじめに、ＭＯＳトランジスタ１が飽和領域で動作しており、ｉD1（ｔ）とｉin（ｔ）は一致し、ＮＰＮトランジスタ３がカットオフしている（遮断状態）とする。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD1（ｔ）＜ｉin（ｔ）となるため、端子４の電圧は下降し、ＶBIAS1から約０．５〜０．７Ｖ程度下がるとＮＰＮトランジスタ３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、
【００１４】
【数１】
となるように端子５の電圧を下降させる。ここで、ＶthpはＰ型のＭＯＳトランジスタの閾値電圧、μp は正孔の移動度、ＣOXは単位面積当たりのＭＯＳトランジスタのゲート酸化膜容量、Ｌ1 はＭＯＳトランジスタ１のゲート長、Ｗ1 はＭＯＳトランジスタ１のゲート幅である。なお端子５の電圧は、この端子に接続されているＭＯＳトランジスタ１および２のゲート−ソース間寄生容量から、ＮＰＮトランジスタ３を通じて電荷が引き抜かれることにより下降する。この時、図１の回路はカレントミラー回路として動作し、入力電流に比例した出力電流が得られる。すなわち、出力電流ｉout（ｔ）は、ＭＯＳトランジスタ２のゲート−ソース間電圧が、ＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）に一致することから、
【００１５】
【数２】
で与えられ、（２）式に（１）式を代入して整理すると、
【００１６】
【数３】
となる。ここで、Ｌ2 、Ｗ2 はそれぞれＭＯＳトランジスタ２のゲート長、ゲート幅である。
【００１７】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD1（ｔ）＝ｉin（ｔ）となるためＮＰＮトランジスタ３がカットオフするよう端子４の電圧は上昇しおおむねＶBIAS1程度の値に落ち着く。ここで、端子５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１、２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（１）および（２）式より、
【００１８】
【数４】
となり、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保存される。
【００１９】
そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下回ってもＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（４）式で表される値となる。なお、この時、端子４の電圧はｉD1（ｔ）＝ｉin（ｔ）を保つために最大でＶDD近辺まで上昇しＭＯＳトランジスタ１は非飽和領域で動作する。
【００２０】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子４の電圧は下降しＶBIAS1から約０．５〜０．７Ｖ程度下がった時点でＮＰＮトランジスタ３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、（１）式で表される値となるように端子５の電圧を下降させる。そして、（３）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００２１】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られることが分かる。
（第２の実施例）
図３に本発明のアナログ信号処理回路による第２の実施例を示す。同図において、８は端子５の電荷を保存するための電荷ホールド用コンデンサである。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第１の実施例の動作と同様であるが、端子５の電圧が下降する際、この端子に接続されているＭＯＳトランジスタ１およびＭＯＳトランジスタ２のゲート−ソース間寄生容量に加えて電荷ホールド用コンデンサ８の容量から、ＮＰＮトランジスタ３を通じて電荷が引き抜かれる点で異なる。すなわち、端子５における電荷保存のための容量値が大きくなるため、保存される電荷量を増やすことができる。このため、端子５にリーク電流がある場合、一定時間経過後の端子５の電圧変動誤差を第１の実施例の場合よりも小さくすることができ、より安定して入力電流のピーク値に応じた出力電流が得られる。
（第３の実施例）
図４に本発明のアナログ信号処理回路による第３の実施例を示す。９は端子５と所定の基準電位である電源電位（ＶDD）をショートするためのスイッチング素子で、９Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子９をオフさせたときは、第１の実施例の動作と同様であるが、スイッチング素子９をオンさせた状態では端子５とＶDDはショートされるため、端子５の電位を所定の基準電位にリセットすることができる点で異なる。すなわち、ピークホールド動作をした後、スイッチング素子９をオンし、端子５の電圧を所定の基準電位に上昇させた後にスイッチング素子９をオフすれば第１の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００２２】
また、言うまでもないが、本実施例においても端子５に電荷ホールド用のコンデンサ８を付加することは可能であり、第２の実施例と同様の効果が得られる。
（第４の実施例）
図５に本発明のアナログ信号処理回路による第４の実施例を示す。１０は端子４と端子５をショートするためのスイッチング素子で、１０Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子１０をオフさせたときは、第１の実施例の動作と同様であるが、スイッチング素子１０をオンさせた状態では端子４と端子５はショートされるため、本実施例は通常のカレントミラー回路として動作する点で異なる。したがって、第１の実施例で示されるピーク・ホールド機能を任意に設定することが可能となる。また、ピーク・ホールド動作をした後、ピーク電流よりも少ない、基準となる電流が入力されているときにスイッチング素子１０をオンさせると、端子５の電位が基準となる電位にまで引き上げられることから、入力に応じた基準出力電流が得られ、リセット機能を持たせることができる。この後、スイッチング素子１０をオフさせれば第１の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００２３】
また、言うまでもないが、本実施例においても端子５に電荷ホールド用のコンデンサ８を付加することは可能であり、第２の実施例と同様の効果が得られる。
【００２４】
さらに、本実施例においても、端子５と所定の基準電位である電源電位（ＶDD）をショートするためのスイッチング素子９を付加することは可能であり、第３の実施例と同様の効果が得られる。
（第５の実施例）
図６に本発明のアナログ信号処理回路による第５の実施例を示す。同図において、１０１は、ＭＯＳトランジスタ１にあらかじめバイアス電流を供給するための定電流源で端子４と接地電位に接続されており、ＩB1なる定電流を供給する。１０２は、ＭＯＳトランジスタ２にあらかじめバイアス電流を供給するための定電流源で端子６と接地電位に接続されており、ＩB2なる定電流を供給する。ここで、ＩB1とＩB2の関係はＭＯＳトランジスタ１とＭＯＳトランジスタ２のサイズ比に合わせて、
【００２５】
【数５】
なる関係であることが望ましい。なお、図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第１の実施例の動作と同様であるが、ＭＯＳトランジスタ１に入力される電流ｉin（ｔ）が、バイアス電流ＩB1と入力信号電流ｉsin（ｔ）の和によって表される点、およびＭＯＳトランジスタ２から出力される電流ｉout（ｔ）が、バイアス電流ＩB2と出力信号電流ｉsout（ｔ）の和によって表される点において異なる。本実施例によれば信号成分のみを独立して取り扱うことが可能となる。なお、本実施例においては、第１の実施例に定電流源１０１および定電流源１０２を付加した形で説明を行っているが、もちろん第２、第３および第４の実施例においても本実施例と同様の構成を取ることが可能であり同様の効果が得られる。
（第６の実施例）
図７に本発明のアナログ信号処理回路による第６の実施例を示す。本実施例は、第１の実施例の逆導電型による構成を示すものである。同図において、１１および１２は、ゲート端子を共通接続とし、ソース端子を所定の同一基準電位である接地電位に接続した第１、および第２のＮ型ＭＯＳトランジスタである。１３は、ＭＯＳトランジスタ１１，１２の共通接続されたゲート端子にコレクタを接続し、ＭＯＳトランジスタ１１のドレイン端子にエミッタを接続し、ベースをＶDDよりも高い基準電位（ＶBIAS1）に接続したＰＮＰトランジスタである。また、１４はＭＯＳトランジスタ１１のドレインとＰＮＰトランジスタ１３のエミッタを接続した端子、１５はＭＯＳトランジスタ１１とＭＯＳトランジスタ１２のゲートを共通接続した端子、１６はＭＯＳトランジスタ１２のドレイン端子である。なお、電流は端子１４から入力され、端子１６より出力される。同図中のｉD11（ｔ）は、時刻ｔにおけるＭＯＳトランジスタ１１のドレイン電流、ｉin（ｔ）は時刻ｔにおける入力電流、ｉout（ｔ）は時刻ｔにおける出力電流であり、それぞれ矢印の向きを正とする。なお、ｉout（ｔ）はＭＯＳトランジスタ１２のドレイン電流に一致する。
【００２６】
上記アナログ信号処理回路の動作を図２（ａ），（ｂ）を用いて説明する。はじめに、ＭＯＳトランジスタ１１が飽和領域で動作しており、ｉD11（ｔ）とｉin（ｔ）は一致し、ＰＮＰトランジスタ１３がカットオフしているとする。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD11（ｔ）＜ｉin（ｔ）となるため、端子１４の電圧は上昇し、ＶBIAS1から約０．５〜０．７Ｖ程度上がるとＰＮＰトランジスタ１３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５に流れ込みｉin（ｔ）とｉD11（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、
【００２７】
【数６】
となるように端子１５の電圧を上昇させる。ここで、ＶthnはＮ型のＭＯＳトランジスタの閾値電圧、μn は電子の移動度、ＣOXは単位面積当たりのＭＯＳトランジスタのゲート酸化膜容量、Ｌ11はＭＯＳトランジスタ１１のゲート長、Ｗ11はＭＯＳトランジスタ１１のゲート幅である。なお端子１５の電圧は、この端子に接続されているＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に、ＰＮＰトランジスタ１３を通じて電荷が供給されることにより上昇する。この時、図７の回路はカレントミラー回路として動作し、入力電流に比例した出力電流が得られる。すなわち、出力電流ｉout（ｔ）は、ＭＯＳトランジスタ１２のゲート−ソース間電圧が、ＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）に一致することから、
【００２８】
【数７】
で与えられ、（７）式に（６）式を代入して整理すると、
【００２９】
【数８】
となる。ここで、Ｌ12、Ｗ12はそれぞれＭＯＳトランジスタ１２のゲート長、ゲート幅である。
【００３０】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD11（ｔ）＝ｉin（ｔ）となるためＰＮＰトランジスタ１３がカットオフするよう端子１４の電圧は下降しおおむねＶBIAS1程度の値に落ち着く。ここで、端子１５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１１、１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（６）および（７）式より、
【００３１】
【数９】
となり、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保存される。
【００３２】
そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下回ってもＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（９）式で表される値となる。なお、この時、端子１４の電圧はｉD11（ｔ）＝ｉin（ｔ）を保つために最小で接地電位近辺まで下降しＭＯＳトランジスタ１１は非飽和領域で動作する。
【００３３】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子１４の電圧は上昇しＶBIAS1から約０．５〜０．７Ｖ程度上がった時点でＰＮＰトランジスタ１３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５から流れ出しｉin（ｔ）とｉD11（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、（６）式で表される値となるように端子１５の電圧を下降させる。そして、（８）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００３４】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られることが分かる。
（第７の実施例）
図８に本発明のアナログ信号処理回路による第７の実施例を示す。同図において、１８は端子１５の電荷を保存するための電荷ホールド用コンデンサである。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第６の実施例の動作と同様であるが、端子１５の電圧が上昇する際、この端子に接続されているＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に加えて電荷ホールド用コンデンサ１８の容量に、ＰＮＰトランジスタ１３を通じて電荷が供給される点で異なる。すなわち、端子１５における電荷保存のための容量値が大きくなるため、保存される電荷量を増やすことができる。このため、端子１５にリーク電流がある場合、一定時間経過後の端子１５の電圧変動誤差を第６の実施例の場合よりも小さくすることができ、より安定して入力電流のピーク値に応じた出力電流が得られる。
（第８の実施例）
図９に本発明のアナログ信号処理回路による第８の実施例を示す。１９は端子１５と所定の基準電位である接地電位をショートするためのスイッチング素子で、１９Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子１９をオフさせたときは、第６の実施例の動作と同様であるが、スイッチング素子１９をオンさせた状態では端子１５と接地電位はショートされるため、端子１５の電位を所定の基準電位にリセットすることができる点で異なる。すなわち、ピークホールド動作をした後、スイッチング素子１９をオンし、端子１５の電圧を所定の基準電位に下降させた後にスイッチング素子１９をオフすれば第６の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００３５】
また、言うまでもないが、本実施例においても端子１５に電荷ホールド用のコンデンサ１８を付加することは可能であり、第７の実施例と同様の効果が得られる。
（第９の実施例）
図１０に本発明のアナログ信号処理回路による第９の実施例を示す。２０は端子１４と端子１５をショートするためのスイッチング素子で、２０Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子２０をオフさせたときは、第６の実施例の動作と同様であるが、スイッチング素子２０をオンさせた状態では端子１４と端子１５はショートされるため、本実施例は通常のカレントミラー回路として動作する点で異なる。したがって、第６の実施例で示されるピーク・ホールド機能を任意に設定することが可能となることがわかる。また、ピーク・ホールド動作をした後、ピーク電流よりも少ない、基準となる電流が入力されているときにスイッチング素子２０をオンさせると、端子１５の電位が基準となる電位にまで引き下げられることから、入力に応じた基準出力電流が得られ、リセット機能を持たせることができる。この後、スイッチング素子２０をオフさせれば第６の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００３６】
また、言うまでもないが、本実施例においても端子１５に電荷ホールド用のコンデンサ１８を付加することは可能であり、第７の実施例と同様の効果が得られる。
【００３７】
さらに、本実施例においても、端子１５と所定の基準電位である接地電位とショートするためのスイッチング素子１９を付加することは可能であり、第８の実施例と同様の効果が得られる。
（第１０の実施例）
図１１に本発明のアナログ信号処理回路による第１０の実施例を示す。同図において、１１１は、ＭＯＳトランジスタ１１にあらかじめバイアス電流を供給するための定電流源で端子１４と電源電位（ＶDD）に接続されており、ＩB11なる定電流を供給する。１１２は、ＭＯＳトランジスタ１２にあらかじめバイアス電流を供給するための定電流源で端子１６と電源電位（ＶDD）に接続されており、ＩB12なる定電流を供給する。ここで、ＩB11とＩB12の関係はＭＯＳトランジスタ１１とＭＯＳトランジスタ１２のサイズ比に合わせて、
【００３８】
【数１０】
なる関係であることが望ましい。なお、図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第６の実施例の動作と同様であるが、ＭＯＳトランジスタ１１に入力される電流ｉin（ｔ）が、バイアス電流ＩB11と入力信号電流ｉsin（ｔ）の和によって表される点、およびＭＯＳトランジスタ１２から出力される電流ｉout（ｔ）が、バイアス電流ＩB12と出力信号電流ｉsout（ｔ）の和によって表される点において異なる。本実施例によれば信号成分のみを独立して取り扱うことが可能となる。なお、本実施例においては、第６の実施例に定電流源１１１および１１２を付加した形で説明を行っているが、もちろん第７、第８および第９の実施例においても本実施例と同様の構成を取ることが可能であり同様の効果が得られる。
（第１１の実施例）
図１２に本発明のアナログ信号処理回路による第１１の実施例を示す。本実施例は、第１の実施例の改良型で、高速動作を可能にするものである。同図において、７は、エミッタをＭＯＳトランジスタ１のドレインとＮＰＮトランジスタ３のエミッタとを共通接続した端子に接続し、ベースをＶDDよりも低い基準電位（ＶBIAS2）に接続し、コレクタをＶDDよりも低い基準電位である接地電位に接続したＰＮＰトランジスタである。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＮＰＮトランジスタ３とＰＮＰトランジスタ７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS1−ＶBIAS2が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。
【００３９】
次に、上記アナログ信号処理回路の動作を図２（ａ），（ｂ）を用いて説明するが、ここでは一例としてＶBIAS1−ＶBIAS2が０．６Ｖに設定されているとする。はじめに、ＭＯＳトランジスタ１が飽和領域で動作しており、ｉD1（ｔ）とｉin（ｔ）は一致しているとすると、端子４の電位はおおむねＶBIAS1とＶBIAS2の中間電位にあり、ＮＰＮトランジスタ３とＰＮＰトランジスタ７のベース−エミッタ間電圧は共に０．３Ｖ程度となって、両トランジスタ共カットオフしている。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD1（ｔ）＜ｉin（ｔ）となるため、端子４の電圧は下降する。この時、ＰＮＰトランジスタ７はカットオフを保つ一方で、端子４の電圧がＶBIAS1から約０．５〜０．７Ｖ程度下がるとＮＰＮトランジスタ３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、（１）式で表される値となるように端子５の電圧を下降させる。なお端子５の電圧は、この端子に接続されているＭＯＳトランジスタ１およびＭＯＳトランジスタ２のゲート−ソース間寄生容量から、ＮＰＮトランジスタ３を通じて電荷が引き抜かれることにより下降する。この時、図１２の回路はカレントミラー回路として動作し、（３）式で表されるように入力電流に比例した出力電流が得られる。
【００４０】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD1（ｔ）＝ｉin（ｔ）となるため、ＮＰＮトランジスタ３とＰＮＰトランジスタ７が共にカットオフするよう端子４の電圧は上昇しおおむねＶBIAS1とＶBIAS2の中間電位に落ち着く。ここで、端子５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１、２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（４）式で表されるように、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保存される。そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下まわると、端子４の電圧はさらに上昇するが、ＮＰＮトランジスタ７はカットオフを保ったままであるから、ＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（４）式で表される値となる。ところで、端子４の電圧がＶBIAS2から約０．５〜０．７Ｖ程度上がると、ＰＮＰトランジスタ７は順方向活性領域に入ってオン状態となり、ｉD1（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流すため、端子４の電圧の上昇は抑えられることになる。このため、端子４の電圧振幅を第１の実施例の場合よりも小さくすることができるから、より高速な動作が可能となる。
【００４１】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子４の電圧は下降しＶBIAS1から約０．５〜０．７Ｖ程度下がった時点でＮＰＮトランジスタ３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、（１）式で表される値となるように端子５の電圧を下降させる。そして、（３）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００４２】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られると共に、第１の実施例よりも高速な動作が可能となることがわかる。
【００４３】
なお、本実施例においても、端子５に電荷ホールド用コンデンサ８を付加すること、および端子５と所定の基準電位との間にリセット用のスイッチング素子９を付加すること、および端子４と端子６に定電流源１０１と１０２を付加することは可能であり、第２および第３および第５の実施例と同様の効果が得られる。
（第１２の実施例）
図１３に本発明のアナログ信号処理回路による第１２の実施例を示す。本実施例は、第１１の実施例の逆導電型による構成を示すものであり、第６の実施例の改良型で、高速動作を可能にするものである。同図において、１７は、エミッタをＭＯＳトランジスタ１１のドレインとＰＮＰトランジスタ１３のエミッタとを共通接続した端子に接続し、ベースを接地電位よりも高い基準電位（ＶBIAS2）に接続し、コレクタを接地電位よりも高い基準電位であるＶDDに接続したＮＰＮトランジスタである。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＰＮＰトランジスタ１３とＮＰＮトランジスタ１７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS2−ＶBIAS1が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。
【００４４】
次に、上記アナログ信号処理回路の動作を図２（ａ），（ｂ）を用いて説明するが、ここでは一例としてＶBIAS2−ＶBIAS1が０．６Ｖに設定されているとする。はじめに、ＭＯＳトランジスタ１１が飽和領域で動作しており、ｉD11（ｔ）とｉin（ｔ）は一致しているとすると、端子１４の電位はおおむねＶBIAS1とＶBIAS2の中間電位にあり、ＰＮＰトランジスタ１３とＮＰＮトランジスタ１７のベース−エミッタ間電圧は共に０．３Ｖ程度となって、両トランジスタ共カットオフしている。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD11（ｔ）＜ｉin（ｔ）となるため、端子１４の電圧は上昇する。この時、ＮＰＮトランジスタ１７はカットオフを保つ一方で、端子１４の電圧がＶBIAS1から約０．５〜０．７Ｖ程度上がるとＰＮＰトランジスタ１３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５に流れ込みｉin（ｔ）とｉD11（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、（６）式で表される値となるように端子１５の電圧を上昇させる。なお端子１５の電圧は、この端子に接続されているＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に、ＰＮＰトランジスタ１３を通じて電荷が供給されることにより上昇する。この時、図１３の回路はカレントミラー回路として動作し、（８）式で表されるように入力電流に比例した出力電流が得られる。
【００４５】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD11（ｔ）＝ｉin（ｔ）となるため、ＰＮＰトランジスタ１３とＮＰＮトランジスタ１７が共にカットオフするよう端子１４の電圧は下降しおおむねＶBIAS1とＶBIAS2の中間電位に落ち着く。ここで、端子１５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１１、１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（９）式で表されるように、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保存される。
【００４６】
そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下まわると、端子１４の電圧はさらに下降するが、ＰＮＰトランジスタ１７はカットオフを保ったままであるから、ＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（９）式で表される値となる。ところで、端子１４の電圧がＶBIAS2から約０．５〜０．７Ｖ程度下がると、ＮＰＮトランジスタ１７は順方向活性領域に入ってオン状態となり、ｉD1（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流すため、端子１４の電圧の下降は抑えられることになる。このため、端子１４の電圧振幅を第６の実施例の場合よりも小さくすることができるから、より高速な動作が可能となる。
【００４７】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子１４の電圧は上昇しＶBIAS1から約０．５〜０．７Ｖ程度上がった時点でＰＮＰトランジスタ１３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５から流れ出しｉin（ｔ）とｉD11（ｔ）一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、（６）式で表される値となるように端子１５の電圧を上昇させる。そして、（８）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００４８】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られると共に、第６の実施例よりも高速な動作が可能となることがわかる。
【００４９】
なお、本実施例においても、端子１５に電荷ホールド用コンデンサ１８を付加すること、および端子１５と所定の基準電位との間にリセット用のスイッチング素子１９を付加すること、および端子１４と端子１６に定電流源１１１と１１２を付加することは可能であり、第７および第８および第１０の実施例と同様の効果が得られる。
（第１３の実施例）
図１４に本発明のアナログ信号処理回路による第１３の実施例を示す。本実施例は、第１の実施例のＮＰＮトランジスタの代わりにＮ型ＭＯＳトランジスタを用いたものである。同図において、２３は端子５にドレインを接続し、端子４にソースを接続し、ゲートをＶDDよりも低い基準電位（ＶBIAS1）に接続したＮ型ＭＯＳトランジスタである。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第１の実施例の動作と同様であるが、端子４の電圧がＶBIAS1からＭＯＳトランジスタ２３の閾値電圧以上下がるとＭＯＳトランジスタ２３はオンし端子５の電圧を下降させる。本実施例においても、第１の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５０】
なお、本実施例においても端子５に電荷ホールド用コンデンサ８を付加すること、および端子５と所定の基準電位との間にリセット用のスイッチング素子９を付加すること、および端子４と端子５の間にスイッチング素子１０を付加すること、および端子４と端子６に定電流源１０１と１０２を付加することは可能であり、第２、第３、第４および第５の実施例と同様の効果が得られる。
（第１４の実施例）
図１５に本発明のアナログ信号処理回路による第１４の実施例を示す。本実施例は、第１３の実施例の逆導電型で、第６の実施例のＰＮＰトランジスタの代わりにＰ型ＭＯＳトランジスタを用いたものである。同図において、３３は端子１５にドレインを接続し、端子１４にソースを接続し、ゲートを接地電位よりも高い基準電位（ＶBIAS1）に接続したＰ型ＭＯＳトランジスタである。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第６の実施例の動作と同様であるが、端子１４の電圧がＶBIAS1からＭＯＳトランジスタ３３の閾値電圧以上上がるとＭＯＳトランジスタ３３はオンし端子１５の電圧を上昇させる。本実施例においても、第６の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５１】
なお、本実施例においても端子１５に電荷ホールド用コンデンサ１８を付加すること、および端子１５と所定の基準電位との間にリセット用のスイッチング素子１９を付加すること、および端子１４と端子１５の間にスイッチング素子２０を付加すること、および端子１４と端子１６に定電流源１１１と１１２を付加することは可能であり、第７、第８、第９および第１０の実施例と同様の効果が得られる。
（第１５の実施例）
図１６に本発明のアナログ信号処理回路による第１５の実施例を示す。本実施例は、第１３の実施例の改良型で、高速動作を可能にするものであり、第１１の実施例のＮＰＮトランジスタをＮ型ＭＯＳトランジスタに、ＰＮＰトランジスタをＰ型ＭＯＳトランジスタにそれぞれ置き換えたものである。同図において、２７は、ソースをＭＯＳトランジスタ１のドレインとＭＯＳトランジスタ２３のソースとを共通接続した端子に接続し、ゲートをＶDDよりも低い基準電位（ＶBIAS2）に接続し、ドレインをＶDDよりも低い基準電位である接地電位に接続したＰ型ＭＯＳトランジスタである。図１４と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS1−ＶBIAS2が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。また、本実施例の動作は第１１および第１３の実施例の動作と同様であるが、端子４の電圧がＶBIAS1からＭＯＳトランジスタ２３の閾値電圧以上下がるとＭＯＳトランジスタ２３はオンして端子５の電圧を下降させ、端子４の電圧がＶBIAS2からＭＯＳトランジスタ２７の閾値電圧以上上がるとＭＯＳトランジスタ２７がオンすることによって、ｉD1（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流し、端子４の電圧の上昇を抑える。このため、本実施例においては、端子４の電圧振幅を第１３の実施例の場合よりも小さくすることができるから、より高速な動作が可能になると共に、第１１および第１３の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５２】
なお、本実施例においても端子５に電荷ホールド用コンデンサ８を付加すること、および端子５と所定の基準電位との間にリセット用のスイッチング素子９を付加すること、および端子４と端子６に定電流源１０１と１０２を付加することは可能であり、第２および第３および第５の実施例と同様の効果が得られる。
（第１６の実施例）
図１７に本発明のアナログ信号処理回路による第１６の実施例を示す。本実施例は、第１４の実施例の改良型で、高速動作を可能にするものであり、第１２の実施例のＰＮＰトランジスタをＰ型ＭＯＳトランジスタに、ＮＰＮトランジスタをＮ型ＭＯＳトランジスタにそれぞれ置き換えたものである。同図において、３７は、ソースをＭＯＳトランジスタ１１のドレインとＭＯＳトランジスタ３３のソースとを共通接続した端子に接続し、ゲートを接地電位よりも高い基準電位（ＶBIAS2）に接続し、ドレインを接地電位よりも高い基準電位であるＶDDに接続したＮ型ＭＯＳトランジスタである。図１５と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＭＯＳトランジスタ３３とＭＯＳトランジスタ３７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS2−ＶBIAS1が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。また、本実施例の動作は第１２および第１４の実施例の動作と同様であるが、端子１４の電圧がＶBIAS1からＭＯＳトランジスタ３３の閾値電圧以上上がるとＭＯＳトランジスタ３３はオンして端子１５の電圧を上昇させ、端子４の電圧がＶBIAS2からＭＯＳトランジスタ３７の閾値電圧以上下がるとＭＯＳトランジスタ３７がオンすることによって、ｉD11（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流し、端子４の電圧の下降を抑える。このため、本実施例においては、端子１４の電圧振幅を第１４の実施例の場合よりも小さくすることができるから、より高速な動作が可能になると共に、第１２および第１４の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５３】
なお、本実施例においても端子１５に電荷ホールド用コンデンサ１８を付加すること、および端子１５と所定の基準電位との間にリセット用のスイッチング素子１９を付加すること、および端子１４と端子１６に定電流源１１１と１１２を付加することは可能であり、第７および第８および第１０の実施例と同様の効果が得られる。
【００５４】
なお、本発明において、第１及び第２の電界効果型トランジスタでないトランジスタ（または第１および第２のトランジスタ）をバイポーラトランジスタとしたときには、第１および第２の主電極はコレクタ，エミッタ、制御電極はベースが対応し、前記トランジスタを電界効果型トランジスタとしたときには、第１および第２の主電極はドレイン，ソース、制御電極はゲートが対応すると考えればよい。
（第１７の実施例）
次に、ピーク検出回路を利用した装置の一例を説明する。
【００５５】
一般にレーザービームプリンタのようなレーザー光を用いて感光ドラム面上に画像を形成する装置は図１８に示すように、レーザーダイオード１９０６、このレーザーをスキャンせしめるポリゴンミラー１９０７、レンズ系１９０８、反射ミラー１９０９、および感光ドラム１９１０等により構成され、光検出装置１９１１は前記レーザー光がある所定の位置を通過したことを検出し、２値の電気信号として水平同期信号を発生する。
【００５６】
この光検出装置は、図１９に示すようにフォトダイオード１９２１と、該フォトダイオード１９２１の光起電流を電圧変換するところの抵抗体Ｒ１と、この光電変換出力Ｖｐを一方の入力とし、かつ２値化のためのスレッショルドレベルを決める基準電圧Ｖrefを他の一方の入力とするところの電圧比較器１９２２とから構成されている。
【００５７】
しかしながら、上記図１９に示される回路では電圧比較器１９２２の入力となる前記光電変換出力Ｖｐと前記基準電圧Ｖrefとが各々独立であるがために、該光検出装置に入力される光量が変化すると前記光電変換出力Ｖｐの振幅が変動する一方で前記基準電圧Ｖrefの値は一定であるので、相対的にスレッショルドレベルが変化することになる。このため、水平同期信号Ｖoutの発生タイミングが大きく変動したり、前記光電変換出力Ｖｐの立ち上がりあるいは立ち下がり波形がスレッショルドレベルを横切るときの傾きが異なってしまうためジッタが大幅に悪化する可能性があった。このため、経時変化や温度変化等によるレーザパワーの変動、あるいは、ポリゴンミラー１９０７、レンズ系１９０８、反射ミラー１９０９の汚れによる光の透過率および反射率の悪化の影響による光量変動が、安定した画像出力を得るための障害となっていた。さらに、異なるレーザパワーで使用する機種間での汎用性はなく、各機種毎にレーザパワーに応じて抵抗体Ｒ１を調整するか、または、前記基準電圧Ｖrefを可変電圧源で構成し、これを調整しなければならない。
【００５８】
本実施例では、入射される光量が変化しても、安定して高精度の水平同期信号を発生することが出来る。
【００５９】
図２０は本発明の一実施例である光検出装置を示す図であり、図１８に示される画像形成装置の光検出装置１９１１として好適に用いることができる。同図において２１０１は光電変換手段であるところのフォトダイオード、２１０２はフォトダイオード２１０１の出力するピーク電流値に比例する電流値を保持する手段であるところの電流モードのピーク・ホールド回路、２１０３はフォトダイオード２１０１の出力する電流値に比例する電流値と、電流モードのピーク・ホールド回路２１０２に保持された電流値とを比較する手段であるところの電流入力のコンパレータ、２１０４はフォトダイオード２１０１の出力電流に比例する電流を電流モードのピーク・ホールド回路２１０２および電流入力のコンパレータ２１０３に伝達するためのカレントミラー回路、２１０５はカレントミラー回路２１０４をあらかじめ能動状態にしておくためのバイアス電流Ｉbiasを供給する定電流源、２１０６はバイアス電流成分をキャンセルするための電流（Ｘ−Ｙ）・Ｉbiasを供給するための定電流源である。電流モードのピーク・ホールド回路２１０２は、ベースを定電圧Ｖbiasに接続したＮＰＮトランジスタ２１０７、１：Ｙのサイズ比を持つＰＭＯＳトランジスタ２１０８および２１０９、ホールド容量２１１０によって構成されており、電流入力のコンパレータ２１０３は、定電流源２１１１および２１１２、ＮＰＮトランジスタ２１１３および２１１４、インバータ２１１５により構成されている。
【００６０】
フォトダイオード２１０１は入射光量に応じた電流Ｉｐを出力し、カレントミラー回路２１０４を通じて電流モードのピーク・ホールド回路２１０２に導かれる。この時、電流Ｉｐの最大値をＩｐmaxとすると、ＰＭＯＳトランジスタ２１０９のドレイン電流はＹ・（Ｉｐmax＋Ｉbias）なる電流値にホールドされる。ホールドされた電流Ｙ・（Ｉｐmax＋Ｉbias）には、定電流源２１０６より供給されるバイアス電流成分をキャンセルするための電流（Ｘ−Ｙ）・Ｉbiasが加えられることにより、電流入力のコンパレータ２１０３の一方の入力端子には、Ｙ・Ｉｐmax＋Ｘ・Ｉbiasなる電流が注入される。また、電流入力のコンパレータ２１０３のもう一方の入力端子からは、カレントミラー回路２１０４を通じてＸ・（Ｉｐ＋Ｉbias）なる電流が引き抜かれる。２つの電流入力はノードＡにおいて会合し、バイアス電流成分はキャンセルされる。そして、図の矢印の向きに示されるようにノードＡからノードＢに向かってＹ・Ｉｐmax−Ｘ・Ｉｐ、すなわちＸ・（（Ｙ／Ｘ）・Ｉｐmax−Ｉｐ）なる電流が流れる。ここで、ノードＡからノードＢに向かって電流が流れるとノードＣの電位は接地電位ＧＮＤに向かって降下するためインバータ１５の出力Ｖoutはハイレベルとなり、逆にノードＢからノードＡに向かって電流が流れるとノードＣの電位は電源電位ＶDDに向かって上昇するのでインバータ１５の出力Ｖoutはロールレベルとなることが分かる。したがって、Ｘ・（（Ｙ／Ｘ）・Ｉｐmax−Ｉｐ）＞０すなわちＩｐmaxのＹ／ＸよりもＩｐが小さいときには本実施例の光検出装置はハイレベルを出力し、Ｘ・（（Ｙ／Ｘ）・Ｉｐmax−Ｉｐ）＜０すなわちＩｐmaxのＹ／ＸよりもＩｐが大きいときには本実施例の光検出装置はローレベルを出力することとなる。以上の説明から分かるように、本実施例の光検出装置ではＸとＹを所望の値に設定しておけば、入力光のピーク値に応じて自動的にスレッショルドレベルを決定し、入射光量の変動に関わらず常に安定して高精度の水平同期信号を得ることができる。
【００６１】
また、本実施例によれば、レーザー光を用いて感光ドラム面上に画像を形成する画像形成装置用の光検出装置において、光電変換手段と、該光電変換手段のピーク値を保持する手段と、前記保持されたピーク値に応じて参照レベルを発生する手段と、水平同期信号を電気的に発生せしめるための前記光電変換手段の出力と前記発生された参照レベルとを比較する手段とを備えることにより、安定した画像出力を得ることのできる画像形成装置を提供することが可能となり、さらに、異なるレーザーパワーを使用する機種においても、光検出装置に照射される入射光量の最大値をメモリし、自動的にスレッショルドレベルを決定するので、機種による調整が不要で、きわめて汎用性の高い光検出装置および画像形成装置を提供することが可能となる。
【００６２】
なお、本実施例で用いた電流モードのピーク・ホールド手段２１０２の回路形式および電流入力のコンパレータ２１０３の回路形式を、他の回路形式に置き換えることはもちろん可能であるし、フォトダイオード２１０１の出力電流を電流モードのピーク・ホールド手段２１０２および電流入力のコンパレータ２１０３に伝達する手段としてカレントミラー２１０４を用いているが他の電流伝達手段を用いても、もちろん構わない。また、言うまでもないが本実施例の逆導電型の素子を用いた構成も可能であり同様の効果を得ることができる。
【００６３】
【発明の効果】
以上説明したように、本発明によるアナログ信号処理回路によれば、少ない回路構成で電流モードピーク・ホールド回路を得ることができ、占有面積の削減、および消費電力の削減が可能となる。
【００６４】
また、本発明によれば、入射される光量が変化しても、安定して高精度の水平同期信号を発生することができるとともに、レーザーパワーの異なる種類の画像形成装置に、複雑な調整を行うことなく適用でき汎用性を格段に向上できる光検出装置を提供することができる。
【００６５】
また、水平同期信号を発生するために、走査レーザ光を検出する画像形成装置において、レーザパワーが変動したり、光学系の汚れ等により光量が変わっても安定した画像出力を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図２】本発明に係るピークホールド回路の動作の一例を説明するための電流波形図である。
【図３】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図４】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図５】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図６】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図７】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図８】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図９】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１０】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１１】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１２】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１３】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１４】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１５】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１６】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１７】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１８】像形成装置の構成の主要部の一例を説明するための模式的斜視図である。
【図１９】同期信号を得るための回路の一例を説明するための概略的回路図である。
【図２０】本発明に係るアナログ信号処理回路を有する同期信号を得るための回路の一例を説明するための概略的回路図である。
【図２１】電圧モードのピークホールド回路の一例を示す概略的回路図である。
【符号の説明】
１、２、２７、３３ ＰＭＯＳトランジスタ
３、１７ ＮＰＮトランジスタ
４、１４ 電流入力端子
５、１５ 電荷ホールド端子
６、１６ 電流出力端子
８、１８、２０７ 電荷ホールド用コンデンサ
９、１０、１９、２０、２０６ スイッチング素子
９Ａ、１０Ａ、１９Ａ、２０Ａ パルス信号入力端子
１０１、１０２、１１１、１１２ 定電流源
１１、１２、２３、３７ ＮＭＯＳトランジスタ
７、１３ ＰＮＰトランジスタ
２０３、２０４ ダイオード
２０１、２０２ 演算増幅器
２０５ 抵抗
２０８ 電圧入力端子
２０９ 電圧出力端子
【発明の属する技術分野】
本発明はアナログ信号処理回路、信号処理回路、光検出装置及び像形成装置に関し、特に入力電流のピーク値に応じた出力電流を得るアナログ信号処理回路、信号処理回路、光検出装置及び像形成装置に関する。
【０００２】
【従来の技術】
アナログ信号処理回路において、従来、入力のピーク値に応じた出力を得ようとする場合、電圧での取り扱いが主であった。図２１に、電圧モードのピーク・ホールド回路を示す。同図において、２０１、２０２は演算増幅器、２０３、２０４はダイオード、２０５は抵抗、２０６はリセット用スイッチング素子、２０７は電荷ホールド用コンデンサ、２０８は電圧入力端子、２０９は電圧出力端子である。このように、電圧モードのピークホールド回路は、複数の演算増幅器、ダイオードおよびコンデンサ等によって構成されており、回路規模が大きくなりがちであった。さらに電流入力を取り扱う場合、入力電流を電流−電圧変換回路において電圧値に変換した後で、図２１のピーク・ホールド回路に入力する方法が主であり、さらに回路規模を大きくしていた。
【０００３】
【発明が解決しようとする課題】
上述した様に、従来は入力のピーク値に応じた出力を得ようとする場合回路規模が大きくなってしまう。このため、回路の占有面積、および消費電力が大きくなってしまう。
【０００４】
本発明の目的は、より少ない回路規模で入力電流のピーク値に応じた出力電流を得るための、電流モードのピーク・ホールド回路を提供することにある。
【０００５】
又、本発明の目的は入射光量が変化しても安定して信号を出力することが可能な光検出装置及び像形成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を達成するため、本発明のアナログ信号処理回路は、ゲートを共通接続とし、ソースを所定の第１の基準電位に接続した第１および第２の電界効果型トランジスタと、前記第１および第２の電界効果型トランジスタのゲートに第１の主電極を接続し、前記第１の電界効果型トランジスタのドレインに第２の主電極を接続し、第２の基準電位に制御電極を接続したトランジスタと、を有するものである。
【００１１】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では電界効果型トランジスタとして代表的なＭＯＳトランジスタを取り上げて説明する。
（第１の実施例）
図１は、本発明のアナログ信号処理回路による第１の実施例を示す回路図である。同図において、１および２は、ゲート端子を共通接続とし、ソース端子をそれぞれ所定の同一基準電位である電源電位（ＶDD）に接続した第１および第２のＰ型ＭＯＳトランジスタである。３は、第１および第２のＰ型ＭＯＳトランジスタ１，２の共通接続されたゲート端子にコレクタを接続し、ＭＯＳトランジスタ１のドレイン端子にエミッタを接続し、ベースをＶDDよりも低い基準電位（ＶBIAS1）に接続したＮＰＮトランジスタである。また、４はＭＯＳトランジスタ１のドレインとＮＰＮトランジスタ３のエミッタを接続した端子、５はＭＯＳトランジスタ１とＭＯＳトランジスタ２のゲートを共通接続した端子、６はＭＯＳトランジスタ２のドレイン端子である。
【００１２】
なお、電流は端子４から入力され、端子６より出力される。同図中のｉD1（ｔ）は、時刻ｔにおけるＭＯＳトランジスタ１のドレイン電流、ｉin（ｔ）は時刻ｔにおける入力電流、ｉout（ｔ）は時刻ｔにおける出力電流であり、それぞれ矢印の向きを正とする。なお、ｉout（ｔ）はＭＯＳトランジスタ２のドレイン電流に一致する。
【００１３】
図２（ａ），（ｂ）は、上記アナログ信号処理回路の動作を説明するための入力電流ｉin（ｔ）、出力電流ｉout（ｔ）の模式的波形図である。はじめに、ＭＯＳトランジスタ１が飽和領域で動作しており、ｉD1（ｔ）とｉin（ｔ）は一致し、ＮＰＮトランジスタ３がカットオフしている（遮断状態）とする。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD1（ｔ）＜ｉin（ｔ）となるため、端子４の電圧は下降し、ＶBIAS1から約０．５〜０．７Ｖ程度下がるとＮＰＮトランジスタ３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、
【００１４】
【数１】
【００１５】
【数２】
【００１６】
【数３】
【００１７】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD1（ｔ）＝ｉin（ｔ）となるためＮＰＮトランジスタ３がカットオフするよう端子４の電圧は上昇しおおむねＶBIAS1程度の値に落ち着く。ここで、端子５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１、２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（１）および（２）式より、
【００１８】
【数４】
【００１９】
そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下回ってもＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（４）式で表される値となる。なお、この時、端子４の電圧はｉD1（ｔ）＝ｉin（ｔ）を保つために最大でＶDD近辺まで上昇しＭＯＳトランジスタ１は非飽和領域で動作する。
【００２０】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子４の電圧は下降しＶBIAS1から約０．５〜０．７Ｖ程度下がった時点でＮＰＮトランジスタ３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、（１）式で表される値となるように端子５の電圧を下降させる。そして、（３）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００２１】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られることが分かる。
（第２の実施例）
図３に本発明のアナログ信号処理回路による第２の実施例を示す。同図において、８は端子５の電荷を保存するための電荷ホールド用コンデンサである。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第１の実施例の動作と同様であるが、端子５の電圧が下降する際、この端子に接続されているＭＯＳトランジスタ１およびＭＯＳトランジスタ２のゲート−ソース間寄生容量に加えて電荷ホールド用コンデンサ８の容量から、ＮＰＮトランジスタ３を通じて電荷が引き抜かれる点で異なる。すなわち、端子５における電荷保存のための容量値が大きくなるため、保存される電荷量を増やすことができる。このため、端子５にリーク電流がある場合、一定時間経過後の端子５の電圧変動誤差を第１の実施例の場合よりも小さくすることができ、より安定して入力電流のピーク値に応じた出力電流が得られる。
（第３の実施例）
図４に本発明のアナログ信号処理回路による第３の実施例を示す。９は端子５と所定の基準電位である電源電位（ＶDD）をショートするためのスイッチング素子で、９Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子９をオフさせたときは、第１の実施例の動作と同様であるが、スイッチング素子９をオンさせた状態では端子５とＶDDはショートされるため、端子５の電位を所定の基準電位にリセットすることができる点で異なる。すなわち、ピークホールド動作をした後、スイッチング素子９をオンし、端子５の電圧を所定の基準電位に上昇させた後にスイッチング素子９をオフすれば第１の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００２２】
また、言うまでもないが、本実施例においても端子５に電荷ホールド用のコンデンサ８を付加することは可能であり、第２の実施例と同様の効果が得られる。
（第４の実施例）
図５に本発明のアナログ信号処理回路による第４の実施例を示す。１０は端子４と端子５をショートするためのスイッチング素子で、１０Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子１０をオフさせたときは、第１の実施例の動作と同様であるが、スイッチング素子１０をオンさせた状態では端子４と端子５はショートされるため、本実施例は通常のカレントミラー回路として動作する点で異なる。したがって、第１の実施例で示されるピーク・ホールド機能を任意に設定することが可能となる。また、ピーク・ホールド動作をした後、ピーク電流よりも少ない、基準となる電流が入力されているときにスイッチング素子１０をオンさせると、端子５の電位が基準となる電位にまで引き上げられることから、入力に応じた基準出力電流が得られ、リセット機能を持たせることができる。この後、スイッチング素子１０をオフさせれば第１の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００２３】
また、言うまでもないが、本実施例においても端子５に電荷ホールド用のコンデンサ８を付加することは可能であり、第２の実施例と同様の効果が得られる。
【００２４】
さらに、本実施例においても、端子５と所定の基準電位である電源電位（ＶDD）をショートするためのスイッチング素子９を付加することは可能であり、第３の実施例と同様の効果が得られる。
（第５の実施例）
図６に本発明のアナログ信号処理回路による第５の実施例を示す。同図において、１０１は、ＭＯＳトランジスタ１にあらかじめバイアス電流を供給するための定電流源で端子４と接地電位に接続されており、ＩB1なる定電流を供給する。１０２は、ＭＯＳトランジスタ２にあらかじめバイアス電流を供給するための定電流源で端子６と接地電位に接続されており、ＩB2なる定電流を供給する。ここで、ＩB1とＩB2の関係はＭＯＳトランジスタ１とＭＯＳトランジスタ２のサイズ比に合わせて、
【００２５】
【数５】
（第６の実施例）
図７に本発明のアナログ信号処理回路による第６の実施例を示す。本実施例は、第１の実施例の逆導電型による構成を示すものである。同図において、１１および１２は、ゲート端子を共通接続とし、ソース端子を所定の同一基準電位である接地電位に接続した第１、および第２のＮ型ＭＯＳトランジスタである。１３は、ＭＯＳトランジスタ１１，１２の共通接続されたゲート端子にコレクタを接続し、ＭＯＳトランジスタ１１のドレイン端子にエミッタを接続し、ベースをＶDDよりも高い基準電位（ＶBIAS1）に接続したＰＮＰトランジスタである。また、１４はＭＯＳトランジスタ１１のドレインとＰＮＰトランジスタ１３のエミッタを接続した端子、１５はＭＯＳトランジスタ１１とＭＯＳトランジスタ１２のゲートを共通接続した端子、１６はＭＯＳトランジスタ１２のドレイン端子である。なお、電流は端子１４から入力され、端子１６より出力される。同図中のｉD11（ｔ）は、時刻ｔにおけるＭＯＳトランジスタ１１のドレイン電流、ｉin（ｔ）は時刻ｔにおける入力電流、ｉout（ｔ）は時刻ｔにおける出力電流であり、それぞれ矢印の向きを正とする。なお、ｉout（ｔ）はＭＯＳトランジスタ１２のドレイン電流に一致する。
【００２６】
上記アナログ信号処理回路の動作を図２（ａ），（ｂ）を用いて説明する。はじめに、ＭＯＳトランジスタ１１が飽和領域で動作しており、ｉD11（ｔ）とｉin（ｔ）は一致し、ＰＮＰトランジスタ１３がカットオフしているとする。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD11（ｔ）＜ｉin（ｔ）となるため、端子１４の電圧は上昇し、ＶBIAS1から約０．５〜０．７Ｖ程度上がるとＰＮＰトランジスタ１３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５に流れ込みｉin（ｔ）とｉD11（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、
【００２７】
【数６】
【００２８】
【数７】
【００２９】
【数８】
【００３０】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD11（ｔ）＝ｉin（ｔ）となるためＰＮＰトランジスタ１３がカットオフするよう端子１４の電圧は下降しおおむねＶBIAS1程度の値に落ち着く。ここで、端子１５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１１、１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（６）および（７）式より、
【００３１】
【数９】
【００３２】
そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下回ってもＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（９）式で表される値となる。なお、この時、端子１４の電圧はｉD11（ｔ）＝ｉin（ｔ）を保つために最小で接地電位近辺まで下降しＭＯＳトランジスタ１１は非飽和領域で動作する。
【００３３】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子１４の電圧は上昇しＶBIAS1から約０．５〜０．７Ｖ程度上がった時点でＰＮＰトランジスタ１３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５から流れ出しｉin（ｔ）とｉD11（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、（６）式で表される値となるように端子１５の電圧を下降させる。そして、（８）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００３４】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られることが分かる。
（第７の実施例）
図８に本発明のアナログ信号処理回路による第７の実施例を示す。同図において、１８は端子１５の電荷を保存するための電荷ホールド用コンデンサである。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第６の実施例の動作と同様であるが、端子１５の電圧が上昇する際、この端子に接続されているＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に加えて電荷ホールド用コンデンサ１８の容量に、ＰＮＰトランジスタ１３を通じて電荷が供給される点で異なる。すなわち、端子１５における電荷保存のための容量値が大きくなるため、保存される電荷量を増やすことができる。このため、端子１５にリーク電流がある場合、一定時間経過後の端子１５の電圧変動誤差を第６の実施例の場合よりも小さくすることができ、より安定して入力電流のピーク値に応じた出力電流が得られる。
（第８の実施例）
図９に本発明のアナログ信号処理回路による第８の実施例を示す。１９は端子１５と所定の基準電位である接地電位をショートするためのスイッチング素子で、１９Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子１９をオフさせたときは、第６の実施例の動作と同様であるが、スイッチング素子１９をオンさせた状態では端子１５と接地電位はショートされるため、端子１５の電位を所定の基準電位にリセットすることができる点で異なる。すなわち、ピークホールド動作をした後、スイッチング素子１９をオンし、端子１５の電圧を所定の基準電位に下降させた後にスイッチング素子１９をオフすれば第６の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００３５】
また、言うまでもないが、本実施例においても端子１５に電荷ホールド用のコンデンサ１８を付加することは可能であり、第７の実施例と同様の効果が得られる。
（第９の実施例）
図１０に本発明のアナログ信号処理回路による第９の実施例を示す。２０は端子１４と端子１５をショートするためのスイッチング素子で、２０Ａはこのスイッチング素子の開閉を制御するパルス信号入力端子である。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は、スイッチング素子２０をオフさせたときは、第６の実施例の動作と同様であるが、スイッチング素子２０をオンさせた状態では端子１４と端子１５はショートされるため、本実施例は通常のカレントミラー回路として動作する点で異なる。したがって、第６の実施例で示されるピーク・ホールド機能を任意に設定することが可能となることがわかる。また、ピーク・ホールド動作をした後、ピーク電流よりも少ない、基準となる電流が入力されているときにスイッチング素子２０をオンさせると、端子１５の電位が基準となる電位にまで引き下げられることから、入力に応じた基準出力電流が得られ、リセット機能を持たせることができる。この後、スイッチング素子２０をオフさせれば第６の実施例と同様の動作をし、新たにピーク・ホールド動作を行うことができる。
【００３６】
また、言うまでもないが、本実施例においても端子１５に電荷ホールド用のコンデンサ１８を付加することは可能であり、第７の実施例と同様の効果が得られる。
【００３７】
さらに、本実施例においても、端子１５と所定の基準電位である接地電位とショートするためのスイッチング素子１９を付加することは可能であり、第８の実施例と同様の効果が得られる。
（第１０の実施例）
図１１に本発明のアナログ信号処理回路による第１０の実施例を示す。同図において、１１１は、ＭＯＳトランジスタ１１にあらかじめバイアス電流を供給するための定電流源で端子１４と電源電位（ＶDD）に接続されており、ＩB11なる定電流を供給する。１１２は、ＭＯＳトランジスタ１２にあらかじめバイアス電流を供給するための定電流源で端子１６と電源電位（ＶDD）に接続されており、ＩB12なる定電流を供給する。ここで、ＩB11とＩB12の関係はＭＯＳトランジスタ１１とＭＯＳトランジスタ１２のサイズ比に合わせて、
【００３８】
【数１０】
（第１１の実施例）
図１２に本発明のアナログ信号処理回路による第１１の実施例を示す。本実施例は、第１の実施例の改良型で、高速動作を可能にするものである。同図において、７は、エミッタをＭＯＳトランジスタ１のドレインとＮＰＮトランジスタ３のエミッタとを共通接続した端子に接続し、ベースをＶDDよりも低い基準電位（ＶBIAS2）に接続し、コレクタをＶDDよりも低い基準電位である接地電位に接続したＰＮＰトランジスタである。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＮＰＮトランジスタ３とＰＮＰトランジスタ７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS1−ＶBIAS2が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。
【００３９】
次に、上記アナログ信号処理回路の動作を図２（ａ），（ｂ）を用いて説明するが、ここでは一例としてＶBIAS1−ＶBIAS2が０．６Ｖに設定されているとする。はじめに、ＭＯＳトランジスタ１が飽和領域で動作しており、ｉD1（ｔ）とｉin（ｔ）は一致しているとすると、端子４の電位はおおむねＶBIAS1とＶBIAS2の中間電位にあり、ＮＰＮトランジスタ３とＰＮＰトランジスタ７のベース−エミッタ間電圧は共に０．３Ｖ程度となって、両トランジスタ共カットオフしている。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD1（ｔ）＜ｉin（ｔ）となるため、端子４の電圧は下降する。この時、ＰＮＰトランジスタ７はカットオフを保つ一方で、端子４の電圧がＶBIAS1から約０．５〜０．７Ｖ程度下がるとＮＰＮトランジスタ３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、（１）式で表される値となるように端子５の電圧を下降させる。なお端子５の電圧は、この端子に接続されているＭＯＳトランジスタ１およびＭＯＳトランジスタ２のゲート−ソース間寄生容量から、ＮＰＮトランジスタ３を通じて電荷が引き抜かれることにより下降する。この時、図１２の回路はカレントミラー回路として動作し、（３）式で表されるように入力電流に比例した出力電流が得られる。
【００４０】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD1（ｔ）＝ｉin（ｔ）となるため、ＮＰＮトランジスタ３とＰＮＰトランジスタ７が共にカットオフするよう端子４の電圧は上昇しおおむねＶBIAS1とＶBIAS2の中間電位に落ち着く。ここで、端子５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１、２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（４）式で表されるように、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保存される。そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下まわると、端子４の電圧はさらに上昇するが、ＮＰＮトランジスタ７はカットオフを保ったままであるから、ＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（４）式で表される値となる。ところで、端子４の電圧がＶBIAS2から約０．５〜０．７Ｖ程度上がると、ＰＮＰトランジスタ７は順方向活性領域に入ってオン状態となり、ｉD1（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流すため、端子４の電圧の上昇は抑えられることになる。このため、端子４の電圧振幅を第１の実施例の場合よりも小さくすることができるから、より高速な動作が可能となる。
【００４１】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子４の電圧は下降しＶBIAS1から約０．５〜０．７Ｖ程度下がった時点でＮＰＮトランジスタ３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD1（ｔ）の電流がＮＰＮトランジスタ３を通じて端子５から流れ出しｉin（ｔ）とｉD1（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１のゲート−ソース間電圧ＶGS（ｔ）が、（１）式で表される値となるように端子５の電圧を下降させる。そして、（３）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００４２】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られると共に、第１の実施例よりも高速な動作が可能となることがわかる。
【００４３】
なお、本実施例においても、端子５に電荷ホールド用コンデンサ８を付加すること、および端子５と所定の基準電位との間にリセット用のスイッチング素子９を付加すること、および端子４と端子６に定電流源１０１と１０２を付加することは可能であり、第２および第３および第５の実施例と同様の効果が得られる。
（第１２の実施例）
図１３に本発明のアナログ信号処理回路による第１２の実施例を示す。本実施例は、第１１の実施例の逆導電型による構成を示すものであり、第６の実施例の改良型で、高速動作を可能にするものである。同図において、１７は、エミッタをＭＯＳトランジスタ１１のドレインとＰＮＰトランジスタ１３のエミッタとを共通接続した端子に接続し、ベースを接地電位よりも高い基準電位（ＶBIAS2）に接続し、コレクタを接地電位よりも高い基準電位であるＶDDに接続したＮＰＮトランジスタである。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＰＮＰトランジスタ１３とＮＰＮトランジスタ１７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS2−ＶBIAS1が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。
【００４４】
次に、上記アナログ信号処理回路の動作を図２（ａ），（ｂ）を用いて説明するが、ここでは一例としてＶBIAS2−ＶBIAS1が０．６Ｖに設定されているとする。はじめに、ＭＯＳトランジスタ１１が飽和領域で動作しており、ｉD11（ｔ）とｉin（ｔ）は一致しているとすると、端子１４の電位はおおむねＶBIAS1とＶBIAS2の中間電位にあり、ＰＮＰトランジスタ１３とＮＰＮトランジスタ１７のベース−エミッタ間電圧は共に０．３Ｖ程度となって、両トランジスタ共カットオフしている。ここで、時刻ｔ0からｔ1の期間のようにｉin（ｔ）が増加しはじめると、ｉD11（ｔ）＜ｉin（ｔ）となるため、端子１４の電圧は上昇する。この時、ＮＰＮトランジスタ１７はカットオフを保つ一方で、端子１４の電圧がＶBIAS1から約０．５〜０．７Ｖ程度上がるとＰＮＰトランジスタ１３は順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５に流れ込みｉin（ｔ）とｉD11（ｔ）が一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、（６）式で表される値となるように端子１５の電圧を上昇させる。なお端子１５の電圧は、この端子に接続されているＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に、ＰＮＰトランジスタ１３を通じて電荷が供給されることにより上昇する。この時、図１３の回路はカレントミラー回路として動作し、（８）式で表されるように入力電流に比例した出力電流が得られる。
【００４５】
次に、時刻ｔ1からｔ2の期間のようにｉin（ｔ）の増加が止まるとｉD11（ｔ）＝ｉin（ｔ）となるため、ＰＮＰトランジスタ１３とＮＰＮトランジスタ１７が共にカットオフするよう端子１４の電圧は下降しおおむねＶBIAS1とＶBIAS2の中間電位に落ち着く。ここで、端子１５はハイインピーダンスであるから、時刻ｔ1における電荷が変化することはなく、ＭＯＳトランジスタ１１、１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、（９）式で表されるように、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保存される。
【００４６】
そして、時刻ｔ2からｔ3の期間のようにｉin（ｔ）がｉin（ｔ1）を下まわると、端子１４の電圧はさらに下降するが、ＰＮＰトランジスタ１７はカットオフを保ったままであるから、ＶGS（ｔ1）は保存されるので、出力電流ｉout（ｔ）は（９）式で表される値となる。ところで、端子１４の電圧がＶBIAS2から約０．５〜０．７Ｖ程度下がると、ＮＰＮトランジスタ１７は順方向活性領域に入ってオン状態となり、ｉD1（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流すため、端子１４の電圧の下降は抑えられることになる。このため、端子１４の電圧振幅を第６の実施例の場合よりも小さくすることができるから、より高速な動作が可能となる。
【００４７】
次に、時刻ｔ3からｔ4の期間のようにｉin（ｔ1）を超える電流が入力され、増加し続けると、端子１４の電圧は上昇しＶBIAS1から約０．５〜０．７Ｖ程度上がった時点でＰＮＰトランジスタ１３が、再度順方向活性領域に入ってオン状態となり、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ１３を通じて端子１５から流れ出しｉin（ｔ）とｉD11（ｔ）一致するよう、すなわちＭＯＳトランジスタ１１のゲート−ソース間電圧ＶGS（ｔ）が、（６）式で表される値となるように端子１５の電圧を上昇させる。そして、（８）式で表される入力電流に応じた出力電流ｉout（ｔ）が得られることになる。
【００４８】
以上の説明から、入力電流の増減に応じて上記動作を繰り返すことによって、入力電流のピーク値に応じた出力電流が得られると共に、第６の実施例よりも高速な動作が可能となることがわかる。
【００４９】
なお、本実施例においても、端子１５に電荷ホールド用コンデンサ１８を付加すること、および端子１５と所定の基準電位との間にリセット用のスイッチング素子１９を付加すること、および端子１４と端子１６に定電流源１１１と１１２を付加することは可能であり、第７および第８および第１０の実施例と同様の効果が得られる。
（第１３の実施例）
図１４に本発明のアナログ信号処理回路による第１３の実施例を示す。本実施例は、第１の実施例のＮＰＮトランジスタの代わりにＮ型ＭＯＳトランジスタを用いたものである。同図において、２３は端子５にドレインを接続し、端子４にソースを接続し、ゲートをＶDDよりも低い基準電位（ＶBIAS1）に接続したＮ型ＭＯＳトランジスタである。図１と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第１の実施例の動作と同様であるが、端子４の電圧がＶBIAS1からＭＯＳトランジスタ２３の閾値電圧以上下がるとＭＯＳトランジスタ２３はオンし端子５の電圧を下降させる。本実施例においても、第１の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５０】
なお、本実施例においても端子５に電荷ホールド用コンデンサ８を付加すること、および端子５と所定の基準電位との間にリセット用のスイッチング素子９を付加すること、および端子４と端子５の間にスイッチング素子１０を付加すること、および端子４と端子６に定電流源１０１と１０２を付加することは可能であり、第２、第３、第４および第５の実施例と同様の効果が得られる。
（第１４の実施例）
図１５に本発明のアナログ信号処理回路による第１４の実施例を示す。本実施例は、第１３の実施例の逆導電型で、第６の実施例のＰＮＰトランジスタの代わりにＰ型ＭＯＳトランジスタを用いたものである。同図において、３３は端子１５にドレインを接続し、端子１４にソースを接続し、ゲートを接地電位よりも高い基準電位（ＶBIAS1）に接続したＰ型ＭＯＳトランジスタである。図７と同一構成部材については同一符号を付し、詳細な説明を省略する。また、本実施例の動作は第６の実施例の動作と同様であるが、端子１４の電圧がＶBIAS1からＭＯＳトランジスタ３３の閾値電圧以上上がるとＭＯＳトランジスタ３３はオンし端子１５の電圧を上昇させる。本実施例においても、第６の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５１】
なお、本実施例においても端子１５に電荷ホールド用コンデンサ１８を付加すること、および端子１５と所定の基準電位との間にリセット用のスイッチング素子１９を付加すること、および端子１４と端子１５の間にスイッチング素子２０を付加すること、および端子１４と端子１６に定電流源１１１と１１２を付加することは可能であり、第７、第８、第９および第１０の実施例と同様の効果が得られる。
（第１５の実施例）
図１６に本発明のアナログ信号処理回路による第１５の実施例を示す。本実施例は、第１３の実施例の改良型で、高速動作を可能にするものであり、第１１の実施例のＮＰＮトランジスタをＮ型ＭＯＳトランジスタに、ＰＮＰトランジスタをＰ型ＭＯＳトランジスタにそれぞれ置き換えたものである。同図において、２７は、ソースをＭＯＳトランジスタ１のドレインとＭＯＳトランジスタ２３のソースとを共通接続した端子に接続し、ゲートをＶDDよりも低い基準電位（ＶBIAS2）に接続し、ドレインをＶDDよりも低い基準電位である接地電位に接続したＰ型ＭＯＳトランジスタである。図１４と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS1−ＶBIAS2が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。また、本実施例の動作は第１１および第１３の実施例の動作と同様であるが、端子４の電圧がＶBIAS1からＭＯＳトランジスタ２３の閾値電圧以上下がるとＭＯＳトランジスタ２３はオンして端子５の電圧を下降させ、端子４の電圧がＶBIAS2からＭＯＳトランジスタ２７の閾値電圧以上上がるとＭＯＳトランジスタ２７がオンすることによって、ｉD1（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流し、端子４の電圧の上昇を抑える。このため、本実施例においては、端子４の電圧振幅を第１３の実施例の場合よりも小さくすることができるから、より高速な動作が可能になると共に、第１１および第１３の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５２】
なお、本実施例においても端子５に電荷ホールド用コンデンサ８を付加すること、および端子５と所定の基準電位との間にリセット用のスイッチング素子９を付加すること、および端子４と端子６に定電流源１０１と１０２を付加することは可能であり、第２および第３および第５の実施例と同様の効果が得られる。
（第１６の実施例）
図１７に本発明のアナログ信号処理回路による第１６の実施例を示す。本実施例は、第１４の実施例の改良型で、高速動作を可能にするものであり、第１２の実施例のＰＮＰトランジスタをＰ型ＭＯＳトランジスタに、ＮＰＮトランジスタをＮ型ＭＯＳトランジスタにそれぞれ置き換えたものである。同図において、３７は、ソースをＭＯＳトランジスタ１１のドレインとＭＯＳトランジスタ３３のソースとを共通接続した端子に接続し、ゲートを接地電位よりも高い基準電位（ＶBIAS2）に接続し、ドレインを接地電位よりも高い基準電位であるＶDDに接続したＮ型ＭＯＳトランジスタである。図１５と同一構成部材については同一符号を付し、詳細な説明を省略する。なお、ＶBIAS1とＶBIAS2の関係は、ＭＯＳトランジスタ３３とＭＯＳトランジスタ３７を同時にオンすることがないような値に設定されていれば良く、特に大小関係は問わないが、ＶBIAS2−ＶBIAS1が、上記の条件を満たしつつ、できる限り大きくすることが望ましい。また、本実施例の動作は第１２および第１４の実施例の動作と同様であるが、端子１４の電圧がＶBIAS1からＭＯＳトランジスタ３３の閾値電圧以上上がるとＭＯＳトランジスタ３３はオンして端子１５の電圧を上昇させ、端子４の電圧がＶBIAS2からＭＯＳトランジスタ３７の閾値電圧以上下がるとＭＯＳトランジスタ３７がオンすることによって、ｉD11（ｔ）−ｉin（ｔ）すなわちｉin（ｔ1）−ｉin（ｔ）の電流を流し、端子４の電圧の下降を抑える。このため、本実施例においては、端子１４の電圧振幅を第１４の実施例の場合よりも小さくすることができるから、より高速な動作が可能になると共に、第１２および第１４の実施例と同様、入力電流のピーク値に応じた出力電流が得られる。
【００５３】
なお、本実施例においても端子１５に電荷ホールド用コンデンサ１８を付加すること、および端子１５と所定の基準電位との間にリセット用のスイッチング素子１９を付加すること、および端子１４と端子１６に定電流源１１１と１１２を付加することは可能であり、第７および第８および第１０の実施例と同様の効果が得られる。
【００５４】
なお、本発明において、第１及び第２の電界効果型トランジスタでないトランジスタ（または第１および第２のトランジスタ）をバイポーラトランジスタとしたときには、第１および第２の主電極はコレクタ，エミッタ、制御電極はベースが対応し、前記トランジスタを電界効果型トランジスタとしたときには、第１および第２の主電極はドレイン，ソース、制御電極はゲートが対応すると考えればよい。
（第１７の実施例）
次に、ピーク検出回路を利用した装置の一例を説明する。
【００５５】
一般にレーザービームプリンタのようなレーザー光を用いて感光ドラム面上に画像を形成する装置は図１８に示すように、レーザーダイオード１９０６、このレーザーをスキャンせしめるポリゴンミラー１９０７、レンズ系１９０８、反射ミラー１９０９、および感光ドラム１９１０等により構成され、光検出装置１９１１は前記レーザー光がある所定の位置を通過したことを検出し、２値の電気信号として水平同期信号を発生する。
【００５６】
この光検出装置は、図１９に示すようにフォトダイオード１９２１と、該フォトダイオード１９２１の光起電流を電圧変換するところの抵抗体Ｒ１と、この光電変換出力Ｖｐを一方の入力とし、かつ２値化のためのスレッショルドレベルを決める基準電圧Ｖrefを他の一方の入力とするところの電圧比較器１９２２とから構成されている。
【００５７】
しかしながら、上記図１９に示される回路では電圧比較器１９２２の入力となる前記光電変換出力Ｖｐと前記基準電圧Ｖrefとが各々独立であるがために、該光検出装置に入力される光量が変化すると前記光電変換出力Ｖｐの振幅が変動する一方で前記基準電圧Ｖrefの値は一定であるので、相対的にスレッショルドレベルが変化することになる。このため、水平同期信号Ｖoutの発生タイミングが大きく変動したり、前記光電変換出力Ｖｐの立ち上がりあるいは立ち下がり波形がスレッショルドレベルを横切るときの傾きが異なってしまうためジッタが大幅に悪化する可能性があった。このため、経時変化や温度変化等によるレーザパワーの変動、あるいは、ポリゴンミラー１９０７、レンズ系１９０８、反射ミラー１９０９の汚れによる光の透過率および反射率の悪化の影響による光量変動が、安定した画像出力を得るための障害となっていた。さらに、異なるレーザパワーで使用する機種間での汎用性はなく、各機種毎にレーザパワーに応じて抵抗体Ｒ１を調整するか、または、前記基準電圧Ｖrefを可変電圧源で構成し、これを調整しなければならない。
【００５８】
本実施例では、入射される光量が変化しても、安定して高精度の水平同期信号を発生することが出来る。
【００５９】
図２０は本発明の一実施例である光検出装置を示す図であり、図１８に示される画像形成装置の光検出装置１９１１として好適に用いることができる。同図において２１０１は光電変換手段であるところのフォトダイオード、２１０２はフォトダイオード２１０１の出力するピーク電流値に比例する電流値を保持する手段であるところの電流モードのピーク・ホールド回路、２１０３はフォトダイオード２１０１の出力する電流値に比例する電流値と、電流モードのピーク・ホールド回路２１０２に保持された電流値とを比較する手段であるところの電流入力のコンパレータ、２１０４はフォトダイオード２１０１の出力電流に比例する電流を電流モードのピーク・ホールド回路２１０２および電流入力のコンパレータ２１０３に伝達するためのカレントミラー回路、２１０５はカレントミラー回路２１０４をあらかじめ能動状態にしておくためのバイアス電流Ｉbiasを供給する定電流源、２１０６はバイアス電流成分をキャンセルするための電流（Ｘ−Ｙ）・Ｉbiasを供給するための定電流源である。電流モードのピーク・ホールド回路２１０２は、ベースを定電圧Ｖbiasに接続したＮＰＮトランジスタ２１０７、１：Ｙのサイズ比を持つＰＭＯＳトランジスタ２１０８および２１０９、ホールド容量２１１０によって構成されており、電流入力のコンパレータ２１０３は、定電流源２１１１および２１１２、ＮＰＮトランジスタ２１１３および２１１４、インバータ２１１５により構成されている。
【００６０】
フォトダイオード２１０１は入射光量に応じた電流Ｉｐを出力し、カレントミラー回路２１０４を通じて電流モードのピーク・ホールド回路２１０２に導かれる。この時、電流Ｉｐの最大値をＩｐmaxとすると、ＰＭＯＳトランジスタ２１０９のドレイン電流はＹ・（Ｉｐmax＋Ｉbias）なる電流値にホールドされる。ホールドされた電流Ｙ・（Ｉｐmax＋Ｉbias）には、定電流源２１０６より供給されるバイアス電流成分をキャンセルするための電流（Ｘ−Ｙ）・Ｉbiasが加えられることにより、電流入力のコンパレータ２１０３の一方の入力端子には、Ｙ・Ｉｐmax＋Ｘ・Ｉbiasなる電流が注入される。また、電流入力のコンパレータ２１０３のもう一方の入力端子からは、カレントミラー回路２１０４を通じてＸ・（Ｉｐ＋Ｉbias）なる電流が引き抜かれる。２つの電流入力はノードＡにおいて会合し、バイアス電流成分はキャンセルされる。そして、図の矢印の向きに示されるようにノードＡからノードＢに向かってＹ・Ｉｐmax−Ｘ・Ｉｐ、すなわちＸ・（（Ｙ／Ｘ）・Ｉｐmax−Ｉｐ）なる電流が流れる。ここで、ノードＡからノードＢに向かって電流が流れるとノードＣの電位は接地電位ＧＮＤに向かって降下するためインバータ１５の出力Ｖoutはハイレベルとなり、逆にノードＢからノードＡに向かって電流が流れるとノードＣの電位は電源電位ＶDDに向かって上昇するのでインバータ１５の出力Ｖoutはロールレベルとなることが分かる。したがって、Ｘ・（（Ｙ／Ｘ）・Ｉｐmax−Ｉｐ）＞０すなわちＩｐmaxのＹ／ＸよりもＩｐが小さいときには本実施例の光検出装置はハイレベルを出力し、Ｘ・（（Ｙ／Ｘ）・Ｉｐmax−Ｉｐ）＜０すなわちＩｐmaxのＹ／ＸよりもＩｐが大きいときには本実施例の光検出装置はローレベルを出力することとなる。以上の説明から分かるように、本実施例の光検出装置ではＸとＹを所望の値に設定しておけば、入力光のピーク値に応じて自動的にスレッショルドレベルを決定し、入射光量の変動に関わらず常に安定して高精度の水平同期信号を得ることができる。
【００６１】
また、本実施例によれば、レーザー光を用いて感光ドラム面上に画像を形成する画像形成装置用の光検出装置において、光電変換手段と、該光電変換手段のピーク値を保持する手段と、前記保持されたピーク値に応じて参照レベルを発生する手段と、水平同期信号を電気的に発生せしめるための前記光電変換手段の出力と前記発生された参照レベルとを比較する手段とを備えることにより、安定した画像出力を得ることのできる画像形成装置を提供することが可能となり、さらに、異なるレーザーパワーを使用する機種においても、光検出装置に照射される入射光量の最大値をメモリし、自動的にスレッショルドレベルを決定するので、機種による調整が不要で、きわめて汎用性の高い光検出装置および画像形成装置を提供することが可能となる。
【００６２】
なお、本実施例で用いた電流モードのピーク・ホールド手段２１０２の回路形式および電流入力のコンパレータ２１０３の回路形式を、他の回路形式に置き換えることはもちろん可能であるし、フォトダイオード２１０１の出力電流を電流モードのピーク・ホールド手段２１０２および電流入力のコンパレータ２１０３に伝達する手段としてカレントミラー２１０４を用いているが他の電流伝達手段を用いても、もちろん構わない。また、言うまでもないが本実施例の逆導電型の素子を用いた構成も可能であり同様の効果を得ることができる。
【００６３】
【発明の効果】
以上説明したように、本発明によるアナログ信号処理回路によれば、少ない回路構成で電流モードピーク・ホールド回路を得ることができ、占有面積の削減、および消費電力の削減が可能となる。
【００６４】
また、本発明によれば、入射される光量が変化しても、安定して高精度の水平同期信号を発生することができるとともに、レーザーパワーの異なる種類の画像形成装置に、複雑な調整を行うことなく適用でき汎用性を格段に向上できる光検出装置を提供することができる。
【００６５】
また、水平同期信号を発生するために、走査レーザ光を検出する画像形成装置において、レーザパワーが変動したり、光学系の汚れ等により光量が変わっても安定した画像出力を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図２】本発明に係るピークホールド回路の動作の一例を説明するための電流波形図である。
【図３】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図４】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図５】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図６】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図７】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図８】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図９】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１０】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１１】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１２】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１３】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１４】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１５】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１６】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１７】本発明に係るアナログ信号処理回路の一例を説明するための概略的回路図である。
【図１８】像形成装置の構成の主要部の一例を説明するための模式的斜視図である。
【図１９】同期信号を得るための回路の一例を説明するための概略的回路図である。
【図２０】本発明に係るアナログ信号処理回路を有する同期信号を得るための回路の一例を説明するための概略的回路図である。
【図２１】電圧モードのピークホールド回路の一例を示す概略的回路図である。
【符号の説明】
１、２、２７、３３ ＰＭＯＳトランジスタ
３、１７ ＮＰＮトランジスタ
４、１４ 電流入力端子
５、１５ 電荷ホールド端子
６、１６ 電流出力端子
８、１８、２０７ 電荷ホールド用コンデンサ
９、１０、１９、２０、２０６ スイッチング素子
９Ａ、１０Ａ、１９Ａ、２０Ａ パルス信号入力端子
１０１、１０２、１１１、１１２ 定電流源
１１、１２、２３、３７ ＮＭＯＳトランジスタ
７、１３ ＰＮＰトランジスタ
２０３、２０４ ダイオード
２０１、２０２ 演算増幅器
２０５ 抵抗
２０８ 電圧入力端子
２０９ 電圧出力端子
Claims (6)
- ゲートを共通接続とし、ソースを所定の第１の基準電位に接続した第１および第２の電界効果型トランジスタと、
前記第１および第２の電界効果型トランジスタのゲートに第１の主電極を接続し、前記第１の電界効果型トランジスタのドレインに第２の主電極を接続し、第２の基準電位に制御電極を接続したトランジスタと、を有するアナログ信号処理回路。 - 前記第１および第２の電界効果型トランジスタの共通接続されたゲートに電荷ホールド用の蓄積手段を接続した請求項１に記載のアナログ信号処理回路。
- 前記第１および第２の電界効果型トランジスタの共通接続されたゲートと所定の基準電位との間にスイッチング手段を付加した請求項１または請求項２に記載のアナログ信号処理回路。
- 前記第１および第２の電界効果型トランジスタの共通接続されたゲートと、前記第１の電界効果型トランジスタのドレインと前記トランジスタの第２の主電極との接続部との間にスイッチング手段を付加した請求項１〜３のいずれかの請求項に記載のアナログ信号処理回路。
- 前記第１および第２の電界効果型トランジスタはＰ型、前記トランジスタはＮＰＮトランジスタであり、前記第２の基準電位は前記第１の基準電位よりも低く設定されている請求項１〜４のいずれかの請求項に記載のアナログ信号処理回路。
- 前記第１および第２の電界効果型トランジスタはＰ型、前記トランジスタはＮ型電界効果型トランジスタであり、前記第２の基準電位は前記第１の基準電位よりも低く設定されている請求項１〜４のいずれかの請求項に記載のアナログ信号処理回路。
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