JP3846202B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置 Download PDFInfo
- Publication number
- JP3846202B2 JP3846202B2 JP2001027307A JP2001027307A JP3846202B2 JP 3846202 B2 JP3846202 B2 JP 3846202B2 JP 2001027307 A JP2001027307 A JP 2001027307A JP 2001027307 A JP2001027307 A JP 2001027307A JP 3846202 B2 JP3846202 B2 JP 3846202B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- memory device
- semiconductor layer
- nonvolatile memory
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/33—Material including silicon
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/28—Configurations of stacked chips the stacked chips having different sizes, e.g. chip stacks having a pyramidal shape
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性記憶装置に関し、特にデータを１回のみ書き込むことができるＯＴＰ（One Time Programmable ）半導体不揮発性記憶装置に関する。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置として、フローティングゲート型、ＭＮＯＳ型あるいはＭＯＮＯＳ型などの様々な特徴を有し、データを一括消去可能できるフラッシュメモリが開発された。これらはデコーダなど、メモリセルアレイの周辺トランジスタとしてＣＭＯＳトランジスタを有している。
しかしながら、上記フラッシュメモリは、製造するのにマスクが２０〜３０枚程度必要であり、製造コストが高いという問題を有していた。
【０００３】
一方で、データを１回のみ書き込むことができる読み出し専用記憶装置（ＯＴＰＲＯＭ（Read Only Memory））として、１つのトランジスタと１つの酸化膜ヒューズを有するメモルセルが開発され、例えば特公平４−９３８８号公報、特公昭５８−２８７５０号公報、あるいは特公昭６３−２２０７３号公報に開示されている。
【０００４】
例えば、特公平４−９３８８号公報には、図２１に示す構造のメモリセルが開示されている。
例えば、ｐ型の半導体基板１０１のチャネル形成領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されており、その両側部における半導体基板１０１中に、ｎ型不純物を含有するソース領域１０５とドレイン領域１０６が形成されて、ＭＯＳ電界効果トランジスタが形成されている。
上記のＭＯＳトランジスタを被覆して酸化シリコンの絶縁膜１１０が形成され、ゲート電極１０４、ソース領域１０５、およびドレイン領域１０６に達するコンタクトホールが開口され、各コンタクトホール中に、例えばアルミニウムなどからなるゲート配線１１５、ソース配線１１６、およびドレイン配線１１７が埋め込まれて形成されている。
ここで、上記のソース領域１０５とソース配線１１６の界面には酸化シリコン膜１１４が形成されており、両者を絶縁している。
【０００５】
上記の構造のメモリセルにおいて、書き込むデータに従って、ソース領域１０５とソース配線１１６の間に高電圧を印加することで、酸化シリコン膜１１４における絶縁が破壊され、ソース領域１０５とソース配線１１６を導通させ、各メモリセルにおけるソース領域１０５とソース配線１１６の間の導通あるいは非導通によりデータを記憶することができる。
【０００６】
また、特公昭５８−２８７５０号公報および特公昭６３−２２０７３号公報には、それぞれ図２２および図２３に示す構造のメモリセルが開示されている。
実質的に図２１に示す構造のメモリセルと同様であるが、ソース領域１０５に接続するようにポリシリコン層１２０が形成されており、この上層に酸化シリコン膜１１４を介してソース配線１１６が形成されている。
また、図２２においては、ドレイン領域１０６にもポリシリコン層１２０が形成されており、この上層にドレイン配線１１７が形成されている。
【０００７】
上記の構造のメモリセルにおいても、書き込むデータに従って、ソース領域１０５とソース配線１１６の間に高電圧を印加することで、酸化シリコン膜１１４における絶縁が破壊され、ソース領域１０５とソース配線１１６を導通させ、各メモリセルにおけるソース領域１０５とソース配線１１６の間の導通あるいは非導通によりデータを記憶することができる。
【０００８】
一方で、米国特許６０３４８８２号公報には、図２４（ａ）の等価回路図に示すメモリセルアレイおよび周辺回路を有する半導体不揮発性記憶装置が開示されている。
即ち、図２４（ａ）に示すように、行デコーダＲＤにより制御されるスイッチングトランジスタＳＷＴにより、層選択信号ＬＳＳが入力される導電層（Ｃ１，Ｃ３，Ｃ５，Ｃ７）およびビット線ＢＬとなる導電層（Ｃ２，Ｃ４，Ｃ６）の交点においてメモリセルＭが設けられている。
【０００９】
上記のメモリセルは、例えば図２４（ｂ）に示す構造をしている。
即ち、上記の導電層（Ｃ１，Ｃ３，Ｃ５，Ｃ７）となる導電層２０１上に、ｐ+ 型のポリシリコン層２０２が形成され、その上層にｎ型のポリシリコン層２０３が形成されて、ダイオードを形成している。ポリシリコン層２０３の上層に、酸化シリコン膜２０４が形成されており、その上層にｎ+ 型のポリシリコン層２０５が形成されており、その上層に上記の導電層（Ｃ２，Ｃ４，Ｃ６）となる導電層２０６が配線されている。
ここで、上記のポリシリコン層２０３とポリシリコン層２０５は酸化シリコン膜２０４により絶縁されている。
【００１０】
上記の構造のメモリセルにおいて、書き込むデータに従って、ポリシリコン層２０３とポリシリコン層２０５の間に高電圧を印加することで、酸化シリコン膜２０４における絶縁が破壊され、ポリシリコン層２０３とポリシリコン層２０５を導通させ、各メモリセルにおけるダイオード素子（ポリシリコン層２０２およびポリシリコン層２０３の積層部分）の有無によりデータを記憶することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記の図２１〜図２３に示す構造のメモリセルにおいては、酸化シリコン膜の絶縁破壊の再現性、信頼性に問題があった。
【００１２】
また、図２４に示す半導体不揮発性記憶装置は、絶縁膜破壊型のヒューズと能動素子であるダイオードを接続してなるメモリセルを３次元に展開した構成であるため、能動素子を構成するのに必要な結晶性のシリコン層をアルミニウムからなる配線の上層に形成することが必要となるため、熱処理のアルミニウム配線への影響が大きく、実際に製造するには大きな困難が伴う。
さらに、メモリセルを有する層を、例えば９層程度に複数層積層させて、集積度を増し、半導体不揮発性記憶装置としての単位記憶容量あたりの製造コストを低減することを実現するものであるが、例えばＮ層積層しても周辺回路などの影響で単位記憶容量あたりの製造コストが１／Ｎよりも大きくなってしまい、コスト低減の効果が十分得られないという問題があった。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させ、製造コストのさらなる低減が可能な半導体不揮発性記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体不揮発性記憶装置は、少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、上記メモリセルは、半導体基板に形成された第１導電型の不純物領域と、上記不純物領域を被覆して上記半導体基板上に形成された第１絶縁膜と、上記不純物領域に達するように上記第１絶縁膜に開口された開口部と、上記開口部内に上記不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層とを有し、上記メモリセルにおいて記憶するデータに応じて上記第１半導体層と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記第１半導体層と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する。
【００１６】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記メモリセルにおいて、ワード線となるゲート電極が上記半導体基板上にゲート絶縁膜を介して形成され、上記ゲート電極下部における上記半導体基板にチャネル形成領域を有し、上記不純物領域をドレイン領域とする電界効果トランジスタが形成されており、上記第２半導体層にビット線が接続して形成されている。
さらに好適には、上記電界効果トランジスタのソース領域が接地されている。
あるいはさらに好適には、上記電界効果トランジスタのソース領域から上記半導体基板側に流れる電流を検知する手段をさらに有する。
あるいはさらに好適には、上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されており、さらに好適には、上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される。
【００１７】
上記の本発明の半導体不揮発性記憶装置は、好適には、複数個の上記メモリセルがマトリクス状に配置されてなる。
【００１８】
上記の本発明の半導体不揮発性記憶装置は、メモリセルが、半導体基板に形成された第１導電型の不純物領域と、不純物領域を被覆して半導体基板上に形成された第１絶縁膜と、不純物領域に達するように第１絶縁膜に開口された開口部と、開口部内に不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層とを有する。
上記の第１半導体層と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００１９】
また、上記の目的を達成するため、本発明の半導体不揮発性記憶装置は、少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、上記メモリセルは、第１配線と、上記第１配線上に形成された第１絶縁膜と、上記第１配線に達するように上記第１絶縁膜に開口された開口部と、上記開口部内に上記不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層と、上記第２半導体層に接続して形成された第２配線とを有し、上記メモリセルにおいて記憶するデータに応じて上記第１半導体層と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記第１半導体層と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する。
【００２１】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記メモリセルにおいて、上記第１配線がワード線であり、上記第２配線がビット線である。
さらに好適には、上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されている。
またさらに好適には、上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される。
【００２２】
上記の本発明の半導体不揮発性記憶装置は、好適には、複数個の上記メモリセルがマトリクス状に配置されてなる。
【００２３】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記第１配線、第１絶縁膜および第２配線の積層体が互いに絶縁されて複数層積層しており、各積層体において、上記第１配線と第２配線に接続するように複数個の上記メモリセルがマトリクス状に配置されてなる。
【００２４】
上記の本発明の半導体不揮発性記憶装置は、メモリセルが、第１配線と、第１配線上に形成された第１絶縁膜と、第１配線に達するように第１絶縁膜に開口された開口部と、開口部内に上記第１配線側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層と、第２半導体層に接続して形成された第２配線とを有する。
上記の第１半導体層と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００２５】
また、上記の目的を達成するため、本発明の半導体不揮発性記憶装置は、少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、上記メモリセルは、絶縁性基板上の第１半導体層に形成された第１導電型の不純物領域と、上記不純物領域を被覆して上記第１半導体層上に形成された第１絶縁膜と、上記不純物領域に達するように上記第１絶縁膜に開口された開口部と、上記開口部内に上記不純物領域側から順に積層された第２絶縁膜および第２導電型の第２半導体層とを有し、上記メモリセルにおいて記憶するデータに応じて上記不純物領域と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記不純物領域と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する。
【００２７】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記メモリセルにおいて、ワード線となるゲート電極が上記第１半導体層上にゲート絶縁膜を介して形成され、上記ゲート電極下部における上記第１半導体層にチャネル形成領域を有し、上記不純物領域をドレイン領域とする電界効果トランジスタが形成されており、上記第２半導体層にビット線が接続して形成されている。
さらに好適には、上記電界効果トランジスタのソース領域が接地されている。
あるいはさらに好適には、上記電界効果トランジスタのソース領域から上記半導体基板側に流れる電流を検知する手段をさらに有する。
あるいはさらに好適には、上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されており、さらに好適には、上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される。
【００２８】
上記の本発明の半導体不揮発性記憶装置は、好適には、複数個の上記メモリセルがマトリクス状に配置されてなる。
【００２９】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記第１半導体層が互いに絶縁されて複数層積層しており、各第１半導体層のそれぞれにおいて、上記メモリセルがマトリクス状に配置されてなる。
【００３０】
上記の本発明の半導体不揮発性記憶装置は、メモリセルが、絶縁性基板上の第１半導体層に形成された第１導電型の不純物領域と、不純物領域を被覆して第１半導体層上に形成された第１絶縁膜と、不純物領域に達するように第１絶縁膜に開口された開口部と、開口部内に不純物領域側から順に積層された第２絶縁膜および第２導電型の第２半導体層とを有する。
上記のＳＯＩ（Semiconductor On Insulator）構造の第１半導体層中の不純物領域と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００４４】
【発明の実施の形態】
以下に、本発明の半導体不揮発性記憶装置およびその製造方法の実施の形態について、図面を参照して下記に説明する。
【００４５】
第１実施形態
図１は、本実施形態に係る半導体不揮発性記憶装置であるメモリチップを内蔵する記録媒体（メモリカード）の構成を示す模式図である。
上記記録媒体は、メモリチップＭＣ、コントロールチップＣＣおよびインターフェースＩＦを有する。
コントロールチップＣＣは、インターフェースＩＦを介して外部上位機器ＥＸＴから電源の受給およびデータの授受を行い、メモリチップＭＣに対するデータの書き込みおよび読み出しを行う。
【００４６】
図２は、上記のメモリチップＭＣの構成を示す回路図である。説明の簡単のために、４行４列のメモリセルアレイについて説明しているが、実際にはｍ行ｎ列のメモリセルアレイに適用できる。
メモリチップＭＣは、行デコーダＲＤ、列デコーダＣＤ、メモリセルアレイおよび出力回路を有する。
上記のメモリセルアレイにおいて、行デコーダＲＤに接続しているワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）と、列デコーダＣＤに接続しているビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）とが交差する位置に、メモリセルＭ（Ｍ11，Ｍ12，・・・，Ｍ34，Ｍ44）がマトリクス状に配置されている。
各メモリセルＭは、アクセストランジスタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）と絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，Ｆ34，Ｆ44）とを有する。
各アクセストランジスタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソース領域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）に接続され、ドレイン領域が接地している構成である。
【００４７】
図３は、上記の行デコーダＲＤの構成例を示す等価回路図である。
行デコーダＲＤにおいては、各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）などが入力されるＯＲ論理回路などにより選択されたワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）に、例えば電圧Ｖddが印加される。
あるいは、行デコーダＲＤは、各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）および不図示のブロック選択信号φにより制御されるパストランジスタのみから構成され、アドレスデータおよびブロック選択信号により選択されたワード線ＷＬに、例えば電圧Ｖddが印加される構成としてもよく、この場合は各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）などをコントロールチップＣＣから供給する構成とすることが好ましい。
【００４８】
図４は、上記の列デコーダＣＤおよびアンプを含む出力系の構成例を示す等価回路図である。
列デコーダＣＤにおいては、行デコーダＲＤと同様に、各アドレスデータＡi（Ａ16，Ａ 16 ，Ａ17，Ａ 17 ・・）などが入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジスタＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより選択されたビット線ＢＬに、例えばチップセレクト信号ＣＳおよびライトイネーブル信号ＷＥから得られる書き込み信号ＷがＯＮとなったときに、入力データＤINが入力される。あるいは、上記のビット線ＢＬから、例えばチップセレクト信号ＣＳおよびライトイネーブル信号ＷＥから得られる読み出し信号ＲがＯＮとなったときに、メモリセルデータＤMが読みだされる。
あるいは、列デコーダＣＤは、各アドレスデータＡi （Ａ16，Ａ 16 ，Ａ17，Ａ 17 ・・）および不図示のブロック選択信号φにより制御されるパストランジスタのみから構成され、アドレスデータおよびブロック選択信号により選択されたビット線ＢＬに上記のように入力データＤINが入力され、あるいは、選択されたビット線ＢＬからメモリセルデータＤM が読みだされる構成としてもよく、この場合は各アドレスデータＡi （Ａ16，Ａ 16 ，Ａ17，Ａ 17 ・・）、ブロック選択信号φおよび入力データＤINなどをコントロールチップＣＣから供給する構成とすることが好ましい。
【００４９】
アンプＡＭＰは、例えば３段のカレントミラーアンプ（ＣＭＡ１，ＣＭＡ２，ＣＭＡ３）からなっており、各段のカレントミラーアンプは、それぞれ２つのトランジスタ（Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ）から構成されている。
ここで、トランジスタ（Ｑ1 ，Ｑ2 ，Ｑ5 ，Ｑ6 ）はｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）から構成され、一方、トランジスタ（Ｑ3 ，Ｑ4 ）はｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）から構成される。
ここで、例えば、トランジスタ（Ｑ1 ，Ｑ2 ）までの回路がメモリチップＭＣ上に配置され、トランジスタ（Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ）以降の回路がコントロールチップＣＣ上に配置されて、トランジスタ（Ｑ2 ，Ｑ3 ）間がパッドＰａｄで接続された形態となっていることが好ましい。
【００５０】
メモリセルアレイから出力されたメモリセルデータＤM に応じた電流Ｉa が第１段のカレントミラーアンプＣＭＡ１に入力されると、第１段のカレントミラーアンプＣＭＡ１を構成するトランジスタ（Ｑ1 ，Ｑ2 ）のチャネル幅の比に応じて増幅された電流Ｉb がトランジスタＱ2 側に流れる。
第２段のカレントミラーアンプＣＭＡ２においても同様の働きをして、電流Ｉb が電流Ｉc に増幅され、第３段のカレントミラーアンプＣＭＡ３においても電流Ｉc が電流Ｉd に増幅される。
例えば各段毎に電流が１０倍に増幅されるように各トランジスタのチャネル幅の比を設定すると、１０3 ＝１０００倍に増幅することができる。
上記のように増幅された電流をそのままＤOUT から出力データとして取り出すか、あるいは、電圧ＶCCを印加した外部抵抗を接続することで電流を電圧に変換して出力データとして取り出すことができる。
【００５１】
図５（ａ）は、上記のメモリセルの断面図であり、図５（ｂ）は相当する等価回路図である。
例えば、ｐ型シリコン半導体基板１０の素子分離絶縁膜２０で分離された活性領域におけるチャネル形成領域上に、酸化シリコンのゲート絶縁膜２１が形成され、その上層に、ポリシリコンからなり、ワード線ＷＬとなるゲート電極３０ａが形成されている。
ゲート電極３０ａの両側部における半導体基板１０中に、ｎ型の不純物を高濃度に含有するソース領域１１およびドレイン領域１２が形成されている。
以上のように、メモリセルのアクセストランジスタＡＴとなるｎチャネルＭＯＳトランジスタが構成されている。
上記のトランジスタのチャネル長は、例えば０．１μｍ程度とし、ソース・ドレイン領域の接合深さは、例えば０．０５μｍ程度とする。
【００５２】
上記のｎチャネルＭＯＳトランジスタを被覆して、全面に、例えば酸化シリコンの第１絶縁膜２２が形成されており、ソース領域１１に達するコンタクトホールＣＨが開口されている。
コンタクトホールＣＨ内において、ソース領域１１に接続して、エピタキシャル成長法により形成され、ｎ型の不純物を高濃度に含有する結晶性シリコンからなる第１半導体層３１が形成され、その上層に酸化シリコンの第２絶縁膜２３が形成され、その上層にｐ型の不純物を高濃度に含有するポリシリコンからなる第２半導体層３２が形成されている。第１半導体層３１、第２絶縁膜２３および第２半導体層３２の膜厚の総計はコンタクトホールＣＨの深さに達しない程度である。
また、上記の第２半導体層３２に接続して、例えばアルミニウムなどの金属配線からなり、ビット線ＢＬとなる上層配線３３が形成されている。
一方、上記のドレイン領域１２は、半導体基板１０中の配線などにより、接地されている。
【００５３】
上記の構造の各メモリセルにおいて、第１半導体層３１、第２絶縁膜２３および第２半導体層３２の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶するデータに対応するように選択されたメモリセルの第１半導体層３１と第２半導体層３２の間に所定の高電圧を印加することで、第２絶縁膜２３における絶縁破壊を生じせしめ、第１半導体層３１および第２半導体層３２の間を導通させ、各メモリセルにおける第１半導体層３１と第２半導体層３２の間の導通あるいは非導通によりデータを記憶することができる。
通常は、上記のように第２絶縁膜２３における絶縁破壊を生じせしめた後、第１半導体層３１および第２半導体層３２の間の導通を確認して、書き込みが成功したか確認する。
【００５４】
図６は、上記の第２絶縁膜２３における絶縁破壊を説明するためのエネルギーダイヤグラムである。
ｎ+ 型の第１半導体層３１にドレイン電圧Ｖdrain を印加し、ｐ+ 型の第２半導体層３２にビット電圧ＶBit を印加すると、Ｖdrain とＶBit の電圧差に対応するように、ｎ+ 型層およびｐ+ 型層の各層中の価電子帯レベルＥV とフェルミレベルＥC のエネルギー差が発生する。
ｎ+ 型層（ｎ+ Ｓｉ）およびｐ+ 型層（ｐ+ Ｓｉ）と酸化膜（ＳｉＯ2 ）との界面近傍のエネルギーレベルはなめらかに変化し、ｎ+ 型層およびｐ+ 型層中のそれぞれメインキャリアである電子（図中−で表示）とホール（図中＋で表示）に対する井戸状態となるので、ｎ+ 型層およびｐ+ 型層と酸化膜との界面近傍に電子とホールがそれぞれ蓄積される。
Ｖdrain とＶBit の電圧差が所定値以上となると、蓄積されるキャリアのエネルギー差も大きくなり、酸化膜が形成するエネルギー障壁を電子がトンネル効果により透過して再結合し（図中ＲＣで表す）、熱などのエネルギーＥが発生して酸化膜に伝達され、酸化膜の絶縁破壊をもたらす。
例えば、第１半導体層３１がない構造の場合、絶縁破壊の影響が接合深さの浅いソース領域下部にまで達し、接合リークの原因となることがあるが、本構造においては第１半導体層３１の存在により絶縁破壊の影響がソース領域下部にまで達するのを防止できる。
第１半導体層３１、第２絶縁膜２３および第２半導体層３２の積層体構造においては、電子とホールの再結合ＲＣによるエネルギーＥが効率的に酸化膜に伝達されるため、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
【００５５】
上記のようにしてメモリセルに記憶されたデータを読み出すには、例えば、読み出そうとするメモリセルに接続するビット線を所定値にプリチャージし、同じく読み出そうとするメモリセルに接続するワード線をＯＮとして当該メモリセルのアクセストランジスタをＯＮとし、ビット線のプリチャージが電位変動するかどうかで各メモリセルにおける第１半導体層３１と第２半導体層３２の間の導通あるいは非導通を調べ、読み出しデータとする。
【００５６】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイにおいて、各メモリセルは１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
【００５７】
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、図１に示すようにコントロールチップと組み合わせて用いることにより、デコーダやアンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯＳトランジスタ）をメモリチップ上ではなくコントロールチップ上に構成することができる。即ち、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成とするなどにより、メモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
一方で、コントロールチップ自体は元々ＣＭＯＳプロセスで製造されているので、コストが大きく増大することはない。
従って、メモリチップのコストの大幅な低減分により、メモリチップを内蔵する記録媒体（メモリカード）としての製造コストを低減することができる。
【００５８】
上記の構造のメモリセルを有する半導体不揮発性記憶装置（メモリチップ）の製造方法について、図面を参照して以下に説明する。
まず、図７（ａ）に示すように、ｐ型シリコン半導体基板１０に、ＬＯＣＯＳ法などにより素子分離絶縁膜２０を形成し、さらに素子分離絶縁膜２０により分離された活性領域に閾値調整などのために導電性不純物をイオン注入する。
【００５９】
次に、図７（ｂ）に示すように、例えば熱酸化法による半導体基板１０表面を酸化し、ゲート絶縁膜２１を形成する。
さらに、ＣＶＤ（Chemical Vapor Deposition ）法によりポリシリコンを堆積させ、ゲート電極用層３０を形成する。
【００６０】
次に、図８（ｃ）に示すように、フォトリソグラフィー工程により、ゲート電極のパターンのレジスト膜Ｒ１をパターン形成し、このレジスト膜Ｒ１をマスクとして、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極用層３０およびゲート絶縁膜２１をパターン加工して、ゲート電極３０ａを形成する。
【００６１】
次に、図８（ｄ）に示すように、ｎ型の導電性不純物をイオン注入して、ゲート電極３０ａの両側部における半導体基板１０中にソース領域１１およびドレイン領域１２を形成する。
以上で、ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）が形成される。
【００６２】
次に、図９（ｅ）に示すように、例えばＣＶＤ法により上記のＮＭＯＳを被覆して全面に酸化シリコンを堆積させて第１絶縁膜２２を形成し、さらにフォトリソグラフィー工程によりコンタクトホールの開口パターンのレジスト膜Ｒ２をパターン形成し、このレジスト膜Ｒ２をマスクとしてＲＩＥなどのエッチングを施し、ソース領域１１に達するコンタクトホールＣＨを開口する。
【００６３】
次に、図９（ｆ）に示すように、例えばＭＯＣＶＤ（有機金属化学気相成長）法による選択エピタキシャル成長技術により、ソース領域１１に接続するようにコンタクトホールＣＨ内に選択的にｎ型の導電性不純物を高濃度に含有する第１半導体層３１を形成する。
【００６４】
次に、図１０（ｇ）に示すように、例えば熱酸化法により第１半導体層３１の表層を酸化して、あるいはＣＶＤ法により酸化シリコンを堆積させて、第２絶縁膜２３を形成する。
ＣＶＤ法の場合には酸化シリコンが全面に堆積されるが、コンタクトホールＣＨ外部の図示を省略している。
【００６５】
次に、図１０（ｈ）に示すように、例えばＣＶＤ法により全面にポリシリコンを堆積させ、フォトリソグラフィー工程によりコンタクトホール部分を保護するレジスト膜（不図示）を形成して、ＲＩＥなどのエッチングを施し、コンタクトホール外部のポリシリコンを除去し、第２絶縁膜２３の上層にｐ型の導電性不純物を高濃度に含有する第２半導体層３２を形成する。
【００６６】
以降の工程としては、上記で形成された第２半導体層３２に接続するように、例えばアルミニウムなどの金属配線からなり、ビット線となる上層配線３３をパターン形成して、図５に示す半導体不揮発性記憶装置に至る。
【００６７】
上記の本実施形態の半導体不揮発性記憶装置の製造方法によれば、上記の本実施形態に係る半導体不揮発性記憶装置を容易に製造することが可能であり、上記の第１半導体層と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができるメモリセルを有する半導体不揮発性記憶装置を製造できる。
特に、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成する場合にはＮＭＯＳプロセスにより形成可能であるのでマスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００６８】
第２実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図１１の断面図に示すように、各メモリセルの構造において、ｐ型シリコン半導体基板１０が、ｐ型不純物を高濃度に含有するｐ+ 型素子分離領域１３により分離されている。
【００６９】
上記以外の構成は、実質的に第１実施形態と同様である。
即ち、素子分離領域１３により分離された活性領域におけるチャネル形成領域上にゲート絶縁膜２１およびワード線ＷＬとなるゲート電極３０ａが形成され、ゲート電極３０ａの両側部における半導体基板１０中にソース領域１１およびドレイン領域１２が形成されて、メモリセルのアクセストランジスタＡＴとなるｎチャネルＭＯＳトランジスタが構成されている。
さらにｎチャネルＭＯＳトランジスタを被覆して、全面に、例えば酸化シリコンの第１絶縁膜２２が形成されて、ソース領域１１に達するコンタクトホールＣＨが開口されており、コンタクトホールＣＨ内において第１半導体層３１、第２絶縁膜２３および第２半導体層３２が積層され、第２半導体層３２に接続して、例えばアルミニウムなどの金属配線からなり、ビット線ＢＬとなる上層配線３３が形成されている。
【００７０】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイにおいて、各メモリセルは１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、第１実施形態と同様に、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成としてメモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
【００７１】
第３実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図１２の等価回路図に示すように、メモリセルアレイにおいて、各メモリセルのアクセストランジスタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソース領域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）に接続され、一方、メモリセル出力データＤM として、ドレイン領域からの基板へ流れる電流が検出され、アンプＡＭＰに接続されている構成となっていることが異なる。
【００７２】
上記以外の構成は、実質的に第１実施形態と同様である。
例えば、メモリセル出力データＤM が入力されるアンプＡＭＰは、第１実施形態において説明した３段のカレントミラーアンプ（ＣＭＡ１，ＣＭＡ２，ＣＭＡ３）からなる構成とする。
【００７３】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイにおいて、各メモリセルは１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、第１実施形態と同様に、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成としてメモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
【００７４】
第４実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図１３の等価回路図に示すように、ｉｊ番目のメモリセルアレイＭＡijにおいて、行デコーダＲＤに接続しているワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）と、列デコーダＣＤに接続しているビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）とが交差する位置に、絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，Ｆ34，Ｆ44）からなるメモリセルＭ（Ｍ11，Ｍ12，・・・，Ｍ34，Ｍ44）がマトリクス状に配置されている。
【００７５】
図１４は、上記の行デコーダＲＤの構成例を示す等価回路図である。
行デコーダＲＤにおいては、各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）および選択信号ＢＳijなどが入力されるＯＲ論理回路などにより選択されたワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）に、例えば電圧Ｖddが印加される。
【００７６】
図１５は、上記の行デコーダＲＤにおいてアドレスデータＡi および選択信号ＢＳijなどの３系統が入力され、１系統の出力をするＯＲ論理回路の構成を示す等価回路図である。
【００７７】
図１６は、上記の列デコーダＣＤの構成例を示す等価回路図である。
列デコーダＣＤにおいては、行デコーダＲＤと同様に、各アドレスデータＡi（Ａ2 ，Ａ 2 ，Ａ3 ，Ａ 3 ・・）および選択信号ＢＳijなどが入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジスタＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより選択されたビット線ＢＬに、書き込み信号ＷがＯＮとなったときに、入力データＤINが入力され、あるいは、上記のビット線ＢＬから、読み出し信号ＲがＯＮとなったときに、メモリセルデータＤM が読みだされる。
上記の列デコーダＣＤにおいてアドレスデータＡi および選択信号ＢＳijなどの３系統が入力され、１系統の出力をするＯＲ論理回路は、上記の図１５に示す回路と同一である。
【００７８】
図１３中のアンプＡＭＰは、第１実施形態におけるアンプと同様の構成、即ち、各段が２つのトランジスタから構成されている３段のカレントミラーアンプの構成とすることができ、これによりメモリセルデータＤM に応じた電流を例えば１０００倍に増幅して出力データとして取り出すことができる。
【００７９】
図１７（ａ）は、本実施形態に係るメモリセルの模式的斜視図であり、図１７（ｂ）は相当する等価回路図である。
ワード線ＷＬとなる第１配線の上層に、不図示の第１絶縁膜が形成されており、ワード線ＷＬに達するコンタクトホールＣＨが開口されている。
コンタクトホールＣＨ内において、ワード線ＷＬに接続して、ｎ型の不純物を高濃度に含有するシリコン系の第１半導体層３１が形成され、その上層に酸化シリコンの第２絶縁膜２３が形成され、その上層にｐ型の不純物を高濃度に含有するシリコン系の第２半導体層３２が形成されている。
また、上記の第２半導体層３２に接続して、ワード線ＷＬに対して例えば直交する方向に延伸するビット線ＢＬとなる第２配線が形成されている。
【００８０】
上記の構造の各メモリセルにおいて、第１半導体層３１、第２絶縁膜２３および第２半導体層３２の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶するデータに対応するように選択されたメモリセルの第１半導体層３１と第２半導体層３２の間に所定の高電圧を印加することで、第２絶縁膜２３における絶縁破壊を生じせしめ、第１半導体層３１および第２半導体層３２の間を導通させ、各メモリセルにおける第１半導体層３１と第２半導体層３２の間の導通あるいは非導通によりデータを記憶することができる。
通常は、上記のように第２絶縁膜２３における絶縁破壊を生じせしめた後、第１半導体層３１および第２半導体層３２の間の導通を確認して、書き込みが成功したか確認する。
【００８１】
上記のようにしてメモリセルに記憶されたデータを読み出すには、例えば、読み出そうとするメモリセルに接続するワード線とビット線との間の導通あるいは非導通を調べ、読み出しデータとする。
【００８２】
図１８は、本実施形態に係る単位メモリセルアレイを複数個集積した半導体不揮発性記憶装置の構成を示す回路図である。
即ち、上記の構成のｉｊ番目のメモリセルアレイＭＡijが（１１）番から（ｎｍ）番までの複数個集積されている。
選択信号ＢＳijにより選択された各メモリセルアレイＭＡijからメモリセルデータＤM が出力され、アンプＡＭＰにより増幅されてＤOUT から出力データとして取り出すことができる。
【００８３】
図１９（ａ）は、本実施形態に係るメモリセルアレイを３次元方向に集積化してメモリチップとした構成を示す断面図であり、図１９（ｂ）はその積層構成を示す模式図である。
上記メモリチップにおいては、単位メモリセルアレイを構成する第１配線、第１絶縁膜および第２配線の積層体を単位層とし、この単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）が複数層積層している構成となっている。
各単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）のそれぞれが、行デコーダおよび列デコーダなどを備えており、各単位層の第１配線と第２配線の交点において上記構造の絶縁膜破壊型のヒューズＦからなるメモリセルが配置されている。
上記の各単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）の端部にはパッドＰａｄが開口されており、単位層の積層体であるメモリチップが実装基板ＭＢ上にダイボンディングなどで固定され、実装基板ＭＢ上に形成されたランドなどの電極ＥＬとメモリチップの各層のパッドＰａｄがワイヤボンディングなどにより接続されている。
【００８４】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリチップを構成する各メモリセルアレイにおいて、各メモリセルは１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
【００８５】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）を構成する単位メモリセルアレイは、実質的に第１実施形態に係るメモリチップを同様に形成可能である。
即ち、所定の基板などに第１配線を形成して、その上層に第１絶縁膜を成膜し、第１配線に達するコンタクトホールを開口し、コンタクトホール内に第１半導体層、第２絶縁膜および第２半導体層を積層させ、第２半導体層に接続するように第２配線を形成して、上記の単位層となるメモリセルアレイを形成することができる。
さらに、単位層間の絶縁膜を形成して、上記の第１配線から第２配線までを形成する手順を繰り返すことにより、単位メモリセルアレイを積層させたメモリチップを形成することができる。
上記のように形成されたメモリチップは、各単位毎にパッド開口され、実装基板上に実装されて用いられる。
【００８６】
第５実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図２０の断面図に示すように、アクセストランジスタをＴＦＴ（Thin Film Transistor）により構成している。
即ち、ガラス基板あるいは表層を酸化シリコンなどの絶縁物で被覆された絶縁性基板１０ａ上に形成されたＳＯＩ（Semiconductor On Insulator）構造の半導体層（ＳＯＩ層とも称する）１０ｂの素子分離領域１０ｃにより分離された活性領域におけるチャネル形成領域上に、酸化シリコンのゲート絶縁膜２１が形成され、その上層に、ポリシリコンからなり、ワード線ＷＬとなるゲート電極３０ａが形成されている。
ゲート電極３０ａの両側部におけるＳＯＩ層１０ｂ中に、ｎ型の不純物を高濃度に含有するソース領域１１およびドレイン領域１２が形成されている。
以上のように、メモリセルのアクセストランジスタとなるＴＦＴ構造のｎチャネルＭＯＳトランジスタが構成されている。
上記のＳＯＩ層１０ｂは、例えば膜厚１μｍ程度とし、絶縁性基板１０ａは数〜数１００μｍ程度の厚さとする。
この場合、トランジスタのチャネル長は第１実施形態同様に０．１μｍ程度とし、ソース・ドレイン領域をＳＯＩ層１０ｂの底面に達する深さとして、完全空乏型のトランジスタとすることができる。
【００８７】
上記のｎチャネルＭＯＳトランジスタを被覆して、全面に、例えば酸化シリコンの第１絶縁膜２２が形成されて、ソース領域１１に達するコンタクトホールＣＨが開口されており、コンタクトホールＣＨ内において第２絶縁膜２３およびｐ型の不純物を高濃度に含有する半導体層３２が積層され、半導体層３２に接続して、例えばアルミニウムなどの金属配線からなり、ビット線ＢＬとなる上層配線３３が形成されている。
【００８８】
第１実施形態においては、ソース領域の接合深さが浅いことから、絶縁破壊の影響がソース領域下部にまで達するのを防止ために第１半導体層３１が必要であったが、上記構造のＴＦＴにおいては接合リークを起こすことはないので、ソース領域上に直接第２絶縁膜２３およびｐ型の不純物を高濃度に含有する半導体層３２を積層する構造とすることができる。
ソース領域１１、第２絶縁膜２３および半導体層３２の積層体構造においては、電子とホールの再結合ＲＣによるエネルギーＥが効率的に酸化膜に伝達されるため、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
【００８９】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイを構成する各メモリセルは、それぞれ１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
【００９０】
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、図１に示すようにコントロールチップと組み合わせて用いることにより、デコーダやアンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯＳトランジスタ）をメモリチップ上ではなくコントロールチップ上に構成することができる。即ち、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成とするなどにより、メモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
一方で、コントロールチップ自体は元々ＣＭＯＳプロセスで製造されているので、コストが大きく増大することはない。
従って、メモリチップのコストの大幅な低減分により、メモリチップを内蔵する記録媒体（メモリカード）としての製造コストを低減することができる。
【００９１】
上記の本実施形態に係るＴＦＴ構造のｎチャネルＭＯＳトランジスタを有する半導体不揮発性記憶装置としては、絶縁層とその上層に形成された半導体層からなるＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）を単位層とし、第４実施形態に係る図１９に示す積層構造と同様にして、複数の単位層を積層させることで３次元方向に集積化することができる。この場合の絶縁層は、例えばＣＶＤ法により形成される酸化シリコン層とし、その膜厚は１０μｍ程度とする。
上記の各ＳＯＩ構造層には、ＳＯＩ層に、上記の構造のＴＦＴと絶縁破壊型のヒューズからなるメモリセルがマトリクス状に配置されたメモリセルアレイと、例えばパストランジスタからなる行デコーダおよび列デコーダなどが形成されている。
上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）の各層の端部にパッドＰａｄが開口されている。
上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）の積層体であるメモリチップは、実装基板ＭＢにダイボンディングなどで固定され、実装基板ＭＢ上に形成されたランドなどの電極ＥＬとメモリチップの各層のパッドＰａｄがワイヤボンディングなどにより接続されている。
【００９２】
上記の３次元方向に集積化したメモリチップは、ＳＯＩ構造層を例えばＮ層積層することで、単位記憶容量あたりの製造コストを１／Ｎ程度に低減することができ、コスト低減の効果をさらに増大することができる。
【００９３】
上記のＳＯＩ構造のメモリチップにおいて、第４実施形態のような絶縁破壊型ヒューズのみから構成されるメモリセルを形成することもできる。
さらに、単位記憶容量あたりの製造コストを低減するため、絶縁破壊型ヒューズからなるメモリセルを有するＳＯＩ構造層を上記のように積層させることもできる。
【００９４】
本発明は、上記の実施の形態に限定されない。
例えば、行デコーダや列デコーダあるいはアンプなどは、ＮＭＯＳのみからなる構成に限らず、インバータなどを含むＣＭＯＳプロセスにより形成してもよい。
アクセストランジスタのソース・ドレイン領域は、ＬＤＤ構造などの種々の構造を採用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９５】
【発明の効果】
本発明の半導体不揮発性記憶装置によれば、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を削減して製造可能であり、製造コストを抑制することができる。
【図面の簡単な説明】
【図１】図１は、第１実施形態に係る半導体不揮発性記憶装置（メモリチップ）を内蔵する記録媒体（メモリカード）の構成を示す模式図である。
【図２】図２は、第１実施形態に係るメモリチップの構成を示す回路図である。
【図３】図３は、第１実施形態に係るメモリチップの行デコーダの構成例を示す等価回路図である。
【図４】図４は、第１実施形態に係る列デコーダＣＤおよびアンプを含む出力系の構成例を示す等価回路図である。
【図５】図５（ａ）は、第１実施形態に係るメモリセルの断面図であり、図５（ｂ）は相当する等価回路図である。
【図６】図６は、第１実施形態に係るメモリセルの第２絶縁膜における絶縁破壊を説明するためのエネルギーダイヤグラムである。
【図７】図７は、第１実施形態に係る半導体不揮発性記憶装置（メモリチップ）の製造方法における断面図であり、（ａ）は素子分離工程まで、（ｂ）はゲート電極用層の形成工程までを示す。
【図８】図８は、図７の続きの工程を示す断面図であり、（ｃ）はゲート電極のパターン加工工程まで、（ｄ）はソース・ドレイン領域の形成工程までを示す。
【図９】図９は、図８の続きの工程を示す断面図であり、（ｅ）はコンタクトホールの開口工程まで、（ｆ）は第１半導体層の形成工程までを示す。
【図１０】図１０は、図９の続きの工程を示す断面図であり、（ｇ）は第２絶縁膜の形成工程まで、（ｈ）は第２半導体層の形成工程までを示す。
【図１１】図１１は、第２実施形態に係る半導体不揮発性記憶装置のメモリセルの断面図である。
【図１２】図１２は、第３実施形態に係る半導体不揮発性記憶装置（メモリチップ）の構成を示す回路図である。
【図１３】図１３は、第４実施形態に係る半導体不揮発性記憶装置（メモリチップ）の単位メモリアレイの構成を示す回路図である。
【図１４】図１４は、第４実施形態に係るメモリチップの行デコーダの構成例を示す等価回路図である。
【図１５】図１５は、第４実施形態に係るメモリチップの行デコーダおよび列デコーダの等価回路図で用いた記号の等価回路図である。
【図１６】図１６は、第４実施形態に係るメモリチップの列デコーダの構成例を示す等価回路図である。
【図１７】図１７（ａ）は、第４実施形態に係るメモリセルの模式的斜視図であり、図１７（ｂ）は相当する等価回路図である。
【図１８】図１８は、第４実施形態に係る単位メモリセルアレイを複数個集積した半導体不揮発性記憶装置の構成を示す回路図である。
【図１９】図１９（ａ）は、第４実施形態において３次元方向に集積化した半導体不揮発性記憶装置（メモリチップ）を実装した電子回路装置の断面図であり、図１９（ｂ）はその積層構成を示す模式図である。
【図２０】図２０は、第５実施形態に係る半導体不揮発性記憶装置のメモリセルの断面図である。
【図２１】図２１は、第１従来例に係る半導体不揮発性記憶装置の断面図である。
【図２２】図２２は、第２従来例に係る半導体不揮発性記憶装置の断面図である。
【図２３】図２３は、第３従来例に係る半導体不揮発性記憶装置の断面図である。
【図２４】図２４（ａ）は、第４従来例に係る半導体不揮発性記憶装置の回路図であり、図２４（ｂ）はメモリセルの断面図である。
【符号の説明】
１０…半導体基板、１０ａ…絶縁性基板、１０ｂ…半導体層、１０ｃ…素子分離領域、１１…ソース領域、１２…ドレイン領域、１３…素子分離領域、１４…不純物領域、２０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１絶縁膜、２３…第２絶縁膜、３０…ゲート電極用層、３０ａ…ゲート電極、３１…第１半導体層、３２…（第２）半導体層、３３…上層配線、ＭＣ…メモリチップ、ＣＣ…コントロールチップ、ＩＦ…インターフェース、ＥＸＴ…外部上位機器、ＡＴ…アクセストランジスタ、Ｆ…絶縁破壊型ヒューズ、Ｍ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＲＤ…行デコーダ、ＣＤ…列デコーダ、ＳＧ…選択ゲート、ＳＴ…選択トランジスタ、ＡＭＰ…アンプ、Ｑ…トランジスタ、ＣＭＡ…カレントミラーアンプ、ＭＡ…メモリセルアレイ、Ｐａｄ…パッド、ＲＣ…再結合、Ｅ…エネルギー、ＥV …価電子帯レベル、ＥC …フェルミレベル、Ｒ１，Ｒ２…レジスト膜、ＣＨ…コンタクトホール、Ｌ１，Ｌ２，Ｌ３，Ｌ４…単位層、ＥＬ…電極、ＭＢ…実装基板。
【発明の属する技術分野】
本発明は、半導体不揮発性記憶装置に関し、特にデータを１回のみ書き込むことができるＯＴＰ（One Time Programmable ）半導体不揮発性記憶装置に関する。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置として、フローティングゲート型、ＭＮＯＳ型あるいはＭＯＮＯＳ型などの様々な特徴を有し、データを一括消去可能できるフラッシュメモリが開発された。これらはデコーダなど、メモリセルアレイの周辺トランジスタとしてＣＭＯＳトランジスタを有している。
しかしながら、上記フラッシュメモリは、製造するのにマスクが２０〜３０枚程度必要であり、製造コストが高いという問題を有していた。
【０００３】
一方で、データを１回のみ書き込むことができる読み出し専用記憶装置（ＯＴＰＲＯＭ（Read Only Memory））として、１つのトランジスタと１つの酸化膜ヒューズを有するメモルセルが開発され、例えば特公平４−９３８８号公報、特公昭５８−２８７５０号公報、あるいは特公昭６３−２２０７３号公報に開示されている。
【０００４】
例えば、特公平４−９３８８号公報には、図２１に示す構造のメモリセルが開示されている。
例えば、ｐ型の半導体基板１０１のチャネル形成領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されており、その両側部における半導体基板１０１中に、ｎ型不純物を含有するソース領域１０５とドレイン領域１０６が形成されて、ＭＯＳ電界効果トランジスタが形成されている。
上記のＭＯＳトランジスタを被覆して酸化シリコンの絶縁膜１１０が形成され、ゲート電極１０４、ソース領域１０５、およびドレイン領域１０６に達するコンタクトホールが開口され、各コンタクトホール中に、例えばアルミニウムなどからなるゲート配線１１５、ソース配線１１６、およびドレイン配線１１７が埋め込まれて形成されている。
ここで、上記のソース領域１０５とソース配線１１６の界面には酸化シリコン膜１１４が形成されており、両者を絶縁している。
【０００５】
上記の構造のメモリセルにおいて、書き込むデータに従って、ソース領域１０５とソース配線１１６の間に高電圧を印加することで、酸化シリコン膜１１４における絶縁が破壊され、ソース領域１０５とソース配線１１６を導通させ、各メモリセルにおけるソース領域１０５とソース配線１１６の間の導通あるいは非導通によりデータを記憶することができる。
【０００６】
また、特公昭５８−２８７５０号公報および特公昭６３−２２０７３号公報には、それぞれ図２２および図２３に示す構造のメモリセルが開示されている。
実質的に図２１に示す構造のメモリセルと同様であるが、ソース領域１０５に接続するようにポリシリコン層１２０が形成されており、この上層に酸化シリコン膜１１４を介してソース配線１１６が形成されている。
また、図２２においては、ドレイン領域１０６にもポリシリコン層１２０が形成されており、この上層にドレイン配線１１７が形成されている。
【０００７】
上記の構造のメモリセルにおいても、書き込むデータに従って、ソース領域１０５とソース配線１１６の間に高電圧を印加することで、酸化シリコン膜１１４における絶縁が破壊され、ソース領域１０５とソース配線１１６を導通させ、各メモリセルにおけるソース領域１０５とソース配線１１６の間の導通あるいは非導通によりデータを記憶することができる。
【０００８】
一方で、米国特許６０３４８８２号公報には、図２４（ａ）の等価回路図に示すメモリセルアレイおよび周辺回路を有する半導体不揮発性記憶装置が開示されている。
即ち、図２４（ａ）に示すように、行デコーダＲＤにより制御されるスイッチングトランジスタＳＷＴにより、層選択信号ＬＳＳが入力される導電層（Ｃ１，Ｃ３，Ｃ５，Ｃ７）およびビット線ＢＬとなる導電層（Ｃ２，Ｃ４，Ｃ６）の交点においてメモリセルＭが設けられている。
【０００９】
上記のメモリセルは、例えば図２４（ｂ）に示す構造をしている。
即ち、上記の導電層（Ｃ１，Ｃ３，Ｃ５，Ｃ７）となる導電層２０１上に、ｐ+ 型のポリシリコン層２０２が形成され、その上層にｎ型のポリシリコン層２０３が形成されて、ダイオードを形成している。ポリシリコン層２０３の上層に、酸化シリコン膜２０４が形成されており、その上層にｎ+ 型のポリシリコン層２０５が形成されており、その上層に上記の導電層（Ｃ２，Ｃ４，Ｃ６）となる導電層２０６が配線されている。
ここで、上記のポリシリコン層２０３とポリシリコン層２０５は酸化シリコン膜２０４により絶縁されている。
【００１０】
上記の構造のメモリセルにおいて、書き込むデータに従って、ポリシリコン層２０３とポリシリコン層２０５の間に高電圧を印加することで、酸化シリコン膜２０４における絶縁が破壊され、ポリシリコン層２０３とポリシリコン層２０５を導通させ、各メモリセルにおけるダイオード素子（ポリシリコン層２０２およびポリシリコン層２０３の積層部分）の有無によりデータを記憶することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記の図２１〜図２３に示す構造のメモリセルにおいては、酸化シリコン膜の絶縁破壊の再現性、信頼性に問題があった。
【００１２】
また、図２４に示す半導体不揮発性記憶装置は、絶縁膜破壊型のヒューズと能動素子であるダイオードを接続してなるメモリセルを３次元に展開した構成であるため、能動素子を構成するのに必要な結晶性のシリコン層をアルミニウムからなる配線の上層に形成することが必要となるため、熱処理のアルミニウム配線への影響が大きく、実際に製造するには大きな困難が伴う。
さらに、メモリセルを有する層を、例えば９層程度に複数層積層させて、集積度を増し、半導体不揮発性記憶装置としての単位記憶容量あたりの製造コストを低減することを実現するものであるが、例えばＮ層積層しても周辺回路などの影響で単位記憶容量あたりの製造コストが１／Ｎよりも大きくなってしまい、コスト低減の効果が十分得られないという問題があった。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させ、製造コストのさらなる低減が可能な半導体不揮発性記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体不揮発性記憶装置は、少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、上記メモリセルは、半導体基板に形成された第１導電型の不純物領域と、上記不純物領域を被覆して上記半導体基板上に形成された第１絶縁膜と、上記不純物領域に達するように上記第１絶縁膜に開口された開口部と、上記開口部内に上記不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層とを有し、上記メモリセルにおいて記憶するデータに応じて上記第１半導体層と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記第１半導体層と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する。
【００１６】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記メモリセルにおいて、ワード線となるゲート電極が上記半導体基板上にゲート絶縁膜を介して形成され、上記ゲート電極下部における上記半導体基板にチャネル形成領域を有し、上記不純物領域をドレイン領域とする電界効果トランジスタが形成されており、上記第２半導体層にビット線が接続して形成されている。
さらに好適には、上記電界効果トランジスタのソース領域が接地されている。
あるいはさらに好適には、上記電界効果トランジスタのソース領域から上記半導体基板側に流れる電流を検知する手段をさらに有する。
あるいはさらに好適には、上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されており、さらに好適には、上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される。
【００１７】
上記の本発明の半導体不揮発性記憶装置は、好適には、複数個の上記メモリセルがマトリクス状に配置されてなる。
【００１８】
上記の本発明の半導体不揮発性記憶装置は、メモリセルが、半導体基板に形成された第１導電型の不純物領域と、不純物領域を被覆して半導体基板上に形成された第１絶縁膜と、不純物領域に達するように第１絶縁膜に開口された開口部と、開口部内に不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層とを有する。
上記の第１半導体層と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００１９】
また、上記の目的を達成するため、本発明の半導体不揮発性記憶装置は、少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、上記メモリセルは、第１配線と、上記第１配線上に形成された第１絶縁膜と、上記第１配線に達するように上記第１絶縁膜に開口された開口部と、上記開口部内に上記不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層と、上記第２半導体層に接続して形成された第２配線とを有し、上記メモリセルにおいて記憶するデータに応じて上記第１半導体層と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記第１半導体層と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する。
【００２１】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記メモリセルにおいて、上記第１配線がワード線であり、上記第２配線がビット線である。
さらに好適には、上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されている。
またさらに好適には、上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される。
【００２２】
上記の本発明の半導体不揮発性記憶装置は、好適には、複数個の上記メモリセルがマトリクス状に配置されてなる。
【００２３】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記第１配線、第１絶縁膜および第２配線の積層体が互いに絶縁されて複数層積層しており、各積層体において、上記第１配線と第２配線に接続するように複数個の上記メモリセルがマトリクス状に配置されてなる。
【００２４】
上記の本発明の半導体不揮発性記憶装置は、メモリセルが、第１配線と、第１配線上に形成された第１絶縁膜と、第１配線に達するように第１絶縁膜に開口された開口部と、開口部内に上記第１配線側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層と、第２半導体層に接続して形成された第２配線とを有する。
上記の第１半導体層と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００２５】
また、上記の目的を達成するため、本発明の半導体不揮発性記憶装置は、少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、上記メモリセルは、絶縁性基板上の第１半導体層に形成された第１導電型の不純物領域と、上記不純物領域を被覆して上記第１半導体層上に形成された第１絶縁膜と、上記不純物領域に達するように上記第１絶縁膜に開口された開口部と、上記開口部内に上記不純物領域側から順に積層された第２絶縁膜および第２導電型の第２半導体層とを有し、上記メモリセルにおいて記憶するデータに応じて上記不純物領域と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記不純物領域と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する。
【００２７】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記メモリセルにおいて、ワード線となるゲート電極が上記第１半導体層上にゲート絶縁膜を介して形成され、上記ゲート電極下部における上記第１半導体層にチャネル形成領域を有し、上記不純物領域をドレイン領域とする電界効果トランジスタが形成されており、上記第２半導体層にビット線が接続して形成されている。
さらに好適には、上記電界効果トランジスタのソース領域が接地されている。
あるいはさらに好適には、上記電界効果トランジスタのソース領域から上記半導体基板側に流れる電流を検知する手段をさらに有する。
あるいはさらに好適には、上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されており、さらに好適には、上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される。
【００２８】
上記の本発明の半導体不揮発性記憶装置は、好適には、複数個の上記メモリセルがマトリクス状に配置されてなる。
【００２９】
上記の本発明の半導体不揮発性記憶装置は、好適には、上記第１半導体層が互いに絶縁されて複数層積層しており、各第１半導体層のそれぞれにおいて、上記メモリセルがマトリクス状に配置されてなる。
【００３０】
上記の本発明の半導体不揮発性記憶装置は、メモリセルが、絶縁性基板上の第１半導体層に形成された第１導電型の不純物領域と、不純物領域を被覆して第１半導体層上に形成された第１絶縁膜と、不純物領域に達するように第１絶縁膜に開口された開口部と、開口部内に不純物領域側から順に積層された第２絶縁膜および第２導電型の第２半導体層とを有する。
上記のＳＯＩ（Semiconductor On Insulator）構造の第１半導体層中の不純物領域と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００４４】
【発明の実施の形態】
以下に、本発明の半導体不揮発性記憶装置およびその製造方法の実施の形態について、図面を参照して下記に説明する。
【００４５】
第１実施形態
図１は、本実施形態に係る半導体不揮発性記憶装置であるメモリチップを内蔵する記録媒体（メモリカード）の構成を示す模式図である。
上記記録媒体は、メモリチップＭＣ、コントロールチップＣＣおよびインターフェースＩＦを有する。
コントロールチップＣＣは、インターフェースＩＦを介して外部上位機器ＥＸＴから電源の受給およびデータの授受を行い、メモリチップＭＣに対するデータの書き込みおよび読み出しを行う。
【００４６】
図２は、上記のメモリチップＭＣの構成を示す回路図である。説明の簡単のために、４行４列のメモリセルアレイについて説明しているが、実際にはｍ行ｎ列のメモリセルアレイに適用できる。
メモリチップＭＣは、行デコーダＲＤ、列デコーダＣＤ、メモリセルアレイおよび出力回路を有する。
上記のメモリセルアレイにおいて、行デコーダＲＤに接続しているワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）と、列デコーダＣＤに接続しているビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）とが交差する位置に、メモリセルＭ（Ｍ11，Ｍ12，・・・，Ｍ34，Ｍ44）がマトリクス状に配置されている。
各メモリセルＭは、アクセストランジスタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）と絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，Ｆ34，Ｆ44）とを有する。
各アクセストランジスタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソース領域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）に接続され、ドレイン領域が接地している構成である。
【００４７】
図３は、上記の行デコーダＲＤの構成例を示す等価回路図である。
行デコーダＲＤにおいては、各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）などが入力されるＯＲ論理回路などにより選択されたワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）に、例えば電圧Ｖddが印加される。
あるいは、行デコーダＲＤは、各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）および不図示のブロック選択信号φにより制御されるパストランジスタのみから構成され、アドレスデータおよびブロック選択信号により選択されたワード線ＷＬに、例えば電圧Ｖddが印加される構成としてもよく、この場合は各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）などをコントロールチップＣＣから供給する構成とすることが好ましい。
【００４８】
図４は、上記の列デコーダＣＤおよびアンプを含む出力系の構成例を示す等価回路図である。
列デコーダＣＤにおいては、行デコーダＲＤと同様に、各アドレスデータＡi（Ａ16，Ａ 16 ，Ａ17，Ａ 17 ・・）などが入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジスタＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより選択されたビット線ＢＬに、例えばチップセレクト信号ＣＳおよびライトイネーブル信号ＷＥから得られる書き込み信号ＷがＯＮとなったときに、入力データＤINが入力される。あるいは、上記のビット線ＢＬから、例えばチップセレクト信号ＣＳおよびライトイネーブル信号ＷＥから得られる読み出し信号ＲがＯＮとなったときに、メモリセルデータＤMが読みだされる。
あるいは、列デコーダＣＤは、各アドレスデータＡi （Ａ16，Ａ 16 ，Ａ17，Ａ 17 ・・）および不図示のブロック選択信号φにより制御されるパストランジスタのみから構成され、アドレスデータおよびブロック選択信号により選択されたビット線ＢＬに上記のように入力データＤINが入力され、あるいは、選択されたビット線ＢＬからメモリセルデータＤM が読みだされる構成としてもよく、この場合は各アドレスデータＡi （Ａ16，Ａ 16 ，Ａ17，Ａ 17 ・・）、ブロック選択信号φおよび入力データＤINなどをコントロールチップＣＣから供給する構成とすることが好ましい。
【００４９】
アンプＡＭＰは、例えば３段のカレントミラーアンプ（ＣＭＡ１，ＣＭＡ２，ＣＭＡ３）からなっており、各段のカレントミラーアンプは、それぞれ２つのトランジスタ（Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ）から構成されている。
ここで、トランジスタ（Ｑ1 ，Ｑ2 ，Ｑ5 ，Ｑ6 ）はｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）から構成され、一方、トランジスタ（Ｑ3 ，Ｑ4 ）はｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）から構成される。
ここで、例えば、トランジスタ（Ｑ1 ，Ｑ2 ）までの回路がメモリチップＭＣ上に配置され、トランジスタ（Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ）以降の回路がコントロールチップＣＣ上に配置されて、トランジスタ（Ｑ2 ，Ｑ3 ）間がパッドＰａｄで接続された形態となっていることが好ましい。
【００５０】
メモリセルアレイから出力されたメモリセルデータＤM に応じた電流Ｉa が第１段のカレントミラーアンプＣＭＡ１に入力されると、第１段のカレントミラーアンプＣＭＡ１を構成するトランジスタ（Ｑ1 ，Ｑ2 ）のチャネル幅の比に応じて増幅された電流Ｉb がトランジスタＱ2 側に流れる。
第２段のカレントミラーアンプＣＭＡ２においても同様の働きをして、電流Ｉb が電流Ｉc に増幅され、第３段のカレントミラーアンプＣＭＡ３においても電流Ｉc が電流Ｉd に増幅される。
例えば各段毎に電流が１０倍に増幅されるように各トランジスタのチャネル幅の比を設定すると、１０3 ＝１０００倍に増幅することができる。
上記のように増幅された電流をそのままＤOUT から出力データとして取り出すか、あるいは、電圧ＶCCを印加した外部抵抗を接続することで電流を電圧に変換して出力データとして取り出すことができる。
【００５１】
図５（ａ）は、上記のメモリセルの断面図であり、図５（ｂ）は相当する等価回路図である。
例えば、ｐ型シリコン半導体基板１０の素子分離絶縁膜２０で分離された活性領域におけるチャネル形成領域上に、酸化シリコンのゲート絶縁膜２１が形成され、その上層に、ポリシリコンからなり、ワード線ＷＬとなるゲート電極３０ａが形成されている。
ゲート電極３０ａの両側部における半導体基板１０中に、ｎ型の不純物を高濃度に含有するソース領域１１およびドレイン領域１２が形成されている。
以上のように、メモリセルのアクセストランジスタＡＴとなるｎチャネルＭＯＳトランジスタが構成されている。
上記のトランジスタのチャネル長は、例えば０．１μｍ程度とし、ソース・ドレイン領域の接合深さは、例えば０．０５μｍ程度とする。
【００５２】
上記のｎチャネルＭＯＳトランジスタを被覆して、全面に、例えば酸化シリコンの第１絶縁膜２２が形成されており、ソース領域１１に達するコンタクトホールＣＨが開口されている。
コンタクトホールＣＨ内において、ソース領域１１に接続して、エピタキシャル成長法により形成され、ｎ型の不純物を高濃度に含有する結晶性シリコンからなる第１半導体層３１が形成され、その上層に酸化シリコンの第２絶縁膜２３が形成され、その上層にｐ型の不純物を高濃度に含有するポリシリコンからなる第２半導体層３２が形成されている。第１半導体層３１、第２絶縁膜２３および第２半導体層３２の膜厚の総計はコンタクトホールＣＨの深さに達しない程度である。
また、上記の第２半導体層３２に接続して、例えばアルミニウムなどの金属配線からなり、ビット線ＢＬとなる上層配線３３が形成されている。
一方、上記のドレイン領域１２は、半導体基板１０中の配線などにより、接地されている。
【００５３】
上記の構造の各メモリセルにおいて、第１半導体層３１、第２絶縁膜２３および第２半導体層３２の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶するデータに対応するように選択されたメモリセルの第１半導体層３１と第２半導体層３２の間に所定の高電圧を印加することで、第２絶縁膜２３における絶縁破壊を生じせしめ、第１半導体層３１および第２半導体層３２の間を導通させ、各メモリセルにおける第１半導体層３１と第２半導体層３２の間の導通あるいは非導通によりデータを記憶することができる。
通常は、上記のように第２絶縁膜２３における絶縁破壊を生じせしめた後、第１半導体層３１および第２半導体層３２の間の導通を確認して、書き込みが成功したか確認する。
【００５４】
図６は、上記の第２絶縁膜２３における絶縁破壊を説明するためのエネルギーダイヤグラムである。
ｎ+ 型の第１半導体層３１にドレイン電圧Ｖdrain を印加し、ｐ+ 型の第２半導体層３２にビット電圧ＶBit を印加すると、Ｖdrain とＶBit の電圧差に対応するように、ｎ+ 型層およびｐ+ 型層の各層中の価電子帯レベルＥV とフェルミレベルＥC のエネルギー差が発生する。
ｎ+ 型層（ｎ+ Ｓｉ）およびｐ+ 型層（ｐ+ Ｓｉ）と酸化膜（ＳｉＯ2 ）との界面近傍のエネルギーレベルはなめらかに変化し、ｎ+ 型層およびｐ+ 型層中のそれぞれメインキャリアである電子（図中−で表示）とホール（図中＋で表示）に対する井戸状態となるので、ｎ+ 型層およびｐ+ 型層と酸化膜との界面近傍に電子とホールがそれぞれ蓄積される。
Ｖdrain とＶBit の電圧差が所定値以上となると、蓄積されるキャリアのエネルギー差も大きくなり、酸化膜が形成するエネルギー障壁を電子がトンネル効果により透過して再結合し（図中ＲＣで表す）、熱などのエネルギーＥが発生して酸化膜に伝達され、酸化膜の絶縁破壊をもたらす。
例えば、第１半導体層３１がない構造の場合、絶縁破壊の影響が接合深さの浅いソース領域下部にまで達し、接合リークの原因となることがあるが、本構造においては第１半導体層３１の存在により絶縁破壊の影響がソース領域下部にまで達するのを防止できる。
第１半導体層３１、第２絶縁膜２３および第２半導体層３２の積層体構造においては、電子とホールの再結合ＲＣによるエネルギーＥが効率的に酸化膜に伝達されるため、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
【００５５】
上記のようにしてメモリセルに記憶されたデータを読み出すには、例えば、読み出そうとするメモリセルに接続するビット線を所定値にプリチャージし、同じく読み出そうとするメモリセルに接続するワード線をＯＮとして当該メモリセルのアクセストランジスタをＯＮとし、ビット線のプリチャージが電位変動するかどうかで各メモリセルにおける第１半導体層３１と第２半導体層３２の間の導通あるいは非導通を調べ、読み出しデータとする。
【００５６】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイにおいて、各メモリセルは１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
【００５７】
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、図１に示すようにコントロールチップと組み合わせて用いることにより、デコーダやアンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯＳトランジスタ）をメモリチップ上ではなくコントロールチップ上に構成することができる。即ち、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成とするなどにより、メモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
一方で、コントロールチップ自体は元々ＣＭＯＳプロセスで製造されているので、コストが大きく増大することはない。
従って、メモリチップのコストの大幅な低減分により、メモリチップを内蔵する記録媒体（メモリカード）としての製造コストを低減することができる。
【００５８】
上記の構造のメモリセルを有する半導体不揮発性記憶装置（メモリチップ）の製造方法について、図面を参照して以下に説明する。
まず、図７（ａ）に示すように、ｐ型シリコン半導体基板１０に、ＬＯＣＯＳ法などにより素子分離絶縁膜２０を形成し、さらに素子分離絶縁膜２０により分離された活性領域に閾値調整などのために導電性不純物をイオン注入する。
【００５９】
次に、図７（ｂ）に示すように、例えば熱酸化法による半導体基板１０表面を酸化し、ゲート絶縁膜２１を形成する。
さらに、ＣＶＤ（Chemical Vapor Deposition ）法によりポリシリコンを堆積させ、ゲート電極用層３０を形成する。
【００６０】
次に、図８（ｃ）に示すように、フォトリソグラフィー工程により、ゲート電極のパターンのレジスト膜Ｒ１をパターン形成し、このレジスト膜Ｒ１をマスクとして、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極用層３０およびゲート絶縁膜２１をパターン加工して、ゲート電極３０ａを形成する。
【００６１】
次に、図８（ｄ）に示すように、ｎ型の導電性不純物をイオン注入して、ゲート電極３０ａの両側部における半導体基板１０中にソース領域１１およびドレイン領域１２を形成する。
以上で、ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）が形成される。
【００６２】
次に、図９（ｅ）に示すように、例えばＣＶＤ法により上記のＮＭＯＳを被覆して全面に酸化シリコンを堆積させて第１絶縁膜２２を形成し、さらにフォトリソグラフィー工程によりコンタクトホールの開口パターンのレジスト膜Ｒ２をパターン形成し、このレジスト膜Ｒ２をマスクとしてＲＩＥなどのエッチングを施し、ソース領域１１に達するコンタクトホールＣＨを開口する。
【００６３】
次に、図９（ｆ）に示すように、例えばＭＯＣＶＤ（有機金属化学気相成長）法による選択エピタキシャル成長技術により、ソース領域１１に接続するようにコンタクトホールＣＨ内に選択的にｎ型の導電性不純物を高濃度に含有する第１半導体層３１を形成する。
【００６４】
次に、図１０（ｇ）に示すように、例えば熱酸化法により第１半導体層３１の表層を酸化して、あるいはＣＶＤ法により酸化シリコンを堆積させて、第２絶縁膜２３を形成する。
ＣＶＤ法の場合には酸化シリコンが全面に堆積されるが、コンタクトホールＣＨ外部の図示を省略している。
【００６５】
次に、図１０（ｈ）に示すように、例えばＣＶＤ法により全面にポリシリコンを堆積させ、フォトリソグラフィー工程によりコンタクトホール部分を保護するレジスト膜（不図示）を形成して、ＲＩＥなどのエッチングを施し、コンタクトホール外部のポリシリコンを除去し、第２絶縁膜２３の上層にｐ型の導電性不純物を高濃度に含有する第２半導体層３２を形成する。
【００６６】
以降の工程としては、上記で形成された第２半導体層３２に接続するように、例えばアルミニウムなどの金属配線からなり、ビット線となる上層配線３３をパターン形成して、図５に示す半導体不揮発性記憶装置に至る。
【００６７】
上記の本実施形態の半導体不揮発性記憶装置の製造方法によれば、上記の本実施形態に係る半導体不揮発性記憶装置を容易に製造することが可能であり、上記の第１半導体層と第２半導体層の間に所定の電圧を印加することで、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができるメモリセルを有する半導体不揮発性記憶装置を製造できる。
特に、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成する場合にはＮＭＯＳプロセスにより形成可能であるのでマスク枚数を６枚程度に削減して製造可能であり、製造コストを抑制することができる。
【００６８】
第２実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図１１の断面図に示すように、各メモリセルの構造において、ｐ型シリコン半導体基板１０が、ｐ型不純物を高濃度に含有するｐ+ 型素子分離領域１３により分離されている。
【００６９】
上記以外の構成は、実質的に第１実施形態と同様である。
即ち、素子分離領域１３により分離された活性領域におけるチャネル形成領域上にゲート絶縁膜２１およびワード線ＷＬとなるゲート電極３０ａが形成され、ゲート電極３０ａの両側部における半導体基板１０中にソース領域１１およびドレイン領域１２が形成されて、メモリセルのアクセストランジスタＡＴとなるｎチャネルＭＯＳトランジスタが構成されている。
さらにｎチャネルＭＯＳトランジスタを被覆して、全面に、例えば酸化シリコンの第１絶縁膜２２が形成されて、ソース領域１１に達するコンタクトホールＣＨが開口されており、コンタクトホールＣＨ内において第１半導体層３１、第２絶縁膜２３および第２半導体層３２が積層され、第２半導体層３２に接続して、例えばアルミニウムなどの金属配線からなり、ビット線ＢＬとなる上層配線３３が形成されている。
【００７０】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイにおいて、各メモリセルは１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、第１実施形態と同様に、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成としてメモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
【００７１】
第３実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図１２の等価回路図に示すように、メモリセルアレイにおいて、各メモリセルのアクセストランジスタＡＴ（ＡＴ11，ＡＴ12，・・・ＡＴ34，ＡＴ44）のソース領域がビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）に接続され、一方、メモリセル出力データＤM として、ドレイン領域からの基板へ流れる電流が検出され、アンプＡＭＰに接続されている構成となっていることが異なる。
【００７２】
上記以外の構成は、実質的に第１実施形態と同様である。
例えば、メモリセル出力データＤM が入力されるアンプＡＭＰは、第１実施形態において説明した３段のカレントミラーアンプ（ＣＭＡ１，ＣＭＡ２，ＣＭＡ３）からなる構成とする。
【００７３】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイにおいて、各メモリセルは１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、第１実施形態と同様に、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成としてメモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
【００７４】
第４実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図１３の等価回路図に示すように、ｉｊ番目のメモリセルアレイＭＡijにおいて、行デコーダＲＤに接続しているワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）と、列デコーダＣＤに接続しているビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ）とが交差する位置に、絶縁膜破壊型のヒューズＦ（Ｆ11，Ｆ12，・・・，Ｆ34，Ｆ44）からなるメモリセルＭ（Ｍ11，Ｍ12，・・・，Ｍ34，Ｍ44）がマトリクス状に配置されている。
【００７５】
図１４は、上記の行デコーダＲＤの構成例を示す等価回路図である。
行デコーダＲＤにおいては、各アドレスデータＡi （Ａ0 ，Ａ 0 ，Ａ1 ，Ａ 1 ・・）および選択信号ＢＳijなどが入力されるＯＲ論理回路などにより選択されたワード線ＷＬ（ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 ）に、例えば電圧Ｖddが印加される。
【００７６】
図１５は、上記の行デコーダＲＤにおいてアドレスデータＡi および選択信号ＢＳijなどの３系統が入力され、１系統の出力をするＯＲ論理回路の構成を示す等価回路図である。
【００７７】
図１６は、上記の列デコーダＣＤの構成例を示す等価回路図である。
列デコーダＣＤにおいては、行デコーダＲＤと同様に、各アドレスデータＡi（Ａ2 ，Ａ 2 ，Ａ3 ，Ａ 3 ・・）および選択信号ＢＳijなどが入力されるＯＲ論理回路および選択ゲートＳＧ（ＳＧ1 ，ＳＧ2 ，ＳＧ3 ，ＳＧ4 ）を有する選択トランジスタＳＴ（ＳＴ1 ，ＳＴ2 ，ＳＴ3 ，ＳＴ4 ）などにより選択されたビット線ＢＬに、書き込み信号ＷがＯＮとなったときに、入力データＤINが入力され、あるいは、上記のビット線ＢＬから、読み出し信号ＲがＯＮとなったときに、メモリセルデータＤM が読みだされる。
上記の列デコーダＣＤにおいてアドレスデータＡi および選択信号ＢＳijなどの３系統が入力され、１系統の出力をするＯＲ論理回路は、上記の図１５に示す回路と同一である。
【００７８】
図１３中のアンプＡＭＰは、第１実施形態におけるアンプと同様の構成、即ち、各段が２つのトランジスタから構成されている３段のカレントミラーアンプの構成とすることができ、これによりメモリセルデータＤM に応じた電流を例えば１０００倍に増幅して出力データとして取り出すことができる。
【００７９】
図１７（ａ）は、本実施形態に係るメモリセルの模式的斜視図であり、図１７（ｂ）は相当する等価回路図である。
ワード線ＷＬとなる第１配線の上層に、不図示の第１絶縁膜が形成されており、ワード線ＷＬに達するコンタクトホールＣＨが開口されている。
コンタクトホールＣＨ内において、ワード線ＷＬに接続して、ｎ型の不純物を高濃度に含有するシリコン系の第１半導体層３１が形成され、その上層に酸化シリコンの第２絶縁膜２３が形成され、その上層にｐ型の不純物を高濃度に含有するシリコン系の第２半導体層３２が形成されている。
また、上記の第２半導体層３２に接続して、ワード線ＷＬに対して例えば直交する方向に延伸するビット線ＢＬとなる第２配線が形成されている。
【００８０】
上記の構造の各メモリセルにおいて、第１半導体層３１、第２絶縁膜２３および第２半導体層３２の積層体は、絶縁膜破壊型のヒューズＦとなる。記憶するデータに対応するように選択されたメモリセルの第１半導体層３１と第２半導体層３２の間に所定の高電圧を印加することで、第２絶縁膜２３における絶縁破壊を生じせしめ、第１半導体層３１および第２半導体層３２の間を導通させ、各メモリセルにおける第１半導体層３１と第２半導体層３２の間の導通あるいは非導通によりデータを記憶することができる。
通常は、上記のように第２絶縁膜２３における絶縁破壊を生じせしめた後、第１半導体層３１および第２半導体層３２の間の導通を確認して、書き込みが成功したか確認する。
【００８１】
上記のようにしてメモリセルに記憶されたデータを読み出すには、例えば、読み出そうとするメモリセルに接続するワード線とビット線との間の導通あるいは非導通を調べ、読み出しデータとする。
【００８２】
図１８は、本実施形態に係る単位メモリセルアレイを複数個集積した半導体不揮発性記憶装置の構成を示す回路図である。
即ち、上記の構成のｉｊ番目のメモリセルアレイＭＡijが（１１）番から（ｎｍ）番までの複数個集積されている。
選択信号ＢＳijにより選択された各メモリセルアレイＭＡijからメモリセルデータＤM が出力され、アンプＡＭＰにより増幅されてＤOUT から出力データとして取り出すことができる。
【００８３】
図１９（ａ）は、本実施形態に係るメモリセルアレイを３次元方向に集積化してメモリチップとした構成を示す断面図であり、図１９（ｂ）はその積層構成を示す模式図である。
上記メモリチップにおいては、単位メモリセルアレイを構成する第１配線、第１絶縁膜および第２配線の積層体を単位層とし、この単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）が複数層積層している構成となっている。
各単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）のそれぞれが、行デコーダおよび列デコーダなどを備えており、各単位層の第１配線と第２配線の交点において上記構造の絶縁膜破壊型のヒューズＦからなるメモリセルが配置されている。
上記の各単位層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）の端部にはパッドＰａｄが開口されており、単位層の積層体であるメモリチップが実装基板ＭＢ上にダイボンディングなどで固定され、実装基板ＭＢ上に形成されたランドなどの電極ＥＬとメモリチップの各層のパッドＰａｄがワイヤボンディングなどにより接続されている。
【００８４】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリチップを構成する各メモリセルアレイにおいて、各メモリセルは１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
【００８５】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）を構成する単位メモリセルアレイは、実質的に第１実施形態に係るメモリチップを同様に形成可能である。
即ち、所定の基板などに第１配線を形成して、その上層に第１絶縁膜を成膜し、第１配線に達するコンタクトホールを開口し、コンタクトホール内に第１半導体層、第２絶縁膜および第２半導体層を積層させ、第２半導体層に接続するように第２配線を形成して、上記の単位層となるメモリセルアレイを形成することができる。
さらに、単位層間の絶縁膜を形成して、上記の第１配線から第２配線までを形成する手順を繰り返すことにより、単位メモリセルアレイを積層させたメモリチップを形成することができる。
上記のように形成されたメモリチップは、各単位毎にパッド開口され、実装基板上に実装されて用いられる。
【００８６】
第５実施形態
本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、図２０の断面図に示すように、アクセストランジスタをＴＦＴ（Thin Film Transistor）により構成している。
即ち、ガラス基板あるいは表層を酸化シリコンなどの絶縁物で被覆された絶縁性基板１０ａ上に形成されたＳＯＩ（Semiconductor On Insulator）構造の半導体層（ＳＯＩ層とも称する）１０ｂの素子分離領域１０ｃにより分離された活性領域におけるチャネル形成領域上に、酸化シリコンのゲート絶縁膜２１が形成され、その上層に、ポリシリコンからなり、ワード線ＷＬとなるゲート電極３０ａが形成されている。
ゲート電極３０ａの両側部におけるＳＯＩ層１０ｂ中に、ｎ型の不純物を高濃度に含有するソース領域１１およびドレイン領域１２が形成されている。
以上のように、メモリセルのアクセストランジスタとなるＴＦＴ構造のｎチャネルＭＯＳトランジスタが構成されている。
上記のＳＯＩ層１０ｂは、例えば膜厚１μｍ程度とし、絶縁性基板１０ａは数〜数１００μｍ程度の厚さとする。
この場合、トランジスタのチャネル長は第１実施形態同様に０．１μｍ程度とし、ソース・ドレイン領域をＳＯＩ層１０ｂの底面に達する深さとして、完全空乏型のトランジスタとすることができる。
【００８７】
上記のｎチャネルＭＯＳトランジスタを被覆して、全面に、例えば酸化シリコンの第１絶縁膜２２が形成されて、ソース領域１１に達するコンタクトホールＣＨが開口されており、コンタクトホールＣＨ内において第２絶縁膜２３およびｐ型の不純物を高濃度に含有する半導体層３２が積層され、半導体層３２に接続して、例えばアルミニウムなどの金属配線からなり、ビット線ＢＬとなる上層配線３３が形成されている。
【００８８】
第１実施形態においては、ソース領域の接合深さが浅いことから、絶縁破壊の影響がソース領域下部にまで達するのを防止ために第１半導体層３１が必要であったが、上記構造のＴＦＴにおいては接合リークを起こすことはないので、ソース領域上に直接第２絶縁膜２３およびｐ型の不純物を高濃度に含有する半導体層３２を積層する構造とすることができる。
ソース領域１１、第２絶縁膜２３および半導体層３２の積層体構造においては、電子とホールの再結合ＲＣによるエネルギーＥが効率的に酸化膜に伝達されるため、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。
【００８９】
上記の本実施形態に係る半導体不揮発性記憶装置（メモリチップ）は、メモリセルアレイを構成する各メモリセルは、それぞれ１つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）と１つの絶縁膜破壊型のヒューズを有する簡単な構成であり、酸化シリコン膜の絶縁破壊の再現性、信頼性を向上させて、容易かつ安価に製造可能な半導体不揮発性記憶装置（メモリチップ）である。
【００９０】
また、本実施形態の半導体不揮発性記憶装置（メモリチップ）は、図１に示すようにコントロールチップと組み合わせて用いることにより、デコーダやアンプなどの回路構成に必要なＰＭＯＳ（ｐチャネルＭＯＳトランジスタ）をメモリチップ上ではなくコントロールチップ上に構成することができる。即ち、行デコーダおよび列デコーダがパストランジスタ（ＮＭＯＳ）のみからなる構成とするなどにより、メモリチップ自体をＮＭＯＳプロセスにより形成可能となり、マスク枚数を例えば６枚程度に削減して製造可能であるので、メモリチップの製造コストを大きく低減することができる。
一方で、コントロールチップ自体は元々ＣＭＯＳプロセスで製造されているので、コストが大きく増大することはない。
従って、メモリチップのコストの大幅な低減分により、メモリチップを内蔵する記録媒体（メモリカード）としての製造コストを低減することができる。
【００９１】
上記の本実施形態に係るＴＦＴ構造のｎチャネルＭＯＳトランジスタを有する半導体不揮発性記憶装置としては、絶縁層とその上層に形成された半導体層からなるＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）を単位層とし、第４実施形態に係る図１９に示す積層構造と同様にして、複数の単位層を積層させることで３次元方向に集積化することができる。この場合の絶縁層は、例えばＣＶＤ法により形成される酸化シリコン層とし、その膜厚は１０μｍ程度とする。
上記の各ＳＯＩ構造層には、ＳＯＩ層に、上記の構造のＴＦＴと絶縁破壊型のヒューズからなるメモリセルがマトリクス状に配置されたメモリセルアレイと、例えばパストランジスタからなる行デコーダおよび列デコーダなどが形成されている。
上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）の各層の端部にパッドＰａｄが開口されている。
上記のＳＯＩ構造層（Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・・）の積層体であるメモリチップは、実装基板ＭＢにダイボンディングなどで固定され、実装基板ＭＢ上に形成されたランドなどの電極ＥＬとメモリチップの各層のパッドＰａｄがワイヤボンディングなどにより接続されている。
【００９２】
上記の３次元方向に集積化したメモリチップは、ＳＯＩ構造層を例えばＮ層積層することで、単位記憶容量あたりの製造コストを１／Ｎ程度に低減することができ、コスト低減の効果をさらに増大することができる。
【００９３】
上記のＳＯＩ構造のメモリチップにおいて、第４実施形態のような絶縁破壊型ヒューズのみから構成されるメモリセルを形成することもできる。
さらに、単位記憶容量あたりの製造コストを低減するため、絶縁破壊型ヒューズからなるメモリセルを有するＳＯＩ構造層を上記のように積層させることもできる。
【００９４】
本発明は、上記の実施の形態に限定されない。
例えば、行デコーダや列デコーダあるいはアンプなどは、ＮＭＯＳのみからなる構成に限らず、インバータなどを含むＣＭＯＳプロセスにより形成してもよい。
アクセストランジスタのソース・ドレイン領域は、ＬＤＤ構造などの種々の構造を採用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９５】
【発明の効果】
本発明の半導体不揮発性記憶装置によれば、再現性、信頼性を向上させて、第２絶縁膜における絶縁破壊を生じせしめることができる。また、メモリセルを簡単な構造で構成できるので、例えば行デコーダおよび列デコーダなどをパストランジスタのみから構成することで、マスク枚数を削減して製造可能であり、製造コストを抑制することができる。
【図面の簡単な説明】
【図１】図１は、第１実施形態に係る半導体不揮発性記憶装置（メモリチップ）を内蔵する記録媒体（メモリカード）の構成を示す模式図である。
【図２】図２は、第１実施形態に係るメモリチップの構成を示す回路図である。
【図３】図３は、第１実施形態に係るメモリチップの行デコーダの構成例を示す等価回路図である。
【図４】図４は、第１実施形態に係る列デコーダＣＤおよびアンプを含む出力系の構成例を示す等価回路図である。
【図５】図５（ａ）は、第１実施形態に係るメモリセルの断面図であり、図５（ｂ）は相当する等価回路図である。
【図６】図６は、第１実施形態に係るメモリセルの第２絶縁膜における絶縁破壊を説明するためのエネルギーダイヤグラムである。
【図７】図７は、第１実施形態に係る半導体不揮発性記憶装置（メモリチップ）の製造方法における断面図であり、（ａ）は素子分離工程まで、（ｂ）はゲート電極用層の形成工程までを示す。
【図８】図８は、図７の続きの工程を示す断面図であり、（ｃ）はゲート電極のパターン加工工程まで、（ｄ）はソース・ドレイン領域の形成工程までを示す。
【図９】図９は、図８の続きの工程を示す断面図であり、（ｅ）はコンタクトホールの開口工程まで、（ｆ）は第１半導体層の形成工程までを示す。
【図１０】図１０は、図９の続きの工程を示す断面図であり、（ｇ）は第２絶縁膜の形成工程まで、（ｈ）は第２半導体層の形成工程までを示す。
【図１１】図１１は、第２実施形態に係る半導体不揮発性記憶装置のメモリセルの断面図である。
【図１２】図１２は、第３実施形態に係る半導体不揮発性記憶装置（メモリチップ）の構成を示す回路図である。
【図１３】図１３は、第４実施形態に係る半導体不揮発性記憶装置（メモリチップ）の単位メモリアレイの構成を示す回路図である。
【図１４】図１４は、第４実施形態に係るメモリチップの行デコーダの構成例を示す等価回路図である。
【図１５】図１５は、第４実施形態に係るメモリチップの行デコーダおよび列デコーダの等価回路図で用いた記号の等価回路図である。
【図１６】図１６は、第４実施形態に係るメモリチップの列デコーダの構成例を示す等価回路図である。
【図１７】図１７（ａ）は、第４実施形態に係るメモリセルの模式的斜視図であり、図１７（ｂ）は相当する等価回路図である。
【図１８】図１８は、第４実施形態に係る単位メモリセルアレイを複数個集積した半導体不揮発性記憶装置の構成を示す回路図である。
【図１９】図１９（ａ）は、第４実施形態において３次元方向に集積化した半導体不揮発性記憶装置（メモリチップ）を実装した電子回路装置の断面図であり、図１９（ｂ）はその積層構成を示す模式図である。
【図２０】図２０は、第５実施形態に係る半導体不揮発性記憶装置のメモリセルの断面図である。
【図２１】図２１は、第１従来例に係る半導体不揮発性記憶装置の断面図である。
【図２２】図２２は、第２従来例に係る半導体不揮発性記憶装置の断面図である。
【図２３】図２３は、第３従来例に係る半導体不揮発性記憶装置の断面図である。
【図２４】図２４（ａ）は、第４従来例に係る半導体不揮発性記憶装置の回路図であり、図２４（ｂ）はメモリセルの断面図である。
【符号の説明】
１０…半導体基板、１０ａ…絶縁性基板、１０ｂ…半導体層、１０ｃ…素子分離領域、１１…ソース領域、１２…ドレイン領域、１３…素子分離領域、１４…不純物領域、２０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１絶縁膜、２３…第２絶縁膜、３０…ゲート電極用層、３０ａ…ゲート電極、３１…第１半導体層、３２…（第２）半導体層、３３…上層配線、ＭＣ…メモリチップ、ＣＣ…コントロールチップ、ＩＦ…インターフェース、ＥＸＴ…外部上位機器、ＡＴ…アクセストランジスタ、Ｆ…絶縁破壊型ヒューズ、Ｍ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＲＤ…行デコーダ、ＣＤ…列デコーダ、ＳＧ…選択ゲート、ＳＴ…選択トランジスタ、ＡＭＰ…アンプ、Ｑ…トランジスタ、ＣＭＡ…カレントミラーアンプ、ＭＡ…メモリセルアレイ、Ｐａｄ…パッド、ＲＣ…再結合、Ｅ…エネルギー、ＥV …価電子帯レベル、ＥC …フェルミレベル、Ｒ１，Ｒ２…レジスト膜、ＣＨ…コンタクトホール、Ｌ１，Ｌ２，Ｌ３，Ｌ４…単位層、ＥＬ…電極、ＭＢ…実装基板。
Claims (21)
- 少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、
上記メモリセルは、
半導体基板に形成された第１導電型の不純物領域と、
上記不純物領域を被覆して上記半導体基板上に形成された第１絶縁膜と、
上記不純物領域に達するように上記第１絶縁膜に開口された開口部と、
上記開口部内に上記不純物領域側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層と
を有し、
上記メモリセルにおいて記憶するデータに応じて上記第１半導体層と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記第１半導体層と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する
半導体不揮発性記憶装置。 - 上記メモリセルにおいて、ワード線となるゲート電極が上記半導体基板上にゲート絶縁膜を介して形成され、上記ゲート電極下部における上記半導体基板にチャネル形成領域を有し、上記不純物領域をドレイン領域とする電界効果トランジスタが形成されており、
上記第２半導体層にビット線が接続して形成されている
請求項１に記載の半導体不揮発性記憶装置。 - 上記電界効果トランジスタのソース領域が接地されている
請求項２に記載の半導体不揮発性記憶装置。 - 上記電界効果トランジスタのソース領域から上記半導体基板側に流れる電流を検知する手段をさらに有する
請求項２に記載の半導体不揮発性記憶装置。 - 上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されている
請求項２に記載の半導体不揮発性記憶装置。 - 上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される
請求項５に記載の半導体不揮発性記憶装置。 - 複数個の上記メモリセルがマトリクス状に配置されてなる
請求項１に記載の半導体不揮発性記憶装置。 - 少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、
上記メモリセルは、
第１配線と、
上記第１配線上に形成された第１絶縁膜と、
上記第１配線に達するように上記第１絶縁膜に開口された開口部と、
上記開口部内に上記第１配線側から順に積層された第１導電型の第１半導体層、第２絶縁膜および第２導電型の第２半導体層と、
上記第２半導体層に接続して形成された第２配線と
を有し、
上記メモリセルにおいて記憶するデータに応じて上記第１半導体層と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記第１半導体層と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する
半導体不揮発性記憶装置。 - 上記メモリセルにおいて、上記第１配線がワード線であり、上記第２配線がビット線である
請求項８に記載の半導体不揮発性記憶装置。 - 上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されている
請求項９に記載の半導体不揮発性記憶装置。 - 上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される
請求項１０に記載の半導体不揮発性記憶装置。 - 複数個の上記メモリセルがマトリクス状に配置されてなる
請求項８に記載の半導体不揮発性記憶装置。 - 上記第１配線、第１絶縁膜および第２配線の積層体が互いに絶縁されて複数層積層しており、各積層体において、上記第１配線と第２配線に接続するように複数個の上記メモリセルがマトリクス状に配置されてなる
請求項８に記載の半導体不揮発性記憶装置。 - 少なくとも１つのメモリセルを有する半導体不揮発性記憶装置であって、
上記メモリセルは、
絶縁性基板上の第１半導体層に形成された第１導電型の不純物領域と、
上記不純物領域を被覆して上記第１半導体層上に形成された第１絶縁膜と、
上記不純物領域に達するように上記第１絶縁膜に開口された開口部と、
上記開口部内に上記不純物領域側から順に積層された第２絶縁膜および第２導電型の第２半導体層と
を有し、
上記メモリセルにおいて記憶するデータに応じて上記不純物領域と上記第２半導体層の間に所定の電圧を印加することで上記第２絶縁膜における絶縁破壊を生じせしめ、各メモリセルにおける上記不純物領域と上記第２半導体層の間の導通あるいは非導通によりデータを記憶する
半導体不揮発性記憶装置。 - 上記メモリセルにおいて、ワード線となるゲート電極が上記第１半導体層上にゲート絶縁膜を介して形成され、上記ゲート電極下部における上記第１半導体層にチャネル形成領域を有し、上記不純物領域をドレイン領域とする電界効果トランジスタが形成されており、
上記第２半導体層にビット線が接続して形成されている
請求項１４に記載の半導体不揮発性記憶装置。 - 上記電界効果トランジスタのソース領域が接地されている
請求項１５に記載の半導体不揮発性記憶装置。 - 上記電界効果トランジスタのソース領域から上記半導体基板側に流れる電流を検知する手段をさらに有する
請求項１５に記載の半導体不揮発性記憶装置。 - 上記ワード線とビット線が、供給信号を通過させるパストランジスタを含む行デコーダおよび列デコーダにそれぞれ接続されている
請求項１５に記載の半導体不揮発性記憶装置。 - 上記行デコーダおよび列デコーダに、アドレス信号の反転信号が正転信号とともに外部装置から供給される
請求項１８に記載の半導体不揮発性記憶装置。 - 複数個の上記メモリセルがマトリクス状に配置されてなる
請求項１４に記載の半導体不揮発性記憶装置。 - 上記第１半導体層が互いに絶縁されて複数層積層しており、各第１半導体層のそれぞれにおいて、上記メモリセルがマトリクス状に配置されてなる
請求項１４に記載の半導体不揮発性記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027307A JP3846202B2 (ja) | 2001-02-02 | 2001-02-02 | 半導体不揮発性記憶装置 |
| KR20010026184A KR100791905B1 (ko) | 2001-02-02 | 2001-05-14 | 반도체 불휘발성 기억 장치 및 그 제조 방법 |
| TW90113368A TW517233B (en) | 2001-02-02 | 2001-06-01 | Semiconductor non-volatile memory device and its manufacturing method |
| US09/888,534 US6583490B2 (en) | 2001-02-02 | 2001-06-26 | One time programmable semiconductor nonvolatile memory device and method for production of same |
| EP20010401707 EP1229552B1 (en) | 2001-02-02 | 2001-06-27 | One time programmable semiconductor nonvolatile memory device and method for production of same |
| CNB011254823A CN1157792C (zh) | 2001-02-02 | 2001-06-27 | 一次可编程半导体非易失性存储器件及其制造方法 |
| DE2001609887 DE60109887T2 (de) | 2001-02-02 | 2001-06-27 | Einmalig programmierbare nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu deren Herstellung |
| US10/366,564 US6800527B2 (en) | 2001-02-02 | 2003-02-14 | One time programmable semiconductor nonvolatile memory device and method for production of same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027307A JP3846202B2 (ja) | 2001-02-02 | 2001-02-02 | 半導体不揮発性記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002231899A JP2002231899A (ja) | 2002-08-16 |
| JP2002231899A5 JP2002231899A5 (ja) | 2005-10-27 |
| JP3846202B2 true JP3846202B2 (ja) | 2006-11-15 |
Family
ID=18891994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027307A Expired - Lifetime JP3846202B2 (ja) | 2001-02-02 | 2001-02-02 | 半導体不揮発性記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6583490B2 (ja) |
| EP (1) | EP1229552B1 (ja) |
| JP (1) | JP3846202B2 (ja) |
| KR (1) | KR100791905B1 (ja) |
| CN (1) | CN1157792C (ja) |
| DE (1) | DE60109887T2 (ja) |
| TW (1) | TW517233B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030109125A1 (en) * | 2001-12-10 | 2003-06-12 | Chewnpu Jou | Fuse structure for a semiconductor device and manufacturing method thereof |
| US6727145B1 (en) * | 2002-12-26 | 2004-04-27 | Megawin Technology Co., Ltd. | Method for fabricating post-process one-time programmable read only memory cell |
| US6911360B2 (en) * | 2003-04-29 | 2005-06-28 | Freescale Semiconductor, Inc. | Fuse and method for forming |
| US7132350B2 (en) | 2003-07-21 | 2006-11-07 | Macronix International Co., Ltd. | Method for manufacturing a programmable eraseless memory |
| US7281274B2 (en) * | 2003-10-16 | 2007-10-09 | Lmp Media Llc | Electronic media distribution system |
| KR100546392B1 (ko) | 2003-11-01 | 2006-01-26 | 삼성전자주식회사 | Ｅｐｒｏｍ 소자를 포함하는 반도체 소자와 그 제조 방법 |
| KR101205195B1 (ko) | 2004-09-10 | 2012-11-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2006043687A1 (en) | 2004-10-22 | 2006-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006148088A (ja) * | 2004-10-22 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7242072B2 (en) * | 2004-11-23 | 2007-07-10 | International Business Machines Corporation | Electrically programmable fuse for silicon-on-insulator (SOI) technology |
| JP4749162B2 (ja) * | 2005-01-31 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7768014B2 (en) * | 2005-01-31 | 2010-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method thereof |
| WO2006085633A1 (en) * | 2005-02-10 | 2006-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
| US7926726B2 (en) * | 2005-03-28 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Survey method and survey system |
| CN100391002C (zh) * | 2005-03-29 | 2008-05-28 | 旺宏电子股份有限公司 | 单次可程序化只读存储器及其制造方法 |
| EP1886261B1 (en) * | 2005-05-31 | 2011-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5190182B2 (ja) * | 2005-05-31 | 2013-04-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100667461B1 (ko) * | 2005-09-26 | 2007-01-10 | 리디스 테크놀로지 인코포레이티드 | 각 셀의 소스 영역마다 콘택이 형성되어 있는 오티피 롬 셀구조, 및 상기 롬의 프로그래밍 및 읽기 방법 |
| CN100442524C (zh) * | 2005-09-28 | 2008-12-10 | 中芯国际集成电路制造(上海)有限公司 | 用于嵌入式eeprom中的一次可编程存储器器件的结构与方法 |
| JP5027470B2 (ja) * | 2005-09-29 | 2012-09-19 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| TWI411095B (zh) * | 2005-09-29 | 2013-10-01 | 半導體能源研究所股份有限公司 | 記憶裝置 |
| KR100875165B1 (ko) * | 2007-07-04 | 2008-12-22 | 주식회사 동부하이텍 | 반도체 소자 및 제조 방법 |
| CN101527167B (zh) * | 2008-02-01 | 2012-08-15 | 索尼株式会社 | 显示装置 |
| JP4596070B2 (ja) * | 2008-02-01 | 2010-12-08 | ソニー株式会社 | メモリ素子及びメモリ素子の製造方法、並びに表示装置及び表示装置の製造方法 |
| KR100979098B1 (ko) | 2008-06-20 | 2010-08-31 | 주식회사 동부하이텍 | 반도체 소자 및 이를 위한 ｏｔｐ 셀 형성 방법 |
| JP6345107B2 (ja) * | 2014-12-25 | 2018-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN108538880B (zh) * | 2017-03-02 | 2020-11-10 | 旺宏电子股份有限公司 | 半导体元件及具有此半导体元件的装置 |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2559020A (en) * | 1948-12-18 | 1951-07-03 | Lehmkuhl Joakim | Ski binding |
| US3386748A (en) * | 1966-04-01 | 1968-06-04 | Eie Nils | Ski fastening |
| US3504922A (en) * | 1968-04-09 | 1970-04-07 | Philip K Wiley | Tension adjustable releasable ski bindings |
| US3730543A (en) * | 1971-01-08 | 1973-05-01 | J Edmund | Safety ski binding |
| US3787868A (en) * | 1971-06-25 | 1974-01-22 | J Camp | Remotely actuated release apparatus for ski bindings |
| US3874685A (en) * | 1972-06-15 | 1975-04-01 | Besser Kurt Von | Ski binding apparatus and method of mounting |
| US4023824A (en) * | 1972-06-15 | 1977-05-17 | Von Besser Kurt | Ski binding apparatus |
| FR2214496B1 (ja) * | 1973-01-19 | 1976-11-05 | Salomon Georges P J | |
| US4058326A (en) * | 1974-06-07 | 1977-11-15 | Antonio Faulin | Ski bindings |
| US4033604A (en) * | 1975-08-21 | 1977-07-05 | Cirino John F | Release assembly for ski binding |
| FI771004A7 (ja) * | 1976-04-06 | 1977-10-07 | Witco As | |
| DE2707626C2 (de) * | 1977-02-23 | 1985-11-14 | Geze Gmbh, 7250 Leonberg | Langlaufbindung |
| JPS5688357A (en) | 1979-12-21 | 1981-07-17 | Fujitsu Ltd | Selectively writable semiconductor element |
| US4322090A (en) * | 1980-02-13 | 1982-03-30 | Loughney Charles E | Ski mountaineering binding |
| US4533156A (en) * | 1980-12-30 | 1985-08-06 | Tmc Corporation | Toe mechanism for a safety ski binding |
| JPS5828750A (ja) | 1981-08-12 | 1983-02-19 | Canon Inc | 光導電部材 |
| JPH073855B2 (ja) | 1985-07-26 | 1995-01-18 | 富士通株式会社 | 半導体装置の製造方法 |
| US4899205A (en) | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
| JPS632207A (ja) | 1986-06-20 | 1988-01-07 | 古河電気工業株式会社 | Ｏｆケ−ブルの処理方法 |
| DE3808643C2 (de) * | 1987-11-27 | 1994-04-28 | Implementors Overseas Ltd | Selbsttätig auslösbare Skibindungseinheit |
| JPH01235374A (ja) | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | 半導体記憶装置 |
| FR2638974B1 (fr) * | 1988-08-16 | 1990-09-21 | Salomon Sa | Fixation de ski de fond de type charniere |
| JPH0831563B2 (ja) | 1989-06-16 | 1996-03-27 | 松下電子工業株式会社 | プログラマブル素子の製造方法 |
| DE4007667C1 (ja) * | 1990-03-10 | 1991-06-20 | Silvretta - Sherpas Sportartikel Gmbh & Co Kg, 8047 Karlsfeld, De | |
| US5066036A (en) * | 1990-03-19 | 1991-11-19 | Broughton Timothy C | Ski binding |
| JP2829664B2 (ja) | 1990-04-27 | 1998-11-25 | 株式会社スリーボンド | 含ケイ素α−シアノアクリレートの製造法 |
| US5383365A (en) * | 1992-09-17 | 1995-01-24 | The Babcock & Wilcox Company | Crack orientation determination and detection using horizontally polarized shear waves |
| JPH07263647A (ja) * | 1994-02-04 | 1995-10-13 | Canon Inc | 電子回路装置 |
| US5897127A (en) * | 1995-02-02 | 1999-04-27 | Rottefella A/S | Combination of a ski binding and of a boot adapted thereto |
| US5751012A (en) * | 1995-06-07 | 1998-05-12 | Micron Technology, Inc. | Polysilicon pillar diode for use in a non-volatile memory cell |
| US5789277A (en) * | 1996-07-22 | 1998-08-04 | Micron Technology, Inc. | Method of making chalogenide memory device |
| JP3215345B2 (ja) * | 1997-03-19 | 2001-10-02 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH10341000A (ja) | 1997-04-11 | 1998-12-22 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置およびその製造方法 |
| US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
-
2001
- 2001-02-02 JP JP2001027307A patent/JP3846202B2/ja not_active Expired - Lifetime
- 2001-05-14 KR KR20010026184A patent/KR100791905B1/ko not_active Expired - Lifetime
- 2001-06-01 TW TW90113368A patent/TW517233B/zh not_active IP Right Cessation
- 2001-06-26 US US09/888,534 patent/US6583490B2/en not_active Expired - Lifetime
- 2001-06-27 DE DE2001609887 patent/DE60109887T2/de not_active Expired - Lifetime
- 2001-06-27 EP EP20010401707 patent/EP1229552B1/en not_active Expired - Lifetime
- 2001-06-27 CN CNB011254823A patent/CN1157792C/zh not_active Expired - Lifetime
-
2003
- 2003-02-14 US US10/366,564 patent/US6800527B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020105050A1 (en) | 2002-08-08 |
| TW517233B (en) | 2003-01-11 |
| DE60109887D1 (de) | 2005-05-12 |
| DE60109887T2 (de) | 2006-02-23 |
| US20030146467A1 (en) | 2003-08-07 |
| EP1229552B1 (en) | 2005-04-06 |
| CN1368763A (zh) | 2002-09-11 |
| EP1229552A1 (en) | 2002-08-07 |
| KR20020064627A (ko) | 2002-08-09 |
| KR100791905B1 (ko) | 2008-01-07 |
| CN1157792C (zh) | 2004-07-14 |
| JP2002231899A (ja) | 2002-08-16 |
| US6800527B2 (en) | 2004-10-05 |
| US6583490B2 (en) | 2003-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100791905B1 (ko) | 반도체 불휘발성 기억 장치 및 그 제조 방법 | |
| US7416941B2 (en) | Four-bit finfet NVRAM memory device | |
| US20180033881A1 (en) | 3dic device with memory | |
| WO2000070683A1 (en) | Semiconductor memory | |
| US20010024859A1 (en) | Semiconductor integrated circuit device and a method of manufacturing thereof | |
| JP5348785B2 (ja) | 低抵抗共通ソースおよび高電流駆動能力を有するメモリセルアレイ | |
| JP2005501403A (ja) | 不揮発性半導体メモリならびにその作動方法 | |
| US8946897B2 (en) | Semiconductor device having metal lines with slits | |
| JP3554666B2 (ja) | 半導体メモリ装置 | |
| US10325651B2 (en) | 3D semiconductor device with stacked memory | |
| US6121072A (en) | Method of fabricating nonvolatile memory device | |
| US9741768B1 (en) | Controlling memory cell size in three dimensional nonvolatile memory | |
| JP2000243857A (ja) | 半導体メモリデバイス及びその製造方法 | |
| JP5378722B2 (ja) | 不揮発性記憶装置およびその製造方法 | |
| KR100545971B1 (ko) | 불휘발성 반도체 기억 장치 | |
| JP2003086768A (ja) | 不揮発性半導体記憶装置 | |
| JP3383427B2 (ja) | 不揮発性半導体装置 | |
| CN1954432A (zh) | 用于快闪存储装置中保护字线的方法及装置 | |
| JP6623247B2 (ja) | フラッシュメモリおよびその製造方法 | |
| JP2009094103A (ja) | 半導体装置 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6642587B1 (en) | High density ROM architecture | |
| JP2966363B2 (ja) | 不揮発性半導体記憶装置におけるメモリセルアレー | |
| JP3940477B2 (ja) | 半導体装置 | |
| JP3162472B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060710 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060801 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060814 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3846202 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |