JP3847103B2 - 光電子実装回路基板及び実装基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光半導体素子と電子半導体素子及び／又は光電子半導体素子が実装され、高周波信号に適用可能な光電子実装回路基板及び実装基板に関する。
【０００２】
【従来技術】
近年のマルチメディアの普及に伴い、膨大な画像データの送受信が必要になり、高速動作が求められる電子機器に対して高周波信号処理は必須になっている。一方で、高速、大容量の送受信が可能な光通信が注目を集めているが、電子半導体素子やマルチチップモジュール間を光導波路で複雑に接続している為、導波路を頻繁に交差させる必要が生じ、光信号と電気信号処理を同一の実装基板で行うことによる装置の小型化や、複雑な光インターコネクションに対応する為に、セラミック基板上に光導波路を形成すると同時に、光半導体素子や電子半導体素子等を実装した光電子実装回路が用いられている。
【０００３】
このような光電子実装回路が設けられたセラミック配線基板は、高集積化や高周波化に伴う発熱量の増加に伴い、高い放熱性が必要とされるとともに、演算速度の高速化の要求により、導体の低抵抗が要求されており、比較的熱伝導率が高く、信頼性に優れたアルミナを絶縁基板とし、その表面又は内部にＷやＭｏ等の高融点金属からなる導体層を被着形成したセラミック配線基板が多用されている。
【０００４】
ところが、従来から多用されている高融点金属からなる導体層では、抵抗を高々８ｍΩ／□程度までしか低くできず、信号の挿入損失が著しく高くなり、良好な高周波特性が得られなくなるという問題があった。さらに、信号の高周波化に伴い、配線基板、特に、信号入力端子用の導体層が施される絶縁層部分の誘電率が高い場合には信号の反射が大きくなり特性が低下するという問題があった。
【０００５】
そこで、絶縁基板としてアルミナを用い、低抵抗導体であるＣｕ、又はＣｕとＷ又はＭｏとを組み合わせた導体層を同時焼成により形成する方法で挿入損失を低減させることが特開平７−１５１０１号に提案されている。
【０００６】
また、信号伝達特性に関し、信号の反射を抑制する為、信号入力部分の絶縁層に誘電率の低いガラスセラミックスを用い、強化ガラスと一体化する方法等が特開平３−２３９３９４に提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、特開平７−１５１０１号に記載の方法では、一旦、すべての導体層を絶縁基板内部に配設して同時焼成した後、研磨等により表面の絶縁層を研磨除去して内部導体層を表面に露出させて表面導体層を形成する、又は焼成後の配線基板の表面に、厚膜法や薄膜法によって表面導体層を形成するものであるため、表面導体層を形成するために研磨工程、厚膜形成工程、薄膜形成工程等が不可欠の工程となるために、製造工程が増え、歩留りの低下やコスト高になるという問題があった。
【０００８】
また、特開平３−２３９３９４に記載の方法では、絶縁基板にガラスセラミックス等を用いるため、基板の誘電率を低く設定でき、且つ配線金属の抵抗を低く出来るものの、半導体素子から生じる熱の発散がスムーズに行われず、素子自体の誤動作を招くという問題があった。
【０００９】
従って、本発明は、放熱性に優れ、外部電気信号の入力信号の損失が少ない光電子実装回路基板を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者等は、上記課題に対して検討を重ねた結果、アルミナ絶縁層と、低誘電率の誘電体層とからなる積層体の誘電体層上に高周波入力用外部接続端子を設けることにより、高周波信号の入力損失が小さく、放熱性に優れた熱伝導の光電子実装回路基板が得られるという知見に基づくものである。
【００１１】
即ち、アルミナ焼結体からなる絶縁層と、該絶縁層よりも低誘電率の誘電体層とが一体的に積層されてなり、且つ表面及び／又は内部にＡｕ、Ａｇ、Ｃｕ、Ｐｔのうち少なくとも１種の導体層が形成された絶縁基板と、該絶縁基板の一方の表面側に搭載された光導波路及び光半導体素子と、前記絶縁基板の一方又は他方の表面に搭載された電子半導体素子と、前記絶縁基板の前記誘電体層上に設けられた高周波入力用外部接続端子を具備するものである。これにより、高周波信号の入力部において低損失の光電子実装回路基板を実現したものである。
【００１２】
特に、前記絶縁層及び／又は前記誘電体層が積層体からなることが好ましい。これにより、複数の半導体を実装しても積層体の内部にも配線が可能となり、高密度実装が容易となる。
【００１３】
また、前記電子半導体素子と光半導体素子とが前記絶縁基板の対向する表面に搭載されていることが好ましい。これにより、小型化が可能で、且つ高い信頼性が得られる。
【００１４】
さらに、前記絶縁基板の表面に設けられたキャビティの内部に電子半導体素子が収納され、且つ該キャビティが蓋体によって気密封止されていることが好ましい。これにより、電子半導体素子の特性が安定し、信頼性を向上することができる。
【００１５】
さらにまた、前記絶縁基板の前記誘電体層が、前記絶縁層の表面の一部に形成されてなることが好ましい。これにより、誘電体層の設けられた熱伝導率の高い絶縁層の上に電子半導体素子等の発熱量の大きな部品を搭載することが可能となる。
【００１６】
また、前記光半導体素子が、前記光導波路の内部に設けられてなることが好ましい。これにより、光半導体素子の特性が安定し、信頼性を向上することができる。
【００１７】
さらに、前記誘電体層がムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトのうち少なくとも１種を主成分とする焼結体であることが好ましい。これにより、高周波のより高い周波数に対応することが容易となる。
【００１８】
さらにまた、前記アルミナ焼結体が、シリカ及びＭｎ2Ｏ3を含有することが好ましい。これにより、低温焼成が可能となり、製品歩留まりを高めることができる。
【００１９】
また、前記導体層が、Ｗ及び／又はＭｏを含むことが好ましい。これにより、低抵抗配線が可能で、内部回路においても導体損失の小さい高周波に対応可能な光電子実装回路基板を得ることが容易になる。
【００２０】
さらにまた、前記導体層のシート抵抗が導体厚み１５μｍ換算で８ｍΩ／□以下であることが好ましい。これにより、配線幅の縮小により部品の小型化が容易となる。
【００２１】
また、本発明の実装基板は、母基板の表面に、コンデンサ、抵抗体及び配線導体を含む電子回路が形成され、且つ請求項１乃至１０のうちいずれかに記載の光電子実装回路基板が高周波入力用外部接続端子を介して前記電子回路に実装されてなり、４０ＧＨｚの高周波信号が前記光電子実装回路基板に入力するときの反射損失が−１０．０ｄＢ以下であることを特徴とするものであり、これにより、高速、大容量の送受信が可能な光通信を実現することができる。
【００２２】
【発明の実施の形態】
本発明の光電子実装回路基板を、図を用いて説明する。図１は、本発明の光電子実装回路基板の概略断面図である。即ち、アルミナを主体とする薄層焼結体であるアルミナ焼結体１ａ〜１ｄからなる絶縁層１と、このアルミナ焼結体１ａ〜１ｄよりも誘電率の低い誘電体層２が一体的に積層されている。
【００２３】
絶縁層１はアルミナ焼結体１層から構成されていてもかまわないが、半導体の高密度実装及び配線並びに小型化を考慮すると複数のアルミナ焼結体１ａ〜１ｄからなる積層体であることが好ましい。 また、図1において、絶縁層１は４層のアルミナ焼結体１ａ〜１ｄから構成されているが、アルミナ焼結体の数は特に限定されるものではなく、配線の量や半導体の位置等によって適宜決定すればよい。
【００２４】
絶縁層１を構成するアルミナ焼結体１ａ〜１ｄの表面又は界面には、表面導体層３ａや内部導体層３ｂが形成され、誘電体層２とアルミナ絶縁層１間にはグランド導体層３ｃが設けられている。また、アルミナ焼結体を１枚又は複数貫くビアホール導体３ｄが設けられている。従って、導体層３は、絶縁基板の表面及び／又は内部に設けられている。
【００２５】
絶縁基板の一方の表面側に光半導体素子５が搭載され、光導波路６が形成されている。この光導波路６は、光半導体素子５と光学的に接続された構造を有し、光導波路コア６ａの周囲に光導波路クラッド６ｂが設けられた構造を有している。また、光導波路６は、絶縁層１の一方の表面側少なくとも一部に存在しており、光半導体素子５が光導波路６の外側に位置していても良いが、光半導体素子５の信頼性を高め、誤動作を防ぐため、特に、光半導体素子５が光導波路６の内部に設けられていることが好ましい。
【００２６】
さらに、絶縁層１の他方の表面には、電子半導体素子７が搭載されている。即ち、電子半導体素子７と光半導体素子５とは絶縁基板の対向する表面にそれぞれ搭載されている。このような構成にすることで、多数の電子半導体素子７及び光半導体素子５を一つの絶縁基板上に搭載することができ、より高密度な実装による製品の小型化を推進し、信頼性も高めることができる。
【００２７】
ここで、誘電体層２は、絶縁基板を構成するアルミナ焼結体１ｄの全面に一体的に積層されていてもよいが、図１のように、アルミナ焼結体１ｄの一部に形成されていることが好ましい。この構成により、絶縁基板の誘電体層２側の表面に絶縁層１の表面も露出することとなり、そこに電子半導体素子７を実装することができ、実装密度を高めることができる。
【００２８】
また、電子半導体素子７は、光半導体素子５及び光導波路６の設けられた絶縁層１の一方の表面に設けることも可能である。つまり、光導波路６は表面の一部に形成し、光導波路６の設けられていない表面に電子半導体素子７を実装すればよい。
【００２９】
この電子半導体素子７は、絶縁基板の表面に設けられたキャビティ８の内部に収納されており、電子半導体素子７は半田等によりボール実装及び／又はベアチップ実装によってアルミナ焼結体１ｄの表面に実装されている。また、キャビティ８は、蓋体９によって気密封止され、キャビティ８内部に外気が混入しない構造になっているため、電子半導体素子７の誤動作を防止でき、信頼性を高めることができる。
【００３０】
また、誘電体層２の表面には、高周波入力用外部接続端子１０が設けられている。この高周波入力用外部接続端子１０は外部から高周波を入力するためのもので、外部回路と電気的に接続している。この高周波入力用外部接続端子１０が誘電率の低い誘電体層２に形成されているため、高周波入力用外部接続端子１０と内部導体層３ｂ間に発生する浮遊容量が低減され、入力信号の反射が抑制され、信号損失を小さくすることができる結果、高周波対応の可能な光電子実装回路基板を実現することができる。
【００３１】
絶縁層１は、アルミナを主体とし、所望の焼結助剤を加えた成形体を焼成してなるアルミナ焼結体で構成され、単一又は複数のアルミナ焼結体からなる。実装密度を高めるためには複数のアルミナ焼結体を積層して用いることが好ましい。また、焼結助剤としてシリカ及びＭｎ2Ｏ3を含有することが好ましい。これらの焼結助剤は、低温での焼成を可能とし、導体層３の金属の溶融による流出を防止し、製品歩留まりを高めることができる。なお、焼結助剤等のアルミナ以外の成分は、アルミナ主結晶相の粒界に非晶質相あるいは結晶相として存在することが望ましい。
【００３２】
本発明によれば、絶縁層１のアルミナ焼結体は、絶縁基板の熱伝導性および高強度化のため、相対密度が９５％以上、特に９７％、更には９８％以上が望ましく、また熱伝導率が１０Ｗ／ｍ・Ｋ以上、特に１５Ｗ／ｍ・Ｋ以上、更には１７Ｗ／ｍ・Ｋ以上であることが望ましい。
【００３３】
また、絶縁層１を形成するアルミナ質焼結体の主結晶相は、粒状または柱状の結晶として存在するが、これら主結晶相の平均結晶粒径は、１．５〜５μｍであることが望ましい。なお、主結晶相が柱状結晶からなる場合、上記平均結晶粒径は、短軸径に基づくものである。この主結晶相の平均結晶粒径が１．５μｍよりも小さいと、高熱伝導化が難しくなる傾向があり、また平均粒径が５μｍよりも大きいと基板材料として用いる場合に要求される十分な強度が得られにくくなる傾向にあるためである。
【００３４】
誘電体層２は、アルミナよりも低誘電率であれば本発明の目的である信号の入力損失を低減できるが、特に、ムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトのうち少なくとも１種を主成分とする焼結体であることがアルミナとの同時焼結性の点で好ましい。これ以外に、その他の成分としてとしてＭｎ2Ｏ3、ＳｉＯ2、ＺｎＯ、ＣａＯ、Ｎｂ2Ｏ5、ＭｏＯ3、ＷＯ3又はガラス等を添加してもよい。さらに１０重量％以下のガラスを含有とすることも可能であるが、基板の高強度化を達成するために１０重量％以下、特には５重量％以下であることが望ましい。
【００３５】
導体層３は、低抵抗化のため、Ａｕ、Ａｇ、Ｃｕ、Ｐｔのうち少なくとも１種を含むことが好ましい。また、アルミナとの密着性向上のため、Ｗ及び／又はＭｏを含むことが好ましい。例えば、Ｃｕを１０〜７０体積％、Ｗ及び／又はＭｏを３０〜９０体積％を含有する組成とする。
【００３６】
この導体層３のシート抵抗が、導体厚み１５μｍ換算で８ｍΩ／□以下であることが好ましい。このような低いシート抵抗を有することによって、配線幅の縮小が可能となり、小型化ができる。
【００３７】
次に、本発明の光電子実装回路基板の製造方法について説明する。
【００３８】
まず、絶縁層１を作製するために、アルミナ粉末、所望の焼結助剤粉末を準備する。アルミナ原料粉末として、平均粒径が０．５〜２．５μｍ、特に０．５〜２．０μｍの粉末を用いる。これは、平均粒径は０．５μｍよりも小さいと、粉末の取扱いが難しく、また粉末のコストが高くなり、２．５μｍよりも大きいと、１５００℃以下の温度で焼成することが難しくなるためである。
【００３９】
第２の成分として、Ｍｎ2Ｏ3粉末を２〜１５重量％、並びにＳｉＯ2粉末を２〜１５重量％の割合で添加する。Ｍｎ2Ｏ3粉末等のＭｎ化合物粉末の添加によって１２００〜１５００℃で緻密化が促進され、また、高い絶縁性を維持することができ、ＳｉＯ2粉末の添加によって緻密化を促進し、高い熱伝導率を維持することができ。また、適宜、第３の成分として、Ｍｇ、Ｃａ、Ｓｒ、Ｂ、Ｎｂ、Ｃｒ、Ｃｏの酸化物、炭酸塩、水酸塩のうち少なくとも１種を、Ｃｕ含有導体との同時焼結性を高めるために、０．１〜４重量％含有し、第４の成分として、Ｗ、Ｍｏ、Ｃｒ等の遷移金属の金属粉末や酸化物粉末を着色成分として金属換算で２重量％以下の割合で添加する。
【００４０】
一方、誘電体層にはムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトの内から選ばれる１種以上の主成分粉末と、第２の成分としてＭｎ２Ｏ３、ＳｉＯ２、ＺｎＯ、ＣａＯ、Ｎｂ２Ｏ５、ＭｏＯ３、ＷＯ３のうち少なくとも１種、さらに第３の成分として１０重量％以下のガラスを添加することができる。ガラスの添加を１０重量％以下にすることにより、焼成時における低誘電率層の変形並びにアルミナ層への拡散による熱伝導率の低下を抑制しながら、焼結性を高めることができる。
【００４１】
ここで上記の主成分粉末の粒径は０．５〜５μｍ、特に０．５〜３μｍの粉末を用いる。これは、粒径が５μｍよりも大きい場合には焼結後の粒内にクラックが生じ著しく強度が低下するためである。また、０．５μｍよりも小さい場合には粉末の取り扱いが困難になるためである。上記酸化物の添加に当たっては、酸化物粉末以外に、焼成によって酸化物を形成し得る炭酸塩、硝酸塩、酢酸塩等として添加してもよい。
【００４２】
そして、各々の混合粉末を用いて絶縁層を形成するためのシート状成形体を作製する。シート状成形体は、周知の成形方法によって作製することができる。例えば、上記混合粉末に有機バインダや溶媒を添加してスラリーを調製した後、ドクターブレード法によって形成したり、混合粉末に有機バインダを加え、プレス成形、圧延成形等により所定の厚みのシート状成形体を作製できる。そしてこのシート状成形体に対して、マイクロドリル、レーザー等によりビアホール導体用スルーホールを形成してもよい。
【００４３】
次いで、導体層が低抵抗金属（Ａｕ、Ａｇ、Ｃｕ、Ｐｔ）と高融点金属（Ｗ、Ｍｏ）とを含むように、導体ペーストが少なくともＡｕ粉末、Ａｇ粉末、Ｃｕ粉末及びＰｔ粉末のうち少なくとも1種を含み、更にはＷ粉末及び／又はＭｏ粉末を含むことが好ましい。例えば、Ｃｕ粉末とＷ粉末、ＡｕとＭｏ粉末等であり、具体的な例として１〜１０μｍのＣｕ１０〜７０体積％、特に３０〜６０体積％、１〜１０μｍのＷ及び／もしくはＭｏを３０〜９０体積％、４０〜７０体積％の割合で含有してなる導体ペーストを調製する。Ｃｕ等の金属は、低抵抗に寄与し、高融点金属は絶縁層１との熱膨張係数差による導体層の剥離を防止するとともに、焼成温度がＣｕの融点よりも高いため、高融点金属が保型剤としても機能する。
【００４４】
また、上記導体ペーストには、所望によりＮｉ、Ｚｒ、Ａｌ、Ｌｉ、Ｍｇ及びＺｎのうち少なくとも１種を金属元素換算で０．０５〜３．０重量％含有することが望ましい。これは、導体層の低抵抗化並びに絶縁基板との同時焼結性を改善するとともに、導体層の同時焼成後の保形性を維持するためである。なお、Ｎｉ、Ｚｒ、Ａｌ、Ｌｉ、Ｍｇ及びＺｎは酸化物、ホウ化物、窒化物或いは炭酸塩として添加してもよく、このときの平均粒径は０．６〜４μｍ、特には１．５〜３．０μｍが望ましい。
【００４５】
また、本発明においては、導体層の抵抗、Ｃｕ成分の分離、にじみ等の観点から、Ｗ粉末及び／又はＭｏ粉末は平均粒径１〜１０μｍ、特に１．３〜５μｍ、更には１．３〜３μｍの球状あるいは数個の粒子による焼結粒子としてＣｕからなるマトリックス中に分散するように調製することも重要である。
【００４６】
これらの導体ペースト中には、絶縁層との密着性を高めるために、アルミナ粉末や、絶縁層を形成する酸化物セラミック成分と同一の組成物粉末を０．０５〜２体積％の割合で添加することも可能である。
【００４７】
次いで、上記の導体ペーストを各絶縁層１ａ〜１ｄ上にスクリーン印刷、グラビア印刷等の方法により印刷塗布し、導体層３を形成する。また、絶縁層１ａ〜１ｄに設けられたビアホールの内部に上記導体ペーストを充填し、ビアホール導体層３ｄを形成する。
【００４８】
その後、導体ペーストを充填したシート状成形体を位置合わせして積層圧着した後、この積層体を、この焼成を、非酸化性雰囲気中、焼成最高温度が１２００〜１５００℃の温度となる条件で焼成する。
【００４９】
この時の焼成温度が１２００℃より低いと、通常の原料を用いた場合において、アルミナ絶縁基板が相対密度９５％以上まで緻密化できず、熱伝導性や強度が低下すると同時に、低誘電率層の緻密化も達成できなくなる。一方、焼成温度が１５００℃よりも高いと、ＷあるいはＭｏ自体の焼結が進み、Ｃｕの流動により均一組織を維持できなく、強いては低抵抗を維持することが困難となる。好適には、１２５０〜１４００℃の範囲がよい。
【００５０】
また、この焼成時の非酸化性雰囲気としては、窒素、あるいは窒素と水素との混合雰囲気であることが望ましいが、特に、導体層中のＣｕの拡散を抑制する上では、水素及び窒素を含み露点＋３０℃以下、特に０〜２５℃の非酸化性雰囲気であることが望ましい。なお、この雰囲気には所望により、アルゴンガス等の不活性ガスを混入してもよい。焼成時の露点が＋３０℃より高いと、焼成中に導体材料と雰囲気中の水分とが反応し酸化膜を形成し、絶縁層とＣｕ含有導体のＣｕが反応してしまい、導体の低抵抗化の妨げとなるのみでなく、Ｃｕの拡散を助長してしまうためである。
【００５１】
さらに、本発明の絶縁基板においては、Ｃｕの融点を越える温度での同時焼成によって、表面導体層３ａや内部導体層３ｂ中のＣｕ成分が絶縁層１及び誘電体層２中に拡散する場合があるが、本発明によれば、上記少なくともＣｕを含む導体層の周囲の絶縁基板のセラミックスへのＣｕの拡散距離が２０μｍ以下、特に１０μｍ以下であることが望ましい。これは、Ｃｕのセラミックス中への拡散距離が２０μｍを超えると、導体層間の絶縁性が低下し、配線基板としての信頼性が低下するためである。
【００５２】
また、上記の方法により作製した絶縁基板表面に光導波路を形成する方法としては、アルミナ絶縁層上にゾルーゲル法によってシリカ系光導波路を形成したり、ポリイミド、ポリメチルメタクリレート、ポリカーボネート等の有機系材料を用いた光導波路の形成、またはＣＶＤ法を用いた光導波路の形成が可能である。
【００５３】
また、光半導体素子をアルミナ絶縁層上に設置して、基板の導体層と電気的に接続すると同時に、光導波路クラッド内に埋設することも可能である。アルミナ絶縁層上に光導波路を形成するのは、光導波路形成層が高強度であることと、光導波路と光学的に接続される素子の熱膨張係数がアルミナと近い為に接続信頼性に優れ、かつ半導体素子の発熱に対し熱伝導性が優れる為である。
【００５４】
電子半導体素子はアルミナを絶縁層とする表面に載置することが望ましい。なぜならば、アルミナはガラスセラミック等と異なり熱伝導率が比較的高いことから素子から発生した熱を効率的かつ速やかに発散することが出来るからである。更にポリイミド等の樹脂基板と異なり熱膨張係数が半導体素子に近いことから高い一次実装信頼性を確保することが出来る。このときの基板への半導体素子の実装形態は半田を用いたボール実装又は／及びベアチップ実装等で行うことができる。
【００５５】
また、本発明の実装基板は、プリント基板等の母基板の表面に、コンデンサ、抵抗体及び配線導体を含む電子回路が形成され、上記光電子実装回路基板は、高周波入力用外部接続端子１０を介して電子回路に実装されている。本発明によれば、光電子実装回路基板として上記の構成の実装基板を用いることによって、４０ＧＨｚの高周波信号が前記光電子実装回路基板に入力するときの反射損失を−１０．０ｄＢ以下、特に−７ｄＢ以下、更には−５ｄＢ以下とすることができる。従って、本発明の光電子実装回路基板を用いることによって、４０ＧＨｚ以上の高周波信号の入力が可能で、大容量の光通信に対応できる。
【００５６】
【実施例】
絶縁層を作製するため、アルミナ粉末（平均粒径１．８μｍ）に対して、Ｍｎ2Ｏ3及びＳｉＯ2をそれぞれ６重量％、ＭｇＯを０．５重量％の割合で調合し、これに結合剤（バインダ）用有機樹脂としてアクリル系バインダと溶媒のトルエンを加えてスラリーを調製した後、ドクターブレード法にて厚さ２５０μｍのシート状に成形した。
【００５７】
また、誘電体層を作成するため、ムライト、フォルステライト、エンスタタイト、シリカ、コーディエライトの内から選ばれる１種以上を主成分とし、表１に示す添加物を加えて、シート状成形体を作製した。ここで誘電体層の誘電率はシリカ量の調整で行った。そして、所定箇所に焼成後のホール径が１００〜２００μｍのビアホールを形成した。
【００５８】
次に、平均粒径が５μｍのＣｕ粉末、Ａｇ粉末、Ａｕ粉末及びＰｔ粉末のうち１種と、平均粒径が０．８〜１２μｍのＷ粉末又はＭｏ粉末とを表１に示す比率で混合し、この混合粉末とアクリル系バインダとをアセトンを溶媒として導体ペーストを作製した。
【００５９】
そして、シート状成形体上に上記導体ペーストを印刷塗布し、各シート状成形体のビアホール導体層にも上記導体ペーストを充填した。上記のようにして作製した各シート状成形体を位置合わせして積層圧着して成形体積層体を作製した。その後、この成形体積層体を実質的に水分を含まない酸素含有雰囲気中（Ｈ2＋Ｏ2）で脱脂を行った後、露点２０℃の窒素水素混合雰囲気、１３００℃で焼成し、図１の光電子実装回路基板を得た。
【００６０】
得られた基板の密度をアルキメデス法により測定した。また、回路基板における導体層の電気抵抗（シート抵抗換算）を４端子法にて測定した。さらに、比誘電率は、ＪＩＳ Ｒ１６２７に基づいて空洞共振器法により測定周波数４０ＧＨｚで比誘電率を測定した。
【００６１】
また、反射損失はネットワークアナライザ―とウエハープローブを用い４０ＧＨｚにおける測定を行った。詳細には、図２に示すように、光電子実装回路基板２１を実装する母基板２２と光電子実装回路基板２１内に設けた測定用電極間の値を測定した。このときの測定試料の断面構成を。高周波入力用外部接続端子を表面に形成する誘電体層及び絶縁層の厚みはそれぞれ０．２５ｍｍ、ヴィア径は０．１ｍｍφであった。また、高周波入力用外部接続端子を構成する電極パッド（ボールパッド）径は０．４ｍｍφ、半田ボール径は０．３ｍｍφ、ボールピッチ０．８ｍｍ、光電子実装回路基板を実装する母基板には厚み０．２ｍｍで誘電率３．５のテフロン（登録商標）基板を用いた。
【００６２】
セラミック層の抗折強度は高周波入力用外部接続端子形成層に用いる低誘電率絶縁層厚みが０．５ｍｍ、該絶縁層以外の絶縁層厚みが２．５ｍｍの同時焼成された試料を用いて３点曲げ強度を測定した。さらに、セラミック層の熱伝導率に関しても抗折強度測定に用いた積層構造をもつ試料を用いてレーザーフラッシュ法により室温における熱伝導率を測定した。
【００６３】
【表１】
【００６４】
本発明の試料Ｎｏ．２〜１８は、誘電体層の誘電率が４．４〜８と絶縁層のアルミナの９より小さく、反射損失が−１０ｄＢ以下であった。
【００６５】
一方、絶縁層と誘電体層が同一材質からなる試料Ｎｏ．１は、反射損失が−６.４ｄＢであった。
【００６６】
また、導体層がＷ又はＭｏからなる本発明の範囲外の試料Ｎｏ．１９及び２０は、シート抵抗が２８ｍΩ／□以上と大きく、反射損失が−６.５ｄＢと大きかった。
【００６７】
【発明の効果】
本発明の光電子実装回路基板は、機械的、熱的特性に優れるアルミナ質絶縁層と低誘電率の誘電体層とを一体的に設けた絶縁基板の絶縁層表面に光導波路、光半導体素子及び電子半導体素子を載置し、誘電体層上に高周波入力用外部接続端子を形成することによって、高周波入力信号の反射損失並びに挿入損失を改善し、高信頼性、小型の光電子実装回路基板を実現できる。
【図面の簡単な説明】
【図１】本発明の光電子実装回路基板を示す概略断面図である。
【図２】本発明の実装基板の一部を示す概略断面図である。
【符号の説明】
１・・・絶縁層
１ａ、１ｂ、１ｃ、１ｄ・・・アルミナ焼結体
２・・・誘電体層
３・・・導体層
３ａ・・・表面導体層
３ｂ・・・内部導体層
３ｃ・・・グランド導体層
３ｄ・・・ビアホール導体層
５・・・光半導体素子及び／又は光電子半導体素子
６・・・光導波路
６ａ・・・光導波路コア
６ｂ・・・光導波路クラッド
７・・・電子半導体素子
８・・・キャビティ
９・・・蓋体
１０・・・高周波入力用外部接続端子
【発明の属する技術分野】
本発明は、光半導体素子と電子半導体素子及び／又は光電子半導体素子が実装され、高周波信号に適用可能な光電子実装回路基板及び実装基板に関する。
【０００２】
【従来技術】
近年のマルチメディアの普及に伴い、膨大な画像データの送受信が必要になり、高速動作が求められる電子機器に対して高周波信号処理は必須になっている。一方で、高速、大容量の送受信が可能な光通信が注目を集めているが、電子半導体素子やマルチチップモジュール間を光導波路で複雑に接続している為、導波路を頻繁に交差させる必要が生じ、光信号と電気信号処理を同一の実装基板で行うことによる装置の小型化や、複雑な光インターコネクションに対応する為に、セラミック基板上に光導波路を形成すると同時に、光半導体素子や電子半導体素子等を実装した光電子実装回路が用いられている。
【０００３】
このような光電子実装回路が設けられたセラミック配線基板は、高集積化や高周波化に伴う発熱量の増加に伴い、高い放熱性が必要とされるとともに、演算速度の高速化の要求により、導体の低抵抗が要求されており、比較的熱伝導率が高く、信頼性に優れたアルミナを絶縁基板とし、その表面又は内部にＷやＭｏ等の高融点金属からなる導体層を被着形成したセラミック配線基板が多用されている。
【０００４】
ところが、従来から多用されている高融点金属からなる導体層では、抵抗を高々８ｍΩ／□程度までしか低くできず、信号の挿入損失が著しく高くなり、良好な高周波特性が得られなくなるという問題があった。さらに、信号の高周波化に伴い、配線基板、特に、信号入力端子用の導体層が施される絶縁層部分の誘電率が高い場合には信号の反射が大きくなり特性が低下するという問題があった。
【０００５】
そこで、絶縁基板としてアルミナを用い、低抵抗導体であるＣｕ、又はＣｕとＷ又はＭｏとを組み合わせた導体層を同時焼成により形成する方法で挿入損失を低減させることが特開平７−１５１０１号に提案されている。
【０００６】
また、信号伝達特性に関し、信号の反射を抑制する為、信号入力部分の絶縁層に誘電率の低いガラスセラミックスを用い、強化ガラスと一体化する方法等が特開平３−２３９３９４に提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、特開平７−１５１０１号に記載の方法では、一旦、すべての導体層を絶縁基板内部に配設して同時焼成した後、研磨等により表面の絶縁層を研磨除去して内部導体層を表面に露出させて表面導体層を形成する、又は焼成後の配線基板の表面に、厚膜法や薄膜法によって表面導体層を形成するものであるため、表面導体層を形成するために研磨工程、厚膜形成工程、薄膜形成工程等が不可欠の工程となるために、製造工程が増え、歩留りの低下やコスト高になるという問題があった。
【０００８】
また、特開平３−２３９３９４に記載の方法では、絶縁基板にガラスセラミックス等を用いるため、基板の誘電率を低く設定でき、且つ配線金属の抵抗を低く出来るものの、半導体素子から生じる熱の発散がスムーズに行われず、素子自体の誤動作を招くという問題があった。
【０００９】
従って、本発明は、放熱性に優れ、外部電気信号の入力信号の損失が少ない光電子実装回路基板を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者等は、上記課題に対して検討を重ねた結果、アルミナ絶縁層と、低誘電率の誘電体層とからなる積層体の誘電体層上に高周波入力用外部接続端子を設けることにより、高周波信号の入力損失が小さく、放熱性に優れた熱伝導の光電子実装回路基板が得られるという知見に基づくものである。
【００１１】
即ち、アルミナ焼結体からなる絶縁層と、該絶縁層よりも低誘電率の誘電体層とが一体的に積層されてなり、且つ表面及び／又は内部にＡｕ、Ａｇ、Ｃｕ、Ｐｔのうち少なくとも１種の導体層が形成された絶縁基板と、該絶縁基板の一方の表面側に搭載された光導波路及び光半導体素子と、前記絶縁基板の一方又は他方の表面に搭載された電子半導体素子と、前記絶縁基板の前記誘電体層上に設けられた高周波入力用外部接続端子を具備するものである。これにより、高周波信号の入力部において低損失の光電子実装回路基板を実現したものである。
【００１２】
特に、前記絶縁層及び／又は前記誘電体層が積層体からなることが好ましい。これにより、複数の半導体を実装しても積層体の内部にも配線が可能となり、高密度実装が容易となる。
【００１３】
また、前記電子半導体素子と光半導体素子とが前記絶縁基板の対向する表面に搭載されていることが好ましい。これにより、小型化が可能で、且つ高い信頼性が得られる。
【００１４】
さらに、前記絶縁基板の表面に設けられたキャビティの内部に電子半導体素子が収納され、且つ該キャビティが蓋体によって気密封止されていることが好ましい。これにより、電子半導体素子の特性が安定し、信頼性を向上することができる。
【００１５】
さらにまた、前記絶縁基板の前記誘電体層が、前記絶縁層の表面の一部に形成されてなることが好ましい。これにより、誘電体層の設けられた熱伝導率の高い絶縁層の上に電子半導体素子等の発熱量の大きな部品を搭載することが可能となる。
【００１６】
また、前記光半導体素子が、前記光導波路の内部に設けられてなることが好ましい。これにより、光半導体素子の特性が安定し、信頼性を向上することができる。
【００１７】
さらに、前記誘電体層がムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトのうち少なくとも１種を主成分とする焼結体であることが好ましい。これにより、高周波のより高い周波数に対応することが容易となる。
【００１８】
さらにまた、前記アルミナ焼結体が、シリカ及びＭｎ2Ｏ3を含有することが好ましい。これにより、低温焼成が可能となり、製品歩留まりを高めることができる。
【００１９】
また、前記導体層が、Ｗ及び／又はＭｏを含むことが好ましい。これにより、低抵抗配線が可能で、内部回路においても導体損失の小さい高周波に対応可能な光電子実装回路基板を得ることが容易になる。
【００２０】
さらにまた、前記導体層のシート抵抗が導体厚み１５μｍ換算で８ｍΩ／□以下であることが好ましい。これにより、配線幅の縮小により部品の小型化が容易となる。
【００２１】
また、本発明の実装基板は、母基板の表面に、コンデンサ、抵抗体及び配線導体を含む電子回路が形成され、且つ請求項１乃至１０のうちいずれかに記載の光電子実装回路基板が高周波入力用外部接続端子を介して前記電子回路に実装されてなり、４０ＧＨｚの高周波信号が前記光電子実装回路基板に入力するときの反射損失が−１０．０ｄＢ以下であることを特徴とするものであり、これにより、高速、大容量の送受信が可能な光通信を実現することができる。
【００２２】
【発明の実施の形態】
本発明の光電子実装回路基板を、図を用いて説明する。図１は、本発明の光電子実装回路基板の概略断面図である。即ち、アルミナを主体とする薄層焼結体であるアルミナ焼結体１ａ〜１ｄからなる絶縁層１と、このアルミナ焼結体１ａ〜１ｄよりも誘電率の低い誘電体層２が一体的に積層されている。
【００２３】
絶縁層１はアルミナ焼結体１層から構成されていてもかまわないが、半導体の高密度実装及び配線並びに小型化を考慮すると複数のアルミナ焼結体１ａ〜１ｄからなる積層体であることが好ましい。 また、図1において、絶縁層１は４層のアルミナ焼結体１ａ〜１ｄから構成されているが、アルミナ焼結体の数は特に限定されるものではなく、配線の量や半導体の位置等によって適宜決定すればよい。
【００２４】
絶縁層１を構成するアルミナ焼結体１ａ〜１ｄの表面又は界面には、表面導体層３ａや内部導体層３ｂが形成され、誘電体層２とアルミナ絶縁層１間にはグランド導体層３ｃが設けられている。また、アルミナ焼結体を１枚又は複数貫くビアホール導体３ｄが設けられている。従って、導体層３は、絶縁基板の表面及び／又は内部に設けられている。
【００２５】
絶縁基板の一方の表面側に光半導体素子５が搭載され、光導波路６が形成されている。この光導波路６は、光半導体素子５と光学的に接続された構造を有し、光導波路コア６ａの周囲に光導波路クラッド６ｂが設けられた構造を有している。また、光導波路６は、絶縁層１の一方の表面側少なくとも一部に存在しており、光半導体素子５が光導波路６の外側に位置していても良いが、光半導体素子５の信頼性を高め、誤動作を防ぐため、特に、光半導体素子５が光導波路６の内部に設けられていることが好ましい。
【００２６】
さらに、絶縁層１の他方の表面には、電子半導体素子７が搭載されている。即ち、電子半導体素子７と光半導体素子５とは絶縁基板の対向する表面にそれぞれ搭載されている。このような構成にすることで、多数の電子半導体素子７及び光半導体素子５を一つの絶縁基板上に搭載することができ、より高密度な実装による製品の小型化を推進し、信頼性も高めることができる。
【００２７】
ここで、誘電体層２は、絶縁基板を構成するアルミナ焼結体１ｄの全面に一体的に積層されていてもよいが、図１のように、アルミナ焼結体１ｄの一部に形成されていることが好ましい。この構成により、絶縁基板の誘電体層２側の表面に絶縁層１の表面も露出することとなり、そこに電子半導体素子７を実装することができ、実装密度を高めることができる。
【００２８】
また、電子半導体素子７は、光半導体素子５及び光導波路６の設けられた絶縁層１の一方の表面に設けることも可能である。つまり、光導波路６は表面の一部に形成し、光導波路６の設けられていない表面に電子半導体素子７を実装すればよい。
【００２９】
この電子半導体素子７は、絶縁基板の表面に設けられたキャビティ８の内部に収納されており、電子半導体素子７は半田等によりボール実装及び／又はベアチップ実装によってアルミナ焼結体１ｄの表面に実装されている。また、キャビティ８は、蓋体９によって気密封止され、キャビティ８内部に外気が混入しない構造になっているため、電子半導体素子７の誤動作を防止でき、信頼性を高めることができる。
【００３０】
また、誘電体層２の表面には、高周波入力用外部接続端子１０が設けられている。この高周波入力用外部接続端子１０は外部から高周波を入力するためのもので、外部回路と電気的に接続している。この高周波入力用外部接続端子１０が誘電率の低い誘電体層２に形成されているため、高周波入力用外部接続端子１０と内部導体層３ｂ間に発生する浮遊容量が低減され、入力信号の反射が抑制され、信号損失を小さくすることができる結果、高周波対応の可能な光電子実装回路基板を実現することができる。
【００３１】
絶縁層１は、アルミナを主体とし、所望の焼結助剤を加えた成形体を焼成してなるアルミナ焼結体で構成され、単一又は複数のアルミナ焼結体からなる。実装密度を高めるためには複数のアルミナ焼結体を積層して用いることが好ましい。また、焼結助剤としてシリカ及びＭｎ2Ｏ3を含有することが好ましい。これらの焼結助剤は、低温での焼成を可能とし、導体層３の金属の溶融による流出を防止し、製品歩留まりを高めることができる。なお、焼結助剤等のアルミナ以外の成分は、アルミナ主結晶相の粒界に非晶質相あるいは結晶相として存在することが望ましい。
【００３２】
本発明によれば、絶縁層１のアルミナ焼結体は、絶縁基板の熱伝導性および高強度化のため、相対密度が９５％以上、特に９７％、更には９８％以上が望ましく、また熱伝導率が１０Ｗ／ｍ・Ｋ以上、特に１５Ｗ／ｍ・Ｋ以上、更には１７Ｗ／ｍ・Ｋ以上であることが望ましい。
【００３３】
また、絶縁層１を形成するアルミナ質焼結体の主結晶相は、粒状または柱状の結晶として存在するが、これら主結晶相の平均結晶粒径は、１．５〜５μｍであることが望ましい。なお、主結晶相が柱状結晶からなる場合、上記平均結晶粒径は、短軸径に基づくものである。この主結晶相の平均結晶粒径が１．５μｍよりも小さいと、高熱伝導化が難しくなる傾向があり、また平均粒径が５μｍよりも大きいと基板材料として用いる場合に要求される十分な強度が得られにくくなる傾向にあるためである。
【００３４】
誘電体層２は、アルミナよりも低誘電率であれば本発明の目的である信号の入力損失を低減できるが、特に、ムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトのうち少なくとも１種を主成分とする焼結体であることがアルミナとの同時焼結性の点で好ましい。これ以外に、その他の成分としてとしてＭｎ2Ｏ3、ＳｉＯ2、ＺｎＯ、ＣａＯ、Ｎｂ2Ｏ5、ＭｏＯ3、ＷＯ3又はガラス等を添加してもよい。さらに１０重量％以下のガラスを含有とすることも可能であるが、基板の高強度化を達成するために１０重量％以下、特には５重量％以下であることが望ましい。
【００３５】
導体層３は、低抵抗化のため、Ａｕ、Ａｇ、Ｃｕ、Ｐｔのうち少なくとも１種を含むことが好ましい。また、アルミナとの密着性向上のため、Ｗ及び／又はＭｏを含むことが好ましい。例えば、Ｃｕを１０〜７０体積％、Ｗ及び／又はＭｏを３０〜９０体積％を含有する組成とする。
【００３６】
この導体層３のシート抵抗が、導体厚み１５μｍ換算で８ｍΩ／□以下であることが好ましい。このような低いシート抵抗を有することによって、配線幅の縮小が可能となり、小型化ができる。
【００３７】
次に、本発明の光電子実装回路基板の製造方法について説明する。
【００３８】
まず、絶縁層１を作製するために、アルミナ粉末、所望の焼結助剤粉末を準備する。アルミナ原料粉末として、平均粒径が０．５〜２．５μｍ、特に０．５〜２．０μｍの粉末を用いる。これは、平均粒径は０．５μｍよりも小さいと、粉末の取扱いが難しく、また粉末のコストが高くなり、２．５μｍよりも大きいと、１５００℃以下の温度で焼成することが難しくなるためである。
【００３９】
第２の成分として、Ｍｎ2Ｏ3粉末を２〜１５重量％、並びにＳｉＯ2粉末を２〜１５重量％の割合で添加する。Ｍｎ2Ｏ3粉末等のＭｎ化合物粉末の添加によって１２００〜１５００℃で緻密化が促進され、また、高い絶縁性を維持することができ、ＳｉＯ2粉末の添加によって緻密化を促進し、高い熱伝導率を維持することができ。また、適宜、第３の成分として、Ｍｇ、Ｃａ、Ｓｒ、Ｂ、Ｎｂ、Ｃｒ、Ｃｏの酸化物、炭酸塩、水酸塩のうち少なくとも１種を、Ｃｕ含有導体との同時焼結性を高めるために、０．１〜４重量％含有し、第４の成分として、Ｗ、Ｍｏ、Ｃｒ等の遷移金属の金属粉末や酸化物粉末を着色成分として金属換算で２重量％以下の割合で添加する。
【００４０】
一方、誘電体層にはムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトの内から選ばれる１種以上の主成分粉末と、第２の成分としてＭｎ２Ｏ３、ＳｉＯ２、ＺｎＯ、ＣａＯ、Ｎｂ２Ｏ５、ＭｏＯ３、ＷＯ３のうち少なくとも１種、さらに第３の成分として１０重量％以下のガラスを添加することができる。ガラスの添加を１０重量％以下にすることにより、焼成時における低誘電率層の変形並びにアルミナ層への拡散による熱伝導率の低下を抑制しながら、焼結性を高めることができる。
【００４１】
ここで上記の主成分粉末の粒径は０．５〜５μｍ、特に０．５〜３μｍの粉末を用いる。これは、粒径が５μｍよりも大きい場合には焼結後の粒内にクラックが生じ著しく強度が低下するためである。また、０．５μｍよりも小さい場合には粉末の取り扱いが困難になるためである。上記酸化物の添加に当たっては、酸化物粉末以外に、焼成によって酸化物を形成し得る炭酸塩、硝酸塩、酢酸塩等として添加してもよい。
【００４２】
そして、各々の混合粉末を用いて絶縁層を形成するためのシート状成形体を作製する。シート状成形体は、周知の成形方法によって作製することができる。例えば、上記混合粉末に有機バインダや溶媒を添加してスラリーを調製した後、ドクターブレード法によって形成したり、混合粉末に有機バインダを加え、プレス成形、圧延成形等により所定の厚みのシート状成形体を作製できる。そしてこのシート状成形体に対して、マイクロドリル、レーザー等によりビアホール導体用スルーホールを形成してもよい。
【００４３】
次いで、導体層が低抵抗金属（Ａｕ、Ａｇ、Ｃｕ、Ｐｔ）と高融点金属（Ｗ、Ｍｏ）とを含むように、導体ペーストが少なくともＡｕ粉末、Ａｇ粉末、Ｃｕ粉末及びＰｔ粉末のうち少なくとも1種を含み、更にはＷ粉末及び／又はＭｏ粉末を含むことが好ましい。例えば、Ｃｕ粉末とＷ粉末、ＡｕとＭｏ粉末等であり、具体的な例として１〜１０μｍのＣｕ１０〜７０体積％、特に３０〜６０体積％、１〜１０μｍのＷ及び／もしくはＭｏを３０〜９０体積％、４０〜７０体積％の割合で含有してなる導体ペーストを調製する。Ｃｕ等の金属は、低抵抗に寄与し、高融点金属は絶縁層１との熱膨張係数差による導体層の剥離を防止するとともに、焼成温度がＣｕの融点よりも高いため、高融点金属が保型剤としても機能する。
【００４４】
また、上記導体ペーストには、所望によりＮｉ、Ｚｒ、Ａｌ、Ｌｉ、Ｍｇ及びＺｎのうち少なくとも１種を金属元素換算で０．０５〜３．０重量％含有することが望ましい。これは、導体層の低抵抗化並びに絶縁基板との同時焼結性を改善するとともに、導体層の同時焼成後の保形性を維持するためである。なお、Ｎｉ、Ｚｒ、Ａｌ、Ｌｉ、Ｍｇ及びＺｎは酸化物、ホウ化物、窒化物或いは炭酸塩として添加してもよく、このときの平均粒径は０．６〜４μｍ、特には１．５〜３．０μｍが望ましい。
【００４５】
また、本発明においては、導体層の抵抗、Ｃｕ成分の分離、にじみ等の観点から、Ｗ粉末及び／又はＭｏ粉末は平均粒径１〜１０μｍ、特に１．３〜５μｍ、更には１．３〜３μｍの球状あるいは数個の粒子による焼結粒子としてＣｕからなるマトリックス中に分散するように調製することも重要である。
【００４６】
これらの導体ペースト中には、絶縁層との密着性を高めるために、アルミナ粉末や、絶縁層を形成する酸化物セラミック成分と同一の組成物粉末を０．０５〜２体積％の割合で添加することも可能である。
【００４７】
次いで、上記の導体ペーストを各絶縁層１ａ〜１ｄ上にスクリーン印刷、グラビア印刷等の方法により印刷塗布し、導体層３を形成する。また、絶縁層１ａ〜１ｄに設けられたビアホールの内部に上記導体ペーストを充填し、ビアホール導体層３ｄを形成する。
【００４８】
その後、導体ペーストを充填したシート状成形体を位置合わせして積層圧着した後、この積層体を、この焼成を、非酸化性雰囲気中、焼成最高温度が１２００〜１５００℃の温度となる条件で焼成する。
【００４９】
この時の焼成温度が１２００℃より低いと、通常の原料を用いた場合において、アルミナ絶縁基板が相対密度９５％以上まで緻密化できず、熱伝導性や強度が低下すると同時に、低誘電率層の緻密化も達成できなくなる。一方、焼成温度が１５００℃よりも高いと、ＷあるいはＭｏ自体の焼結が進み、Ｃｕの流動により均一組織を維持できなく、強いては低抵抗を維持することが困難となる。好適には、１２５０〜１４００℃の範囲がよい。
【００５０】
また、この焼成時の非酸化性雰囲気としては、窒素、あるいは窒素と水素との混合雰囲気であることが望ましいが、特に、導体層中のＣｕの拡散を抑制する上では、水素及び窒素を含み露点＋３０℃以下、特に０〜２５℃の非酸化性雰囲気であることが望ましい。なお、この雰囲気には所望により、アルゴンガス等の不活性ガスを混入してもよい。焼成時の露点が＋３０℃より高いと、焼成中に導体材料と雰囲気中の水分とが反応し酸化膜を形成し、絶縁層とＣｕ含有導体のＣｕが反応してしまい、導体の低抵抗化の妨げとなるのみでなく、Ｃｕの拡散を助長してしまうためである。
【００５１】
さらに、本発明の絶縁基板においては、Ｃｕの融点を越える温度での同時焼成によって、表面導体層３ａや内部導体層３ｂ中のＣｕ成分が絶縁層１及び誘電体層２中に拡散する場合があるが、本発明によれば、上記少なくともＣｕを含む導体層の周囲の絶縁基板のセラミックスへのＣｕの拡散距離が２０μｍ以下、特に１０μｍ以下であることが望ましい。これは、Ｃｕのセラミックス中への拡散距離が２０μｍを超えると、導体層間の絶縁性が低下し、配線基板としての信頼性が低下するためである。
【００５２】
また、上記の方法により作製した絶縁基板表面に光導波路を形成する方法としては、アルミナ絶縁層上にゾルーゲル法によってシリカ系光導波路を形成したり、ポリイミド、ポリメチルメタクリレート、ポリカーボネート等の有機系材料を用いた光導波路の形成、またはＣＶＤ法を用いた光導波路の形成が可能である。
【００５３】
また、光半導体素子をアルミナ絶縁層上に設置して、基板の導体層と電気的に接続すると同時に、光導波路クラッド内に埋設することも可能である。アルミナ絶縁層上に光導波路を形成するのは、光導波路形成層が高強度であることと、光導波路と光学的に接続される素子の熱膨張係数がアルミナと近い為に接続信頼性に優れ、かつ半導体素子の発熱に対し熱伝導性が優れる為である。
【００５４】
電子半導体素子はアルミナを絶縁層とする表面に載置することが望ましい。なぜならば、アルミナはガラスセラミック等と異なり熱伝導率が比較的高いことから素子から発生した熱を効率的かつ速やかに発散することが出来るからである。更にポリイミド等の樹脂基板と異なり熱膨張係数が半導体素子に近いことから高い一次実装信頼性を確保することが出来る。このときの基板への半導体素子の実装形態は半田を用いたボール実装又は／及びベアチップ実装等で行うことができる。
【００５５】
また、本発明の実装基板は、プリント基板等の母基板の表面に、コンデンサ、抵抗体及び配線導体を含む電子回路が形成され、上記光電子実装回路基板は、高周波入力用外部接続端子１０を介して電子回路に実装されている。本発明によれば、光電子実装回路基板として上記の構成の実装基板を用いることによって、４０ＧＨｚの高周波信号が前記光電子実装回路基板に入力するときの反射損失を−１０．０ｄＢ以下、特に−７ｄＢ以下、更には−５ｄＢ以下とすることができる。従って、本発明の光電子実装回路基板を用いることによって、４０ＧＨｚ以上の高周波信号の入力が可能で、大容量の光通信に対応できる。
【００５６】
【実施例】
絶縁層を作製するため、アルミナ粉末（平均粒径１．８μｍ）に対して、Ｍｎ2Ｏ3及びＳｉＯ2をそれぞれ６重量％、ＭｇＯを０．５重量％の割合で調合し、これに結合剤（バインダ）用有機樹脂としてアクリル系バインダと溶媒のトルエンを加えてスラリーを調製した後、ドクターブレード法にて厚さ２５０μｍのシート状に成形した。
【００５７】
また、誘電体層を作成するため、ムライト、フォルステライト、エンスタタイト、シリカ、コーディエライトの内から選ばれる１種以上を主成分とし、表１に示す添加物を加えて、シート状成形体を作製した。ここで誘電体層の誘電率はシリカ量の調整で行った。そして、所定箇所に焼成後のホール径が１００〜２００μｍのビアホールを形成した。
【００５８】
次に、平均粒径が５μｍのＣｕ粉末、Ａｇ粉末、Ａｕ粉末及びＰｔ粉末のうち１種と、平均粒径が０．８〜１２μｍのＷ粉末又はＭｏ粉末とを表１に示す比率で混合し、この混合粉末とアクリル系バインダとをアセトンを溶媒として導体ペーストを作製した。
【００５９】
そして、シート状成形体上に上記導体ペーストを印刷塗布し、各シート状成形体のビアホール導体層にも上記導体ペーストを充填した。上記のようにして作製した各シート状成形体を位置合わせして積層圧着して成形体積層体を作製した。その後、この成形体積層体を実質的に水分を含まない酸素含有雰囲気中（Ｈ2＋Ｏ2）で脱脂を行った後、露点２０℃の窒素水素混合雰囲気、１３００℃で焼成し、図１の光電子実装回路基板を得た。
【００６０】
得られた基板の密度をアルキメデス法により測定した。また、回路基板における導体層の電気抵抗（シート抵抗換算）を４端子法にて測定した。さらに、比誘電率は、ＪＩＳ Ｒ１６２７に基づいて空洞共振器法により測定周波数４０ＧＨｚで比誘電率を測定した。
【００６１】
また、反射損失はネットワークアナライザ―とウエハープローブを用い４０ＧＨｚにおける測定を行った。詳細には、図２に示すように、光電子実装回路基板２１を実装する母基板２２と光電子実装回路基板２１内に設けた測定用電極間の値を測定した。このときの測定試料の断面構成を。高周波入力用外部接続端子を表面に形成する誘電体層及び絶縁層の厚みはそれぞれ０．２５ｍｍ、ヴィア径は０．１ｍｍφであった。また、高周波入力用外部接続端子を構成する電極パッド（ボールパッド）径は０．４ｍｍφ、半田ボール径は０．３ｍｍφ、ボールピッチ０．８ｍｍ、光電子実装回路基板を実装する母基板には厚み０．２ｍｍで誘電率３．５のテフロン（登録商標）基板を用いた。
【００６２】
セラミック層の抗折強度は高周波入力用外部接続端子形成層に用いる低誘電率絶縁層厚みが０．５ｍｍ、該絶縁層以外の絶縁層厚みが２．５ｍｍの同時焼成された試料を用いて３点曲げ強度を測定した。さらに、セラミック層の熱伝導率に関しても抗折強度測定に用いた積層構造をもつ試料を用いてレーザーフラッシュ法により室温における熱伝導率を測定した。
【００６３】
【表１】
本発明の試料Ｎｏ．２〜１８は、誘電体層の誘電率が４．４〜８と絶縁層のアルミナの９より小さく、反射損失が−１０ｄＢ以下であった。
【００６５】
一方、絶縁層と誘電体層が同一材質からなる試料Ｎｏ．１は、反射損失が−６.４ｄＢであった。
【００６６】
また、導体層がＷ又はＭｏからなる本発明の範囲外の試料Ｎｏ．１９及び２０は、シート抵抗が２８ｍΩ／□以上と大きく、反射損失が−６.５ｄＢと大きかった。
【００６７】
【発明の効果】
本発明の光電子実装回路基板は、機械的、熱的特性に優れるアルミナ質絶縁層と低誘電率の誘電体層とを一体的に設けた絶縁基板の絶縁層表面に光導波路、光半導体素子及び電子半導体素子を載置し、誘電体層上に高周波入力用外部接続端子を形成することによって、高周波入力信号の反射損失並びに挿入損失を改善し、高信頼性、小型の光電子実装回路基板を実現できる。
【図面の簡単な説明】
【図１】本発明の光電子実装回路基板を示す概略断面図である。
【図２】本発明の実装基板の一部を示す概略断面図である。
【符号の説明】
１・・・絶縁層
１ａ、１ｂ、１ｃ、１ｄ・・・アルミナ焼結体
２・・・誘電体層
３・・・導体層
３ａ・・・表面導体層
３ｂ・・・内部導体層
３ｃ・・・グランド導体層
３ｄ・・・ビアホール導体層
５・・・光半導体素子及び／又は光電子半導体素子
６・・・光導波路
６ａ・・・光導波路コア
６ｂ・・・光導波路クラッド
７・・・電子半導体素子
８・・・キャビティ
９・・・蓋体
１０・・・高周波入力用外部接続端子
Claims (11)
- アルミナ焼結体からなる絶縁層と、該絶縁層よりも低誘電率の誘電体層とが一体的に積層されてなり、且つ表面及び／又は内部にＡｕ、Ａｇ、Ｃｕ、Ｐｔのうち少なくとも１種の導体層が形成された絶縁基板と、該絶縁基板の一方の表面側に搭載された光導波路及び光半導体素子と、前記絶縁基板の一方又は他方の表面に搭載された電子半導体素子と、前記絶縁基板の前記誘電体層上に設けられた高周波入力用外部接続端子を具備することを特徴とする光電子実装回路基板。
- 前記絶縁層及び／又は前記誘電体層が積層体からなることを特徴とする請求項１記載の光電子実装回路基板。
- 前記電子半導体素子と前記光半導体素子とが前記絶縁基板の対向する表面に搭載されていること特徴とする請求項１又は２記載の光電子実装回路基板。
- 前記絶縁基板の表面に設けられたキャビティの内部に前記電子半導体素子が収納され、且つ該キャビティが蓋体によって気密封止されていることを特徴とする請求項１乃至３のいずれかに記載の光電子実装回路基板。
- 前記絶縁基板の前記誘電体層が、前記絶縁層の表面の一部に形成されてなることを特徴とする請求項１乃至４のいずれかに記載の光電子実装回路基板。
- 前記光半導体素子が、前記光導波路の内部に設けられてなることを特徴とする請求項１乃至５のいずれかに記載の光電子実装回路基板。
- 前記誘電体層がムライト、フォルステライト、エンスタタイト、シリカ、コーデイエライトのうち少なくとも１種を主成分とする焼結体であることを特徴とする請求項１乃至６のいずれかに記載の光電子実装回路基板。
- 前記アルミナ焼結体が、シリカ及びＭｎ２Ｏ３を含有することを特徴とする請求項１乃至７のいずれかに記載の光電子実装回路基板。
- 前記導体層が、Ｗ及び／又はＭｏを含むことを特徴とする請求項１乃至８のいずれかに記載の光電子実装回路基板。
- 前記導体層のシート抵抗が導体厚み１５μｍ換算で８ｍΩ／□以下であることを特徴とする請求項１乃至９のいずれかに記載の光電子実装回路基板。
- 母基板の表面に、コンデンサ、抵抗体及び配線導体を含む電子回路が形成され、且つ請求項１乃至１０のうちいずれかに記載の光電子実装回路基板が前記高周波入力用外部接続端子を介して前記電子回路に実装されてなり、４０ＧＨｚの高周波信号が前記光電子実装回路基板に入力するときの反射損失が−１０．０ｄＢ以下であることを特徴とする実装基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162936A JP3847103B2 (ja) | 2001-05-30 | 2001-05-30 | 光電子実装回路基板及び実装基板 |
| US10/113,467 US6759740B2 (en) | 2001-03-30 | 2002-03-29 | Composite ceramic board, method of producing the same, optical/electronic-mounted circuit substrate using said board, and mounted board equipped with said circuit substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162936A JP3847103B2 (ja) | 2001-05-30 | 2001-05-30 | 光電子実装回路基板及び実装基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002359472A JP2002359472A (ja) | 2002-12-13 |
| JP3847103B2 true JP3847103B2 (ja) | 2006-11-15 |
Family
ID=19005988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001162936A Expired - Fee Related JP3847103B2 (ja) | 2001-03-30 | 2001-05-30 | 光電子実装回路基板及び実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3847103B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4555026B2 (ja) * | 2004-08-27 | 2010-09-29 | 日本特殊陶業株式会社 | 光電変換モジュール、積層基板接合体 |
| US7404680B2 (en) | 2004-05-31 | 2008-07-29 | Ngk Spark Plug Co., Ltd. | Optical module, optical module substrate and optical coupling structure |
| JP4760127B2 (ja) * | 2005-05-20 | 2011-08-31 | 住友ベークライト株式会社 | 光導波路構造体 |
| EP3783759B1 (en) | 2018-04-19 | 2024-05-01 | Sony Semiconductor Solutions Corporation | Semiconductor laser drive device and method for manufacturing same |
| CN118056147A (zh) * | 2021-10-20 | 2024-05-17 | 揖斐电株式会社 | 布线基板 |
| CN118221422B (zh) * | 2024-03-25 | 2025-12-19 | 苏州工学院 | 一种非金属矿质堇青石型微波介质陶瓷及其制备方法 |
-
2001
- 2001-05-30 JP JP2001162936A patent/JP3847103B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002359472A (ja) | 2002-12-13 |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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