JP3856735B2 - 画像読み取り装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画像読み取り装置に関するものである。
【０００２】
【従来の技術】
画像読み取り装置は、図６に示すように、例えば１９個のＩＣチップＫ₁、Ｋ₂、・・・、Ｋ₁₉ を不図示の印刷配線ボート上に一列に配置実装して成る。これらの各ＩＣチップＫ₁、Ｋ₂、・・・、Ｋ₁₉ から信号が順次出力され、各ＩＣチップＫ₁、Ｋ₂、・・・、Ｋ₁₉ から出力された信号はＡ／Ｄ変換器１でデジタル信号に変換されて出力端子２から外部へ出力される。各チップＫ₁、Ｋ₂、・・・、Ｋ₁₉ の構成は同一であり、その構成を図７を用いて説明する。
【０００３】
光電変換素子であるフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_n のアノードはグランドに接続されており、一方、カソードはそれぞれ増幅用のｐチャネルのＭＯＳ型トランジスタＡ₁、Ａ₂、・・・、Ａ_n のゲートにそれぞれ接続されている。
【０００４】
トランジスタＡ₁、Ａ₂、・・・、Ａ_n のソースはそれぞれ定電流源Ｉ₀、Ｉ₁、Ｉ₂、
・・・、Ｉ_n に接続されている。トランジスタＡ₁、Ａ₂、・・・、Ａ_n のドレインはグランドに接続されている。
【０００５】
バイアス電圧供給回路３は正の直流電圧を安定して出力する。バイアス電圧供給回路３から出力される電圧（以下、「バイアス電圧」と称する）は、スイッチング用のｐチャネルのＭＯＳ型トランジスタＢ₁、Ｂ₂、・・・、Ｂ_n を介してそれぞれフォトダイオートＤ₁、Ｄ₂、・・・、Ｄ_n のカソードに印加される。
【０００６】
尚、トランジスタＢ_k（ｋ＝１、２、・・・ｎ）がＯＮすると、フォトダイオードＤ_kには逆方向にバイアス電圧が印加され、所定量の電荷が蓄積される。尚、以下において、このことを「フォトダイオードＤ_k が初期化される」と称する。初期化が解除された後は、入射光に応じた電圧を示すことになる。
【０００７】
トランジスＡ₁、Ａ₂、・・・、Ａ_n のソースはスイッチング用のｐチャネルのＭＯＳ型トランジスタＣ₁、Ｃ₂、・・・、Ｃ_n を介してｎチャネルのＭＯＳ型トランジスタＱ₁ のゲートに接続されている。
【０００８】
トランジスタＣ₁、Ｃ₂、・・・、Ｃ_n のゲートにはそれぞれシフトレジスタ５の端子Ｏ₁、Ｏ₂、・・・、Ｏ_n から出力される信号が与えられている。トランジスＱ₁のソースは定電流源６に接続されており、そのドレインには電源電圧Ｖ_DD が印加されている。
【０００９】
バッファアンプ８は演算増幅器の出力を反転入力端子（−）に帰還した構成でありバッファアンプ８の入力側（演算増幅器の非反転入力端子（＋））はトランジスタＱ₁ のソースに接続されている。
【００１０】
すなわち、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_n の電圧はそれぞれトランジスタＡ₁、Ａ₂、・・・、Ａ_n を用いて構成されたソースフォロワ回路及びトランジスタＱ₁ を用いて構成されたソースフォロワ回路を介してバッファアンプ８に入力される。
【００１１】
バッファアンプ８の出力側（演算増幅器の出力端子）は演算増幅器１１の反転入力端子（−）に接続されている。この反転入力端子（−）には抵抗Ｒ₅₀ を介して演算増幅器１１の出力端子が接続されているとともに、非反転入力端子（＋）ＩＣチップの端子Ｔ_REFに外部から印加される基準電圧が抵抗Ｒ₆₀を介して印加されている。
【００１２】
バッファアンプ１５は演算増幅器の出力をその反転入力端子（−）に帰還した構成であり、バッファアンプ１５の入力側には、コンデンサ１２を介して演算増幅器１１の出力端子が接続されるとともに、端子Ｔ_REF に外部から印加される基準電圧がアナログスイッチ１３を介して印加されている。
【００１３】
そして、ロジック回路４０の端子Ｌ₁ から出力される信号が、アナログスイッチ１３を構成するｎチャネルのＭＯＳ型トランジスタのゲートにはそのまま与えられ、一方、アナログスイッチ１３を構成するｐチャネルのＭＯＳ型トランジスタのゲートにはインバータ１４を介して与えられている。すなわち、アナログスイッチ１３は、ロジック回路４０の端子Ｌ₁ から出力される信号がハイレベルのときにＯＮであり、同信号がローレベルのときにＯＦＦである。尚、アナログスイッチ１３は、先頭のフォトダイオードＤ₁ の電圧を読み出す前に所定の期間だけＯＮとなるように、ロジック回路４０によって制御される。
【００１４】
バッファアンプ１５の出力はアナログスイッチ１６を介してＩＣチップの端子Ｔ_OUT から外部に出力される。そして、ロジック回路４０の端子Ｌ₂から出力される信号が、アナログスイッチ１６を構成するｎチャネルのＭＯＳ型トランジスタのゲートにはそのまま与えられ、一方、アナログスイッチ１６を構成するｐチャネルのＭＯＳ型トランジスタのゲートにはインバータ１７を介して与えられている。すなわち、アナログスイッチ１６は、ロジック回路４０の端子Ｌ２から出力される信号がハイレベルのときにＯＮであり、同信号がローレベルのときにＯＦＦである。
【００１５】
尚、アナログスイッチ１６は、最初のフォトダイオードＤ₁の電圧を読み出す直前から最後のフォトダイオードＤ_nの電圧の読み出しを完了するまでの間、ＯＮしているように、ロジック回路４０によって制御される。定電流源駆動回路１８０は、各定電流源Ｉ₁、Ｉ₂、・・・、Ｉ_n、６を駆動する回路であり、その動作はロジック回路４０によって制御されるようになっている。
【００１６】
ロジック回路４０は、ＩＣチップの端子Ｔ_STに外部から入力されるスタートトリガ信号ＳＴとＩＣチップの端子Ｔ_CLKに外部から入力されるクロック信号ＣＬＫとを入力しており、これらの信号に基づいて、上述したように、アナログスイッチ１３、１６、及び、定電流源駆動回路１８０を制御する。
【００１７】
スタートトリガ信号ＳＴ及びクロック信号ＣＬＫは、ロジック回路４０を通して、シフトレジスタ５にも入力されている。シフトレジスタ５は、スタートトリガ信号ＳＴの立ち上がり後、クロック信号ＣＬＫの立ち下がりに同期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｏ₁、Ｏ₂、・・・、Ｏ_nから順次出力する。
【００１８】
したがって、端子Ｏ₁、Ｏ₂、・・・、Ｏ_nからそれぞれ出力される信号は図２にＳＣ₁、ＳＣ₂、・・・、ＳＣ_nで示すようになり、ｔ₂〜ｔ₄の間にトランジスタＣ₁がＯＮし、ｔ₄〜ｔ₆の間にトランジスタＣ₂がＯＮし、・・・というように、トランジスタＣ₁、Ｃ₂、・・・、Ｃ_nが順次クロックの１周期だけＯＮとなって、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧が順次トランジスタＱ₁のゲートに導かれる。
【００１９】
また、シフトレジスタ５は、スタートトリガ信号ＳＴの立ち上がり後であって、
クロック信号ＣＬＫが一度立ち下がった後のクロック信号ＣＬＫの立ち上がりに周期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｍ₁、Ｍ₂、・・・、Ｍ_nから順次出力する。
【００２０】
したがって、端子Ｍ₁、Ｍ₂、・・・、Ｍ_nからそれぞれ出力される信号は図２にＳ₁、ＳＢ₂、・・・、ＳＢ_nで示すようになり、ｔ₃〜ｔ₅の間にトランジスタＢ₁がＯＮし、ｔ₅〜ｔ₇の間にトランジスタＢ₂がＯＮし、・・・というように、トランジスＢ₁、Ｂ₂、・・・、Ｂ_nが順次クロックの１周期だけＯＮとなって初期化される。
【００２１】
以上より、例えばフォトダイオードＤ₁の電圧についてみると、図２において、トランジスタＣ₁がｔ₂〜ｔ₄の間にＯＮして読み出されるが、ｔ₃〜ｔ₄の間（すなわち、読み出し期間の後半）にはトランジスタＢ₁もＯＮして初期化されるので、ｔ₂〜ｔ₃の間（すなわち、読み出し期間の前半）に読み出された信号のみが有効となる。他のフォトダイオードＤ₂、Ｄ₃・・・、Ｄ_nについても、読み出し期間の前半に読み出された信号のみが有効となる。尚、以下、図２中のｔ₃〜ｔ₄の間、ｔ₅〜ｔ₆の間、・・・に相当する読み出し期間の後半、すなわち、フォトダイオードが初期化される区間を「バイアス区間」と称するものとする。
【００２２】
さらに、シフトレジスタ５は、端子Ｏｎからパルスを出力した後に所定のタイミングで端子Ｅから正のパルスを１つ出力する。そして、シフトレジスタ５の端子Ｅから出力される信号は、ＩＣチップの端子Ｔ_soから外部に出力され、次のＩＣチップの端子Ｔ_siに入力される、すなわち、次のＩＣチップにてスタートトリガ信号ＳＴとして用いられる。
【００２３】
【発明が解決しようとする課題】
以上の構成により、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの順にそれらの電圧が読み出されるが、従来は、先頭のフォトダイオードＤ₁の電圧を読み出す前に所定の期間だけアナログスイッチ１３をＯＮさせてコンデンサ１２を充電するようになっていたので、各フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧がコンデンサ１２の固定された電圧に上乗せして読み出されていた。
【００２４】
したがって、端子Ｔ_outから実際に出力される電圧Ｖ_outは、フォトダイオードＤ_Kの電圧Ｖ_DKが読み出されているとすると、
Ｖ_out＝Ｊ₁・（Ｖ_DK＋Ｖ_GSA−Ｖ_GSQ1）＋Ｊ₂・Ｖ_REF ＋Ｖ_C
となる。
【００２５】
尚、Ｊ₁及びＪ₂は抵抗Ｒ₅₀、Ｒ₆₀の抵抗値によって決まる定数、Ｖ_GSKはトランジスタＡ_Kのゲート・ソース間電圧、Ｖ_GSQ1はトランジスタＱ₁のゲート・ソース間電圧、Ｖ_REFは端子Ｔ_REFに外部から印加される基準電圧、Ｖ_Cはコンデンサ１２の電圧である。
【００２６】
そして、トランジスタＡ₁、Ａ₂、・・・、Ａ_nのゲート・ソース間電圧Ｖ_GSKに製造ばらつきがあるため、各ビット毎の出力レベルが均一にならないという問題があった。具体的には、トランジスタＡ₁、Ａ₂、・・・、Ａ_nのゲート・ソース間電圧Ｖ_GSKのばらつきは約１０〜２０mＶ程度あり、このばらつきがそのまま増幅されて出力されていたため、各フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nへの入射光が同一である場合における出力電圧Ｖ_outの波形は例えば図８に示すようになり、出力電圧Ｖ_outのばらつきＶ_OFが大きかった。
【００２７】
そこで、本発明は、読み取られた画像の精度を向上させた画像読み取り装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、
複数の光電変換素子と、
該各光電変換素子を所定の電圧にセットする初期化手段と、
前記各読み取り用の光電変換素子毎に設けられた増幅手段と、
該増幅手段を介した前記複数の読み取り用の光電変換素子の信号を順番に選択する選択手段と、
該選択手段で選択された信号に所定の処理を施して出力する信号処理手段と、
該信号処理手段の出力端子側に接続された容量素子と、
該容量素子をその他端から充電する充電手段と、
前記信号処理手段から出力される信号が前記容量素子の電圧に上乗せして出力されるとともに、前記光電変換素子の信号が選択される毎に、その信号が選択された光電変換素子が所定の電圧にセットされるように制御する制御手段と、
を有する画像読み取り装置において、
前記光電変換素子の信号が選択される前に、その１つ前に選択された光電変換素子が所定の電圧にセットされている間に前記容量素子が所定値に充電されるように制御する手段を設けている。
【００２９】
この構成により、各光電変換素子の信号が読み出される毎に、信号が読み出された光電変換素子が初期化されるが、この間にコンデンサが充電され、これにより、各ビットの出力レベルをより均一なものとすることができる。
【００３０】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップ内部の構成を図１を用いて説明する。尚、従来技術として示した図７と同一部分には同一符号を付して説明を省略する。
【００３１】
光電変換素子であるフォトダイオードＤ₀のアノードはグランドに接続されており、一方、カソードはそれぞれ増幅用のｐチャネルのＭＯＳ型トランジスタＡ₀のゲートに接続されている。トランジスタＡ₀のソースは定電流源Ｉ₀に接続されている。トランジスタＡ₀のドレインはグランドに接続されている。トランジスタＡ₀のソースはｎチャネルのＭＯＳ型トランジスタＱ₂の ゲートに直接接続されている。
【００３２】
尚、フォトダイオードＤ₀は画像の読み取りには関与しないものであり、以下、「ダミーフォトダイオード」と称するものとする。これに対して、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nは画像を読み取るためのものであり、以下、「読み取用
のフォトダイオード」と称するものとする。
【００３３】
ダミーフォトダイオードＤ₀のカソードにはスイッチング用のｐチャネルのＭＯＳ型トランジスタＢ₀を介してバイアス電圧が印加されている。トランジスタＢ₀のゲートにはロジック回路４の端子Ｍ₀から出力される信号が与えられている。
【００３４】
バッファアンプ９はバッファアンプ８と同一の構成であり、その入力側はトランジスタＱ₂のソースに接続されている。トランジスタＱ₂のソースは定電流源７に接続されており、また、そのドレインには電源電圧Ｖ_DDが印加されている。
【００３５】
すなわち、ダミーフォトダイオードＤ₀の電圧はトランジスタＡ_Oを用いて構成されたソースフォロワ回路及びトランジスタＱ₂を用いて構成されたソースフォロワ回路を介してバッファアンプ９に入力されている。
【００３６】
バッファアンプ８の出力側（演算増幅器の出力端子）は抵抗Ｒ₁を介して演算増器１０の反転入力端子（−）に、バッファアンプ９の出力側は抵抗Ｒ₂を介して演算増幅器１０の非反転入力端子（＋）に、それぞれ接続されている。
【００３７】
演算増幅器１０の反転入力端子（−）にはＩＣチップの端子Ｔ_REFに外部から印加される基準電圧が抵抗Ｒ₄を介して印加されている。演算増幅器１０の出力端子は、抵抗Ｒ₃を介して演算増幅器１０の反転入力端子（−）に接続されるとともに、次段の演算増幅器１１の非反転入力端子（＋）に接続されている。
【００３８】
演算増幅器１１の反転入力端子（−）には抵抗Ｒ₅を介して演算増幅器１１の出力端子が接続されているとともに、端子Ｔ_REFに外部から印加される基準電圧が抵抗Ｒ₆を介して印加されている。
【００３９】
アナログスイッチ１６は、最初のフォトダイオードＤ₁の電圧を読み出す直前から最後のフォトダイオードＤ_nの電圧の読み出しを完了するまでの間、ＯＮしているように、ロジック回路４の端子Ｌ₂から出力される信号によって制御される。
【００４０】
定電流源駆動回路１８は、各定電流源Ｉ₀、Ｉ₁、Ｉ₂、・・・、Ｉ_n、６、７を駆動する回路であり、その動作はロジック回路４によって制御されるようになっている。
【００４１】
ロジック回路４は、ＩＣチップの端子Ｔ_SIに外部から入力されるスタートトリガ信号ＳＴとＩＣチップの端子Ｔ_CLKに外部から入力されるクロック信号ＣＬＫとを入力している。そして、ロジック回路４は、入力するクロック信号ＣＬＫを反転っせた信号を端子Ｍ₀から出力する。
【００４２】
したがって、端子Ｍ₀から出力される信号は、図２にＳＢ₀で示すようになり、トランジスタＢ₀はｔ₁〜ｔ₂の間、ｔ₃〜ｔ₄の間、・・・でＯＮ、ｔ₂〜ｔ₃の間、ｔ₄ 〜ｔ₅の間・・・でＯＦＦとなるように、クロック信号ＣＬＫの半周期毎にＯＮ／ＯＦＦが切り換わる。
【００４３】
以上の構成により、抵抗Ｒ₁、Ｒ₂、Ｒ₃ 、Ｒ₄、Ｒ₅、Ｒ₆の抵抗値を適切に設定しておけば、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧について、ダミーフォトダイオードＤ₀の電圧との差分が増幅されて順次出力されるが、これにより、ＩＣチップ毎にフォトダイオードの電圧レベルに製造ばらつきがあったとしても、ＩＣチップ毎の出力レベルが均一なものとなる。
【００４４】
というのは、ダミーフォトダイオードＤ₀はクロック信号ＣＬＫの半周期毎に初期化されているので、ダミーフォトダイオードＤ₀の電圧は、実質的には、製造ばらつきによる電圧レベルの誤差分のみを示すことになり、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧とダミーフォトダイオードＤ₀の電圧との差分をとることで、製造ばらつきによる誤差分が打ち消されるからである。
【００４５】
また、ロジック回路４は、スタートトリガ信号ＳＴの立ち上がり後であって、クロック信号ＣＬＫが一度立ち下がった後のクロック信号ＣＬＫの立ち上がりに同期して、クロック信号ＣＬＫの半周期のパルス幅をもつ正のパルスを端子Ｌ₁から出力する。そして、この正のパルスは、スタートトリガ信号ＳＴの１回の立ち上がりに対してｎ個出力されるようになっている。
【００４６】
したがって、ロジック回路４の端子Ｌ₁から出力される信号は、図３にＳ₁で示すようになり、ｔ₃ 〜ｔ₄の間、ｔ₅〜ｔ₆の間、・・・では、すなわち、各バイアス区間ではハイレベル、バイアス区間以外ではローレベルとなる。
【００４７】
そして、ロジック回路４の端子Ｌ₁から出力される信号は、アナログスイッチ１３を構成するｎチャネルのＭＯＳ型トランジスタのゲートにそのまま与えられるとともに、インバータ１４を介してアナログスイッチ１３を構成するｐチャネルのＭＯＳ型トランジスタのゲートに与えられる。
【００４８】
これにより、バイアス区間では、アナログスイッチ１３がＯＮとなって、コンデンサ１２が充電される。バイアス区間では、信号が読み出されている読み取り用のフォトダイオード及びダミーフォトダイオードＤ₀が初期化されており、信号が読み出されている読み取り用のフォトダイオードの電圧とダミーフォトダイオードＤ₀の電圧とが等しいので、例えば図３中のｔ₃ 〜ｔ₄の間では、コンデン１
２の電圧Ｖ_Cは、図１中に示す極性で、

となる。
【００４９】
したがって、図３中のｔ₄〜ｔ₅の間にはフォトダイオードＤ₁の電圧Ｖ_D1が読み出されるが、そのときの出力電圧Ｖ_OUTは、

となる。
【００５０】
尚、α及びβは抵抗Ｒ₁、Ｒ₂、Ｒ₃ 、Ｒ₄、Ｒ₅、Ｒ₆の抵抗値によって決まる定数、Ｖ_DOはダミーフォトダイオードの電圧、Ｖ_GSOはトランジスタＡ₀のゲートーソース間電圧、Ｖ_GSQ2はトランジスタＱ₂のゲートソース間電圧である。
【００５１】
一般的に考えると、フォトダイオードＤ_Kの電圧Ｖ_DKが読み出されているときの出力電圧Ｖ_OUTは、
Ｖ_OUT＝α・｛（Ｖ_DK−Ｖ_DO）＋（Ｖ_GSK−Ｖ_GS(k-1)）｝＋Ｖ_REF
となる。
【００５２】
この式には、その信号が読み出されている読み取り用のフォトダイオードＤ₁に対応するソースフォロワ回路を構成するトランジスタＡ_Kのゲートソース間電圧と１つ前の隣接するフォトダイオードＤ_k-1に対応するソースフォロワ回路を構成するトランジスタＡ_k-3のゲートーソース間電圧の差の定数倍の項が存在するが、隣接するトランジスタのゲートーソース間電圧のばらつきは離れている場合よりも一般的に小さいことから、各ビット毎の出力レベルがより均一なものとなる。
【００５３】
具体的には、隣接する２つのトランジスタのゲートーソース間電圧の差のばらつきは約１〜２mv程度であり、この電圧が増幅されたものがばらつきとして出力されるだけであるので、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nへの入射光が同一である場合における出力電圧Ｖ_OUTの波形は例えば図４に示すようになり、出力電圧Ｖ_OUTのばらつきＶ_OFが小さくなる。
【００５４】
尚、本実施形態では、全てのバイアス区間にコンデンサ１２を充電するようになっていたが、各ビット毎の出力レベルが均一になるのであれば、１つおきのバイアス区間でコンデンサ１２を充電するというように、コンデンサ１２を充電する周期を長くするようにしてもよい。
【００５５】
また、本実施形態では、アナログスイッチ１３のＯＮ／ＯＦＦを制御する信号をロジック回路４で作るようになっているが、このようにする代わりに、図５に示すように、増幅回路１９を介したクロック信号ＣＬＫでアナログスイッチ１３のＯＮ／ＯＦＦを制御するようにしてもよい。このようにすれば、ロジック回路４の構成を簡略化することができ、有効である。尚、クロック信号ＣＬＫの振幅が大きく、クロック信号ＣＬＫそのものでアナログスイッチ１３のＯＮ／ＯＦＦを制御できる場合は、増幅回路１９は不要である。
【００５６】
また、本実施形態では、読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの信号を、信号が読み出されている区間の後半に初期化するようになっているが、初期化前の状態を読み取るための時間を設けた後、所定時間にわたって初期化するようになっていればよい。
【００５７】
また、ダミーフォトダイオードＤ₀の信号を、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの信号が読み出されている区間の後半に初期化するようになっているが、その信号が読み出されている読み取り用のフォトダイオードの信号が初期化されていない間にダミーフォトダイオードＤ₀の信号が初期化されていない状態が存在し、且つ、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの信号が初期化されている間に、ダミーフォトダイオードＤ₀の信号が初期化されている状態が存在するような周期でダミーフォトダイオードＤ₀を初期化するようになっていればよい。
【００５８】
その他には、本実施形態では、ＭＯＳ型のトランジスタを用いたソースフォロワ回路で構成していたが、このようにする代わりに、バイボーラトランジスタを用いたエミッタフォロワ回路で構成するようにしてもよい。
【００５９】
【発明の効果】
以上説明したように、本発明の画像読み取り装置によれば、フォトダイオードの電圧を増幅するトランジスタに位置による製造ばらつきがあったとしても、隣接する各ビット毎の出力レベルの差に応じた誤差以内となるので、読み取られた画像の精度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップ内部の構成を示す図である。
【図２】ＩＣチップ内部での各信号のタイミングチャートである。
【図３】本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップにおけるコンデンサに接続されたアナログスイッチを制御する信号のタイミングチャートである。
【図４】各フォトダイオードへの入射光が同一である場合に、本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップから出力される電圧の波形の一例を示す図である。
【図５】本発明の別の実施形態である画像読み取り装置を構成する各ＩＣチップの内部構成を示す図である。
【図６】画像読み取り装置全体の概略構成を示す図である。
【図７】従来の画像読み取り装置を構成する各ＩＣチップ内部の構成を示す図である。
【図８】各フォトダイオードへの入射光が同一である場合に、従来の画像読み取り装置を構成するＩＣチップから出力される電圧の波形の一例を示す図である。
【符号の説明】
１ Ａ／Ｄ変換器
２ 出力端子
３ バイアス電圧供給回路
４ ロジック回路
５ シフトレジスタ
６、７ 定電流源
８、９、１０、１１ 演算増幅器
１２ コンデンサ
１３ アナログスイッチ
１４ インバータ
１５ 演算増幅器
１６ アナログスイッチ
１７ インバータ
１８ 定電流源駆動回路
１９ 増幅器
Ａ₀、Ａ₁、Ａ₂、・・・、Ａ_n ｐチャネルのＭＯＳ型トランジスタ
Ｂ₀、Ｂ₁、Ｂ₂、・・・、Ｂ_n ｐチャネルのＭＯＳ型トランジスタ
Ｃ₀、Ｃ₁、Ｃ₂、・・・、Ｃ_n ｐチャネルのＭＯＳ型トランジスタ
Ｄ₀、Ｄ₁、Ｄ₂、・・・、Ｄ_n フォトダイオード
Ｉ₀、Ｉ₁、Ｉ₂、・・・、Ｉ_n 定電流源
Ｑ₁、Ｑ₂ ｎチャネルのＭＯＳ型トランジスタ
Ｒ₁、Ｒ₂、Ｒ₃ 、Ｒ₄、Ｒ₅、Ｒ₆ 抵抗

Claims (3)

1. 複数の光電変換素子と、
   該各光電変換素子を所定の電圧にセットする初期化手段と、
   前記各読み取り用の光電変換素子毎に設けられた増幅手段と、
   該増幅手段を介した前記複数の読み取り用の光電変換素子の信号を順番に選択する選択手段と、
   該選択手段で選択された信号に所定の処理を施して出力する信号処理手段と、
   該信号処理手段の出力端子側に接続された容量素子と、
   該容量素子をその他端から充電する充電手段と、
   前記信号処理手段から出力される信号が前記容量素子の電圧に上乗せして出力されるとともに、前記光電変換素子の信号が選択される毎に、その信号が選択された光電変換素子が所定の電圧にセットされるように制御する制御手段と、
   を有する画像読み取り装置であって、
   前記光電変換素子の信号が選択される前に、その１つ前に選択された光電変換素子が所定の電圧にセットされている間に前記容量素子が所定値に充電されるように制御する手段を設けたことを特徴とする画像読み取り装置。
2. 画像を読み取るための複数の読み取り用の光電変換素子と、
   比較用の電圧を発生する比較電圧設定手段と、
   前記各読み取り用の光電変換素子の信号を所定の電圧にセットする初期化手段と、
   前記各読み取り用の光電変換素子毎に設けられた増幅手段と、
   該増幅手段を介した前記複数の読み取り用の光電変換素子の信号を順番に選択する選択手段と、
   該選択手段で選択された信号を前記比較用の電圧との差分をとる差分手段と、
   該差分手段の出力端子側に一端が接続された容量素子と、
   該容量素子をその他端から充電する充電手段と、
   前記差分手段から出力される信号が前記容量素子の電圧が上乗せして出力されるとともに、前記読み取り用の光電変換素子の信号と前記比較用の電圧との差分がとられる毎に、その差分がとられた読み取り用の光電変換素子が所定の電圧にセットされるように制御する制御手段と、
   を有する画像読み取り装置であって、
   前記読み取り用の光電変換素子の信号と前記比較用の電圧との差分がとられる前に、その１つ前に差分がとられた読み取り用の光電変換素子が所定の電圧にセットされている間に前記容量素子が所定値に充電されるように制御する手段を設けたことを特徴とする画像読み取り装置。
3. 画像を読み取るための複数の読み取り用のフォトダイオードと、
   比較用の電圧を発生する比較電圧設定手段と、
   前記各フォトダイオードを所定の電圧にセットする初期化手段と、
   前記各読み取り用のフォトダイオード毎に設けられた、トランジスタを用いたフォロワ回路と、
   前記フォロワ回路を介した前記複数の読み取り用のフォトダイオードの信号を順番に選択する選択手段と、
   該選択手段で選択された信号と前記比較用の電圧との差をとる差分手段と、
   前記差分手段の出力端子側に一端が接続され、他端にスイッチング素子を介して所定の直流電圧が印加されたコンデンサと、
   前記読み取り用のフォトダイオードの信号が前記選択手段により選択されている区間の後半部分であるバイアス区間では、信号が選択されている前記読み取り用のフォトダイオードが所定の電圧にセットされるように前記初期化手段を制御する初期化制御手段と、
   を有する画像読み取り装置であって、
   前記バイアス区間では前記スイッチング素子がＯＮであり、また、前記バイアス区間以外では前記スイッチング素子がＯＦＦであるように、前記スイッチング素子のＯＮ／ＯＦＦを制御する手段を設けたことを特徴とする画像読み取り装置。

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