JPH06348877A - 二値化回路及びｃｃｄ固体撮像装置 - Google Patents
二値化回路及びｃｃｄ固体撮像装置Info
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- JPH06348877A JPH06348877A JP5133347A JP13334793A JPH06348877A JP H06348877 A JPH06348877 A JP H06348877A JP 5133347 A JP5133347 A JP 5133347A JP 13334793 A JP13334793 A JP 13334793A JP H06348877 A JPH06348877 A JP H06348877A
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Abstract
(57)【要約】
【目的】 イメージセンサからの撮像信号の二値化情報
を簡単な回路構成で高精度に得ることができ、イメージ
センサへのオンチップ化を実現させる。 【構成】 ＋端子の電位が−端子の電位よりも電圧Ｖ１
だけ高くなるように設定された比較回路１１ａと、＋端
子の電位が−端子の電位よりも電圧Ｖ２だけ低くなるよ
うに設定された比較回路１１ｂと、ＪＫフリップフロッ
プ回路１２を配置し、更に２つの比較回路１１ａ及び１
１ｂの各＋端子に、電荷転送段３における最終段の互い
に隣接する２つの読出し電極５ａ及び５ｂ中、一方の読
出し電極５ａを接続し、２つの比較回路１１ａ及び１１
ｂの各−端子に他方の読出し電極５ｂを接続し、比較回
路１１ａの反転Ｑ端子とＪＫフリップフロップ回路１２
のＪ端子とを接続し、比較回路１１ｂのＱ端子とＪＫフ
リップフロップ回路１２のＫ端子とを接続して二値化回
路を構成する。
を簡単な回路構成で高精度に得ることができ、イメージ
センサへのオンチップ化を実現させる。 【構成】 ＋端子の電位が−端子の電位よりも電圧Ｖ１
だけ高くなるように設定された比較回路１１ａと、＋端
子の電位が−端子の電位よりも電圧Ｖ２だけ低くなるよ
うに設定された比較回路１１ｂと、ＪＫフリップフロッ
プ回路１２を配置し、更に２つの比較回路１１ａ及び１
１ｂの各＋端子に、電荷転送段３における最終段の互い
に隣接する２つの読出し電極５ａ及び５ｂ中、一方の読
出し電極５ａを接続し、２つの比較回路１１ａ及び１１
ｂの各−端子に他方の読出し電極５ｂを接続し、比較回
路１１ａの反転Ｑ端子とＪＫフリップフロップ回路１２
のＪ端子とを接続し、比較回路１１ｂのＱ端子とＪＫフ
リップフロップ回路１２のＫ端子とを接続して二値化回
路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、空間的に隣接するサン
プリング信号を二値化信号として出力する二値化回路
と、この二値化回路を具備したＣＣＤ固体撮像装置に関
し、特に媒体に付されたバーコード等のマークを読み取
って、二値化信号に変換するバーコード読取り装置に用
いて好適なものである。
プリング信号を二値化信号として出力する二値化回路
と、この二値化回路を具備したＣＣＤ固体撮像装置に関
し、特に媒体に付されたバーコード等のマークを読み取
って、二値化信号に変換するバーコード読取り装置に用
いて好適なものである。
【０００２】
【従来の技術】一般に、バーコードは、製造業者名や商
品名などの情報を、太さの異なる線の組み合せで媒体な
どに表示したものであり、光学的な検知方法で読み取っ
て、商品の売り上げ集計、流通の分析などに利用されて
いる。
品名などの情報を、太さの異なる線の組み合せで媒体な
どに表示したものであり、光学的な検知方法で読み取っ
て、商品の売り上げ集計、流通の分析などに利用されて
いる。
【０００３】バーコードを光学的な検知方法で読み取る
装置としては、ＣＣＤイメージセンサが主に用いられ、
このＣＣＤイメージセンサからの出力を二値化回路に供
給して、太さの異なる線の組み合せを二値化情報として
取り出し、この取り出した二値化情報をバーコード情報
として検出するようにしている。この場合、コンパレー
タにて撮像信号のレベル（電圧）をスレッショルド電圧
と比較しながら二値化情報を得る方法が一般的である。
装置としては、ＣＣＤイメージセンサが主に用いられ、
このＣＣＤイメージセンサからの出力を二値化回路に供
給して、太さの異なる線の組み合せを二値化情報として
取り出し、この取り出した二値化情報をバーコード情報
として検出するようにしている。この場合、コンパレー
タにて撮像信号のレベル（電圧）をスレッショルド電圧
と比較しながら二値化情報を得る方法が一般的である。
【０００４】しかし、ＣＣＤイメージセンサからの出力
を二値化する際に、バーコードが印刷されている媒体の
面の凹凸や、外来光の影響により、バーコードの印刷面
の反射が均一でないために、スレッショルド電圧を一定
に保って２値化することは困難であり、そのため、従来
では、直前の撮像信号からある一定の絶対値以上、信号
レベルが変化した場合に反転させる回路を、ＣＣＤイメ
ージセンサの外部に作製している。
を二値化する際に、バーコードが印刷されている媒体の
面の凹凸や、外来光の影響により、バーコードの印刷面
の反射が均一でないために、スレッショルド電圧を一定
に保って２値化することは困難であり、そのため、従来
では、直前の撮像信号からある一定の絶対値以上、信号
レベルが変化した場合に反転させる回路を、ＣＣＤイメ
ージセンサの外部に作製している。
【０００５】ここで、従来のバーコード読取り装置を、
図３０に基づいて説明すると、まず、ＣＣＤイメージセ
ンサは、入射光の光量に応じた信号電荷量に変換する受
光部１０１が多数配列された撮像領域１０２と、この撮
像領域１０２からの信号電荷を一方向に転送するＣＣＤ
による電荷転送段１０３とを有する。このＣＣＤイメー
ジセンサの上記電荷転送段１０３における最終段近傍に
形成された例えばフローティング・ゲートからなる電荷
電圧変換部１０４の後段には、この電圧変換部１０４か
らの撮像信号Ｖａを電流増幅する例えばソースフォロア
回路からなるアンプ１０５が同一基板上に形成されてい
る。
図３０に基づいて説明すると、まず、ＣＣＤイメージセ
ンサは、入射光の光量に応じた信号電荷量に変換する受
光部１０１が多数配列された撮像領域１０２と、この撮
像領域１０２からの信号電荷を一方向に転送するＣＣＤ
による電荷転送段１０３とを有する。このＣＣＤイメー
ジセンサの上記電荷転送段１０３における最終段近傍に
形成された例えばフローティング・ゲートからなる電荷
電圧変換部１０４の後段には、この電圧変換部１０４か
らの撮像信号Ｖａを電流増幅する例えばソースフォロア
回路からなるアンプ１０５が同一基板上に形成されてい
る。
【０００６】そして、このアンプ１０５から外部に導出
された外部端子φに、上記アンプ１０５にて電流増幅さ
れた撮像信号Ｖａをレベル増幅する増幅器１０６と、直
前の撮像信号からある一定の絶対値以上、信号レベルが
変化した場合に反転させる二値化回路１０７を接続し
て、バーコード読取り装置を構成するようにしている。
された外部端子φに、上記アンプ１０５にて電流増幅さ
れた撮像信号Ｖａをレベル増幅する増幅器１０６と、直
前の撮像信号からある一定の絶対値以上、信号レベルが
変化した場合に反転させる二値化回路１０７を接続し
て、バーコード読取り装置を構成するようにしている。
【０００７】このバーコード読取り装置においては、図
示するように、外部の増幅器１０６は、増幅度の高いも
のが選定され、また、外部に接続される二値化回路１０
７としては、ダイオードＤ１及びＤ２を用いた論理回路
を使用するようにしている。この二値化回路１０７の入
出力特性は、図３１に示すように、入力電圧Ｖｉｎが例
えば０Ｖのとき出力電圧Ｖｏｕｔが電源電圧である例え
ば５Ｖであったとき、入力電圧Ｖｉｎが０Ｖからダイオ
ードＤ１及びＤ２の電圧降下レベルである０．８Ｖほど
高くなったときに、出力電圧Ｖｏｕｔが０Ｖに反転し、
逆に入力電圧Ｖｉｎが例えば５Ｖのとき出力電圧Ｖｏｕ
ｔが０Ｖであったとき、入力電圧Ｖｉｎが５Ｖからダイ
オードＤ１及びＤ２の電圧降下レベルである０．８Ｖほ
ど低くなったときに、出力電圧Ｖｏｕｔが５Ｖに反転す
る、というヒステリシス特性を有する。
示するように、外部の増幅器１０６は、増幅度の高いも
のが選定され、また、外部に接続される二値化回路１０
７としては、ダイオードＤ１及びＤ２を用いた論理回路
を使用するようにしている。この二値化回路１０７の入
出力特性は、図３１に示すように、入力電圧Ｖｉｎが例
えば０Ｖのとき出力電圧Ｖｏｕｔが電源電圧である例え
ば５Ｖであったとき、入力電圧Ｖｉｎが０Ｖからダイオ
ードＤ１及びＤ２の電圧降下レベルである０．８Ｖほど
高くなったときに、出力電圧Ｖｏｕｔが０Ｖに反転し、
逆に入力電圧Ｖｉｎが例えば５Ｖのとき出力電圧Ｖｏｕ
ｔが０Ｖであったとき、入力電圧Ｖｉｎが５Ｖからダイ
オードＤ１及びＤ２の電圧降下レベルである０．８Ｖほ
ど低くなったときに、出力電圧Ｖｏｕｔが５Ｖに反転す
る、というヒステリシス特性を有する。
【０００８】従って、今回の撮像信号Ｖａの信号レベル
が、前回の撮像信号Ｖａの信号レベルよりも±０．８Ｖ
以上変化したときに、出力が反転することになり、この
反転出力を二値化情報として取り出すことができる。
が、前回の撮像信号Ｖａの信号レベルよりも±０．８Ｖ
以上変化したときに、出力が反転することになり、この
反転出力を二値化情報として取り出すことができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
上記バーコード読取り装置に用いられる二値化回路１０
７は、増幅度の高い増幅器１０６やダイオードＤ１及び
Ｄ２を用いた論理回路が必要であるため、回路構成自体
が複雑になり、ＣＣＤイメージセンサ内に作製するこ
と、即ちオンチップすることは困難であり、特に、電源
電圧３Ｖなどの低電圧駆動のＣＣＤイメージセンサにオ
ンチップすることは一層困難である。
上記バーコード読取り装置に用いられる二値化回路１０
７は、増幅度の高い増幅器１０６やダイオードＤ１及び
Ｄ２を用いた論理回路が必要であるため、回路構成自体
が複雑になり、ＣＣＤイメージセンサ内に作製するこ
と、即ちオンチップすることは困難であり、特に、電源
電圧３Ｖなどの低電圧駆動のＣＣＤイメージセンサにオ
ンチップすることは一層困難である。
【００１０】その理由は、ダイオードＤ１及びＤ２を用
いた論理回路を使用した場合、ダイオードＤ１及びＤ２
の電圧降下レベルＶBEに相当する０．８Ｖ程度がヒステ
リシス特性上の不感帯になるからである。従って、ＣＣ
Ｄイメージセンサ内部の信号振幅として０．８Ｖ以上の
２Ｖ〜３Ｖより大きな電圧が必要となり、このような大
きな信号振幅を３Ｖ電源のＣＣＤイメージセンサで取り
扱うことは極めて困難である。
いた論理回路を使用した場合、ダイオードＤ１及びＤ２
の電圧降下レベルＶBEに相当する０．８Ｖ程度がヒステ
リシス特性上の不感帯になるからである。従って、ＣＣ
Ｄイメージセンサ内部の信号振幅として０．８Ｖ以上の
２Ｖ〜３Ｖより大きな電圧が必要となり、このような大
きな信号振幅を３Ｖ電源のＣＣＤイメージセンサで取り
扱うことは極めて困難である。
【００１１】また、実際にこの二値化回路１０７にて高
精度に二値化情報を得るには、図３０で示す回路構成で
は不十分であり、実際には、増幅器１０６と二値化回路
１０７間にオフセット回路を挿入し、二値化回路１０７
からの出力を外部に接続したマイクロコンピュータ（以
下、マイコンと記す）に供給し、このマイコンにて上記
オフセット回路をフィードバック制御し、更に増幅器１
０６のゲインを制御する必要がある。
精度に二値化情報を得るには、図３０で示す回路構成で
は不十分であり、実際には、増幅器１０６と二値化回路
１０７間にオフセット回路を挿入し、二値化回路１０７
からの出力を外部に接続したマイクロコンピュータ（以
下、マイコンと記す）に供給し、このマイコンにて上記
オフセット回路をフィードバック制御し、更に増幅器１
０６のゲインを制御する必要がある。
【００１２】このように、従来のバーコード読取り装置
にて使用される二値化回路１０７は、回路構成が非常に
複雑であり、しかも部品点数が多く、その結果、ＣＣＤ
イメージセンサへのオンチップ化ができず、バーコード
読取り装置自体のサイズの小型化に限界が生じるという
問題があった。また、消費電力も大きくなり、最近の電
源電圧の低レベル化傾向にそぐわないという問題もあ
る。
にて使用される二値化回路１０７は、回路構成が非常に
複雑であり、しかも部品点数が多く、その結果、ＣＣＤ
イメージセンサへのオンチップ化ができず、バーコード
読取り装置自体のサイズの小型化に限界が生じるという
問題があった。また、消費電力も大きくなり、最近の電
源電圧の低レベル化傾向にそぐわないという問題もあ
る。
【００１３】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、空間的に隣接するサン
プリング信号の二値化情報を簡単な回路構成で高精度に
得ることができ、部品点数の削減化、低消費電力化を達
成させることができる二値化回路を提供することにあ
る。
ので、その目的とするところは、空間的に隣接するサン
プリング信号の二値化情報を簡単な回路構成で高精度に
得ることができ、部品点数の削減化、低消費電力化を達
成させることができる二値化回路を提供することにあ
る。
【００１４】また、本発明の他の目的は、ＣＣＤイメー
ジセンサからの撮像信号の二値化情報を簡単な回路構成
で高精度に得ることができ、ＣＣＤイメージセンサへの
オンチップ化を実現させることができる二値化回路を提
供することにある。
ジセンサからの撮像信号の二値化情報を簡単な回路構成
で高精度に得ることができ、ＣＣＤイメージセンサへの
オンチップ化を実現させることができる二値化回路を提
供することにある。
【００１５】また、他の発明の目的は、撮像信号の二値
化情報を簡単な回路構成で高精度に得ることができ、部
品点数の削減化、低消費電力化を達成させることができ
るＣＣＤ固体撮像装置を提供することにある。
化情報を簡単な回路構成で高精度に得ることができ、部
品点数の削減化、低消費電力化を達成させることができ
るＣＣＤ固体撮像装置を提供することにある。
【００１６】また、他の発明の他の目的は、撮像信号の
二値化情報を簡単な回路構成で高精度に得ることができ
る二値化回路をオンチップ化したＣＣＤ固体撮像装置を
提供することにある。
二値化情報を簡単な回路構成で高精度に得ることができ
る二値化回路をオンチップ化したＣＣＤ固体撮像装置を
提供することにある。
【００１７】
【課題を解決するための手段】本発明の二値化回路は、
ヒステリシス特性を有し、かつ空間的に隣接するサンプ
リング信号が入力され、これらサンプリング信号のレベ
ル比較を行う比較手段と、上記比較手段からの出力信号
のレベル変化点を検出して二値化信号を作成する検出手
段とを設けて構成する。
ヒステリシス特性を有し、かつ空間的に隣接するサンプ
リング信号が入力され、これらサンプリング信号のレベ
ル比較を行う比較手段と、上記比較手段からの出力信号
のレベル変化点を検出して二値化信号を作成する検出手
段とを設けて構成する。
【００１８】この場合、上記比較手段を、一方の入力に
等価的にオフセット電位を加算して、上記サンプリング
信号のレベル比較を行う第１の比較回路と、一方の入力
に等価的にオフセット電位を減算して、上記サンプリン
グ信号のレベル比較を行う第２の比較回路とで構成する
ことができる。
等価的にオフセット電位を加算して、上記サンプリング
信号のレベル比較を行う第１の比較回路と、一方の入力
に等価的にオフセット電位を減算して、上記サンプリン
グ信号のレベル比較を行う第２の比較回路とで構成する
ことができる。
【００１９】また、上記比較手段を、空間的に隣接する
サンプリング信号が入力される２つの入力端子が電位的
に不均一に設定され、かつ２つの入力端子に同電位の信
号が入力された場合、高レベルの信号を出力する第１の
比較回路と、空間的に隣接するサンプリング信号が入力
される２つの入力端子が電位的に不均一に設定され、か
つ２つの入力端子に同電位の信号が入力された場合、低
レベルの信号を出力する第２の比較回路とで構成するこ
とができ、そして、上記検出手段を、上記第１の比較回
路からの低レベルの信号の入力に基づいてレベル変化
し、第２の比較回路からの高レベルの信号の入力に基づ
いてレベル復帰するフリップフロップ回路にて構成する
ことができる。
サンプリング信号が入力される２つの入力端子が電位的
に不均一に設定され、かつ２つの入力端子に同電位の信
号が入力された場合、高レベルの信号を出力する第１の
比較回路と、空間的に隣接するサンプリング信号が入力
される２つの入力端子が電位的に不均一に設定され、か
つ２つの入力端子に同電位の信号が入力された場合、低
レベルの信号を出力する第２の比較回路とで構成するこ
とができ、そして、上記検出手段を、上記第１の比較回
路からの低レベルの信号の入力に基づいてレベル変化
し、第２の比較回路からの高レベルの信号の入力に基づ
いてレベル復帰するフリップフロップ回路にて構成する
ことができる。
【００２０】また、ＣＣＤイメージセンサにおける二値
化回路として機能させる場合、上記空間的に隣接するサ
ンプリング信号としては、ＣＣＤによる電荷転送段にお
ける互いに隣接する読出し電極からの出力としてもよ
い。
化回路として機能させる場合、上記空間的に隣接するサ
ンプリング信号としては、ＣＣＤによる電荷転送段にお
ける互いに隣接する読出し電極からの出力としてもよ
い。
【００２１】一方、他の発明に係るＣＣＤ固体撮像装置
は、入射光の光量に応じた信号電荷量に変換する受光部
が多数配列された撮像領域と、上記撮像領域からの信号
電荷を一方向に転送するＣＣＤによる電荷転送段と、ヒ
ステリシス特性を有し、かつ上記電荷転送段における互
いに隣接する読出し電極からの撮像信号のレベル比較を
行う比較手段とこの比較手段からの出力信号のレベル変
化点を検出して二値化信号を作成する検出手段を具備し
た二値化回路とを設けて構成する。
は、入射光の光量に応じた信号電荷量に変換する受光部
が多数配列された撮像領域と、上記撮像領域からの信号
電荷を一方向に転送するＣＣＤによる電荷転送段と、ヒ
ステリシス特性を有し、かつ上記電荷転送段における互
いに隣接する読出し電極からの撮像信号のレベル比較を
行う比較手段とこの比較手段からの出力信号のレベル変
化点を検出して二値化信号を作成する検出手段を具備し
た二値化回路とを設けて構成する。
【００２２】この場合、上記比較手段を、一方の入力に
等価的にオフセット電位を加算して、上記撮像信号のレ
ベル比較を行う第１の比較回路と、一方の入力に等価的
にオフセット電位を減算して、上記撮像信号のレベル比
較を行う第２の比較回路とから構成することができる。
等価的にオフセット電位を加算して、上記撮像信号のレ
ベル比較を行う第１の比較回路と、一方の入力に等価的
にオフセット電位を減算して、上記撮像信号のレベル比
較を行う第２の比較回路とから構成することができる。
【００２３】また、上記比較手段を、上記互いに隣接す
る転送電極からの撮像信号が入力される２つの入力端子
が電位的に不均一に設定され、かつ上記２つの入力端子
に同電位の信号が入力された場合、高レベルの信号を出
力する第１の比較回路と、上記互いに隣接する転送電極
からの撮像信号が入力される２つの入力端子が電位的に
不均一に設定され、かつ上記２つの入力端子に同電位の
信号が入力された場合、低レベルの信号を出力する第２
の比較回路とで構成することができ、そして、上記検出
手段を、上記第１の比較回路からの低レベルの信号の入
力に基づいてレベル変化し、上記第２の比較回路からの
高レベルの信号の入力に基づいてレベル復帰するフリッ
プフロップ回路にて構成することができる。
る転送電極からの撮像信号が入力される２つの入力端子
が電位的に不均一に設定され、かつ上記２つの入力端子
に同電位の信号が入力された場合、高レベルの信号を出
力する第１の比較回路と、上記互いに隣接する転送電極
からの撮像信号が入力される２つの入力端子が電位的に
不均一に設定され、かつ上記２つの入力端子に同電位の
信号が入力された場合、低レベルの信号を出力する第２
の比較回路とで構成することができ、そして、上記検出
手段を、上記第１の比較回路からの低レベルの信号の入
力に基づいてレベル変化し、上記第２の比較回路からの
高レベルの信号の入力に基づいてレベル復帰するフリッ
プフロップ回路にて構成することができる。
【００２４】
【作用】本発明に係る二値化回路においては、まず、空
間的に隣接するサンプリング信号が、比較手段に入力さ
れる。この比較手段は、ヒステリシス特性を有すること
から、入力された各サンプリング信号間のレベル変化が
ある一定レベル以上になると、その出力が変化すること
になる。
間的に隣接するサンプリング信号が、比較手段に入力さ
れる。この比較手段は、ヒステリシス特性を有すること
から、入力された各サンプリング信号間のレベル変化が
ある一定レベル以上になると、その出力が変化すること
になる。
【００２５】具体的には、比較手段を構成する第１の比
較回路にて、空間的に隣接するサンプリング信号のう
ち、一方の入力に供給されるサンプリング信号に等価的
にオフセット電位を加算して、入力される各サンプリン
グ信号のレベル比較を行い、比較手段を構成する第２の
比較回路にて、空間的に隣接するサンプリング信号のう
ち、一方の入力に供給されるサンプリング信号に等価的
にオフセット電位を減算して、入力される各サンプリン
グ信号のレベル比較を行う。これにより、比較手段にヒ
ステリシス特性が等価的に付加されたことになる。
較回路にて、空間的に隣接するサンプリング信号のう
ち、一方の入力に供給されるサンプリング信号に等価的
にオフセット電位を加算して、入力される各サンプリン
グ信号のレベル比較を行い、比較手段を構成する第２の
比較回路にて、空間的に隣接するサンプリング信号のう
ち、一方の入力に供給されるサンプリング信号に等価的
にオフセット電位を減算して、入力される各サンプリン
グ信号のレベル比較を行う。これにより、比較手段にヒ
ステリシス特性が等価的に付加されたことになる。
【００２６】他の構成の比較手段においては、第１の比
較回路が、２つの入力端子に同電位の信号が入力された
場合、高レベルの信号を出力するように各入力端子が電
位的に不均一に設定され、第２の比較回路が、２つの入
力端子に同電位の信号が入力された場合、低レベルの信
号を出力するように各入力端子が電位的に不均一に設定
されていることから、これらの比較回路にて構成される
比較手段は、ヒステリシス特性を有することになる。
較回路が、２つの入力端子に同電位の信号が入力された
場合、高レベルの信号を出力するように各入力端子が電
位的に不均一に設定され、第２の比較回路が、２つの入
力端子に同電位の信号が入力された場合、低レベルの信
号を出力するように各入力端子が電位的に不均一に設定
されていることから、これらの比較回路にて構成される
比較手段は、ヒステリシス特性を有することになる。
【００２７】検出手段は、上記比較手段からの出力信号
のレベル変化点を検出して、二値化信号を作成する。具
体的には、上記第１の比較回路からの低レベルの信号の
入力に基づいてレベル変化し、上記第２の比較回路から
の高レベルの信号の入力に基づいてレベル復帰するフリ
ップフロップ回路にて構成され、上記比較手段からの出
力信号のレベル変化点に基づいて二値化信号が作成され
て出力されることになる。
のレベル変化点を検出して、二値化信号を作成する。具
体的には、上記第１の比較回路からの低レベルの信号の
入力に基づいてレベル変化し、上記第２の比較回路から
の高レベルの信号の入力に基づいてレベル復帰するフリ
ップフロップ回路にて構成され、上記比較手段からの出
力信号のレベル変化点に基づいて二値化信号が作成され
て出力されることになる。
【００２８】このように、本発明に係る二値化回路は、
比較手段と検出手段のみで構成することができることか
ら、二値化回路の回路構成が簡単になる。しかも高精度
に二値化情報を得ることができる。従って、部品点数の
削減化、低消費電力化を達成させることができる。
比較手段と検出手段のみで構成することができることか
ら、二値化回路の回路構成が簡単になる。しかも高精度
に二値化情報を得ることができる。従って、部品点数の
削減化、低消費電力化を達成させることができる。
【００２９】特に、空間的に隣接するサンプリング信号
として、ＣＣＤイメージセンサの電荷転送段における互
いに隣接する読出し電極からの出力、即ち撮像信号とし
た場合、ＣＣＤイメージセンサからの撮像信号の二値化
情報を簡単な回路構成で高精度に得ることができ、ＣＣ
Ｄイメージセンサへのオンチップ化を実現させることが
できる。
として、ＣＣＤイメージセンサの電荷転送段における互
いに隣接する読出し電極からの出力、即ち撮像信号とし
た場合、ＣＣＤイメージセンサからの撮像信号の二値化
情報を簡単な回路構成で高精度に得ることができ、ＣＣ
Ｄイメージセンサへのオンチップ化を実現させることが
できる。
【００３０】他の発明に係るＣＣＤ固体撮像装置におい
ては、上記構成を有する二値化回路を有することから、
まず、電荷転送段における互いに隣接する読出し電極か
らの撮像信号が、比較手段に入力される。この比較手段
は、ヒステリシス特性を有することから、入力された各
撮像信号間のレベル変化がある一定レベル以上になる
と、その出力が変化することになる。
ては、上記構成を有する二値化回路を有することから、
まず、電荷転送段における互いに隣接する読出し電極か
らの撮像信号が、比較手段に入力される。この比較手段
は、ヒステリシス特性を有することから、入力された各
撮像信号間のレベル変化がある一定レベル以上になる
と、その出力が変化することになる。
【００３１】具体的には、比較手段を構成する第１の比
較回路にて、互いに隣接する読出し電極からの撮像信号
のうち、一方の入力に供給される撮像信号に等価的にオ
フセット電位を加算して、入力される各撮像信号のレベ
ル比較を行い、比較手段を構成する第２の比較回路に
て、互いに隣接する読出し電極からの撮像信号のうち、
一方の入力に供給される撮像信号に等価的にオフセット
電位を減算して、入力される各撮像信号のレベル比較を
行う。これにより、比較手段にヒステリシス特性が等価
的に付加されたことになる。
較回路にて、互いに隣接する読出し電極からの撮像信号
のうち、一方の入力に供給される撮像信号に等価的にオ
フセット電位を加算して、入力される各撮像信号のレベ
ル比較を行い、比較手段を構成する第２の比較回路に
て、互いに隣接する読出し電極からの撮像信号のうち、
一方の入力に供給される撮像信号に等価的にオフセット
電位を減算して、入力される各撮像信号のレベル比較を
行う。これにより、比較手段にヒステリシス特性が等価
的に付加されたことになる。
【００３２】他の構成の比較手段においては、第１の比
較回路が、２つの入力端子に同電位の信号が入力された
場合、高レベルの信号を出力するように各入力端子が電
位的に不均一に設定され、第２の比較回路が、２つの入
力端子に同電位の信号が入力された場合、低レベルの信
号を出力するように各入力端子が電位的に不均一に設定
されていることから、これらの比較回路にて構成される
比較手段は、ヒステリシス特性を有することになる。
較回路が、２つの入力端子に同電位の信号が入力された
場合、高レベルの信号を出力するように各入力端子が電
位的に不均一に設定され、第２の比較回路が、２つの入
力端子に同電位の信号が入力された場合、低レベルの信
号を出力するように各入力端子が電位的に不均一に設定
されていることから、これらの比較回路にて構成される
比較手段は、ヒステリシス特性を有することになる。
【００３３】検出手段は、上記比較手段からの出力信号
のレベル変化点を検出して、二値化信号を作成する。具
体的には、上記第１の比較回路からの低レベルの信号の
入力に基づいてレベル変化し、上記第２の比較回路から
の高レベルの信号の入力に基づいてレベル復帰するフリ
ップフロップ回路にて構成され、上記比較手段からの出
力信号のレベル変化点に基づいて二値化信号が作成され
て出力されることになる。
のレベル変化点を検出して、二値化信号を作成する。具
体的には、上記第１の比較回路からの低レベルの信号の
入力に基づいてレベル変化し、上記第２の比較回路から
の高レベルの信号の入力に基づいてレベル復帰するフリ
ップフロップ回路にて構成され、上記比較手段からの出
力信号のレベル変化点に基づいて二値化信号が作成され
て出力されることになる。
【００３４】このように、本発明に係るＣＣＤ固体撮像
装置は、ＣＣＤによる電荷転送段の後段に接続される二
値化回路を比較手段と検出手段のみで構成することがで
きることから、その二値化回路の回路構成が簡単にな
り、しかも高精度に二値化情報を得ることができる。従
って、部品点数の削減化、低消費電力化を達成させるこ
とができ、ＣＣＤによる電荷転送段及び撮像領域と共
に、同一基板上に二値化回路を形成することができ、本
発明に係るＣＣＤ固体撮像装置を、例えばバーコード読
取り装置等に利用した場合に、このバーコード読取り装
置の小型化及び信頼性を向上させることが可能となる。
装置は、ＣＣＤによる電荷転送段の後段に接続される二
値化回路を比較手段と検出手段のみで構成することがで
きることから、その二値化回路の回路構成が簡単にな
り、しかも高精度に二値化情報を得ることができる。従
って、部品点数の削減化、低消費電力化を達成させるこ
とができ、ＣＣＤによる電荷転送段及び撮像領域と共
に、同一基板上に二値化回路を形成することができ、本
発明に係るＣＣＤ固体撮像装置を、例えばバーコード読
取り装置等に利用した場合に、このバーコード読取り装
置の小型化及び信頼性を向上させることが可能となる。
【００３５】
【実施例】以下、本発明に係る二値化回路並びにＣＣＤ
固体撮像装置を、バーコード読取り装置の二値化回路及
びＣＣＤイメージセンサに適用した実施例（以下、それ
ぞれ実施例に係る二値化回路並びに実施例に係るイメー
ジセンサと記す）を図１〜図２９を参照しながら説明す
る。
固体撮像装置を、バーコード読取り装置の二値化回路及
びＣＣＤイメージセンサに適用した実施例（以下、それ
ぞれ実施例に係る二値化回路並びに実施例に係るイメー
ジセンサと記す）を図１〜図２９を参照しながら説明す
る。
【００３６】この実施例に係るイメージセンサは、図１
に示すように、入射光の光量に応じた電荷量の信号電荷
に変換して蓄積する受光部（画素）１が一列に配列され
た撮像領域２と、転送クロック信号Ｐｃの印加によっ
て、撮像領域２からの信号電荷を一方向に転送するＣＣ
Ｄによる電荷転送段３と、読出しパルスＰｒの印加によ
って、撮像領域２の各画素１に蓄積されている信号電荷
を電荷転送段３に転送する読出しゲート４とを有する。
に示すように、入射光の光量に応じた電荷量の信号電荷
に変換して蓄積する受光部（画素）１が一列に配列され
た撮像領域２と、転送クロック信号Ｐｃの印加によっ
て、撮像領域２からの信号電荷を一方向に転送するＣＣ
Ｄによる電荷転送段３と、読出しパルスＰｒの印加によ
って、撮像領域２の各画素１に蓄積されている信号電荷
を電荷転送段３に転送する読出しゲート４とを有する。
【００３７】上記電荷転送段３における最終段の互いに
隣接する２つの転送電極５ａ及び５ｂは、それぞれ例え
ばフローティング・ゲートからなる電荷電圧変換部を構
成しており、それぞれ前段の転送電極から転送されてき
た信号電荷を電圧信号（撮像信号）Ｖａ及びＶｂとして
取り出す読出し電極として機能している。従って、以下
の説明では、上記電荷電圧変換部を構成する互いに隣接
する２つの転送電極５ａ及び５ｂをそれぞれ第１の読出
し電極５ａ及び第２の読出し電極５ｂとして記載する。
隣接する２つの転送電極５ａ及び５ｂは、それぞれ例え
ばフローティング・ゲートからなる電荷電圧変換部を構
成しており、それぞれ前段の転送電極から転送されてき
た信号電荷を電圧信号（撮像信号）Ｖａ及びＶｂとして
取り出す読出し電極として機能している。従って、以下
の説明では、上記電荷電圧変換部を構成する互いに隣接
する２つの転送電極５ａ及び５ｂをそれぞれ第１の読出
し電極５ａ及び第２の読出し電極５ｂとして記載する。
【００３８】この場合、第１及び第２の読出し電極５ａ
及び５ｂからの第１及び第２の撮像信号Ｖａ及びＶｂ
中、第２の読出し電極５ｂからの第２の撮像信号Ｖｂ
は、第１の読出し電極５ａからの第１の撮像信号Ｖａを
１ビット分（即ち、１転送クロック分）遅延した撮像信
号となる。
及び５ｂからの第１及び第２の撮像信号Ｖａ及びＶｂ
中、第２の読出し電極５ｂからの第２の撮像信号Ｖｂ
は、第１の読出し電極５ａからの第１の撮像信号Ｖａを
１ビット分（即ち、１転送クロック分）遅延した撮像信
号となる。
【００３９】そして、本実施例に係るイメージセンサ
は、上記第１及び第２の読出し電極５ａ及び５ｂの後段
に、実施例に係る二値化回路が接続されて構成されてい
る。
は、上記第１及び第２の読出し電極５ａ及び５ｂの後段
に、実施例に係る二値化回路が接続されて構成されてい
る。
【００４０】この実施例に係る二値化回路は、２つの比
較回路（第１の比較回路１１ａ及び第２の比較回路１１
ｂ）と１つのフリップフロップ回路１２とから構成され
ている。第１及び第２の比較回路１１ａ及び１１ｂと
も、第１の読出し電極５ａからの第１の撮像信号Ｖａが
＋側入力端子に入力され、第２の読出し電極５ｂからの
第２の撮像信号Ｖｂが−側入力端子に入力されるように
配線されている。
較回路（第１の比較回路１１ａ及び第２の比較回路１１
ｂ）と１つのフリップフロップ回路１２とから構成され
ている。第１及び第２の比較回路１１ａ及び１１ｂと
も、第１の読出し電極５ａからの第１の撮像信号Ｖａが
＋側入力端子に入力され、第２の読出し電極５ｂからの
第２の撮像信号Ｖｂが−側入力端子に入力されるように
配線されている。
【００４１】フリップフロップ回路１２は、この例で
は、クロック端子ＣＬに転送クロック信号Ｐｃが供給さ
れるＪＫフリップフロップ回路にて構成され、第１の比
較回路１１ａからの第１の出力信号Ｓ１がＪ端子に入力
され、第２の比較回路１１ｂからの第２の出力信号Ｓ２
がＫ端子に入力されるように配線されている。そして、
この二値化回路の出力信号Ｓは、ＪＫフリップフロップ
回路１２のＱ端子より取り出すようになっている。
は、クロック端子ＣＬに転送クロック信号Ｐｃが供給さ
れるＪＫフリップフロップ回路にて構成され、第１の比
較回路１１ａからの第１の出力信号Ｓ１がＪ端子に入力
され、第２の比較回路１１ｂからの第２の出力信号Ｓ２
がＫ端子に入力されるように配線されている。そして、
この二値化回路の出力信号Ｓは、ＪＫフリップフロップ
回路１２のＱ端子より取り出すようになっている。
【００４２】このＪＫフリップフロップ回路１２は、例
えばＣＭＯＳトランジスタを主体として構成することが
可能であり、イメージセンサにおける上記撮像領域２及
び電荷転送段３と同時に、同一基板上に形成することが
できる。
えばＣＭＯＳトランジスタを主体として構成することが
可能であり、イメージセンサにおける上記撮像領域２及
び電荷転送段３と同時に、同一基板上に形成することが
できる。
【００４３】この実施例において、第１の比較回路１１
ａは、第１の撮像信号Ｖａが第２の撮像信号Ｖｂよりも
電位的に下がったときに出力を得ることを目的として構
成され、第２の比較回路１１ｂは、第１の撮像信号Ｖａ
が第２の撮像信号Ｖｂよりも電位的に上がったときに出
力を得ることを目的として構成されている。
ａは、第１の撮像信号Ｖａが第２の撮像信号Ｖｂよりも
電位的に下がったときに出力を得ることを目的として構
成され、第２の比較回路１１ｂは、第１の撮像信号Ｖａ
が第２の撮像信号Ｖｂよりも電位的に上がったときに出
力を得ることを目的として構成されている。
【００４４】このことから、第１の比較回路１１ａは、
＋側入力端子及び−側入力端子に同電位の信号が入力し
た場合に、高レベルの出力信号が出力されるように＋側
入力端子の電位が−側入力端子の電位よりも電圧Ｖ１だ
け高くなるように設定されている。この電圧Ｖ１は、必
ずしも電源を接続する必要はなく、一定電位である必要
はない。従って、第１の比較回路１１ａの＋側入力端子
及び−側入力端子を故意にアンバランスに設計すること
で実現することができる。
＋側入力端子及び−側入力端子に同電位の信号が入力し
た場合に、高レベルの出力信号が出力されるように＋側
入力端子の電位が−側入力端子の電位よりも電圧Ｖ１だ
け高くなるように設定されている。この電圧Ｖ１は、必
ずしも電源を接続する必要はなく、一定電位である必要
はない。従って、第１の比較回路１１ａの＋側入力端子
及び−側入力端子を故意にアンバランスに設計すること
で実現することができる。
【００４５】なお、この第１の比較回路１１ａにおいて
は、第１の撮像信号Ｖａの信号レベルがＶｓ−Ｖ１で、
第２の撮像信号Ｖｂの信号レベルがＶｓの時には、出力
は不定となる。ここで、Ｖｓは撮像信号の信号レベルを
示す。
は、第１の撮像信号Ｖａの信号レベルがＶｓ−Ｖ１で、
第２の撮像信号Ｖｂの信号レベルがＶｓの時には、出力
は不定となる。ここで、Ｖｓは撮像信号の信号レベルを
示す。
【００４６】次に、上記第１の比較回路１１ａにおける
具体的回路構成のいくつかの例を図２〜図１２に基づい
て説明すると、まず、第１の例は、図２に示すように、
ドレイン端子を共通とする２つのｎチャネル形ＭＯＳＦ
ＥＴ（以下、単に第１及び第２のトランジスタＴｒ１及
びＴｒ２と記す）と、各トランジスタＴｒ１及びＴｒ２
とそれぞれ直列に接続された２つのｎチャネル形ＭＯＳ
ＦＥＴ（以下、単に第３及び第４のトランジスタＴｒ３
及びＴｒ４と記す）とを有し、第１及び第３のトランジ
スタＴｒ１及びＴｒ３の共通接点ａ１が、Ｑ端子として
導出されると共に、第４のトランジスタＴｒ４のゲート
電極に接続され、第２及び第４のトランジスタＴｒ２及
びＴｒ４の共通接点ａ２が、反転Ｑ端子として導出され
ると共に、第３のトランジスタＴｒ３のゲート電極に接
続されて構成されたＲＳフリップフロップ回路を主体と
して構成されている。
具体的回路構成のいくつかの例を図２〜図１２に基づい
て説明すると、まず、第１の例は、図２に示すように、
ドレイン端子を共通とする２つのｎチャネル形ＭＯＳＦ
ＥＴ（以下、単に第１及び第２のトランジスタＴｒ１及
びＴｒ２と記す）と、各トランジスタＴｒ１及びＴｒ２
とそれぞれ直列に接続された２つのｎチャネル形ＭＯＳ
ＦＥＴ（以下、単に第３及び第４のトランジスタＴｒ３
及びＴｒ４と記す）とを有し、第１及び第３のトランジ
スタＴｒ１及びＴｒ３の共通接点ａ１が、Ｑ端子として
導出されると共に、第４のトランジスタＴｒ４のゲート
電極に接続され、第２及び第４のトランジスタＴｒ２及
びＴｒ４の共通接点ａ２が、反転Ｑ端子として導出され
ると共に、第３のトランジスタＴｒ３のゲート電極に接
続されて構成されたＲＳフリップフロップ回路を主体と
して構成されている。
【００４７】そして、この例では、第１及び第２のトラ
ンジスタＴｒ１及びＴｒ２における共通のドレイン端子
に転送クロック発生源１３が接続され、第１のトランジ
スタＴｒ１のゲート電極と＋側入力端子φ(+) の間に電
圧Ｖ１の電源１４が、上記ゲート電極に対して正電圧が
印加されるように接続されて第１の比較回路１１ａが構
成されている。この場合、第２のトランジスタＴｒ２の
ゲート電極が−側入力端子φ(-) として導出されてお
り、第３及び第４のソース端子は接地とされている。
ンジスタＴｒ１及びＴｒ２における共通のドレイン端子
に転送クロック発生源１３が接続され、第１のトランジ
スタＴｒ１のゲート電極と＋側入力端子φ(+) の間に電
圧Ｖ１の電源１４が、上記ゲート電極に対して正電圧が
印加されるように接続されて第１の比較回路１１ａが構
成されている。この場合、第２のトランジスタＴｒ２の
ゲート電極が−側入力端子φ(-) として導出されてお
り、第３及び第４のソース端子は接地とされている。
【００４８】この第１の比較回路１１ａにおいては、第
２及び第４のトランジスタＴｒ２及びＴｒ４における共
通接点ａ２から導出された反転Ｑ端子から出力を取り出
すようにしている。この例では、＋側入力端子φ(+) に
電源１４が接続されることにより、＋側入力端子φ(-)
に入力される信号のレベルに等価的に電源電圧Ｖ１が加
算されることになる。
２及び第４のトランジスタＴｒ２及びＴｒ４における共
通接点ａ２から導出された反転Ｑ端子から出力を取り出
すようにしている。この例では、＋側入力端子φ(+) に
電源１４が接続されることにより、＋側入力端子φ(-)
に入力される信号のレベルに等価的に電源電圧Ｖ１が加
算されることになる。
【００４９】次に、上記第１の比較回路１１ａの第２の
例は、図３に示すように、上記図２で示す第１の例とほ
ぼ同じ構成を有するが、＋側入力端子φ(+) と第１のト
ランジスタＴｒ１のゲート電極の間に挿入されていた電
源１４を除去し、代わりに第２及び第４のトランジスタ
Ｔｒ２及びＴｒ４の共通接点ａ２と反転Ｑ端子間におけ
る出力ラインと接地間にコンデンサＣを接続した回路構
成となっている。この例では、第２のトランジスタＴｒ
２のしきい値電圧がコンデンサＣに蓄積された電荷によ
って高くなる。
例は、図３に示すように、上記図２で示す第１の例とほ
ぼ同じ構成を有するが、＋側入力端子φ(+) と第１のト
ランジスタＴｒ１のゲート電極の間に挿入されていた電
源１４を除去し、代わりに第２及び第４のトランジスタ
Ｔｒ２及びＴｒ４の共通接点ａ２と反転Ｑ端子間におけ
る出力ラインと接地間にコンデンサＣを接続した回路構
成となっている。この例では、第２のトランジスタＴｒ
２のしきい値電圧がコンデンサＣに蓄積された電荷によ
って高くなる。
【００５０】即ち、第１の撮像信号Ｖａが入力される第
１のトランジスタＴｒ１と第２の撮像信号Ｖｂが入力さ
れる第２のトランジスタＴｒ２の各しきい値電圧がアン
バランスになり、結果的に＋側入力端子φ(+) に入力さ
れる信号のレベルに、第２のトランジスタＴｒ２に付加
されたしきい値電圧に相当する電源電圧Ｖ１が等価的に
加算されることになる。
１のトランジスタＴｒ１と第２の撮像信号Ｖｂが入力さ
れる第２のトランジスタＴｒ２の各しきい値電圧がアン
バランスになり、結果的に＋側入力端子φ(+) に入力さ
れる信号のレベルに、第２のトランジスタＴｒ２に付加
されたしきい値電圧に相当する電源電圧Ｖ１が等価的に
加算されることになる。
【００５１】この第２の例の変形例としては、図４に示
すように、複数個のそれぞれ容量値の異なるコンデンサ
Ｃ1 及びＣ2 を形成し、各コンデンサＣ1 及びＣ2 の出
力ライン側端子と出力ラインとをスイッチング回路２１
にて選択的に接続するように構成してもよい。この場合
のスイッチング回路２１としては、等価的に例えば各コ
ンデンサＣ1 及びＣ2 の出力ライン側端子を固定接点と
し、出力ラインを可動接点としたスイッチにて構成する
ことができる。そして、上記スイッチング回路２１をイ
メージセンサと共に同一基板上に形成する場合は、例え
ば複数個のｎチャネル形ＭＯＳＦＥＴにて簡単に形成す
ることができる。
すように、複数個のそれぞれ容量値の異なるコンデンサ
Ｃ1 及びＣ2 を形成し、各コンデンサＣ1 及びＣ2 の出
力ライン側端子と出力ラインとをスイッチング回路２１
にて選択的に接続するように構成してもよい。この場合
のスイッチング回路２１としては、等価的に例えば各コ
ンデンサＣ1 及びＣ2 の出力ライン側端子を固定接点と
し、出力ラインを可動接点としたスイッチにて構成する
ことができる。そして、上記スイッチング回路２１をイ
メージセンサと共に同一基板上に形成する場合は、例え
ば複数個のｎチャネル形ＭＯＳＦＥＴにて簡単に形成す
ることができる。
【００５２】次に、上記第１の比較回路１１ａの第３の
例は、図５に示すように、上記図２で示す第１の例とほ
ぼ同じ構成を有するが、＋側入力端子φ(+) と第１のト
ランジスタＴｒ１のゲート電極の間に挿入されていた電
源１４を除去し、代わりに第２及び第４のトランジスタ
Ｔｒ２及びＴｒ４の共通接点ａ２と第２のトランジスタ
Ｔｒ２の間に抵抗Ｒを挿入した回路構成となっている。
例は、図５に示すように、上記図２で示す第１の例とほ
ぼ同じ構成を有するが、＋側入力端子φ(+) と第１のト
ランジスタＴｒ１のゲート電極の間に挿入されていた電
源１４を除去し、代わりに第２及び第４のトランジスタ
Ｔｒ２及びＴｒ４の共通接点ａ２と第２のトランジスタ
Ｔｒ２の間に抵抗Ｒを挿入した回路構成となっている。
【００５３】この例においても、結果的に第１の撮像信
号Ｖａが入力される第１のトランジスタＴｒ１と第２の
撮像信号Ｖｂが入力される第２のトランジスタＴｒ２の
各しきい値電圧がアンバランスになり、＋側入力端子φ
(+) に入力される信号のレベルに、第２のトランジスタ
Ｔｒ２に付加されたしきい値電圧に相当する電源電圧Ｖ
１が等価的に加算されることになる。
号Ｖａが入力される第１のトランジスタＴｒ１と第２の
撮像信号Ｖｂが入力される第２のトランジスタＴｒ２の
各しきい値電圧がアンバランスになり、＋側入力端子φ
(+) に入力される信号のレベルに、第２のトランジスタ
Ｔｒ２に付加されたしきい値電圧に相当する電源電圧Ｖ
１が等価的に加算されることになる。
【００５４】この第３の例の変形例としては、図６に示
すように、抵抗として例えばｎチャネル形ＭＯＳＦＥＴ
からなるトランジスタＴｒを挿入し、このトランジスタ
Ｔｒのゲート電極に複数のそれぞれ電圧レベルが異なる
電源ＶA ，ＶB 及びＶC をスイッチング回路２２を介し
て選択的に接続するように構成してもよい。この場合の
スイッチング回路２２としては、等価的に例えば各電源
ＶA ，ＶB 及びＶC の出力端子を固定接点とし、ゲート
電極を可動接点としたスイッチにて構成することができ
る。そして、上記スイッチング回路２２をイメージセン
サと共に同一基板上に形成する場合は、例えば複数個の
ｎチャネル形ＭＯＳＦＥＴにて簡単に形成することがで
きる。
すように、抵抗として例えばｎチャネル形ＭＯＳＦＥＴ
からなるトランジスタＴｒを挿入し、このトランジスタ
Ｔｒのゲート電極に複数のそれぞれ電圧レベルが異なる
電源ＶA ，ＶB 及びＶC をスイッチング回路２２を介し
て選択的に接続するように構成してもよい。この場合の
スイッチング回路２２としては、等価的に例えば各電源
ＶA ，ＶB 及びＶC の出力端子を固定接点とし、ゲート
電極を可動接点としたスイッチにて構成することができ
る。そして、上記スイッチング回路２２をイメージセン
サと共に同一基板上に形成する場合は、例えば複数個の
ｎチャネル形ＭＯＳＦＥＴにて簡単に形成することがで
きる。
【００５５】次に、上記第１の比較回路の第４の例は、
図７に示すように、上記図５で示す第３の例とほぼ同じ
構成を有するが、第２のトランジスタＴｒ２のドレイン
側に抵抗Ｒを挿入した点で異なる。この例においても、
結果的に第１の撮像信号Ｖａが入力される第１のトラン
ジスタＴｒ１と第２の撮像信号Ｖｂが入力される第２の
トランジスタＴｒ２の各しきい値電圧がアンバランスに
なり、＋側入力端子φ(+) に入力される信号のレベル
に、第２のトランジスタＴｒ２に付加されたしきい値電
圧に相当する電源電圧Ｖ１が等価的に加算されることに
なる。
図７に示すように、上記図５で示す第３の例とほぼ同じ
構成を有するが、第２のトランジスタＴｒ２のドレイン
側に抵抗Ｒを挿入した点で異なる。この例においても、
結果的に第１の撮像信号Ｖａが入力される第１のトラン
ジスタＴｒ１と第２の撮像信号Ｖｂが入力される第２の
トランジスタＴｒ２の各しきい値電圧がアンバランスに
なり、＋側入力端子φ(+) に入力される信号のレベル
に、第２のトランジスタＴｒ２に付加されたしきい値電
圧に相当する電源電圧Ｖ１が等価的に加算されることに
なる。
【００５６】この第４の例の変形例としては、図８に示
すように、上記図６で示す第３の例の変形例と同様に、
抵抗Ｒとして例えばｎチャネル形ＭＯＳＦＥＴからなる
トランジスタＴｒを挿入し、このトランジスタＴｒのゲ
ート電極に複数のそれぞれ電圧レベルが異なる電源Ｖ
A ，ＶB 及びＶC をスイッチング回路２２を介して選択
的に接続するように構成してもよい。
すように、上記図６で示す第３の例の変形例と同様に、
抵抗Ｒとして例えばｎチャネル形ＭＯＳＦＥＴからなる
トランジスタＴｒを挿入し、このトランジスタＴｒのゲ
ート電極に複数のそれぞれ電圧レベルが異なる電源Ｖ
A ，ＶB 及びＶC をスイッチング回路２２を介して選択
的に接続するように構成してもよい。
【００５７】次に、上記第１の比較回路の第５の例は、
図９に示すように、上記図２で示す第１の例とほぼ同じ
構成を有するが、＋側入力端子φ(+) と第１のトランジ
スタＴｒ１のゲート電極の間に挿入されていた電源１４
を除去し、代わりに第１のトランジスタＴｒ１における
チャネル幅Ｗ1 とチャネル長Ｌ1 の比Ｗ1／Ｌ1と、第２
のトランジスタＴｒ２におけるチャネル幅Ｗ2 とチャネ
ル長Ｌ2 の比Ｗ2／Ｌ2を故意にずらして、第１の撮像信
号Ｖａが入力される第１のトランジスタＴｒ１と第２の
撮像信号Ｖｂが入力される第２のトランジスタＴｒ２の
各しきい値電圧をアンバランスにしたものである。この
例においても、結果的に、＋側入力端子φ(+) に入力さ
れる信号のレベルに、第２のトランジスタＴｒ２に付加
されたしきい値電圧に相当する電源電圧Ｖ１が等価的に
加算されることになる。
図９に示すように、上記図２で示す第１の例とほぼ同じ
構成を有するが、＋側入力端子φ(+) と第１のトランジ
スタＴｒ１のゲート電極の間に挿入されていた電源１４
を除去し、代わりに第１のトランジスタＴｒ１における
チャネル幅Ｗ1 とチャネル長Ｌ1 の比Ｗ1／Ｌ1と、第２
のトランジスタＴｒ２におけるチャネル幅Ｗ2 とチャネ
ル長Ｌ2 の比Ｗ2／Ｌ2を故意にずらして、第１の撮像信
号Ｖａが入力される第１のトランジスタＴｒ１と第２の
撮像信号Ｖｂが入力される第２のトランジスタＴｒ２の
各しきい値電圧をアンバランスにしたものである。この
例においても、結果的に、＋側入力端子φ(+) に入力さ
れる信号のレベルに、第２のトランジスタＴｒ２に付加
されたしきい値電圧に相当する電源電圧Ｖ１が等価的に
加算されることになる。
【００５８】この第５の例の変形例としては、図１０に
示すように、第２のトランジスタＴｒ２の代わりに、そ
れぞれチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌが異な
り、かつドレイン端子及びソース端子がそれぞれ共通と
された複数個のトランジスタ（いずれもｎチャネル形Ｍ
ＯＳＦＥＴにて構成される）Ｔｒａ，Ｔｒｂ及びＴｒｃ
を形成し、各トランジスタＴｒａ，Ｔｒｂ及びＴｒｃの
ゲート電極と−側入力端子φ(-) とをスイッチング回路
２３にて選択的に接続するように構成してもよい。
示すように、第２のトランジスタＴｒ２の代わりに、そ
れぞれチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌが異な
り、かつドレイン端子及びソース端子がそれぞれ共通と
された複数個のトランジスタ（いずれもｎチャネル形Ｍ
ＯＳＦＥＴにて構成される）Ｔｒａ，Ｔｒｂ及びＴｒｃ
を形成し、各トランジスタＴｒａ，Ｔｒｂ及びＴｒｃの
ゲート電極と−側入力端子φ(-) とをスイッチング回路
２３にて選択的に接続するように構成してもよい。
【００５９】この場合のスイッチング回路２３として
は、等価的に例えば各トランジスタＴｒａ，Ｔｒｂ及び
Ｔｒｃのゲート電極を可動接点とし、−側入力端子φ
(-) から各可動接点側に共通接点ａを介して延び、その
延長端をそれぞれ第１の固定接点とし、接地ラインから
各可動接点側に延び、その延長端を第２の固定接点とし
た複数のスイッチにて構成することができる。そして、
上記スイッチング回路２３をイメージセンサと共に同一
基板上に形成する場合は、例えば複数個のｎチャネル形
ＭＯＳＦＥＴにて簡単に形成することができる。
は、等価的に例えば各トランジスタＴｒａ，Ｔｒｂ及び
Ｔｒｃのゲート電極を可動接点とし、−側入力端子φ
(-) から各可動接点側に共通接点ａを介して延び、その
延長端をそれぞれ第１の固定接点とし、接地ラインから
各可動接点側に延び、その延長端を第２の固定接点とし
た複数のスイッチにて構成することができる。そして、
上記スイッチング回路２３をイメージセンサと共に同一
基板上に形成する場合は、例えば複数個のｎチャネル形
ＭＯＳＦＥＴにて簡単に形成することができる。
【００６０】次に、上記第１の比較回路の第６の例は、
図１１に示すように、上記図２で示す第１の例とほぼ同
じ構成を有するが、＋側入力端子φ(+) と第１のトラン
ジスタＴｒ１のゲート電極の間に挿入されていた電源１
４を除去し、代わりに第３のトランジスタＴｒ３におけ
るチャネル幅Ｗ3 とチャネル長Ｌ3 の比Ｗ3／Ｌ3と、第
４のトランジスタＴｒ４におけるチャネル幅Ｗ4 とチャ
ネル長Ｌ4 の比Ｗ4 ／Ｌ4 を故意にずらして、第１の撮
像信号Ｖａが入力される第１のトランジスタＴｒ１と第
２の撮像信号Ｖｂが入力される第２のトランジスタＴｒ
２の各しきい値電圧をアンバランスにしたものである。
この例においても、結果的に、＋側入力端子φ(+) に入
力される信号のレベルに、第２のトランジスタＴｒ２に
付加されたしきい値電圧に相当する電源電圧Ｖ１が等価
的に加算されることになる。
図１１に示すように、上記図２で示す第１の例とほぼ同
じ構成を有するが、＋側入力端子φ(+) と第１のトラン
ジスタＴｒ１のゲート電極の間に挿入されていた電源１
４を除去し、代わりに第３のトランジスタＴｒ３におけ
るチャネル幅Ｗ3 とチャネル長Ｌ3 の比Ｗ3／Ｌ3と、第
４のトランジスタＴｒ４におけるチャネル幅Ｗ4 とチャ
ネル長Ｌ4 の比Ｗ4 ／Ｌ4 を故意にずらして、第１の撮
像信号Ｖａが入力される第１のトランジスタＴｒ１と第
２の撮像信号Ｖｂが入力される第２のトランジスタＴｒ
２の各しきい値電圧をアンバランスにしたものである。
この例においても、結果的に、＋側入力端子φ(+) に入
力される信号のレベルに、第２のトランジスタＴｒ２に
付加されたしきい値電圧に相当する電源電圧Ｖ１が等価
的に加算されることになる。
【００６１】この第６の例の変形例としては、図１２に
示すように、第４のトランジスタＴｒ４の代わりに、そ
れぞれチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌが異な
り、かつドレイン端子及びソース端子がそれぞれ共通と
された複数個のトランジスタ（いずれもｎチャネル形Ｍ
ＯＳＦＥＴにて構成される）Ｔｒａ，Ｔｒｂ及びＴｒｃ
を形成し、各トランジスタＴｒａ，Ｔｒｂ及びＴｒｃの
ゲート電極と−側入力端子φ(-) とをスイッチング回路
２４にて選択的に接続するように構成してもよい。
示すように、第４のトランジスタＴｒ４の代わりに、そ
れぞれチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌが異な
り、かつドレイン端子及びソース端子がそれぞれ共通と
された複数個のトランジスタ（いずれもｎチャネル形Ｍ
ＯＳＦＥＴにて構成される）Ｔｒａ，Ｔｒｂ及びＴｒｃ
を形成し、各トランジスタＴｒａ，Ｔｒｂ及びＴｒｃの
ゲート電極と−側入力端子φ(-) とをスイッチング回路
２４にて選択的に接続するように構成してもよい。
【００６２】この場合のスイッチング回路２４として
は、等価的に例えば各トランジスタＴｒａ，Ｔｒｂ及び
Ｔｒｃのゲート電極を可動接点とし、第１及び第３のト
ランジスタＴｒ１及びＴｒ３間の共通接点ａ１から各可
動接点側に共通接点ａを介して延び、その延長端をそれ
ぞれ第１の固定接点とし、接地ラインから各可動接点側
に延び、その延長端を第２の固定接点とした複数のスイ
ッチにて構成することができる。そして、上記スイッチ
ング回路２４をイメージセンサと共に同一基板上に形成
する場合は、例えば複数個のｎチャネル形ＭＯＳＦＥＴ
にて簡単に形成することができる。
は、等価的に例えば各トランジスタＴｒａ，Ｔｒｂ及び
Ｔｒｃのゲート電極を可動接点とし、第１及び第３のト
ランジスタＴｒ１及びＴｒ３間の共通接点ａ１から各可
動接点側に共通接点ａを介して延び、その延長端をそれ
ぞれ第１の固定接点とし、接地ラインから各可動接点側
に延び、その延長端を第２の固定接点とした複数のスイ
ッチにて構成することができる。そして、上記スイッチ
ング回路２４をイメージセンサと共に同一基板上に形成
する場合は、例えば複数個のｎチャネル形ＭＯＳＦＥＴ
にて簡単に形成することができる。
【００６３】一方、第２の比較回路１１ｂは、図１に示
すように、＋側入力端子φ(+) 及び−側入力端子φ(-)
に同電位の信号が入力した場合に、低レベルの出力信号
が出力されるように＋側入力端子φ(+) の電位が−側入
力端子φ(-) の電位よりも電圧Ｖ２だけ低くなるように
設定されている。この場合も、上記第１の比較回路１１
ａと同様に、上記電圧Ｖ２は、必ずしも電源を接続する
必要はなく、一定電位である必要はない。従って、第２
の比較回路１１ｂの＋側入力端子φ(+) 及び−側入力端
子φ(-) を故意にアンバランスに設計することで実現す
ることができる。なお、この第２の比較回路１１ｂにお
いては、第１の撮像信号Ｖａの信号レベルがＶｓ＋Ｖ２
で、第２の撮像信号Ｖｂの信号レベルがＶｓの時には、
出力は不定となる。
すように、＋側入力端子φ(+) 及び−側入力端子φ(-)
に同電位の信号が入力した場合に、低レベルの出力信号
が出力されるように＋側入力端子φ(+) の電位が−側入
力端子φ(-) の電位よりも電圧Ｖ２だけ低くなるように
設定されている。この場合も、上記第１の比較回路１１
ａと同様に、上記電圧Ｖ２は、必ずしも電源を接続する
必要はなく、一定電位である必要はない。従って、第２
の比較回路１１ｂの＋側入力端子φ(+) 及び−側入力端
子φ(-) を故意にアンバランスに設計することで実現す
ることができる。なお、この第２の比較回路１１ｂにお
いては、第１の撮像信号Ｖａの信号レベルがＶｓ＋Ｖ２
で、第２の撮像信号Ｖｂの信号レベルがＶｓの時には、
出力は不定となる。
【００６４】この第２の比較回路１１ｂにおける具体的
回路構成のいくつかの例を図１３〜図２３に基づいて説
明すると、まず、第１の例は、図１３に示すように、上
記図２で示す第１の比較回路１１ａにおける第１の例と
ほぼ同じ構成を有するが、第１のトランジスタＴｒ１の
ゲート電極と＋側入力端子φ(+) の間に電圧Ｖ２の電源
３１が、上記ゲート電極に対して負電圧が印加されるよ
うに接続されて第２の比較回路１１ｂが構成されている
点で異なる。そして、この第２の比較回路１１ｂにおい
ては、第１及び第３のトランジスタＴｒ１及びＴｒ３に
おける共通接点ａ１から導出されたＱ端子から出力を取
り出すようにしている。この例では、＋側入力端子φ
(+) に負電源３１が接続されることにより、＋側入力端
子φ(+) に入力される信号のレベルに等価的に電源電圧
Ｖ２が減算されることになる。
回路構成のいくつかの例を図１３〜図２３に基づいて説
明すると、まず、第１の例は、図１３に示すように、上
記図２で示す第１の比較回路１１ａにおける第１の例と
ほぼ同じ構成を有するが、第１のトランジスタＴｒ１の
ゲート電極と＋側入力端子φ(+) の間に電圧Ｖ２の電源
３１が、上記ゲート電極に対して負電圧が印加されるよ
うに接続されて第２の比較回路１１ｂが構成されている
点で異なる。そして、この第２の比較回路１１ｂにおい
ては、第１及び第３のトランジスタＴｒ１及びＴｒ３に
おける共通接点ａ１から導出されたＱ端子から出力を取
り出すようにしている。この例では、＋側入力端子φ
(+) に負電源３１が接続されることにより、＋側入力端
子φ(+) に入力される信号のレベルに等価的に電源電圧
Ｖ２が減算されることになる。
【００６５】次に、上記第２の比較回路１１ｂの第２の
例は、図１４に示すように、上記図３で示す第１の比較
回路１１ａの第２の例とほぼ同じ構成を有するが、第１
及び第３のトランジスタＴｒ１及びＴｒ３の共通接点ａ
１とＱ端子の間における出力ラインと接地間にコンデン
サＣを接続した点で異なる。この例では、第１のトラン
ジスタＴｒ１のしきい値がコンデンサＣに蓄積された電
荷によって高くなる。即ち、第１の撮像信号Ｖａが入力
される第１のトランジスタＴｒ１と第２の撮像信号Ｖｂ
が入力される第２のトランジスタＴｒ２の各しきい値電
圧がアンバランスになり、結果的に＋側入力端子φ(+)
に入力される信号のレベルに、第１のトランジスタＴｒ
１に付加されたしきい値電圧に相当する電源電圧Ｖ２が
等価的に減算されることになる。
例は、図１４に示すように、上記図３で示す第１の比較
回路１１ａの第２の例とほぼ同じ構成を有するが、第１
及び第３のトランジスタＴｒ１及びＴｒ３の共通接点ａ
１とＱ端子の間における出力ラインと接地間にコンデン
サＣを接続した点で異なる。この例では、第１のトラン
ジスタＴｒ１のしきい値がコンデンサＣに蓄積された電
荷によって高くなる。即ち、第１の撮像信号Ｖａが入力
される第１のトランジスタＴｒ１と第２の撮像信号Ｖｂ
が入力される第２のトランジスタＴｒ２の各しきい値電
圧がアンバランスになり、結果的に＋側入力端子φ(+)
に入力される信号のレベルに、第１のトランジスタＴｒ
１に付加されたしきい値電圧に相当する電源電圧Ｖ２が
等価的に減算されることになる。
【００６６】この第２の例の変形例としては、図１５に
示すように、上記図４で示す第１の比較回路１１ａにお
ける第２の例の変形例と同様に、複数個のそれぞれ容量
値の異なるコンデンサＣ1 及びＣ2 を形成し、各コンデ
ンサＣ1 及びＣ2 の出力ライン側端子と出力ラインとを
スイッチング回路２１にて選択的に接続するように構成
してもよい。
示すように、上記図４で示す第１の比較回路１１ａにお
ける第２の例の変形例と同様に、複数個のそれぞれ容量
値の異なるコンデンサＣ1 及びＣ2 を形成し、各コンデ
ンサＣ1 及びＣ2 の出力ライン側端子と出力ラインとを
スイッチング回路２１にて選択的に接続するように構成
してもよい。
【００６７】次に、上記第２の比較回路の第３の例は、
図１６に示すように、上記図５で示す第１の比較回路１
１ａにおける第３の例とほぼ同じ構成を有するが、第１
及び第３のトランジスタＴｒ１及びＴｒ３の共通接点ａ
１と第１のトランジスタＴｒ１の間に抵抗Ｒを挿入した
点で異なる。この例においても、結果的に第１のトラン
ジスタＴｒ１と第２のトランジスタＴｒ２の各しきい値
電圧がアンバランスになり、＋側入力端子φ(+) に入力
される信号のレベルに、第１のトランジスタＴｒ１に付
加されたしきい値電圧に相当する電源電圧Ｖ２が等価的
に減算されることになる。
図１６に示すように、上記図５で示す第１の比較回路１
１ａにおける第３の例とほぼ同じ構成を有するが、第１
及び第３のトランジスタＴｒ１及びＴｒ３の共通接点ａ
１と第１のトランジスタＴｒ１の間に抵抗Ｒを挿入した
点で異なる。この例においても、結果的に第１のトラン
ジスタＴｒ１と第２のトランジスタＴｒ２の各しきい値
電圧がアンバランスになり、＋側入力端子φ(+) に入力
される信号のレベルに、第１のトランジスタＴｒ１に付
加されたしきい値電圧に相当する電源電圧Ｖ２が等価的
に減算されることになる。
【００６８】この第３の例の変形例としては、図１７に
示すように、上記図６で示す第１の比較回路１１ａにお
ける第３の例の変形例と同様に、抵抗Ｒとして例えばｎ
チャネル形ＭＯＳＦＥＴからなるトランジスタＴｒを挿
入し、このトランジスタＴｒのゲート電極に複数のそれ
ぞれ電圧レベルが異なる電源ＶA ，ＶB 及びＶC をスイ
ッチング回路２２を介して選択的に接続するように構成
してもよい。
示すように、上記図６で示す第１の比較回路１１ａにお
ける第３の例の変形例と同様に、抵抗Ｒとして例えばｎ
チャネル形ＭＯＳＦＥＴからなるトランジスタＴｒを挿
入し、このトランジスタＴｒのゲート電極に複数のそれ
ぞれ電圧レベルが異なる電源ＶA ，ＶB 及びＶC をスイ
ッチング回路２２を介して選択的に接続するように構成
してもよい。
【００６９】次に、上記第２の比較回路１１ｂの第４の
例は、図１８に示すように、上記図７で示す第１の比較
回路１１ａにおける第３の例とほぼ同じ構成を有する
が、第１のトランジスタＴｒ１のドレイン側に抵抗Ｒを
挿入した点で異なる。この例においても、結果的に第１
のトランジスタＴｒ１と第２のトランジスタＴｒ２の各
しきい値電圧がアンバランスになり、＋側入力端子φ
(+) に入力される信号のレベルに、第１のトランジスタ
Ｔｒ１に付加されたしきい値電圧に相当する電源電圧Ｖ
２が等価的に減算されることになる。
例は、図１８に示すように、上記図７で示す第１の比較
回路１１ａにおける第３の例とほぼ同じ構成を有する
が、第１のトランジスタＴｒ１のドレイン側に抵抗Ｒを
挿入した点で異なる。この例においても、結果的に第１
のトランジスタＴｒ１と第２のトランジスタＴｒ２の各
しきい値電圧がアンバランスになり、＋側入力端子φ
(+) に入力される信号のレベルに、第１のトランジスタ
Ｔｒ１に付加されたしきい値電圧に相当する電源電圧Ｖ
２が等価的に減算されることになる。
【００７０】この第４の例の変形例としては、図１９に
示すように、上記図８で示す第１の比較回路１１ａにお
ける第４の例の変形例と同様に、抵抗Ｒとして例えばｎ
チャネル形ＭＯＳＦＥＴからなるトランジスタＴｒを挿
入し、このトランジスタＴｒのゲート電極に複数のそれ
ぞれ電圧レベルが異なる電源ＶA ，ＶB 及びＶC をスイ
ッチング回路２２を介して選択的に接続するように構成
してもよい。
示すように、上記図８で示す第１の比較回路１１ａにお
ける第４の例の変形例と同様に、抵抗Ｒとして例えばｎ
チャネル形ＭＯＳＦＥＴからなるトランジスタＴｒを挿
入し、このトランジスタＴｒのゲート電極に複数のそれ
ぞれ電圧レベルが異なる電源ＶA ，ＶB 及びＶC をスイ
ッチング回路２２を介して選択的に接続するように構成
してもよい。
【００７１】次に、上記第２の比較回路１１ｂの第５の
例は、図２０に示すように、上記図９で示す第１の比較
回路における第５の例とほぼ同じ構成を有するが、第１
のトランジスタＴｒ１におけるチャネル幅Ｗ1 とチャネ
ル長Ｌ1 の比Ｗ1／Ｌ1と、第２のトランジスタＴｒ２に
おけるチャネル幅Ｗ2 とチャネル長Ｌ2 の比Ｗ2 ／Ｌ 2
を故意にずらして、＋側入力端子φ(+) に入力される信
号のレベルに、第１のトランジスタＴｒ１に付加された
しきい値電圧に相当する電源電圧Ｖ２が等価的に減算さ
れるように構成した点で異なる。
例は、図２０に示すように、上記図９で示す第１の比較
回路における第５の例とほぼ同じ構成を有するが、第１
のトランジスタＴｒ１におけるチャネル幅Ｗ1 とチャネ
ル長Ｌ1 の比Ｗ1／Ｌ1と、第２のトランジスタＴｒ２に
おけるチャネル幅Ｗ2 とチャネル長Ｌ2 の比Ｗ2 ／Ｌ 2
を故意にずらして、＋側入力端子φ(+) に入力される信
号のレベルに、第１のトランジスタＴｒ１に付加された
しきい値電圧に相当する電源電圧Ｖ２が等価的に減算さ
れるように構成した点で異なる。
【００７２】この第５の例の変形例としては、図２１に
示すように、上記図１０で示す第１の比較回路１１ａに
おける第５の例の変形例と同様に、第１のトランジスタ
Ｔｒ１の代わりに、それぞれチャネル幅Ｗとチャネル長
Ｌの比Ｗ／Ｌが異なり、かつドレイン端子及びソース端
子がそれぞれ共通とされた複数個のトランジスタ（いず
れもｎチャネル形ＭＯＳＦＥＴにて構成される）Ｔｒ
ａ，Ｔｒｂ及びＴｒｃを形成し、各トランジスタＴｒ
ａ，Ｔｒｂ及びＴｒｃのゲート電極と−側入力端子φ
(-) とをスイッチング回路２３にて選択的に接続するよ
うに構成してもよい。
示すように、上記図１０で示す第１の比較回路１１ａに
おける第５の例の変形例と同様に、第１のトランジスタ
Ｔｒ１の代わりに、それぞれチャネル幅Ｗとチャネル長
Ｌの比Ｗ／Ｌが異なり、かつドレイン端子及びソース端
子がそれぞれ共通とされた複数個のトランジスタ（いず
れもｎチャネル形ＭＯＳＦＥＴにて構成される）Ｔｒ
ａ，Ｔｒｂ及びＴｒｃを形成し、各トランジスタＴｒ
ａ，Ｔｒｂ及びＴｒｃのゲート電極と−側入力端子φ
(-) とをスイッチング回路２３にて選択的に接続するよ
うに構成してもよい。
【００７３】次に、上記第２の比較回路の第６の例は、
図２２に示すように、上記図１１で示す第１の比較回路
１１ａにおける第６の例とほぼ同じ構成を有するが、第
３のトランジスタＴｒ３におけるチャネル幅Ｗ3 とチャ
ネル長Ｌ3 の比Ｗ3／Ｌ3と、第４のトランジスタＴｒ４
におけるチャネル幅Ｗ4 とチャネル長Ｌ4 の比Ｗ4 ／Ｌ
4 を故意にずらして、＋側入力端子φ(+) に入力される
信号のレベルに、第１のトランジスタＴｒ１に付加され
たしきい値電圧に相当する電源電圧Ｖ２が等価的に減算
されるように構成した点で異なる。
図２２に示すように、上記図１１で示す第１の比較回路
１１ａにおける第６の例とほぼ同じ構成を有するが、第
３のトランジスタＴｒ３におけるチャネル幅Ｗ3 とチャ
ネル長Ｌ3 の比Ｗ3／Ｌ3と、第４のトランジスタＴｒ４
におけるチャネル幅Ｗ4 とチャネル長Ｌ4 の比Ｗ4 ／Ｌ
4 を故意にずらして、＋側入力端子φ(+) に入力される
信号のレベルに、第１のトランジスタＴｒ１に付加され
たしきい値電圧に相当する電源電圧Ｖ２が等価的に減算
されるように構成した点で異なる。
【００７４】この第６の例の変形例としては、図２３に
示すように、上記図１２で示す第１の比較回路１１ａに
おける第６の例の変形例と同様に、第３のトランジスタ
Ｔｒ３の代わりに、それぞれチャネル幅Ｗとチャネル長
Ｌの比Ｗ／Ｌが異なり、かつドレイン端子及びソース端
子がそれぞれ共通とされた複数個のトランジスタ（いず
れもｎチャネル形ＭＯＳＦＥＴにて構成される）Ｔｒ
ａ，Ｔｒｂ及びＴｒｃを形成し、各トランジスタＴｒ
ａ，Ｔｒｂ及びＴｒｃのゲート電極と−側入力端子φ
(-) とをスイッチング回路２４にて選択的に接続するよ
うに構成してもよい。
示すように、上記図１２で示す第１の比較回路１１ａに
おける第６の例の変形例と同様に、第３のトランジスタ
Ｔｒ３の代わりに、それぞれチャネル幅Ｗとチャネル長
Ｌの比Ｗ／Ｌが異なり、かつドレイン端子及びソース端
子がそれぞれ共通とされた複数個のトランジスタ（いず
れもｎチャネル形ＭＯＳＦＥＴにて構成される）Ｔｒ
ａ，Ｔｒｂ及びＴｒｃを形成し、各トランジスタＴｒ
ａ，Ｔｒｂ及びＴｒｃのゲート電極と−側入力端子φ
(-) とをスイッチング回路２４にて選択的に接続するよ
うに構成してもよい。
【００７５】次に、上記実施例に係る二値化回路の信号
処理動作を図２４のタイミングチャートを参照しながら
説明する。
処理動作を図２４のタイミングチャートを参照しながら
説明する。
【００７６】まず、図１において、第２の読出し電極５
ｂから出力される第２の撮像信号Ｖｂの信号波形は、そ
の前段に隣接する第１の読出し電極５ａから出力される
第１の撮像信号Ｖａの信号波形に対して、１ビット（即
ち、１転送クロック）分遅延した信号波形となってい
る。これらの撮像信号Ｖａ及びＶｂにおいて、区間Ｔｂ
が黒情報を示し、区間Ｔｗが白情報を示す。
ｂから出力される第２の撮像信号Ｖｂの信号波形は、そ
の前段に隣接する第１の読出し電極５ａから出力される
第１の撮像信号Ｖａの信号波形に対して、１ビット（即
ち、１転送クロック）分遅延した信号波形となってい
る。これらの撮像信号Ｖａ及びＶｂにおいて、区間Ｔｂ
が黒情報を示し、区間Ｔｗが白情報を示す。
【００７７】そして、第１の比較回路１１ａから出力さ
れる第１の出力信号（第１の比較回路１１ａの反転Ｑ端
子からの出力信号）Ｓ１の波形は、第１の撮像信号Ｖａ
の信号レベルが第２の撮像信号Ｖｂの信号レベルに対し
て電圧Ｖ１以上に降下したときに高レベルとなり、それ
以外は、すべて低レベルとなる。
れる第１の出力信号（第１の比較回路１１ａの反転Ｑ端
子からの出力信号）Ｓ１の波形は、第１の撮像信号Ｖａ
の信号レベルが第２の撮像信号Ｖｂの信号レベルに対し
て電圧Ｖ１以上に降下したときに高レベルとなり、それ
以外は、すべて低レベルとなる。
【００７８】一方、第２の比較回路１１ｂから出力され
る第２の出力信号（第２の比較回路１１ｂのＱ端子から
の出力信号）Ｓ２の波形は、第２の撮像信号Ｖｂの信号
レベルが第１の撮像信号Ｖａの信号レベルに対して電圧
Ｖ２以上に上昇したときに高レベルとなり、それ以外
は、すべて低レベルとなる。
る第２の出力信号（第２の比較回路１１ｂのＱ端子から
の出力信号）Ｓ２の波形は、第２の撮像信号Ｖｂの信号
レベルが第１の撮像信号Ｖａの信号レベルに対して電圧
Ｖ２以上に上昇したときに高レベルとなり、それ以外
は、すべて低レベルとなる。
【００７９】ＪＫフリップフロップ回路１２からの出力
信号Ｓは、第１の比較回路１１ａからの出力信号Ｓ１が
高レベルとなり、更に転送クロック信号Ｐｃが立ち下が
った時点で立ち上がり、第２の比較回路１１ｂからの出
力信号Ｓ２が高レベルとなり、更に転送クロック信号Ｐ
ｃが立ち下がった時点で立ち下がるという信号波形とな
る。即ち、転送クロック信号Ｐｃの立ち下がり時のＪ端
子及びＫ端子に入力される信号Ｓ１及びＳ２のレベル状
態で、このＪＫフリップフロップ回路１２の出力が決定
される。
信号Ｓは、第１の比較回路１１ａからの出力信号Ｓ１が
高レベルとなり、更に転送クロック信号Ｐｃが立ち下が
った時点で立ち上がり、第２の比較回路１１ｂからの出
力信号Ｓ２が高レベルとなり、更に転送クロック信号Ｐ
ｃが立ち下がった時点で立ち下がるという信号波形とな
る。即ち、転送クロック信号Ｐｃの立ち下がり時のＪ端
子及びＫ端子に入力される信号Ｓ１及びＳ２のレベル状
態で、このＪＫフリップフロップ回路１２の出力が決定
される。
【００８０】このＪＫフリップフロップ回路１２から出
力される出力信号Ｓの信号波形と、第１及び第２の撮像
信号Ｖａ及びＶｂの信号波形から、イメージセンサの撮
像領域２にて読み取った情報に相当する白黒が高精度に
判別できていることがわかる。
力される出力信号Ｓの信号波形と、第１及び第２の撮像
信号Ｖａ及びＶｂの信号波形から、イメージセンサの撮
像領域２にて読み取った情報に相当する白黒が高精度に
判別できていることがわかる。
【００８１】また、バーコードが印刷された媒体（原稿
等）の表面の凹凸や、光源の影響などで、イメージセン
サにて読み取った情報が大きくレベル変動した場合にお
いても、図２５のタイミングチャートに示すように、白
情報として読み取った区間Ｔｗにおいて、ＪＫフリップ
フロップ回路１２からの出力信号Ｓが高レベルとなり、
黒情報として読み取った区間Ｔｂにおいて、ＪＫフリッ
プフロップ回路１２からの出力信号Ｓが低レベルとな
り、イメージセンサの撮像領域２にて読み取った情報に
相当する白黒が高精度に判別できていることがわかる。
等）の表面の凹凸や、光源の影響などで、イメージセン
サにて読み取った情報が大きくレベル変動した場合にお
いても、図２５のタイミングチャートに示すように、白
情報として読み取った区間Ｔｗにおいて、ＪＫフリップ
フロップ回路１２からの出力信号Ｓが高レベルとなり、
黒情報として読み取った区間Ｔｂにおいて、ＪＫフリッ
プフロップ回路１２からの出力信号Ｓが低レベルとな
り、イメージセンサの撮像領域２にて読み取った情報に
相当する白黒が高精度に判別できていることがわかる。
【００８２】次に、上記実施例に係るイメージセンサ並
びに二値化回路のいくつかの変形例を図２６〜図２８に
基づいて説明する。なお、図１と対応するものについて
は同符号を記す。
びに二値化回路のいくつかの変形例を図２６〜図２８に
基づいて説明する。なお、図１と対応するものについて
は同符号を記す。
【００８３】図２６は、第１の変形例に係るイメージセ
ンサ及び二値化回路を示すもので、上記図１で示す実施
例に係るイメージセンサ及び二値化回路とほぼ同じ構成
を有するが、以下の点で異なる。即ち、イメージセンサ
の電荷転送段３における最終段に形成される互いに隣接
する読出し電極を、それぞれ隣接する４つの読出し電極
（以下、便宜的に、前段から第１，第２，第３及び第４
の読出し電極５ａ，５ｂ，５ｃ及び５ｄとして記す）と
した点と、第１の比較回路１１ａの＋側入力端子に第１
の読出し電極５ａからの第１の撮像信号Ｖａを入力さ
せ、−側入力端子に第２の読出し電極５ｂからの第２の
撮像信号Ｖｂを入力させた点と、第２の比較回路１１ｂ
の＋側入力端子に第３の読出し電極５ｃからの第３の撮
像信号Ｖｃを入力させ、−側入力端子に第４の読出し電
極５ｄからの第４の撮像信号Ｖｄを入力させた点と、第
１の比較回路１１ａの反転Ｑ端子とＪＫフリップフロッ
プ回路１２のＪ端子間に２転送クロック分遅延させる遅
延回路４１を挿入した点で異なる。この遅延回路４１
は、第１の比較回路１１ａからの出力信号Ｓ１と第２の
比較回路１１ｂからの出力信号Ｓ２との同時化を図った
ものである。
ンサ及び二値化回路を示すもので、上記図１で示す実施
例に係るイメージセンサ及び二値化回路とほぼ同じ構成
を有するが、以下の点で異なる。即ち、イメージセンサ
の電荷転送段３における最終段に形成される互いに隣接
する読出し電極を、それぞれ隣接する４つの読出し電極
（以下、便宜的に、前段から第１，第２，第３及び第４
の読出し電極５ａ，５ｂ，５ｃ及び５ｄとして記す）と
した点と、第１の比較回路１１ａの＋側入力端子に第１
の読出し電極５ａからの第１の撮像信号Ｖａを入力さ
せ、−側入力端子に第２の読出し電極５ｂからの第２の
撮像信号Ｖｂを入力させた点と、第２の比較回路１１ｂ
の＋側入力端子に第３の読出し電極５ｃからの第３の撮
像信号Ｖｃを入力させ、−側入力端子に第４の読出し電
極５ｄからの第４の撮像信号Ｖｄを入力させた点と、第
１の比較回路１１ａの反転Ｑ端子とＪＫフリップフロッ
プ回路１２のＪ端子間に２転送クロック分遅延させる遅
延回路４１を挿入した点で異なる。この遅延回路４１
は、第１の比較回路１１ａからの出力信号Ｓ１と第２の
比較回路１１ｂからの出力信号Ｓ２との同時化を図った
ものである。
【００８４】この第１の変形例においても、上記実施例
と同様に、第１の比較回路１１ａにおける＋側入力端子
の電位が−側入力端子の電位よりも電圧Ｖ１だけ高くな
るように設定され、第２の比較回路１１ｂにおける＋側
入力端子の電位が−側入力端子の電位よりも電圧Ｖ２だ
け低くなるように設定されている。
と同様に、第１の比較回路１１ａにおける＋側入力端子
の電位が−側入力端子の電位よりも電圧Ｖ１だけ高くな
るように設定され、第２の比較回路１１ｂにおける＋側
入力端子の電位が−側入力端子の電位よりも電圧Ｖ２だ
け低くなるように設定されている。
【００８５】そして、第１及び第２の撮像信号Ｖａ及び
Ｖｂのペアが第１の比較回路１１ａに入力され、また、
第３及び第４の撮像信号Ｖｃ及びＶｄのペアが第２の比
較回路１１ｂに入力され、更に、第１の比較回路１１ａ
の後段に接続された遅延回路４１にて第１の比較回路１
１ａからの出力信号Ｓ１と第２の比較回路１１ｂからの
出力信号Ｓ２の同時化が図られて、それぞれＪＫフリッ
プフロップ回路１２のＪ端子及びＫ端子に供給される。
Ｖｂのペアが第１の比較回路１１ａに入力され、また、
第３及び第４の撮像信号Ｖｃ及びＶｄのペアが第２の比
較回路１１ｂに入力され、更に、第１の比較回路１１ａ
の後段に接続された遅延回路４１にて第１の比較回路１
１ａからの出力信号Ｓ１と第２の比較回路１１ｂからの
出力信号Ｓ２の同時化が図られて、それぞれＪＫフリッ
プフロップ回路１２のＪ端子及びＫ端子に供給される。
【００８６】この第１の変形例における遅延回路４１か
らの出力信号ｄＳ１及び第２の比較回路１１ｂからの出
力信号Ｓ２は、図２４及び図２５のタイミングチャート
における出力信号Ｓ１及びＳ２にそれぞれ対応し、ＪＫ
フリップフロップ回路１２のＱ端子からの出力信号Ｓ
は、図２４及び図２５のタイミングチャートにおける出
力信号Ｓに対応することになる。
らの出力信号ｄＳ１及び第２の比較回路１１ｂからの出
力信号Ｓ２は、図２４及び図２５のタイミングチャート
における出力信号Ｓ１及びＳ２にそれぞれ対応し、ＪＫ
フリップフロップ回路１２のＱ端子からの出力信号Ｓ
は、図２４及び図２５のタイミングチャートにおける出
力信号Ｓに対応することになる。
【００８７】従って、この第１の変形例においても、上
記実施例と同様に、イメージセンサの撮像領域２にて読
み取った情報に相当する白黒が高精度に判別することが
できる。特に、この第１の変形例においては、第１〜第
４の読出し電極５ａ〜５ｄからの各撮像信号Ｖａ〜Ｖｄ
が個別の入力端子に供給されることから、上記実施例と
比して、各撮像信号Ｖａ〜Ｖｄの負荷が減少し、精度が
向上する。
記実施例と同様に、イメージセンサの撮像領域２にて読
み取った情報に相当する白黒が高精度に判別することが
できる。特に、この第１の変形例においては、第１〜第
４の読出し電極５ａ〜５ｄからの各撮像信号Ｖａ〜Ｖｄ
が個別の入力端子に供給されることから、上記実施例と
比して、各撮像信号Ｖａ〜Ｖｄの負荷が減少し、精度が
向上する。
【００８８】次に、図２７は、第２の変形例に係るイメ
ージセンサ並びに二値化回路を示すもので、上記図１で
示す実施例に係るイメージセンサ及び二値化回路とほぼ
同じ構成を有するが、第１及び第２の読出し電極５ａ及
び５ｂの直後に、それぞれ第１及び第２の撮像信号Ｖａ
及びＶｂを電流増幅する例えばソースフォロア回路から
なるアンプ４２ａ及び４２ｂを接続している点で異な
る。
ージセンサ並びに二値化回路を示すもので、上記図１で
示す実施例に係るイメージセンサ及び二値化回路とほぼ
同じ構成を有するが、第１及び第２の読出し電極５ａ及
び５ｂの直後に、それぞれ第１及び第２の撮像信号Ｖａ
及びＶｂを電流増幅する例えばソースフォロア回路から
なるアンプ４２ａ及び４２ｂを接続している点で異な
る。
【００８９】この第２の変形例における信号処理動作
は、実施例と同様に、上記図２４及び図２５のタイミン
グチャートで示す信号処理動作と同じになる。
は、実施例と同様に、上記図２４及び図２５のタイミン
グチャートで示す信号処理動作と同じになる。
【００９０】従って、この第２の変形例においても、上
記実施例と同様に、イメージセンサの撮像領域２にて読
み取った情報に相当する白黒が高精度に判別することが
できる。特に、この第２の変形例においては、第１及び
第２の読出し電極５ａ及び５ｂからの各撮像信号Ｖａ及
びＶｂがそれぞれアンプ４２ａ及び４２ｂにて電流増幅
されることから、上記実施例と比して、各撮像信号Ｖａ
及びＶｂの負荷が減少し、精度が向上する。
記実施例と同様に、イメージセンサの撮像領域２にて読
み取った情報に相当する白黒が高精度に判別することが
できる。特に、この第２の変形例においては、第１及び
第２の読出し電極５ａ及び５ｂからの各撮像信号Ｖａ及
びＶｂがそれぞれアンプ４２ａ及び４２ｂにて電流増幅
されることから、上記実施例と比して、各撮像信号Ｖａ
及びＶｂの負荷が減少し、精度が向上する。
【００９１】次に、図２８は、第３の変形例に係るイメ
ージセンサ並びに二値化回路を示すもので、上記図１で
示す実施例に係るイメージセンサ及び二値化回路とほぼ
同じ構成を有するが、第１の読出し電極５ａの直後に、
２つの例えばソースフォロア回路からなるアンプ（以
下、便宜的に、第１及び第２のアンプ４３ａ及び４３ｂ
と記す）を接続し、第２の読出し電極５ｂの直後に、２
つの例えばソースフォロア回路からなるアンプ（以下、
便宜的に、第３及び第４のアンプ４３ｃ及び４３ｄと記
す）を接続し、更に、第１のアンプ４３ａからの出力信
号Ｖａ１を第１の比較回路１１ａの＋側入力端子に入力
させ、第２のアンプ４３ｂからの出力信号Ｖａ２を第２
の比較回路１１ｂの＋側入力端子に入力させ、第３のア
ンプ４３ｃからの出力信号Ｖｂ１を第１の比較回路１１
ａの−側入力端子に入力させ、第４のアンプ４３ｄから
の出力信号Ｖｂ２を第２の比較回路１１ｂの−側入力端
子に入力させた点で異なる。
ージセンサ並びに二値化回路を示すもので、上記図１で
示す実施例に係るイメージセンサ及び二値化回路とほぼ
同じ構成を有するが、第１の読出し電極５ａの直後に、
２つの例えばソースフォロア回路からなるアンプ（以
下、便宜的に、第１及び第２のアンプ４３ａ及び４３ｂ
と記す）を接続し、第２の読出し電極５ｂの直後に、２
つの例えばソースフォロア回路からなるアンプ（以下、
便宜的に、第３及び第４のアンプ４３ｃ及び４３ｄと記
す）を接続し、更に、第１のアンプ４３ａからの出力信
号Ｖａ１を第１の比較回路１１ａの＋側入力端子に入力
させ、第２のアンプ４３ｂからの出力信号Ｖａ２を第２
の比較回路１１ｂの＋側入力端子に入力させ、第３のア
ンプ４３ｃからの出力信号Ｖｂ１を第１の比較回路１１
ａの−側入力端子に入力させ、第４のアンプ４３ｄから
の出力信号Ｖｂ２を第２の比較回路１１ｂの−側入力端
子に入力させた点で異なる。
【００９２】この第３の変形例における信号処理動作
も、上記実施例と同様に、上記図２４及び図２５のタイ
ミングチャートで示す信号処理動作と同じになる。
も、上記実施例と同様に、上記図２４及び図２５のタイ
ミングチャートで示す信号処理動作と同じになる。
【００９３】従って、この第３の変形例においても、上
記実施例と同様に、イメージセンサの撮像領域２にて読
み取った情報に相当する白黒が高精度に判別することが
できる。この場合も、第１及び第２の読出し電極５ａ及
び５ｂからの各撮像信号Ｖａ及びＶｂが第１〜第４のア
ンプ４３ａ〜４３ｄにてそれぞれ個別に電流増幅される
ことから、上記実施例と比して、各撮像信号Ｖａ及びＶ
ｂの負荷が減少し、精度が向上する。特に、この第３の
変形例においては、第１及び第２の読出し電極５ａ及び
５ｂからの第１及び第２の撮像信号Ｖａ及びＶｂを、第
１の比較回路１１ａ及び第２の比較回路１１ｂにてそれ
ぞれ独立に比較させることができ、第１及び第２の比較
回路１１ａ及び１１ｂの相互作用による誤動作を防止す
ることができる。
記実施例と同様に、イメージセンサの撮像領域２にて読
み取った情報に相当する白黒が高精度に判別することが
できる。この場合も、第１及び第２の読出し電極５ａ及
び５ｂからの各撮像信号Ｖａ及びＶｂが第１〜第４のア
ンプ４３ａ〜４３ｄにてそれぞれ個別に電流増幅される
ことから、上記実施例と比して、各撮像信号Ｖａ及びＶ
ｂの負荷が減少し、精度が向上する。特に、この第３の
変形例においては、第１及び第２の読出し電極５ａ及び
５ｂからの第１及び第２の撮像信号Ｖａ及びＶｂを、第
１の比較回路１１ａ及び第２の比較回路１１ｂにてそれ
ぞれ独立に比較させることができ、第１及び第２の比較
回路１１ａ及び１１ｂの相互作用による誤動作を防止す
ることができる。
【００９４】このように、上記実施例及び各種変形例に
係る二値化回路においては、バーコードのように、スレ
ッショルド電圧を画素毎に変えていく必要のある情報を
イメージセンサで読み取った場合に、その読み取った情
報を二値化（ディジタル化）して出力することが可能と
なる。
係る二値化回路においては、バーコードのように、スレ
ッショルド電圧を画素毎に変えていく必要のある情報を
イメージセンサで読み取った場合に、その読み取った情
報を二値化（ディジタル化）して出力することが可能と
なる。
【００９５】また、イメージセンサの特長を活かした方
式、即ち、ある撮像信号Ｖａと、このある撮像信号Ｖａ
を１転送クロック分遅延させた撮像信号Ｖｂとの差を検
出し、更にその差の検出において、ヒステリシス特性を
もたせて二値化するようにしたので、情報に対する二値
化の精度を向上させることができる。
式、即ち、ある撮像信号Ｖａと、このある撮像信号Ｖａ
を１転送クロック分遅延させた撮像信号Ｖｂとの差を検
出し、更にその差の検出において、ヒステリシス特性を
もたせて二値化するようにしたので、情報に対する二値
化の精度を向上させることができる。
【００９６】また、第１及び第２の比較回路１１ａ及び
１１ｂとＪＫフリップフロップ回路１２のみで構成する
ことができることから、二値化回路の回路構成が簡単に
なり、しかも高精度に二値化情報を得ることができる。
従って、部品点数の削減化、低消費電力化を達成させる
ことができると共に、二値化回路としての高信頼性化を
実現させることができる。
１１ｂとＪＫフリップフロップ回路１２のみで構成する
ことができることから、二値化回路の回路構成が簡単に
なり、しかも高精度に二値化情報を得ることができる。
従って、部品点数の削減化、低消費電力化を達成させる
ことができると共に、二値化回路としての高信頼性化を
実現させることができる。
【００９７】また、第１及び第２の比較回路１１ａ及び
１１ｂを４つのｎチャネル形ＭＯＳＦＥＴ（第１〜第４
のトランジスタＴｒ１〜Ｔｒ４）にて構成されたＲＳフ
リップフロップ回路を主体とした回路構成としているた
め、第１及び第２の比較回路１１ａ及び１１ｂのイメー
ジセンサへのオンチップ化が実現できる。また、ＪＫフ
リップフロップ回路１２を例えばＣＭＯＳトランジスタ
を主体とする回路構成とすることにより、第１及び第２
の比較回路１１ａ及び１１ｂからＪＫフリップフロップ
回路１２を含めた二値化回路のイメージセンサへのオン
チップ化を実現させることができる。
１１ｂを４つのｎチャネル形ＭＯＳＦＥＴ（第１〜第４
のトランジスタＴｒ１〜Ｔｒ４）にて構成されたＲＳフ
リップフロップ回路を主体とした回路構成としているた
め、第１及び第２の比較回路１１ａ及び１１ｂのイメー
ジセンサへのオンチップ化が実現できる。また、ＪＫフ
リップフロップ回路１２を例えばＣＭＯＳトランジスタ
を主体とする回路構成とすることにより、第１及び第２
の比較回路１１ａ及び１１ｂからＪＫフリップフロップ
回路１２を含めた二値化回路のイメージセンサへのオン
チップ化を実現させることができる。
【００９８】従って、この実施例に係る二値化回路を有
するイメージセンサを例えばバーコード読取り装置等に
利用した場合に、このバーコード読取り装置の小型化及
び信頼性を向上させることが可能となる。
するイメージセンサを例えばバーコード読取り装置等に
利用した場合に、このバーコード読取り装置の小型化及
び信頼性を向上させることが可能となる。
【００９９】上記例では、イメージセンサからの撮像情
報を二値化する例について説明したが、その他、通常の
信号処理において、シリーズに供給される入力信号を二
値化する場合にも適用させることができる。
報を二値化する例について説明したが、その他、通常の
信号処理において、シリーズに供給される入力信号を二
値化する場合にも適用させることができる。
【０１００】具体的には、図２９に示すように、入力端
子φｉｎの後段に接点ａを介して例えば１クロック分の
遅延を行う遅延回路５１を接続し、入力端子φｉｎから
の入力信号Ｖｉｎを第１及び第２の比較回路１１ａ及び
１１ｂの各＋側入力端子に入力させ、遅延回路５１から
の遅延信号ｄＶｉｎを第１及び第２の比較回路１１ａ及
び１１ｂの各−側入力端子に入力させ、更に第１の比較
回路１１ａの反転Ｑ端子からの出力信号Ｓ１をＪＫフリ
ップフロップ回路１２のＪ端子に入力させ、第２の比較
回路１１ｂのＱ端子からの出力信号Ｓ２をＪＫフリップ
フロップ回路１２のＫ端子に入力させて構成させるよう
にしてもよい。
子φｉｎの後段に接点ａを介して例えば１クロック分の
遅延を行う遅延回路５１を接続し、入力端子φｉｎから
の入力信号Ｖｉｎを第１及び第２の比較回路１１ａ及び
１１ｂの各＋側入力端子に入力させ、遅延回路５１から
の遅延信号ｄＶｉｎを第１及び第２の比較回路１１ａ及
び１１ｂの各−側入力端子に入力させ、更に第１の比較
回路１１ａの反転Ｑ端子からの出力信号Ｓ１をＪＫフリ
ップフロップ回路１２のＪ端子に入力させ、第２の比較
回路１１ｂのＱ端子からの出力信号Ｓ２をＪＫフリップ
フロップ回路１２のＫ端子に入力させて構成させるよう
にしてもよい。
【０１０１】この場合においても、上記実施例と同様
に、第１の比較回路１１ａにおける＋側入力端子の電位
が−側入力端子の電位よりも電圧Ｖ１だけ高くなるよう
に設定され、第２の比較回路１１ｂにおける＋側入力端
子の電位が−側入力端子の電位よりも電圧Ｖ２だけ低く
なるように設定される。
に、第１の比較回路１１ａにおける＋側入力端子の電位
が−側入力端子の電位よりも電圧Ｖ１だけ高くなるよう
に設定され、第２の比較回路１１ｂにおける＋側入力端
子の電位が−側入力端子の電位よりも電圧Ｖ２だけ低く
なるように設定される。
【０１０２】この図２９で示す二値化回路においては、
上記実施例と同様に、入力信号Ｖｉｎを高精度に二値化
（ディジタル化）することができ、例えば円盤状記録媒
体としての光ディスクからピット情報を読み取る再生系
の復調回路に組み込まれる二値化回路に適用させた場
合、ピット情報を高精度に二値化することができ、光デ
ィスクの再生特性を向上させることが可能となる。
上記実施例と同様に、入力信号Ｖｉｎを高精度に二値化
（ディジタル化）することができ、例えば円盤状記録媒
体としての光ディスクからピット情報を読み取る再生系
の復調回路に組み込まれる二値化回路に適用させた場
合、ピット情報を高精度に二値化することができ、光デ
ィスクの再生特性を向上させることが可能となる。
【０１０３】
【発明の効果】上述のように、本発明に係る二値化回路
によれば、ヒステリシス特性を有し、かつ空間的に隣接
するサンプリング信号が入力され、これらサンプリング
信号のレベル比較を行う比較手段と、上記比較手段から
の出力信号のレベル変化点を検出して二値化信号を作成
する検出手段とを設けるようにしたので、空間的に隣接
するサンプリング信号の二値化情報を簡単な回路構成で
高精度に得ることができ、部品点数の削減化、低消費電
力化を達成させることができる。特に、ＣＣＤイメージ
センサにおける二値化回路として機能させた場合、ＣＣ
Ｄイメージセンサからの撮像信号の二値化情報を簡単な
回路構成で高精度に得ることができ、ＣＣＤイメージセ
ンサへのオンチップ化を実現させることができる。
によれば、ヒステリシス特性を有し、かつ空間的に隣接
するサンプリング信号が入力され、これらサンプリング
信号のレベル比較を行う比較手段と、上記比較手段から
の出力信号のレベル変化点を検出して二値化信号を作成
する検出手段とを設けるようにしたので、空間的に隣接
するサンプリング信号の二値化情報を簡単な回路構成で
高精度に得ることができ、部品点数の削減化、低消費電
力化を達成させることができる。特に、ＣＣＤイメージ
センサにおける二値化回路として機能させた場合、ＣＣ
Ｄイメージセンサからの撮像信号の二値化情報を簡単な
回路構成で高精度に得ることができ、ＣＣＤイメージセ
ンサへのオンチップ化を実現させることができる。
【０１０４】また、他の発明に係るＣＣＤ固体撮像装置
によれば、入射光の光量に応じた信号電荷量に変換する
受光部が多数配列された撮像領域と、上記撮像領域から
の信号電荷を一方向に転送するＣＣＤによる電荷転送段
と、ヒステリシス特性を有し、かつ上記電荷転送段にお
ける互いに隣接する読出し電極からの撮像信号のレベル
比較を行う比較手段とこの比較手段からの出力信号のレ
ベル変化点を検出して二値化信号を作成する検出手段を
具備した二値化回路とを設けるようにしたので、撮像信
号の二値化情報を簡単な回路構成で高精度に得ることが
でき、部品点数の削減化、低消費電力化を達成させるこ
とができる二値化回路をオンチップ化することが可能と
なり、ＣＣＤ固体撮像装置自体の小型化及び高信頼性化
を実現させることができる。
によれば、入射光の光量に応じた信号電荷量に変換する
受光部が多数配列された撮像領域と、上記撮像領域から
の信号電荷を一方向に転送するＣＣＤによる電荷転送段
と、ヒステリシス特性を有し、かつ上記電荷転送段にお
ける互いに隣接する読出し電極からの撮像信号のレベル
比較を行う比較手段とこの比較手段からの出力信号のレ
ベル変化点を検出して二値化信号を作成する検出手段を
具備した二値化回路とを設けるようにしたので、撮像信
号の二値化情報を簡単な回路構成で高精度に得ることが
でき、部品点数の削減化、低消費電力化を達成させるこ
とができる二値化回路をオンチップ化することが可能と
なり、ＣＣＤ固体撮像装置自体の小型化及び高信頼性化
を実現させることができる。
【図面の簡単な説明】
【図１】本発明に係る二値化回路並びにＣＣＤ固体撮像
装置を、バーコード読取り装置の二値化回路及びＣＣＤ
イメージセンサに適用した実施例（以下、それぞれ実施
例に係る二値化回路並びに実施例に係るイメージセンサ
と記す）を示す構成図である。
装置を、バーコード読取り装置の二値化回路及びＣＣＤ
イメージセンサに適用した実施例（以下、それぞれ実施
例に係る二値化回路並びに実施例に係るイメージセンサ
と記す）を示す構成図である。
【図２】本実施例に係る二値化回路を構成する第１の比
較回路の第１の例を示す回路図である。
較回路の第１の例を示す回路図である。
【図３】本実施例に係る二値化回路を構成する第１の比
較回路の第２の例を示す回路図である。
較回路の第２の例を示す回路図である。
【図４】本実施例に係る二値化回路を構成する第１の比
較回路の第２の例の変形例を示す回路図である。
較回路の第２の例の変形例を示す回路図である。
【図５】本実施例に係る二値化回路を構成する第１の比
較回路の第３の例を示す回路図である。
較回路の第３の例を示す回路図である。
【図６】本実施例に係る二値化回路を構成する第１の比
較回路の第３の例の変形例を示す回路図である。
較回路の第３の例の変形例を示す回路図である。
【図７】本実施例に係る二値化回路を構成する第１の比
較回路の第４の例を示す回路図である。
較回路の第４の例を示す回路図である。
【図８】本実施例に係る二値化回路を構成する第１の比
較回路の第４の例の変形例を示す回路図である。
較回路の第４の例の変形例を示す回路図である。
【図９】本実施例に係る二値化回路を構成する第１の比
較回路の第５の例を示す回路図である。
較回路の第５の例を示す回路図である。
【図１０】本実施例に係る二値化回路を構成する第１の
比較回路の第５の例の変形例を示す回路図である。
比較回路の第５の例の変形例を示す回路図である。
【図１１】本実施例に係る二値化回路を構成する第１の
比較回路の第６の例を示す回路図である。
比較回路の第６の例を示す回路図である。
【図１２】本実施例に係る二値化回路を構成する第１の
比較回路の第６の例の変形例を示す回路図である。
比較回路の第６の例の変形例を示す回路図である。
【図１３】本実施例に係る二値化回路を構成する第２の
比較回路の第１の例を示す回路図である。
比較回路の第１の例を示す回路図である。
【図１４】本実施例に係る二値化回路を構成する第２の
比較回路の第２の例を示す回路図である。
比較回路の第２の例を示す回路図である。
【図１５】本実施例に係る二値化回路を構成する第２の
比較回路の第２の例の変形例を示す回路図である。
比較回路の第２の例の変形例を示す回路図である。
【図１６】本実施例に係る二値化回路を構成する第２の
比較回路の第３の例を示す回路図である。
比較回路の第３の例を示す回路図である。
【図１７】本実施例に係る二値化回路を構成する第２の
比較回路の第３の例の変形例を示す回路図である。
比較回路の第３の例の変形例を示す回路図である。
【図１８】本実施例に係る二値化回路を構成する第２の
比較回路の第４の例を示す回路図である。
比較回路の第４の例を示す回路図である。
【図１９】本実施例に係る二値化回路を構成する第２の
比較回路の第４の例の変形例を示す回路図である。
比較回路の第４の例の変形例を示す回路図である。
【図２０】本実施例に係る二値化回路を構成する第２の
比較回路の第５の例を示す回路図である。
比較回路の第５の例を示す回路図である。
【図２１】本実施例に係る二値化回路を構成する第２の
比較回路の第５の例の変形例を示す回路図である。
比較回路の第５の例の変形例を示す回路図である。
【図２２】本実施例に係る二値化回路を構成する第２の
比較回路の第６の例を示す回路図である。
比較回路の第６の例を示す回路図である。
【図２３】本実施例に係る二値化回路を構成する第２の
比較回路の第６の例の変形例を示す回路図である。
比較回路の第６の例の変形例を示す回路図である。
【図２４】本実施例に係る二値化回路の信号処理動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図２５】本実施例に係るイメージセンサにて読み取っ
た情報が大きくレベル変動した場合における本実施例に
係る二値化回路の信号処理動作を示すタイミングチャー
トである。
た情報が大きくレベル変動した場合における本実施例に
係る二値化回路の信号処理動作を示すタイミングチャー
トである。
【図２６】本実施例に係るイメージセンサ並びに二値化
回路の第１の変形例を示す構成図である。
回路の第１の変形例を示す構成図である。
【図２７】本実施例に係るイメージセンサ並びに二値化
回路の第２の変形例を示す構成図である。
回路の第２の変形例を示す構成図である。
【図２８】本実施例に係るイメージセンサ並びに二値化
回路の第３の変形例を示す構成図である。
回路の第３の変形例を示す構成図である。
【図２９】本実施例に係る二値化回路を、通常の信号処
理において、シリーズに供給される入力信号を二値化す
る場合に適用した回路構成を示す回路図である。
理において、シリーズに供給される入力信号を二値化す
る場合に適用した回路構成を示す回路図である。
【図３０】従来例に係るイメージセンサ並びに二値化回
路を示す構成図である。
路を示す構成図である。
【図３１】従来例に係る二値化回路のヒステリシス特性
を示す特性図である。
を示す特性図である。
１ 受光部（画素） ２ 撮像領域 ３ 電荷転送段 ４ 読出しゲート ５ａ及び５ｂ 第１及び第２の読出し電極 ５ｃ及び５ｄ 第３及び第４の読出し電極 １１ａ及び１１ｂ 第１及び第２の比較回路 １２ ＪＫフリップフロップ回路 １３ 転送クロック発生源 １４，３１ 電源 Ｔｒ１〜Ｔｒ４ 第１〜第４のトランジスタ（ｎチャネ
ル形ＭＯＳＦＥＴ） Ｃ，Ｃ1，Ｃ2 コンデンサ Ｒ 抵抗 Ｔｒ，Ｔｒａ，Ｔｒｂ，Ｔｒｃ トランジスタ（ｎチャ
ネル形ＭＯＳＦＥＴ） ２１，２２，２３，２４ スイッチング回路
ル形ＭＯＳＦＥＴ） Ｃ，Ｃ1，Ｃ2 コンデンサ Ｒ 抵抗 Ｔｒ，Ｔｒａ，Ｔｒｂ，Ｔｒｃ トランジスタ（ｎチャ
ネル形ＭＯＳＦＥＴ） ２１，２２，２３，２４ スイッチング回路
Claims (7)
- 【請求項１】 ヒステリシス特性を有し、かつ空間的に
隣接するサンプリング信号が入力され、これらサンプリ
ング信号のレベル比較を行う比較手段と、 上記比較手段からの出力信号のレベル変化点を検出して
二値化信号を作成する検出手段とを有する二値化回路。 - 【請求項２】 上記比較手段は、一方の入力に等価的に
オフセット電位を加算して、上記サンプリング信号のレ
ベル比較を行う第１の比較回路と、一方の入力に等価的
にオフセット電位を減算して、上記サンプリング信号の
レベル比較を行う第２の比較回路から構成されているこ
とを特徴とする請求項１記載の二値化回路。 - 【請求項３】 上記比較手段は、上記空間的に隣接する
サンプリング信号が入力される２つの入力端子が電位的
に不均一に設定され、かつ上記２つの入力端子に同電位
の信号が入力された場合、高レベルの信号を出力する第
１の比較回路と、上記空間的に隣接するサンプリング信
号が入力される２つの入力端子が電位的に不均一に設定
され、かつ上記２つの入力端子に同電位の信号が入力さ
れた場合、低レベルの信号を出力する第２の比較回路と
で構成され、 上記検出手段は、上記第１の比較回路からの低レベルの
信号の入力に基づいてレベル変化し、上記第２の比較回
路からの高レベルの信号の入力に基づいてレベル復帰す
るフリップフロップ回路にて構成されていることを特徴
とする請求項１又は２記載の二値化回路。 - 【請求項４】 上記空間的に隣接するサンプリング信号
は、ＣＣＤによる電荷転送段における互いに隣接する読
出し電極からの出力であることを特徴とする請求項１〜
３のいずれか１記載の二値化回路。 - 【請求項５】 入射光の光量に応じた信号電荷量に変換
する受光部が多数配列された撮像領域と、 上記撮像領域からの信号電荷を一方向に転送するＣＣＤ
による電荷転送段と、 ヒステリシス特性を有し、かつ上記電荷転送段における
互いに隣接する読出し電極からの撮像信号のレベル比較
を行う比較手段と、この比較手段からの出力信号のレベ
ル変化点を検出して二値化信号を作成する検出手段を具
備した二値化回路とを有するＣＣＤ固体撮像装置。 - 【請求項６】 上記比較手段は、一方の入力に等価的に
オフセット電位を加算して、上記撮像信号のレベル比較
を行う第１の比較回路と、一方の入力に等価的にオフセ
ット電位を減算して、上記撮像信号のレベル比較を行う
第２の比較回路から構成されていることを特徴とする請
求項５記載のＣＣＤ固体撮像装置。 - 【請求項７】 上記比較手段は、上記互いに隣接する転
送電極からの撮像信号が入力される２つの入力端子が電
位的に不均一に設定され、かつ上記２つの入力端子に同
電位の信号が入力された場合、高レベルの信号を出力す
る第１の比較回路と、上記互いに隣接する転送電極から
の撮像信号が入力される２つの入力端子が電位的に不均
一に設定され、かつ上記２つの入力端子に同電位の信号
が入力された場合、低レベルの信号を出力する第２の比
較回路とで構成され、 上記検出手段は、上記第１の比較回路からの低レベルの
信号の入力に基づいてレベル変化し、上記第２の比較回
路からの高レベルの信号の入力に基づいてレベル復帰す
るフリップフロップ回路にて構成されていることを特徴
とする請求項５又は６記載のＣＣＤ固体撮像装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13334793A JP3240750B2 (ja) | 1993-06-03 | 1993-06-03 | 二値化回路及び固体撮像装置 |
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|---|---|---|---|
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-
1994
- 1994-05-31 US US08/252,568 patent/US5453604A/en not_active Expired - Lifetime
- 1994-06-03 EP EP94401231A patent/EP0628924B1/en not_active Expired - Lifetime
- 1994-06-03 DE DE69429890T patent/DE69429890T2/de not_active Expired - Lifetime
- 1994-06-03 KR KR1019940012541A patent/KR100310353B1/ko not_active Expired - Fee Related
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| US5453604A (en) | 1995-09-26 |
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