JP4007823B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スタティックランダムアクセスメモリ（ＳＲＡＭ）等に用いられる、分割ワード線構成を有する半導体記憶装置のローカルデコーダに関する。
【０００２】
【従来の技術】
大規模化されたメモリアレイを備えるＳＲＡＭや、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置において、ワード線上の信号伝搬遅延の抑制および、ワード線選択を実行するデコード回路の回路規模縮小を目的とする、いわゆる「分割ワード線構成」が知られている。このような、分割ワード線構成は、たとえば、特公昭６３−８５５６号公報（以下、「従来例１」とも称する）に開示されている。
【０００３】
図５および図６は、従来例１に示された分割ワード線構成を説明する第１および第２の概念図である。
【０００４】
図５に示された半導体記憶装置は、４個のメモリブロック５ａ〜５ｄに分割されたメモリアレイと、グローバルデコーダ１０と、メモリブロック５ａ〜５ｄにそれぞれ対応して設けられるローカルデコーダ帯２０ａ〜２０ｄとを備える。メモリブロック５ａ〜５ｄの各々には、メモリセルＭＣが行列状に配置され、メモリセル行にそれぞれ対応してワード線ＷＬが配置され、メモリセル列にそれぞれ対応して相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。
【０００５】
各グローバルワード線ＧＷＬは、チップの長辺方向（行方向）に沿って、メモリブロック５ａ〜５ｄに共通に設けられる。一方、各ワード線ＷＬは、メモリブロック５ａ〜５ｄの各々において分割配置される。グローバルデコーダ１０は、メモリアレイの中央部、すなわちメモリブロック５ｂおよび５ｃの間に配置され、グローバルワード線ＧＷＬの活性化を制御する。メモリブロック５ａに配置されたワード線ＷＬの活性化を制御性するためのローカルデコーダ帯２０ａ、およびメモリブロック５ｂに配置されたワード線ＷＬの活性化を制御するためのローカルデコーダ帯２０ｂは、メモリブロック５ａおよび５ｂの境界部に集中配置される。同様に、メモリブロック５ｃに配置されたワード線ＷＬの活性化を制御性するためのローカルデコーダ帯２０ｃ、およびメモリブロック５ｄに配置されたワード線ＷＬの活性化を制御するためのローカルデコーダ帯２０ｄは、メモリブロック５ｃおよび５ｄの境界部に集中配置される。
【０００６】
図６に示された半導体記憶装置においては、グローバルデコーダ１０は、メモリブロック５ａ〜５ｄから構成されるメモリアレイの端部に対応してグローバルデコーダ１０が配置されている。その他の部分の構成は、図５に示した半導体記憶装置と同様である。
【０００７】
図５および図６に示された半導体記憶装置において、メモリセルＭＣには、たとえば、図７に示される高抵抗負荷型Ｎ−ＭＯＳ（Metal Oxide Semiconductor）メモリセルや、図８に示されるＴＦＴ（Thin-Film Transistor）負荷型メモリセルや、図９に示されるＣＭＯＳ（Complementary MOS）型メモリセルに代表される、いわゆる「ＳＲＡＭセル」が配置される。
【０００８】
図７を参照して、高抵抗負荷型Ｎ−ＭＯＳメモリセルであるメモリセルＭＣは、対応するワード線ＷＬと接続されるゲートを有するＮチャネルＭＯＳトランジスタ３１および３２と、電源電圧ＶｃｃとノードＮｓおよび／Ｎｓとの間にそれぞれ接続される高抵抗負荷３４および３５と、ノードＮｓおよび／Ｎｓと接地電圧Ｖｓｓとの間にそれぞれ接続されるＮチャネルＭＯＳトランジスタ３６および３７とを有する。ノードＮｓおよび／Ｎｓは、トランジスタ３１および３２を介して相補のビット線ＢＬおよび／ＢＬとそれぞれ電気的に結合される。
【０００９】
ワード線ＷＬの活性化（ハイレベル）に応答して、ノードＮｓおよび／Ｎｓは、ビット線ＢＬおよび／ＢＬとそれぞれ接続される。これによって、ビット線ＢＬおよび／ＢＬ上のデータが、ノードＮｓおよび／Ｎｓに書込まれる。一旦書込まれたデータは、相補的にオンするトランジスタ３６および３７と、高抵抗負荷３４および３５によって、電源投入中において保持される。
【００１０】
なお、以下、本明細書においては、２値的に設定される各信号線、各信号および各データ等の高電圧状態お（ハイレベル）および低電圧状態（ローレベル）のそれぞれを、単に「Ｈレベル」および「Ｌレベル」とも称する。
【００１１】
図８を参照してＴＦＴ負荷型メモリセルであるメモリセルＭＣにおいては、図７に示した高抵抗負荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷３４および３５に代えて、Ｐ型の薄膜トランジスタ（ＴＦＴ）で構成されたＴＦＴ負荷４１および４２が配置される。これにより、ノードＮｓまたは／Ｎｓを介した電源電圧Ｖｃｃおよび接地電圧Ｖｓｓ間の貫通電流が生じないので、メモリセルでの消費電力が低減される。
【００１２】
図９を参照して、ＣＭＯＳ型メモリセルであるメモリセルＭＣにおいては、図７に示した高抵抗負荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷３４および３５にそれぞれ代えて、ＰチャネルＭＯＳトランジスタ４５および４７が設けられる。ＣＭＯＳ型メモリセルは、動作マージンが大きく動作安定性の高い構成として知られている。
【００１３】
図１０は、分割ワード線構成におけるローカルデコーダ帯の構成を説明する回路図である。図１０においては、図５および図６に示したローカルデコーダ帯２０ａ〜２０ｄのうち、ローカルデコーダ帯２０ａおよび２０ｂの構成が代表的に示される。
【００１４】
図１０を参照して、１本のグローバルワード線ＧＷＬに対応して、メモリブロック５ａ〜５ｄの各々において４本ずつのワード線ＷＬが配置されものとする。
【００１５】
ローカルデコーダ制御回路１５は、１本のグローバルワード線ＧＷＬに対応する４本ずつのワード線のうちの１本ずつにそれぞれ対応付けられるワード線選択信号を生成する。ワード線選択信号は、メモリブロック５ａ〜５ｄの各々において独立に生成され、１本のグローバルワード線ＧＷＬに対応する４本ずつのワード線内での選択を制御する。ローカルデコーダ制御回路１５は、メモリブロック５ａに対応してワード線選択信号ＷＳａ０〜ＷＳａ３を生成し、メモリブロック５ｂに対応してワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成する。
【００１６】
ローカルデコーダ制御回路１５は、選択されたメモリブロックに対応する４個のワード線選択信号のうちの１個を選択的に活性化し、残りのワード線選択信号を非活性化する。また、非選択のメモリブロックに対応する各ワード線選択信号は、非活性化される。たとえば、メモリブロック５ａが選択された場合には、ワード線選択信号ＷＳａ０〜ＷＳａ３が選択的に活性化され、残りのワード線選択信号の各々は、非活性化される。
【００１７】
図示しないが、メモリブロック５ｃおよび５ｄのそれぞれに対しても同様に、ワード線選択信号が生成される。なお、以下においては、ワード線選択信号ＷＳａ０〜ＷＳａ３，ＷＳｂ０〜ＷＳｂ３，…を総称して、単にワード線選択信号ＷＳとも称する。
【００１８】
各ワード線ＷＬに対応して、ローカルデコーダ５０が配置される。ローカルデコーダ５０は、対応するワード線選択信号ＷＳと、対応するグローバルワード線ＧＷＬとの電圧に応じて、対応するワード線ＷＬを活性化あるいは非活性化する。ロウデコーダの一種であるこのようなローカルデコーダについては、従来から種々の構成が提案されている。
【００１９】
たとえば、ローカルデコーダ２０ａに配置されたローカルデコーダ５０は、ワード線選択信号ＷＳａ０〜ＷＤａ３のうちの対応する１つの電圧レベル、および対応するグローバルワード線ＧＷＬの電圧レベルのＮＡＮＤ論理演算結果を出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力に応じて対応するワード線ＷＬの電圧を駆動するインバータとを有する。
【００２０】
図１１は、従来の技術に従うローカルデコーダの第１の構成例を示す回路図である。
【００２１】
図１１を参照して、従来の技術に従うローカルデコーダ５０は、電源電圧ＶｃｃおよびノードＮ０の間に並列に接続されたＰチャネルＭＯＳトランジスタ５１および５２と、ノードＮ０および接地電圧Ｖｓｓの間に直列に接続されたＮチャネルＭＯＳトランジスタ５３および５４と、ノードＮ０の電圧の反転レベルに応じて、ワード線ＷＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方に駆動するインバータ５５とを有する。
【００２２】
トランジスタ５２および５３の各ゲートはノードＮ１と接続され、トランジスタ５１および５４の各ゲートはノードＮ２と接続される。ノードＮ１およびＮ２の一方は対応するグローバルワード線ＧＷＬと接続され、ノードＮ１およびＮ２の他方へは、対応するワード線選択信号ＷＳが伝達される。図１１に示されたローカルデコーダ５０は、「ＮＡＮＤ型デコーダ」とも称され、活性化の対象となるワード線に対応するローカルデコーダ５０においては、ノードＮ１およびＮ２の両方がＨレベル（たとえば、電源電圧Ｖｃｃ）に設定される。したがって、ローカルデコーダ５０によって、活性化されるワード線は電源電圧Ｖｃｃと接続され、非活性化されるワード線は接地電圧Ｖｓｓと接続される。
【００２３】
以下、本明細書においては、ワード線ＷＬをＬレベル（たとえば接地電圧Ｖｓｓ）からＨレベル（たとえば電源電圧Ｖｃｃ）へ立上げる動作を「ワード線の活性化」と称し、ワード線ＷＬをＨレベルからＬレベルへ立下げる動作を「ワード線の非活性化」と称することとする。また、各ワード線を選択的に活性化または非活性化する動作を「ワード線の活性化制御」とも称する。
【００２４】
図１２は、従来の技術に従うローカルデコーダの第２の構成例を示す回路図である。
【００２５】
図１２を参照して、従来の技術に従うローカルデコーダ６０は、電源電圧Ｖｃｃおよびワード線ＷＬとの間に直列に接続されたＰチャネルＭＯＳトランジスタ６１および６２と、ワード線ＷＬおよび接地電圧Ｖｓｓの間に並列に接続されたＮチャネルＭＯＳトランジスタ６３および６４とを有する。トランジスタ６１および６３の各ゲートはノードＮ１と接続され、トランジスタ６２および６４の各ゲートはノードＮ２と接続される。ローカルデコーダ６０は、「ＮＯＲ型デコーダ」とも称され、活性化の対象となるワード線に対応するローカルデコーダにおいては、ノードＮ１およびＮ２の両方がＬレベル（たとえば接地電圧Ｖｓｓ）に設定される。
【００２６】
このようなＮＯＲ型のローカルデコーダ６０は、図１１に示したＮＡＮＤ型のローカルデコーダ５０と比較して、回路素子数が削減されるので回路面積を小型化できる。しかし、ローカルデコーダ６０ではトランジスタ６１〜６４によってワード線ＷＬを直接駆動する必要があるため、これらのトランジスタの電流駆動力（トランジスタサイズ）を比較的大きくする必要がある。このため、各トランジスタのゲート容量が増加して、ローカルデコーダ６０の入力端子に相当するノードＮ１およびＮ２の負荷容量が大きくなってしまい、ワード線の活性化制御を高速化することが困難になってしまう。
【００２７】
また、さらに小型化および高速化が可能なローカルデコーダの構成が、Aizaki S., et al.“A 15ns 4Mb CMOS SRAM.”ISSCC DIGEST OF TECHNICAL PAPERS, pp. 126-127；Feb. 1990（以下、「従来例２」とも称する）に開示されている。
【００２８】
図１３は、従来例２に示された従来の技術に従うローカルデコーダの構成を示す回路図である。
【００２９】
図１３を参照して、従来例２に示されたローカルデコーダ７０は、ノードＮ０およびＮ２の間に電気的に結合されるＮチャネルＭＯＳトランジスタ７１と、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結合されるＰチャネルＭＯＳトランジスタ７３と、ノードＮ０の電圧の反転レベルに応じて、ワード線ＷＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方で駆動するためのインバータ７５とを有する。トランジスタ７３のトランジスタサイズ（電流駆動力）は、トランジスタ７１のトランジスタサイズ（電流駆動力）と比較して小さく設計される。
【００３０】
トランジスタ７１のゲートはノードＮ１と接続される。トランジスタ７３のゲートが接地電圧Ｖｓｓと接続されるので、トランジスタ７３はノーマリオン状態となる。ノードＮ１およびＮ２の一方は対応するグローバルワード線ＧＷＬと接続され、ノードＮ１およびＮ２の他方は、対応するワード線選択信号ＷＳの伝達を受ける。
【００３１】
ワード線ＷＬを非活性化する場合には、対応するローカルデコーダ７０において、ノードＮ１がＬレベル（接地電圧Ｖｓｓ）に設定されて、トランジスタ７１はターンオフされる。この状態では、ノーマリオン状態のトランジスタ７３によってノードＮ０が電源電圧Ｖｃｃに充電されるので、インバータ７５は対応するワード線ＷＬを接地電圧Ｖｓｓと接続して非活性化する。
【００３２】
一方、ワード線ＷＬを活性化する場合には、対応するローカルデコーダ７０において、ノードＮ１をＨレベル（電源電圧Ｖｃｃ）に設定してトランジスタ７１をターンオンさせた上で、ノードＮ２をＬレベル（接地電圧Ｖｓｓ）に設定する。この状態では、トランジスタ７１および７３を介して、電源電圧ＶｃｃからＬレベルに設定されたノードＮ２に向かって流れる、図中に矢印で表記した貫通電流によって、ノードＮ０は接地電圧Ｖｓｓ側に駆動される。これに応じて、インバータ７５は対応するワード線ＷＬを電源電圧Ｖｃｃと接続して活性化する。
【００３３】
このようなローカルデコーダ７０は、ＮＡＮＤ型のローカルデコーダ５０と比較して、より少ない回路素子数で構成可能である。さらに、ノードＮ０に対する駆動力を同程度とするために必要なトランジスタ７１の電流駆動力（トランジスタサイズ）は、ローカルデコーダ５０において直列に接続されたトランジスタ５３および５４のそれぞれの電流駆動力（トランジスタサイズ）よりも小さくできる。この結果、ノードＮ１およびＮ２の負荷容量も抑制できるのでローカルデコーダ５０よりもワード線ＷＬの活性化制御を高速化できる。このようにローカルデコーダ７０は、図１１および図１２にそれぞれ示したローカルデコーダ５０および６０と比較して、回路面積の縮小および高速動作化を実現することができる。
【００３４】
一方、ローカルデコーダ７０においては、ワード線ＷＬの非活性化は、比較的駆動力の比較的小さいノーマリオンのトランジスタ７３によるノードＮ０の充電によって実行される。したがって、ワード線ＷＬの非活性化速度（立下げ速度）が遅くなってしまうという問題点があった。このような問題点を解決した、ワード線を高速に立下げ可能なローカルデコーダの構成が、特許第２５０７１６４号公報（以下、「従来例３」とも称する）に開示されている。
【００３５】
図１４は、従来例３に示された従来の技術に従うローカルデコーダ８０の構成を示す回路図である。
【００３６】
図１４を参照して、従来例３に示されたローカルデコーダ８０は、図１３に示されたローカルデコーダ７０と同様に配置された、トランジスタ７１，７３およびインバータ７５に加えて、トランジスタ７３と並列に接続されるＰチャネルＭＯＳトランジスタ８５をさらに有する。トランジスタ８５のゲートは、トランジスタ７１のゲートと同様にノードＮ１と接続される。したがって、トランジスタ７１および８５は、ノードＮ１のレベルに応じて相補的にオン・オフする。
【００３７】
したがって、ローカルデコーダ８０は、ノードＮ１をＨレベルからＬレベルに変化させて対応するワード線ＷＬを非活性化させる場合において、トランジスタ７３および８５の両方によってノードＮ０を充電するので、ローカルデコーダ７０よりも、ワード線ＷＬを高速に非活性化することができる。一方、ワード線ＷＬの活性化は、ローカルデコーダ７０と同様に高速に実行できる。
【００３８】
このように、従来例２および従来例３にそれぞれ開示されたローカルデコーダ７０および８０の構成をローカルデコーダとして用いれば、分割ワード線構成において、ローカルデコーダの小型化およびワード線の活性化制御の高速化の両方を図ることが可能であった。
【００３９】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置においては、動作信頼性を確保するために、潜在的な初期欠陥を加速してチップをスクリーニングする欠陥加速試験（以下、「バーンイン試験」とも称する）を実行する必要がある。バーンイン試験においては、製造工程を完了したウェハ（チップ）に対して、高電界ストレスを印加して、このような潜在欠陥を顕在化させる。
【００４０】
バーンイン試験時には、チップ１個当りの試験所要時間を短縮することが要求される。したがって、バーンイン試験時においては、当該試験時に入力される特定の制御信号に応答して、半導体記憶装置内部で複数のワード線を並列に活性化される構成が採用されている。特に、１本おきに偶数行あるいは奇数行の全ワード線を活性化して、少ない試験時間で効率よく潜在不良を顕在化させる技術が知られている。
【００４１】
しかしながら、図１３および図１４にそれぞれ示したローカルデコーダの構成においては、ワード線ＷＬの活性化時（立上がり時）において、貫通電流が発生するので、バーンイン試験時に多数のワード線を同時に立上げると動作電流が増大してしまう。このような問題点は、大規模化された半導体記憶装置においてより顕著となり、著しい場合にはチップ自身が発熱するおそれすら存在する。このため、ピーク的に増大する動作電流を考慮して、バーンイン試験用の試験ボード上に同時搭載可能なチップ数が制限する必要が生じれば、バーンイン試験の効率が低下してしまう。
【００４２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、簡易な構成で通常動作時にワード線の活性化を高速に制御するとともに、バーンイン試験時にその動作電流を抑制することが可能な回路構成を有するローカルデコーダを備える半導体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、行列状に配置され、かつ列方向に沿って複数のブロックに分割された複数のメモリセルと、各々が、Ｋ個（Ｋ：自然数）のメモリセル行ごとに、複数のブロックに共通に配置される複数のグローバルワード線と、各メモリセル行ごとに、複数のブロックにそれぞれ対応して分割配置された複数のワード線と、行選択結果に応じて、複数のグローバルワード線の電圧を設定するグローバルデコーダと、複数のブロックにそれぞれ対応して設けられ、各々が、各グローバルワード線に対応付けられるＫ本ずつのワード線のうちの１本ずつにそれぞれ対応付けられるＫ個の選択信号を、複数のブロックの選択情報および行選択結果に応じて生成する複数のローカルデコーダ選択回路と、各ブロックごとに設けられ、複数のローカルデコーダ選択回路のうちの対応する１つからのＫ個の選択信号をそれぞれ伝達するためのＫ本の選択信号線と、複数のワード線にそれぞれ対応して設けられ、各々が、Ｋ本の選択信号線のうちの対応する１本と、複数のグローバルワード線のうちの対応する１本との電圧に応じて、対応するワード線の活性化を制御する複数のローカルデコーダとを備える。各ローカルデコーダは、対応する選択信号線および対応するグローバルワード線の一方に接続された第１のノードの電圧に応じて、対応する選択信号線および対応するグローバルワード線の他方と接続された第２のノードを内部ノードと接続する第１のスイッチ回路と、内部ノードが第１のスイッチ回路を介して第１の電圧に設定された場合に対応するワード線を活性状態に設定するとともに、内部ノードが第２の電圧に設定された場合に対応するワード線を非活性状態に設定するためのドライバ回路と、内部ノードを第２の電圧と接続するための第２のスイッチ回路とを含む。半導体記憶装置は、複数のワード線のうちの複数本が同時に活性化される、通常動作モードとは別の動作モード時に、同時に活性化される複数本のワード線の各々に対応するローカルデコーダにおいて第２のスイッチ回路をオフさせるための制御回路をさらに備える。
【００４４】
好ましくは、別の動作モードは、バーンイン試験に相当する。
また好ましくは、ドライバ回路は、内部ノードを入力ノードとし、対応するワード線を出力ノードとするインバータ素子を有する。第１のスイッチ回路は、第２のノードおよび内部ノードの間に電気的に結合されて、第１のノードと接続されたゲートを有する第１の電界効果型トランジスタを有する。第２のスイッチ回路は、第２の電圧と内部ノードとの間に電気的に結合されて、制御回路からの出力信号を受けるゲートを有する第２の電界効果型トランジスタを有する。
【００４５】
あるいは好ましくは、各ローカルデコーダは、内部ノードと第２の電圧との間に設けられ、第１のスイッチ回路と相補的にオンする第３のスイッチ回路をさらに含む。
【００４６】
さらに好ましくは、ドライバ回路は、内部ノードを入力ノードとし、対応するワード線を出力ノードとするインバータ素子を有し、第１のスイッチ回路は、第２のノードおよび内部ノードの間に電気的に結合されて、第１のノードと接続されたゲートを有する第１の電界効果型トランジスタを有し、第２のスイッチ回路は、第２の電圧と内部ノードとの間に電気的に結合されて、制御回路の出力信号を受けるゲートを有する第２の電界効果型トランジスタを有し、第３のスイッチ回路は、内部ノードと第２の電圧との間に電気的に結合されて、第１のノードと接続されたゲートを有する第３の電界効果型トランジスタを有する。第３の電界効果型トランジスタは、第１の電界効果型トランジスタと反対導電型である。
【００４７】
また好ましくは、制御回路は、別の動作モードにおいて、複数本のワード線が同時に活性化されるときに、各ローカルデコーダの第２のスイッチ回路を並列にオフさせる。
【００４８】
あるいは好ましくは、制御回路は各ブロックに対応して設けられ、制御回路は、別の動作モードにおいて、対応するブロック内のワード線が活性化されるときに、対応するブロック内の各ローカルデコーダにおいて第２のスイッチ回路を並列にオフさせる。
【００４９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当する部分を示すものとする。
【００５０】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置１ａの構成を示すブロック図である。
【００５１】
図１を参照して、実施の形態１に従う半導体記憶装置１ａは、行列状に配置された複数のメモリセルＭＣを備える。複数のメモリセルＭＣは、列方向に沿って複数のメモリブロック５ａ〜５ｄに分割される。各メモリセルＭＣとしては、たとえば図７から図９にそれぞれ示した構成のＳＲＡＭメモリセルが配置されるが、本願発明の適用において、メモリセルの構成および種類は特に限定されない。
【００５２】
メモリブロック５ａ〜５ｄの各々において、メモリセルＭＣは、メモリブロック間でメモリセル行を共有するように行列状に配置される。各メモリブロックにおいて、メモリセル行にそれぞれ対応してワード線ＷＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよび／ＢＬで構成されるビット線対ＢＬＰが配置される。このように、ワード線ＷＬは、各メモリセル行ごとに、メモリブロック５ａ〜５ｄのそれぞれにおいて分割配置される。一方、グローバルワード線ＧＷＬは、Ｋ個のメモリセル行（Ｋ：自然数）ごとに、メモリブロック５ａ〜５ｄに共通に配置される。すなわち、全体でｍ本（ｍ：自然数）のグローバルワード線ＧＷＬ１〜ＧＷＬｍが配置される場合には、各メモリブロックに含まれるメモリセル行数は（ｍ×Ｋ）で示される。
【００５３】
半導体記憶装置１ａは、さらに、ロウアドレスＲＡに応じた行選択を行なうためのグローバルデコーダ１０およびローカルデコーダ制御回路１５と、コラムアドレスＣＡに応じた列選択を行なうための列デコーダ１２と、メモリブロック５ａ〜５ｄにそれぞれ対応して設けられるローカルデコーダ帯２０ａ〜２０ｄと、データ入出力回路１７とを備える。データ入出力回路１７は、選択列のビット線対ＢＬＰを介して、選択メモリセルに対するデータ読出およびデータ書込を実行する。
【００５４】
ローカルデコーダ制御回路１５は、メモリブロック５ａ〜５ｄのそれぞれにおいて、各グローバルワード線ＧＷＬと対応付けられるＫ本ずつのワード線ＷＬ内の選択を制御するためのワード線選択信号ＷＳａ〜ＷＳｄを生成する。ワード線選択信号ＷＳａ〜ＷＳｄの各々は、同一のメモリブロックに対応して生成されるＫ個のワード線選択信号を総称している。ワード線選択信号ＷＳａ〜ＷＳｄは、ローカルデコーダ帯２０ａ〜２０ｄへそれぞれ伝達される。
【００５５】
図２は、ワード線の活性化制御に関する実施の形態１に従う構成を詳細に示す回路図である。
【００５６】
図２には、１本のグローバルワード線ＧＷＬに対して４本のワード線ＷＬが配置される構成、すなわちＫ＝４の場合の構成が例示される。また、図２においては、メモリブロック５ａおよび５ｂにおける、第１番目および第２番目のグローバルワード線ＧＷＬ１およびＧＷＬ２に対応するワード線ＷＬａ１０〜ＷＬａ１３，ＷＬａ２０〜ＷＬａ２３，ＷＬｂ１０〜ＷＬｂ１３，ＷＬｂ２０〜ＷＬｂ２３の活性化制御に関連する構成が代表的に示されている。
【００５７】
ローカルデコーダ制御回路１５は、ブロック選択回路２２と、サブデコーダ２４と、メモリブロック５ａ〜５ｄにそれぞれ対応して設けられるローカルデコーダ選択回路２５ａ〜２５ｄと、バーンイン制御回路３０とを有する。
【００５８】
ブロック選択回路２２は、メモリブロック５ａ〜５ｄの選択情報を示すブロックアドレスＢＡ（たとえば列アドレスの下位２ビットであるＣＡ０，ＣＡ１）を受けて、ブロック選択信号ＢＳａ〜ＢＳｄの少なくとも１つを活性化する。なお、図２においては、ローカルデコーダ２０ａおよび２０ｂに対応する構成を代表的に図示しているため、ローカルデコーダ選択回路２５ｃ，２５ｄおよびブロック選択信号ＢＳｃ，ＢＳｄの図示が省略されているが、ローカルデコーダ２０ｃ，２０ｄに対しても、以下に述べるような、ローカルデコーダ２０ａ，２０ｂに対応する構成が同様に設けられる。また、図示が省略されるグローバルワード線ＧＷＬ２以降のワード線についても、ローカルデコーダ２０ａ〜２０ｄの各々において、以下に述べるのと同様の構成が設けられる。
【００５９】
サブデコーダ２４は、たとえばロウアドレスの下位２ビットであるＲＡ０，ＲＡ１に応答して、サブデコード信号ＳＤ０〜ＳＤ３を選択的に活性化する。通常動作モードにおいては、ロウアドレスＲＡ０，ＲＡ１に応答して、サブデコード信号ＳＤ０〜ＳＤ３のうちの１つが選択的に活性化される。
【００６０】
一方、バーンイン試験時においては、サブデコーダ２４は、サブデコード信号ＳＤ０〜ＳＤ３のうちの複数を同時に活性化することが可能である。たとえば、サブデコード信号ＳＤ０およびＳＤ２のペア、もしくはサブデコード信号ＳＤ１およびＳＤ３のペアが同時に活性化される。これにより、バーンイン試験時において、ワード線ＷＬを１行ごとに活性化することができる。ブロック選択回路２２も同様に、バーンイン試験時には、ブロック選択信号ＢＳａ〜ＢＳｄのうちの複数個を同時に活性化することができる。
【００６１】
ローカルデコーダ選択回路２５ａは、ブロック選択信号ＢＳａおよびサブデコード信号ＳＤ０〜ＳＤ３を受けてメモリブロック５ａに対応する、図１０と同様のワード線選択信号ＷＳａ０〜ＷＳａ３を生成する。ローカルデコーダ選択回路２５ａは、対応するブロック選択信号ＢＳａが非活性化されている場合には、サブデコード信号ＳＤ０〜ＳＤ３のレベルにかかわらず、ワード線選択信号ＷＳａ０〜ＷＳａ３の各々を非活性化する。一方、ローカルデコーダ選択回路２５ａは、対応するブロック選択信号ＢＳａが活性化されている場合には、サブデコード信号ＳＤ０〜ＳＤ３にそれぞれ応じて、ワード線選択信号ＷＳａ０〜ＷＳａ３を活性化する。たとえば、ワード線選択信号ＷＳａ０は、サブデコード信号ＳＤ０とブロック選択信号ＢＳａとの論理演算結果に基づいて、活性化あるいは非活性化される。これらのワード線選択信号ＷＳａ０〜ＷＳａ３は、ローカルデコーダ帯２０ａに列方向に沿って配置される信号線ＳＬａ０〜ＳＬａ３によってそれぞれ伝達される。
【００６２】
ローカルデコーダ選択回路２５ｂは、ブロック選択信号ＢＳｂおよびサブデコード信号ＳＤ０〜ＳＤ３を受けて、メモリブロック５ｂに対応する、図１０と同様の、ワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成する。これらのワード線選択信号ＷＳｂ０〜ＷＳｂ３は、ローカルデコーダ帯２０ｂに列方向に沿って配置される信号線ＳＬｂ０〜ＳＬｂ３によってそれぞれ伝達される。ワード線選択信号ＷＳｂ０〜ＷＳｂ３の活性化および非活性化は、ワード線選択信号ＷＳａ０〜ＷＳａ３と同様に設定されるので、詳細な説明は繰り返さない。また、以下においては、ワード線選択信号ＷＳａ０〜ＷＳａ３，ＷＳｂ０〜ＷＳｂ３，…のそれぞれを伝達する信号線ＳＬａ０〜ＳＬａ３，ＳＬｂ０〜ＳＬｂ３，…を総称して、単に信号線ＳＬとも称する。
【００６３】
バーンイン制御回路３０は、メモリブロック５ａ〜５ｄの各々に対応して設けられ、バーンイン信号ＢＩおよびチップ活性化信号ＡＣＴとのＡＮＤ演算結果をゲート制御信号ＧＳａ〜ＧＳｄとして出力する。すなわち、メモリブロック５ａ〜５ｄにそれぞれ対応するゲート制御信号ＧＳａ〜ＧＳｄが、ローカルデコーダ帯２０ａ〜２０ｄへそれぞれ伝達される。以下においては、ゲート制御信号ＧＳａ〜ＧＳｄを総称して、ゲート制御信号ＧＳとも称する。
【００６４】
バーンイン信号ＢＩは、バーンイン試験時にＨレベルに設定される。チップ活性化信号ＡＣＴには、通常、外部からの一定周期を有するクロック信号が用いられる。したがって、ゲート制御信号ＧＳは、通常動作時にはＬレベルに固定され、バーンイン試験時には、Ｈレベル期間とＬレベル期間とを周期的に繰り返す、すなわち、Ｈレベル期間およびＬレベル期間の両方を有する。
【００６５】
また、メモリブロックごとにバーンイン制御回路３０を設ける構成では、バーンイン信号ＢＩまたはチップ活性化信号ＡＣＴにメモリブロック５ａ〜５ｄの選択情報を反映させてもよい。あるいは、バーンイン制御回路３０をメモリブロック５ａ〜５ｄに共通に設け、ゲート制御信号ＧＳを各メモリブロックで共有してもよい。
【００６６】
グローバルデコーダ１０は、ロウアドレスの残りのビットＲＡ２〜ＲＡｎ（ｎ：３以上の整数）に、すなわち行選択結果に応じて、各グローバルワード線ＧＷＬの電圧をＨレベルあるいはＬレベルに設定することによりその活性化を制御する。グローバルデコーダ１０は、通常動作時においては、ロウアドレスＲＡ２〜ＲＡｎに応じて、グローバルワード線ＧＷＬ１〜ＧＷＬｍのうちの１本を選択的に活性化する。一方、バーンイン試験時においては、グローバルデコーダ１０は、グローバルワード線ＧＷＬ１〜ＧＷＬｍのうちの複数本を同時に活性化することが可能である。
【００６７】
ローカルデコーダ帯２０ａ〜２０ｄの各々において、各ワード線ＷＬに対応して、ローカルデコーダ１００が配置される。ローカルデコーダ１００は、入力端子に相当するノードＮ１およびＮ２の電圧レベルに応じて、対応するワード線ＷＬを活性化あるいは非活性化する、すなわちその活性化を制御する。ノードＮ１およびＮ２の一方ずつは、対応する信号線ＳＬおよび対応するグローバルワード線ＧＷＬの一方ずつとそれぞれ接続される。たとえば、ワード線ＷＬｂ１０に対応するローカルデコーダにおいては、ノードＮ１は信号線ＳＬｂ０と接続され、ノードＮ２はグローバルワード線ＧＷＬ１と接続される。
【００６８】
ローカルデコーダ１００は、図１３に示したローカルデコーダ７０と類似の構成を有し、ノードＮ０およびＮ２の間に電気的に結合されたＮチャネルＭＯＳトランジスタ１０１と、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結合されたＰチャネルＭＯＳトランジスタ１０３と、対応するワード線ＷＬをノードＮ０の電圧に応じて電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方で駆動するためのドライバ回路として動作するインバータ１０５とを有する。トランジスタ１０１のゲートは、ノードＮ１と接続される。なお、電源電圧Ｖｃｃは、バーンイン試験時においては、高電界ストレスを印加するために通常動作時よりもその電圧レベルが上昇する。また、本実施の形態においては、ＭＯＳトランジスタは、電界効果型トランジスタの代表例として示される。
【００６９】
インバータ１０５は、ノードＮ０がＬレベル（接地電圧Ｖｓｓ）に設定されたときに対応するワード線ＷＬを電源電圧Ｖｃｃで駆動して活性化する。これに対して、ノードＮ０がＨレベル（電源電圧Ｖｃｃ）に設定されたときには、インバータ１０５は、対応するワード線ＷＬを接地電圧Ｖｓｓで駆動して非活性化する。トランジスタ１０１，１０３およびインバータ１０５は、図１３に示したローカルデコーダ７０におけるトランジスタ７１，７３およびインバータ７５にそれぞれ相当する。トランジスタ１０３のゲートには、対応するバーンイン制御回路３０からのゲート制御信号ＧＳが入力される。
【００７０】
ワード線ＷＬを活性化する場合には、対応するグローバルワード線ＧＷＬがＬレベルに活性化されるとともに、対応する信号線ＳＬの電圧（すなわち、ワード線選択信号ＷＳ）がＨレベルに設定される。これにより、トランジスタ１０１がオンして、ノードＮ０は、接地電圧Ｖｓｓに設定される。これに応じてインバータ１０５は対応するワード線ＷＬを電源電圧Ｖｃｃで駆動して活性化する。
【００７１】
反対に、対応するワード線を非活性化（立下げ）する場合には、対応するサブデコード信号がＬレベルに非活性化されて、トランジスタ１０１がターンオフされる。これにより、トランジスタ１０３によってノードＮ０を電源電圧Ｖｃｃで充電することにより、インバータ１０５は、対応するワード線を接地電圧Ｖｓｓと接続して非活性化する。あるいは、トランジスタ１０１をターンオンさせたままで、対応するグローバルワード線ＧＷＬをＨレベルに非活性化してもよい。
【００７２】
バーンイン試験時において、ワード線の活性化制御は、チップ活性化信号ＡＣＴに同期したタイミングが実行される。具体的には、ワード線ＷＬの選択的な活性化は、チップ活性化信号ＡＣＴのＨレベル期間、すなわちゲート制御信号ＧＳのＨレベル期間に実行される。このような構成とすることにより、バーンイン試験時においては、対応するワード線ＷＬを活性化する場合においても、活性化されたワード線に対応する各ローカルデコーダ１００内のトランジスタ１０３がターンオフされるので、電源電圧ＶｃｃからＬレベル（接地電圧Ｖｓｓ）に設定されたノードＮ２への貫通電流が生じない。このため、バーンイン試験時に多数のワード線ＷＬを同時並列に活性化した場合でも、半導体記憶装置の動作ピーク電流が増大することがない。
【００７３】
この結果、バーンイン試験時間を短縮するために多数のワード線を同時に選択（活性化）した場合にも、バーンイン試験用の試験ボードに同時に搭載可能なチップ数を多くすることができ、バーンイン試験を効率よく実行できる。この結果、テストコストが削減される。
【００７４】
なお、バーンイン試験時におけるチップ活性化信号ＡＣＴのＬレベル期間、すなわちゲート制御信号ＧＳのＬレベル期間では、各ローカルデコーダ１００においてトランジスタ１０３がターンオンされ、貫通電流がノードＮ２へ向けて流れることが懸念されるが、実際には、チップ活性化信号ＡＣＴがＬレベル、すなわちチップが非活性化されるために、たとえば、ローカルデコーダ制御回路１５も非活性化されて、トランジスタ１０１がターンオフされてしまうため、このような貫通電流が流れることはない。
【００７５】
また、すでに説明したように、通常動作時においては、各ローカルデコーダへ与えられるゲート制御信号ＧＳがＬレベルに設定されるので、ローカルデコーダ１００は、図１３に示したローカルデコーダ７０と同様に、対応するワード線ＷＬを高速に活性化（立上げ）および非活性化（立下げ）することが可能である。
【００７６】
［実施の形態２］
図３は、ワード線の活性化制御に関する実施の形態２に従う構成を詳細に示す回路図である。
【００７７】
図３を参照して、実施の形態２に従う構成においては、各ワード線に対応して、ローカルデコーダ１００に代えてローカルデコーダ１１０が配置される。ローカルデコーダ１１０は、図２に示されたローカルデコーダ１００の構成と比較して、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結合されるＰチャネルＭＯＳトランジスタ１１２をさらに有する。トランジスタ１１２のゲートは、トランジスタ１０１のゲートと同様にノードＮ１と接続される。
【００７８】
トランジスタ１１２は、図１４に示したローカルデコーダ８０におけるトランジスタ８５に相当する。したがって、ゲート制御信号ＧＳがＬレベルに固定される通常動作モードにおいては、ローカルデコーダ１１０は、図１４に示したローカルデコーダ８０と同様に動作し、対応するワード線ＷＬを図２に示したローカルデコーダ１００よりも高速に非活性化（立下げ）することができる。
【００７９】
一方、バーンイン試験時におけるワード線ＷＬの活性化タイミングにおいては、ゲート制御信号ＧＳおよびノードＮ１の電圧がＨレベルに設定されるので、トランジスタ１０３および１１２はターンオフされる。したがって、実施の形態１に従う構成と同様に、多数のワード線を同時に選択（活性化）した場合であっても、半導体記憶装置の動作ピーク電流が増大することがない。したがって、実施の形態１と同様に、バーンイン試験の効率化を図ることができる。実施の形態２に従うその他の部分の構成および動作については、図２に示した実施の形態１に従う構成と同様であるので詳細な説明は繰返さない。
【００８０】
なお、実施の形態１および２においては、ローカルデコーダ１１０および１１０の入力ノードＮ１およびＮ２が対応する信号線ＳＬおよびグローバルワード線ＧＷＬとそれぞれ接続される構成について示したが、これらの接続関係を入れ替えることも可能である。すなわち、ノードＮ１を対応するグローバルワード線ＧＷＬと接続し、ノードＮ２を対応する信号線ＳＬと接続することもできる。この場合には、ワード線ＷＬを活性化する場合には、対応する信号線ＳＬの電圧（対応するワード線選択信号ＷＳ）をＬレベルに設定し、かつ対応するグローバルワード線をＨレベルに設定する必要がある。また、ワード線ＷＬを非活性化する場合には、対応するグローバルワード線ＧＷＬをＨレベルに設定したままで対応する信号線ＳＬの電圧をＬレベルに設定するか、対応するグローバルワード線をＬレベルに設定すればよい。このような入力ノードＮ１およびＮ２の接続関係については、グローバルワード線ＧＷＬおよび信号線ＳＬのそれぞれにおける信号伝播速度等を考慮して任意に定めることができる。
【００８１】
また、図４に示されるように、グローバルデコーダ１０を、図６に示された構成と同様に、メモリアレイ中央部に配置することも可能である。このような構成においても、ローカルデコーダ制御回路１５およびローカルデコーダ帯２０ａ〜２０ｄを、実施の形態１または２に従う構成とすれば、通常動作時におけるワード線の活性化制御の高速化と、バーンイン試験時における動作ピーク電流の抑制とを両立することが可能である。
【００８２】
また、実施の形態１および２においては、メモリアレイが４個のメモリブロック５ａ〜５ｄに分割される例を示したが、メモリブロックの分割数は任意に設定できる。同様に、各メモリブロックにおいて、１本のグローバルワード線ＧＷＬと対応付けられるワード線ＷＬの数を示すＫについても、任意に設定することが可能であり、グローバルワード線ＧＷＬおよびワード線ＷＬを１：１に設ける構成（Ｋ＝１）としてもよい。この場合には、ワード線選択信号ＷＳａ〜ＷＳｄは、メモリブロック５ａ〜５ｄの選択情報のみに基づいて生成される。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８４】
【発明の効果】
請求項１、６および７に記載の半導体記憶装置は、通常の動作モードにおいてワード線を高速に活性化（立上げ）および非活性化（立下げ）可能な構成を有するローカルデコーダにおいて、複数本のワード線を同時に活性化させる動作モード時に、第２のノードおよび第２の電圧間における貫通電流の発生を防止できる。この結果、当該動作モードにおける動作ピーク電流を抑制できる。
【００８５】
請求項２に記載の半導体記憶装置は、バーンイン試験において請求項１に記載の半導体記憶装置が奏する効果を享受できる。したがって、バーンイン試験時間を短縮するために多数のワード線を並列に選択（活性化）した場合にも、バーンイン試験用の試験ボードに同時に搭載可能なチップ数を多くすることができ、バーンイン試験を効率よく実行できる。この結果、テストコストが削減される。
【００８６】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置が奏する効果に加えて、ローカルデコーダの構成を簡素化できる。
【００８７】
請求項４記載の半導体記憶装置は、対応するワード線を非活性化する場合に、第２および第３のスイッチ回路を用いて内部ノードの電圧を設定できる。したがって、請求項１の半導体記憶装置が奏する効果に加えて、ワード線をより高速に非活性化（立下げ）することができる。
【００８８】
請求項５に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置が奏する効果に加えて、ローカルデコーダの構成を簡素化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う半導体記憶装置の構成を示すブロック図である。
【図２】 ワード線の活性化制御に関する実施の形態１に従う構成を詳細に示す回路図である。
【図３】 ワード線の活性化制御に関する実施の形態２に従う構成を詳細に示す回路図である。
【図４】 本発明の実施の形態に従う半導体記憶装置におけるグローバルデコーダの異なる配置例を示すブロック図である。
【図５】 分割ワード線構成を説明する第１の概念図である。
【図６】 分割ワード線構成を説明する第２の概念図である。
【図７】 メモリセルの第１の構成例を示す回路図である。
【図８】 メモリセルの第２の構成例を示す回路図である。
【図９】 メモリセルの第３の構成例を示す回路図である。
【図１０】 分割ワード線構成におけるローカルデコーダ帯の構成を説明する回路図である。
【図１１】 従来の技術に従うローカルデコーダの第１の構成例を示す回路図である。
【図１２】 従来の技術に従うローカルデコーダの第２の構成例を示す回路図である。
【図１３】 従来の技術に従うローカルデコーダの第３の構成例を示す回路図である。
【図１４】 従来の技術に従うローカルデコーダの第４の構成例を示す回路図である。
【符号の説明】
１ａ，１ｂ 半導体記憶装置、５ａ〜５ｄ メモリブロック、１０ グローバルデコーダ、１５ ローカルデコーダ制御回路、２０ａ〜２０ｄ ローカルデコーダ帯、２２ ブロック選択回路、２４ サブデコーダ、２５ａ〜２５ｄ ローカルデコーダ選択回路、３０ バーンイン制御回路、１００，１１０ ローカルデコーダ、１０１，１０３，１１２ ＭＯＳトランジスタ、１０５ インバータ、ＡＣＴ チップ活性化信号、ＢＩ バーンイン信号、ＢＳａ〜ＢＳｄ ブロック選択信号、ＧＳ ゲート制御信号、ＧＷＬ グローバルワード線、ＭＣ メモリセル、Ｎ０〜Ｎ２ ノード、ＳＤ０〜ＳＤ３ サブデコード信号、ＳＬ 信号線、Ｖｃｃ 電源電圧、Ｖｓｓ 接地電圧、ＷＬ ワード線、ＷＳ ワード線選択信号。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スタティックランダムアクセスメモリ（ＳＲＡＭ）等に用いられる、分割ワード線構成を有する半導体記憶装置のローカルデコーダに関する。
【０００２】
【従来の技術】
大規模化されたメモリアレイを備えるＳＲＡＭや、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置において、ワード線上の信号伝搬遅延の抑制および、ワード線選択を実行するデコード回路の回路規模縮小を目的とする、いわゆる「分割ワード線構成」が知られている。このような、分割ワード線構成は、たとえば、特公昭６３−８５５６号公報（以下、「従来例１」とも称する）に開示されている。
【０００３】
図５および図６は、従来例１に示された分割ワード線構成を説明する第１および第２の概念図である。
【０００４】
図５に示された半導体記憶装置は、４個のメモリブロック５ａ〜５ｄに分割されたメモリアレイと、グローバルデコーダ１０と、メモリブロック５ａ〜５ｄにそれぞれ対応して設けられるローカルデコーダ帯２０ａ〜２０ｄとを備える。メモリブロック５ａ〜５ｄの各々には、メモリセルＭＣが行列状に配置され、メモリセル行にそれぞれ対応してワード線ＷＬが配置され、メモリセル列にそれぞれ対応して相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。
【０００５】
各グローバルワード線ＧＷＬは、チップの長辺方向（行方向）に沿って、メモリブロック５ａ〜５ｄに共通に設けられる。一方、各ワード線ＷＬは、メモリブロック５ａ〜５ｄの各々において分割配置される。グローバルデコーダ１０は、メモリアレイの中央部、すなわちメモリブロック５ｂおよび５ｃの間に配置され、グローバルワード線ＧＷＬの活性化を制御する。メモリブロック５ａに配置されたワード線ＷＬの活性化を制御性するためのローカルデコーダ帯２０ａ、およびメモリブロック５ｂに配置されたワード線ＷＬの活性化を制御するためのローカルデコーダ帯２０ｂは、メモリブロック５ａおよび５ｂの境界部に集中配置される。同様に、メモリブロック５ｃに配置されたワード線ＷＬの活性化を制御性するためのローカルデコーダ帯２０ｃ、およびメモリブロック５ｄに配置されたワード線ＷＬの活性化を制御するためのローカルデコーダ帯２０ｄは、メモリブロック５ｃおよび５ｄの境界部に集中配置される。
【０００６】
図６に示された半導体記憶装置においては、グローバルデコーダ１０は、メモリブロック５ａ〜５ｄから構成されるメモリアレイの端部に対応してグローバルデコーダ１０が配置されている。その他の部分の構成は、図５に示した半導体記憶装置と同様である。
【０００７】
図５および図６に示された半導体記憶装置において、メモリセルＭＣには、たとえば、図７に示される高抵抗負荷型Ｎ−ＭＯＳ（Metal Oxide Semiconductor）メモリセルや、図８に示されるＴＦＴ（Thin-Film Transistor）負荷型メモリセルや、図９に示されるＣＭＯＳ（Complementary MOS）型メモリセルに代表される、いわゆる「ＳＲＡＭセル」が配置される。
【０００８】
図７を参照して、高抵抗負荷型Ｎ−ＭＯＳメモリセルであるメモリセルＭＣは、対応するワード線ＷＬと接続されるゲートを有するＮチャネルＭＯＳトランジスタ３１および３２と、電源電圧ＶｃｃとノードＮｓおよび／Ｎｓとの間にそれぞれ接続される高抵抗負荷３４および３５と、ノードＮｓおよび／Ｎｓと接地電圧Ｖｓｓとの間にそれぞれ接続されるＮチャネルＭＯＳトランジスタ３６および３７とを有する。ノードＮｓおよび／Ｎｓは、トランジスタ３１および３２を介して相補のビット線ＢＬおよび／ＢＬとそれぞれ電気的に結合される。
【０００９】
ワード線ＷＬの活性化（ハイレベル）に応答して、ノードＮｓおよび／Ｎｓは、ビット線ＢＬおよび／ＢＬとそれぞれ接続される。これによって、ビット線ＢＬおよび／ＢＬ上のデータが、ノードＮｓおよび／Ｎｓに書込まれる。一旦書込まれたデータは、相補的にオンするトランジスタ３６および３７と、高抵抗負荷３４および３５によって、電源投入中において保持される。
【００１０】
なお、以下、本明細書においては、２値的に設定される各信号線、各信号および各データ等の高電圧状態お（ハイレベル）および低電圧状態（ローレベル）のそれぞれを、単に「Ｈレベル」および「Ｌレベル」とも称する。
【００１１】
図８を参照してＴＦＴ負荷型メモリセルであるメモリセルＭＣにおいては、図７に示した高抵抗負荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷３４および３５に代えて、Ｐ型の薄膜トランジスタ（ＴＦＴ）で構成されたＴＦＴ負荷４１および４２が配置される。これにより、ノードＮｓまたは／Ｎｓを介した電源電圧Ｖｃｃおよび接地電圧Ｖｓｓ間の貫通電流が生じないので、メモリセルでの消費電力が低減される。
【００１２】
図９を参照して、ＣＭＯＳ型メモリセルであるメモリセルＭＣにおいては、図７に示した高抵抗負荷型Ｎ−ＭＯＳメモリセルの構成において、高抵抗負荷３４および３５にそれぞれ代えて、ＰチャネルＭＯＳトランジスタ４５および４７が設けられる。ＣＭＯＳ型メモリセルは、動作マージンが大きく動作安定性の高い構成として知られている。
【００１３】
図１０は、分割ワード線構成におけるローカルデコーダ帯の構成を説明する回路図である。図１０においては、図５および図６に示したローカルデコーダ帯２０ａ〜２０ｄのうち、ローカルデコーダ帯２０ａおよび２０ｂの構成が代表的に示される。
【００１４】
図１０を参照して、１本のグローバルワード線ＧＷＬに対応して、メモリブロック５ａ〜５ｄの各々において４本ずつのワード線ＷＬが配置されものとする。
【００１５】
ローカルデコーダ制御回路１５は、１本のグローバルワード線ＧＷＬに対応する４本ずつのワード線のうちの１本ずつにそれぞれ対応付けられるワード線選択信号を生成する。ワード線選択信号は、メモリブロック５ａ〜５ｄの各々において独立に生成され、１本のグローバルワード線ＧＷＬに対応する４本ずつのワード線内での選択を制御する。ローカルデコーダ制御回路１５は、メモリブロック５ａに対応してワード線選択信号ＷＳａ０〜ＷＳａ３を生成し、メモリブロック５ｂに対応してワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成する。
【００１６】
ローカルデコーダ制御回路１５は、選択されたメモリブロックに対応する４個のワード線選択信号のうちの１個を選択的に活性化し、残りのワード線選択信号を非活性化する。また、非選択のメモリブロックに対応する各ワード線選択信号は、非活性化される。たとえば、メモリブロック５ａが選択された場合には、ワード線選択信号ＷＳａ０〜ＷＳａ３が選択的に活性化され、残りのワード線選択信号の各々は、非活性化される。
【００１７】
図示しないが、メモリブロック５ｃおよび５ｄのそれぞれに対しても同様に、ワード線選択信号が生成される。なお、以下においては、ワード線選択信号ＷＳａ０〜ＷＳａ３，ＷＳｂ０〜ＷＳｂ３，…を総称して、単にワード線選択信号ＷＳとも称する。
【００１８】
各ワード線ＷＬに対応して、ローカルデコーダ５０が配置される。ローカルデコーダ５０は、対応するワード線選択信号ＷＳと、対応するグローバルワード線ＧＷＬとの電圧に応じて、対応するワード線ＷＬを活性化あるいは非活性化する。ロウデコーダの一種であるこのようなローカルデコーダについては、従来から種々の構成が提案されている。
【００１９】
たとえば、ローカルデコーダ２０ａに配置されたローカルデコーダ５０は、ワード線選択信号ＷＳａ０〜ＷＤａ３のうちの対応する１つの電圧レベル、および対応するグローバルワード線ＧＷＬの電圧レベルのＮＡＮＤ論理演算結果を出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力に応じて対応するワード線ＷＬの電圧を駆動するインバータとを有する。
【００２０】
図１１は、従来の技術に従うローカルデコーダの第１の構成例を示す回路図である。
【００２１】
図１１を参照して、従来の技術に従うローカルデコーダ５０は、電源電圧ＶｃｃおよびノードＮ０の間に並列に接続されたＰチャネルＭＯＳトランジスタ５１および５２と、ノードＮ０および接地電圧Ｖｓｓの間に直列に接続されたＮチャネルＭＯＳトランジスタ５３および５４と、ノードＮ０の電圧の反転レベルに応じて、ワード線ＷＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方に駆動するインバータ５５とを有する。
【００２２】
トランジスタ５２および５３の各ゲートはノードＮ１と接続され、トランジスタ５１および５４の各ゲートはノードＮ２と接続される。ノードＮ１およびＮ２の一方は対応するグローバルワード線ＧＷＬと接続され、ノードＮ１およびＮ２の他方へは、対応するワード線選択信号ＷＳが伝達される。図１１に示されたローカルデコーダ５０は、「ＮＡＮＤ型デコーダ」とも称され、活性化の対象となるワード線に対応するローカルデコーダ５０においては、ノードＮ１およびＮ２の両方がＨレベル（たとえば、電源電圧Ｖｃｃ）に設定される。したがって、ローカルデコーダ５０によって、活性化されるワード線は電源電圧Ｖｃｃと接続され、非活性化されるワード線は接地電圧Ｖｓｓと接続される。
【００２３】
以下、本明細書においては、ワード線ＷＬをＬレベル（たとえば接地電圧Ｖｓｓ）からＨレベル（たとえば電源電圧Ｖｃｃ）へ立上げる動作を「ワード線の活性化」と称し、ワード線ＷＬをＨレベルからＬレベルへ立下げる動作を「ワード線の非活性化」と称することとする。また、各ワード線を選択的に活性化または非活性化する動作を「ワード線の活性化制御」とも称する。
【００２４】
図１２は、従来の技術に従うローカルデコーダの第２の構成例を示す回路図である。
【００２５】
図１２を参照して、従来の技術に従うローカルデコーダ６０は、電源電圧Ｖｃｃおよびワード線ＷＬとの間に直列に接続されたＰチャネルＭＯＳトランジスタ６１および６２と、ワード線ＷＬおよび接地電圧Ｖｓｓの間に並列に接続されたＮチャネルＭＯＳトランジスタ６３および６４とを有する。トランジスタ６１および６３の各ゲートはノードＮ１と接続され、トランジスタ６２および６４の各ゲートはノードＮ２と接続される。ローカルデコーダ６０は、「ＮＯＲ型デコーダ」とも称され、活性化の対象となるワード線に対応するローカルデコーダにおいては、ノードＮ１およびＮ２の両方がＬレベル（たとえば接地電圧Ｖｓｓ）に設定される。
【００２６】
このようなＮＯＲ型のローカルデコーダ６０は、図１１に示したＮＡＮＤ型のローカルデコーダ５０と比較して、回路素子数が削減されるので回路面積を小型化できる。しかし、ローカルデコーダ６０ではトランジスタ６１〜６４によってワード線ＷＬを直接駆動する必要があるため、これらのトランジスタの電流駆動力（トランジスタサイズ）を比較的大きくする必要がある。このため、各トランジスタのゲート容量が増加して、ローカルデコーダ６０の入力端子に相当するノードＮ１およびＮ２の負荷容量が大きくなってしまい、ワード線の活性化制御を高速化することが困難になってしまう。
【００２７】
また、さらに小型化および高速化が可能なローカルデコーダの構成が、Aizaki S., et al.“A 15ns 4Mb CMOS SRAM.”ISSCC DIGEST OF TECHNICAL PAPERS, pp. 126-127；Feb. 1990（以下、「従来例２」とも称する）に開示されている。
【００２８】
図１３は、従来例２に示された従来の技術に従うローカルデコーダの構成を示す回路図である。
【００２９】
図１３を参照して、従来例２に示されたローカルデコーダ７０は、ノードＮ０およびＮ２の間に電気的に結合されるＮチャネルＭＯＳトランジスタ７１と、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結合されるＰチャネルＭＯＳトランジスタ７３と、ノードＮ０の電圧の反転レベルに応じて、ワード線ＷＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方で駆動するためのインバータ７５とを有する。トランジスタ７３のトランジスタサイズ（電流駆動力）は、トランジスタ７１のトランジスタサイズ（電流駆動力）と比較して小さく設計される。
【００３０】
トランジスタ７１のゲートはノードＮ１と接続される。トランジスタ７３のゲートが接地電圧Ｖｓｓと接続されるので、トランジスタ７３はノーマリオン状態となる。ノードＮ１およびＮ２の一方は対応するグローバルワード線ＧＷＬと接続され、ノードＮ１およびＮ２の他方は、対応するワード線選択信号ＷＳの伝達を受ける。
【００３１】
ワード線ＷＬを非活性化する場合には、対応するローカルデコーダ７０において、ノードＮ１がＬレベル（接地電圧Ｖｓｓ）に設定されて、トランジスタ７１はターンオフされる。この状態では、ノーマリオン状態のトランジスタ７３によってノードＮ０が電源電圧Ｖｃｃに充電されるので、インバータ７５は対応するワード線ＷＬを接地電圧Ｖｓｓと接続して非活性化する。
【００３２】
一方、ワード線ＷＬを活性化する場合には、対応するローカルデコーダ７０において、ノードＮ１をＨレベル（電源電圧Ｖｃｃ）に設定してトランジスタ７１をターンオンさせた上で、ノードＮ２をＬレベル（接地電圧Ｖｓｓ）に設定する。この状態では、トランジスタ７１および７３を介して、電源電圧ＶｃｃからＬレベルに設定されたノードＮ２に向かって流れる、図中に矢印で表記した貫通電流によって、ノードＮ０は接地電圧Ｖｓｓ側に駆動される。これに応じて、インバータ７５は対応するワード線ＷＬを電源電圧Ｖｃｃと接続して活性化する。
【００３３】
このようなローカルデコーダ７０は、ＮＡＮＤ型のローカルデコーダ５０と比較して、より少ない回路素子数で構成可能である。さらに、ノードＮ０に対する駆動力を同程度とするために必要なトランジスタ７１の電流駆動力（トランジスタサイズ）は、ローカルデコーダ５０において直列に接続されたトランジスタ５３および５４のそれぞれの電流駆動力（トランジスタサイズ）よりも小さくできる。この結果、ノードＮ１およびＮ２の負荷容量も抑制できるのでローカルデコーダ５０よりもワード線ＷＬの活性化制御を高速化できる。このようにローカルデコーダ７０は、図１１および図１２にそれぞれ示したローカルデコーダ５０および６０と比較して、回路面積の縮小および高速動作化を実現することができる。
【００３４】
一方、ローカルデコーダ７０においては、ワード線ＷＬの非活性化は、比較的駆動力の比較的小さいノーマリオンのトランジスタ７３によるノードＮ０の充電によって実行される。したがって、ワード線ＷＬの非活性化速度（立下げ速度）が遅くなってしまうという問題点があった。このような問題点を解決した、ワード線を高速に立下げ可能なローカルデコーダの構成が、特許第２５０７１６４号公報（以下、「従来例３」とも称する）に開示されている。
【００３５】
図１４は、従来例３に示された従来の技術に従うローカルデコーダ８０の構成を示す回路図である。
【００３６】
図１４を参照して、従来例３に示されたローカルデコーダ８０は、図１３に示されたローカルデコーダ７０と同様に配置された、トランジスタ７１，７３およびインバータ７５に加えて、トランジスタ７３と並列に接続されるＰチャネルＭＯＳトランジスタ８５をさらに有する。トランジスタ８５のゲートは、トランジスタ７１のゲートと同様にノードＮ１と接続される。したがって、トランジスタ７１および８５は、ノードＮ１のレベルに応じて相補的にオン・オフする。
【００３７】
したがって、ローカルデコーダ８０は、ノードＮ１をＨレベルからＬレベルに変化させて対応するワード線ＷＬを非活性化させる場合において、トランジスタ７３および８５の両方によってノードＮ０を充電するので、ローカルデコーダ７０よりも、ワード線ＷＬを高速に非活性化することができる。一方、ワード線ＷＬの活性化は、ローカルデコーダ７０と同様に高速に実行できる。
【００３８】
このように、従来例２および従来例３にそれぞれ開示されたローカルデコーダ７０および８０の構成をローカルデコーダとして用いれば、分割ワード線構成において、ローカルデコーダの小型化およびワード線の活性化制御の高速化の両方を図ることが可能であった。
【００３９】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置においては、動作信頼性を確保するために、潜在的な初期欠陥を加速してチップをスクリーニングする欠陥加速試験（以下、「バーンイン試験」とも称する）を実行する必要がある。バーンイン試験においては、製造工程を完了したウェハ（チップ）に対して、高電界ストレスを印加して、このような潜在欠陥を顕在化させる。
【００４０】
バーンイン試験時には、チップ１個当りの試験所要時間を短縮することが要求される。したがって、バーンイン試験時においては、当該試験時に入力される特定の制御信号に応答して、半導体記憶装置内部で複数のワード線を並列に活性化される構成が採用されている。特に、１本おきに偶数行あるいは奇数行の全ワード線を活性化して、少ない試験時間で効率よく潜在不良を顕在化させる技術が知られている。
【００４１】
しかしながら、図１３および図１４にそれぞれ示したローカルデコーダの構成においては、ワード線ＷＬの活性化時（立上がり時）において、貫通電流が発生するので、バーンイン試験時に多数のワード線を同時に立上げると動作電流が増大してしまう。このような問題点は、大規模化された半導体記憶装置においてより顕著となり、著しい場合にはチップ自身が発熱するおそれすら存在する。このため、ピーク的に増大する動作電流を考慮して、バーンイン試験用の試験ボード上に同時搭載可能なチップ数が制限する必要が生じれば、バーンイン試験の効率が低下してしまう。
【００４２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、簡易な構成で通常動作時にワード線の活性化を高速に制御するとともに、バーンイン試験時にその動作電流を抑制することが可能な回路構成を有するローカルデコーダを備える半導体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、行列状に配置され、かつ列方向に沿って複数のブロックに分割された複数のメモリセルと、各々が、Ｋ個（Ｋ：自然数）のメモリセル行ごとに、複数のブロックに共通に配置される複数のグローバルワード線と、各メモリセル行ごとに、複数のブロックにそれぞれ対応して分割配置された複数のワード線と、行選択結果に応じて、複数のグローバルワード線の電圧を設定するグローバルデコーダと、複数のブロックにそれぞれ対応して設けられ、各々が、各グローバルワード線に対応付けられるＫ本ずつのワード線のうちの１本ずつにそれぞれ対応付けられるＫ個の選択信号を、複数のブロックの選択情報および行選択結果に応じて生成する複数のローカルデコーダ選択回路と、各ブロックごとに設けられ、複数のローカルデコーダ選択回路のうちの対応する１つからのＫ個の選択信号をそれぞれ伝達するためのＫ本の選択信号線と、複数のワード線にそれぞれ対応して設けられ、各々が、Ｋ本の選択信号線のうちの対応する１本と、複数のグローバルワード線のうちの対応する１本との電圧に応じて、対応するワード線の活性化を制御する複数のローカルデコーダとを備える。各ローカルデコーダは、対応する選択信号線および対応するグローバルワード線の一方に接続された第１のノードの電圧に応じて、対応する選択信号線および対応するグローバルワード線の他方と接続された第２のノードを内部ノードと接続する第１のスイッチ回路と、内部ノードが第１のスイッチ回路を介して第１の電圧に設定された場合に対応するワード線を活性状態に設定するとともに、内部ノードが第２の電圧に設定された場合に対応するワード線を非活性状態に設定するためのドライバ回路と、内部ノードを第２の電圧と接続するための第２のスイッチ回路とを含む。半導体記憶装置は、複数のワード線のうちの複数本が同時に活性化される、通常動作モードとは別の動作モード時に、同時に活性化される複数本のワード線の各々に対応するローカルデコーダにおいて第２のスイッチ回路をオフさせるための制御回路をさらに備える。
【００４４】
好ましくは、別の動作モードは、バーンイン試験に相当する。
また好ましくは、ドライバ回路は、内部ノードを入力ノードとし、対応するワード線を出力ノードとするインバータ素子を有する。第１のスイッチ回路は、第２のノードおよび内部ノードの間に電気的に結合されて、第１のノードと接続されたゲートを有する第１の電界効果型トランジスタを有する。第２のスイッチ回路は、第２の電圧と内部ノードとの間に電気的に結合されて、制御回路からの出力信号を受けるゲートを有する第２の電界効果型トランジスタを有する。
【００４５】
あるいは好ましくは、各ローカルデコーダは、内部ノードと第２の電圧との間に設けられ、第１のスイッチ回路と相補的にオンする第３のスイッチ回路をさらに含む。
【００４６】
さらに好ましくは、ドライバ回路は、内部ノードを入力ノードとし、対応するワード線を出力ノードとするインバータ素子を有し、第１のスイッチ回路は、第２のノードおよび内部ノードの間に電気的に結合されて、第１のノードと接続されたゲートを有する第１の電界効果型トランジスタを有し、第２のスイッチ回路は、第２の電圧と内部ノードとの間に電気的に結合されて、制御回路の出力信号を受けるゲートを有する第２の電界効果型トランジスタを有し、第３のスイッチ回路は、内部ノードと第２の電圧との間に電気的に結合されて、第１のノードと接続されたゲートを有する第３の電界効果型トランジスタを有する。第３の電界効果型トランジスタは、第１の電界効果型トランジスタと反対導電型である。
【００４７】
また好ましくは、制御回路は、別の動作モードにおいて、複数本のワード線が同時に活性化されるときに、各ローカルデコーダの第２のスイッチ回路を並列にオフさせる。
【００４８】
あるいは好ましくは、制御回路は各ブロックに対応して設けられ、制御回路は、別の動作モードにおいて、対応するブロック内のワード線が活性化されるときに、対応するブロック内の各ローカルデコーダにおいて第２のスイッチ回路を並列にオフさせる。
【００４９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当する部分を示すものとする。
【００５０】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置１ａの構成を示すブロック図である。
【００５１】
図１を参照して、実施の形態１に従う半導体記憶装置１ａは、行列状に配置された複数のメモリセルＭＣを備える。複数のメモリセルＭＣは、列方向に沿って複数のメモリブロック５ａ〜５ｄに分割される。各メモリセルＭＣとしては、たとえば図７から図９にそれぞれ示した構成のＳＲＡＭメモリセルが配置されるが、本願発明の適用において、メモリセルの構成および種類は特に限定されない。
【００５２】
メモリブロック５ａ〜５ｄの各々において、メモリセルＭＣは、メモリブロック間でメモリセル行を共有するように行列状に配置される。各メモリブロックにおいて、メモリセル行にそれぞれ対応してワード線ＷＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよび／ＢＬで構成されるビット線対ＢＬＰが配置される。このように、ワード線ＷＬは、各メモリセル行ごとに、メモリブロック５ａ〜５ｄのそれぞれにおいて分割配置される。一方、グローバルワード線ＧＷＬは、Ｋ個のメモリセル行（Ｋ：自然数）ごとに、メモリブロック５ａ〜５ｄに共通に配置される。すなわち、全体でｍ本（ｍ：自然数）のグローバルワード線ＧＷＬ１〜ＧＷＬｍが配置される場合には、各メモリブロックに含まれるメモリセル行数は（ｍ×Ｋ）で示される。
【００５３】
半導体記憶装置１ａは、さらに、ロウアドレスＲＡに応じた行選択を行なうためのグローバルデコーダ１０およびローカルデコーダ制御回路１５と、コラムアドレスＣＡに応じた列選択を行なうための列デコーダ１２と、メモリブロック５ａ〜５ｄにそれぞれ対応して設けられるローカルデコーダ帯２０ａ〜２０ｄと、データ入出力回路１７とを備える。データ入出力回路１７は、選択列のビット線対ＢＬＰを介して、選択メモリセルに対するデータ読出およびデータ書込を実行する。
【００５４】
ローカルデコーダ制御回路１５は、メモリブロック５ａ〜５ｄのそれぞれにおいて、各グローバルワード線ＧＷＬと対応付けられるＫ本ずつのワード線ＷＬ内の選択を制御するためのワード線選択信号ＷＳａ〜ＷＳｄを生成する。ワード線選択信号ＷＳａ〜ＷＳｄの各々は、同一のメモリブロックに対応して生成されるＫ個のワード線選択信号を総称している。ワード線選択信号ＷＳａ〜ＷＳｄは、ローカルデコーダ帯２０ａ〜２０ｄへそれぞれ伝達される。
【００５５】
図２は、ワード線の活性化制御に関する実施の形態１に従う構成を詳細に示す回路図である。
【００５６】
図２には、１本のグローバルワード線ＧＷＬに対して４本のワード線ＷＬが配置される構成、すなわちＫ＝４の場合の構成が例示される。また、図２においては、メモリブロック５ａおよび５ｂにおける、第１番目および第２番目のグローバルワード線ＧＷＬ１およびＧＷＬ２に対応するワード線ＷＬａ１０〜ＷＬａ１３，ＷＬａ２０〜ＷＬａ２３，ＷＬｂ１０〜ＷＬｂ１３，ＷＬｂ２０〜ＷＬｂ２３の活性化制御に関連する構成が代表的に示されている。
【００５７】
ローカルデコーダ制御回路１５は、ブロック選択回路２２と、サブデコーダ２４と、メモリブロック５ａ〜５ｄにそれぞれ対応して設けられるローカルデコーダ選択回路２５ａ〜２５ｄと、バーンイン制御回路３０とを有する。
【００５８】
ブロック選択回路２２は、メモリブロック５ａ〜５ｄの選択情報を示すブロックアドレスＢＡ（たとえば列アドレスの下位２ビットであるＣＡ０，ＣＡ１）を受けて、ブロック選択信号ＢＳａ〜ＢＳｄの少なくとも１つを活性化する。なお、図２においては、ローカルデコーダ２０ａおよび２０ｂに対応する構成を代表的に図示しているため、ローカルデコーダ選択回路２５ｃ，２５ｄおよびブロック選択信号ＢＳｃ，ＢＳｄの図示が省略されているが、ローカルデコーダ２０ｃ，２０ｄに対しても、以下に述べるような、ローカルデコーダ２０ａ，２０ｂに対応する構成が同様に設けられる。また、図示が省略されるグローバルワード線ＧＷＬ２以降のワード線についても、ローカルデコーダ２０ａ〜２０ｄの各々において、以下に述べるのと同様の構成が設けられる。
【００５９】
サブデコーダ２４は、たとえばロウアドレスの下位２ビットであるＲＡ０，ＲＡ１に応答して、サブデコード信号ＳＤ０〜ＳＤ３を選択的に活性化する。通常動作モードにおいては、ロウアドレスＲＡ０，ＲＡ１に応答して、サブデコード信号ＳＤ０〜ＳＤ３のうちの１つが選択的に活性化される。
【００６０】
一方、バーンイン試験時においては、サブデコーダ２４は、サブデコード信号ＳＤ０〜ＳＤ３のうちの複数を同時に活性化することが可能である。たとえば、サブデコード信号ＳＤ０およびＳＤ２のペア、もしくはサブデコード信号ＳＤ１およびＳＤ３のペアが同時に活性化される。これにより、バーンイン試験時において、ワード線ＷＬを１行ごとに活性化することができる。ブロック選択回路２２も同様に、バーンイン試験時には、ブロック選択信号ＢＳａ〜ＢＳｄのうちの複数個を同時に活性化することができる。
【００６１】
ローカルデコーダ選択回路２５ａは、ブロック選択信号ＢＳａおよびサブデコード信号ＳＤ０〜ＳＤ３を受けてメモリブロック５ａに対応する、図１０と同様のワード線選択信号ＷＳａ０〜ＷＳａ３を生成する。ローカルデコーダ選択回路２５ａは、対応するブロック選択信号ＢＳａが非活性化されている場合には、サブデコード信号ＳＤ０〜ＳＤ３のレベルにかかわらず、ワード線選択信号ＷＳａ０〜ＷＳａ３の各々を非活性化する。一方、ローカルデコーダ選択回路２５ａは、対応するブロック選択信号ＢＳａが活性化されている場合には、サブデコード信号ＳＤ０〜ＳＤ３にそれぞれ応じて、ワード線選択信号ＷＳａ０〜ＷＳａ３を活性化する。たとえば、ワード線選択信号ＷＳａ０は、サブデコード信号ＳＤ０とブロック選択信号ＢＳａとの論理演算結果に基づいて、活性化あるいは非活性化される。これらのワード線選択信号ＷＳａ０〜ＷＳａ３は、ローカルデコーダ帯２０ａに列方向に沿って配置される信号線ＳＬａ０〜ＳＬａ３によってそれぞれ伝達される。
【００６２】
ローカルデコーダ選択回路２５ｂは、ブロック選択信号ＢＳｂおよびサブデコード信号ＳＤ０〜ＳＤ３を受けて、メモリブロック５ｂに対応する、図１０と同様の、ワード線選択信号ＷＳｂ０〜ＷＳｂ３を生成する。これらのワード線選択信号ＷＳｂ０〜ＷＳｂ３は、ローカルデコーダ帯２０ｂに列方向に沿って配置される信号線ＳＬｂ０〜ＳＬｂ３によってそれぞれ伝達される。ワード線選択信号ＷＳｂ０〜ＷＳｂ３の活性化および非活性化は、ワード線選択信号ＷＳａ０〜ＷＳａ３と同様に設定されるので、詳細な説明は繰り返さない。また、以下においては、ワード線選択信号ＷＳａ０〜ＷＳａ３，ＷＳｂ０〜ＷＳｂ３，…のそれぞれを伝達する信号線ＳＬａ０〜ＳＬａ３，ＳＬｂ０〜ＳＬｂ３，…を総称して、単に信号線ＳＬとも称する。
【００６３】
バーンイン制御回路３０は、メモリブロック５ａ〜５ｄの各々に対応して設けられ、バーンイン信号ＢＩおよびチップ活性化信号ＡＣＴとのＡＮＤ演算結果をゲート制御信号ＧＳａ〜ＧＳｄとして出力する。すなわち、メモリブロック５ａ〜５ｄにそれぞれ対応するゲート制御信号ＧＳａ〜ＧＳｄが、ローカルデコーダ帯２０ａ〜２０ｄへそれぞれ伝達される。以下においては、ゲート制御信号ＧＳａ〜ＧＳｄを総称して、ゲート制御信号ＧＳとも称する。
【００６４】
バーンイン信号ＢＩは、バーンイン試験時にＨレベルに設定される。チップ活性化信号ＡＣＴには、通常、外部からの一定周期を有するクロック信号が用いられる。したがって、ゲート制御信号ＧＳは、通常動作時にはＬレベルに固定され、バーンイン試験時には、Ｈレベル期間とＬレベル期間とを周期的に繰り返す、すなわち、Ｈレベル期間およびＬレベル期間の両方を有する。
【００６５】
また、メモリブロックごとにバーンイン制御回路３０を設ける構成では、バーンイン信号ＢＩまたはチップ活性化信号ＡＣＴにメモリブロック５ａ〜５ｄの選択情報を反映させてもよい。あるいは、バーンイン制御回路３０をメモリブロック５ａ〜５ｄに共通に設け、ゲート制御信号ＧＳを各メモリブロックで共有してもよい。
【００６６】
グローバルデコーダ１０は、ロウアドレスの残りのビットＲＡ２〜ＲＡｎ（ｎ：３以上の整数）に、すなわち行選択結果に応じて、各グローバルワード線ＧＷＬの電圧をＨレベルあるいはＬレベルに設定することによりその活性化を制御する。グローバルデコーダ１０は、通常動作時においては、ロウアドレスＲＡ２〜ＲＡｎに応じて、グローバルワード線ＧＷＬ１〜ＧＷＬｍのうちの１本を選択的に活性化する。一方、バーンイン試験時においては、グローバルデコーダ１０は、グローバルワード線ＧＷＬ１〜ＧＷＬｍのうちの複数本を同時に活性化することが可能である。
【００６７】
ローカルデコーダ帯２０ａ〜２０ｄの各々において、各ワード線ＷＬに対応して、ローカルデコーダ１００が配置される。ローカルデコーダ１００は、入力端子に相当するノードＮ１およびＮ２の電圧レベルに応じて、対応するワード線ＷＬを活性化あるいは非活性化する、すなわちその活性化を制御する。ノードＮ１およびＮ２の一方ずつは、対応する信号線ＳＬおよび対応するグローバルワード線ＧＷＬの一方ずつとそれぞれ接続される。たとえば、ワード線ＷＬｂ１０に対応するローカルデコーダにおいては、ノードＮ１は信号線ＳＬｂ０と接続され、ノードＮ２はグローバルワード線ＧＷＬ１と接続される。
【００６８】
ローカルデコーダ１００は、図１３に示したローカルデコーダ７０と類似の構成を有し、ノードＮ０およびＮ２の間に電気的に結合されたＮチャネルＭＯＳトランジスタ１０１と、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結合されたＰチャネルＭＯＳトランジスタ１０３と、対応するワード線ＷＬをノードＮ０の電圧に応じて電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方で駆動するためのドライバ回路として動作するインバータ１０５とを有する。トランジスタ１０１のゲートは、ノードＮ１と接続される。なお、電源電圧Ｖｃｃは、バーンイン試験時においては、高電界ストレスを印加するために通常動作時よりもその電圧レベルが上昇する。また、本実施の形態においては、ＭＯＳトランジスタは、電界効果型トランジスタの代表例として示される。
【００６９】
インバータ１０５は、ノードＮ０がＬレベル（接地電圧Ｖｓｓ）に設定されたときに対応するワード線ＷＬを電源電圧Ｖｃｃで駆動して活性化する。これに対して、ノードＮ０がＨレベル（電源電圧Ｖｃｃ）に設定されたときには、インバータ１０５は、対応するワード線ＷＬを接地電圧Ｖｓｓで駆動して非活性化する。トランジスタ１０１，１０３およびインバータ１０５は、図１３に示したローカルデコーダ７０におけるトランジスタ７１，７３およびインバータ７５にそれぞれ相当する。トランジスタ１０３のゲートには、対応するバーンイン制御回路３０からのゲート制御信号ＧＳが入力される。
【００７０】
ワード線ＷＬを活性化する場合には、対応するグローバルワード線ＧＷＬがＬレベルに活性化されるとともに、対応する信号線ＳＬの電圧（すなわち、ワード線選択信号ＷＳ）がＨレベルに設定される。これにより、トランジスタ１０１がオンして、ノードＮ０は、接地電圧Ｖｓｓに設定される。これに応じてインバータ１０５は対応するワード線ＷＬを電源電圧Ｖｃｃで駆動して活性化する。
【００７１】
反対に、対応するワード線を非活性化（立下げ）する場合には、対応するサブデコード信号がＬレベルに非活性化されて、トランジスタ１０１がターンオフされる。これにより、トランジスタ１０３によってノードＮ０を電源電圧Ｖｃｃで充電することにより、インバータ１０５は、対応するワード線を接地電圧Ｖｓｓと接続して非活性化する。あるいは、トランジスタ１０１をターンオンさせたままで、対応するグローバルワード線ＧＷＬをＨレベルに非活性化してもよい。
【００７２】
バーンイン試験時において、ワード線の活性化制御は、チップ活性化信号ＡＣＴに同期したタイミングが実行される。具体的には、ワード線ＷＬの選択的な活性化は、チップ活性化信号ＡＣＴのＨレベル期間、すなわちゲート制御信号ＧＳのＨレベル期間に実行される。このような構成とすることにより、バーンイン試験時においては、対応するワード線ＷＬを活性化する場合においても、活性化されたワード線に対応する各ローカルデコーダ１００内のトランジスタ１０３がターンオフされるので、電源電圧ＶｃｃからＬレベル（接地電圧Ｖｓｓ）に設定されたノードＮ２への貫通電流が生じない。このため、バーンイン試験時に多数のワード線ＷＬを同時並列に活性化した場合でも、半導体記憶装置の動作ピーク電流が増大することがない。
【００７３】
この結果、バーンイン試験時間を短縮するために多数のワード線を同時に選択（活性化）した場合にも、バーンイン試験用の試験ボードに同時に搭載可能なチップ数を多くすることができ、バーンイン試験を効率よく実行できる。この結果、テストコストが削減される。
【００７４】
なお、バーンイン試験時におけるチップ活性化信号ＡＣＴのＬレベル期間、すなわちゲート制御信号ＧＳのＬレベル期間では、各ローカルデコーダ１００においてトランジスタ１０３がターンオンされ、貫通電流がノードＮ２へ向けて流れることが懸念されるが、実際には、チップ活性化信号ＡＣＴがＬレベル、すなわちチップが非活性化されるために、たとえば、ローカルデコーダ制御回路１５も非活性化されて、トランジスタ１０１がターンオフされてしまうため、このような貫通電流が流れることはない。
【００７５】
また、すでに説明したように、通常動作時においては、各ローカルデコーダへ与えられるゲート制御信号ＧＳがＬレベルに設定されるので、ローカルデコーダ１００は、図１３に示したローカルデコーダ７０と同様に、対応するワード線ＷＬを高速に活性化（立上げ）および非活性化（立下げ）することが可能である。
【００７６】
［実施の形態２］
図３は、ワード線の活性化制御に関する実施の形態２に従う構成を詳細に示す回路図である。
【００７７】
図３を参照して、実施の形態２に従う構成においては、各ワード線に対応して、ローカルデコーダ１００に代えてローカルデコーダ１１０が配置される。ローカルデコーダ１１０は、図２に示されたローカルデコーダ１００の構成と比較して、電源電圧ＶｃｃおよびノードＮ０の間に電気的に結合されるＰチャネルＭＯＳトランジスタ１１２をさらに有する。トランジスタ１１２のゲートは、トランジスタ１０１のゲートと同様にノードＮ１と接続される。
【００７８】
トランジスタ１１２は、図１４に示したローカルデコーダ８０におけるトランジスタ８５に相当する。したがって、ゲート制御信号ＧＳがＬレベルに固定される通常動作モードにおいては、ローカルデコーダ１１０は、図１４に示したローカルデコーダ８０と同様に動作し、対応するワード線ＷＬを図２に示したローカルデコーダ１００よりも高速に非活性化（立下げ）することができる。
【００７９】
一方、バーンイン試験時におけるワード線ＷＬの活性化タイミングにおいては、ゲート制御信号ＧＳおよびノードＮ１の電圧がＨレベルに設定されるので、トランジスタ１０３および１１２はターンオフされる。したがって、実施の形態１に従う構成と同様に、多数のワード線を同時に選択（活性化）した場合であっても、半導体記憶装置の動作ピーク電流が増大することがない。したがって、実施の形態１と同様に、バーンイン試験の効率化を図ることができる。実施の形態２に従うその他の部分の構成および動作については、図２に示した実施の形態１に従う構成と同様であるので詳細な説明は繰返さない。
【００８０】
なお、実施の形態１および２においては、ローカルデコーダ１１０および１１０の入力ノードＮ１およびＮ２が対応する信号線ＳＬおよびグローバルワード線ＧＷＬとそれぞれ接続される構成について示したが、これらの接続関係を入れ替えることも可能である。すなわち、ノードＮ１を対応するグローバルワード線ＧＷＬと接続し、ノードＮ２を対応する信号線ＳＬと接続することもできる。この場合には、ワード線ＷＬを活性化する場合には、対応する信号線ＳＬの電圧（対応するワード線選択信号ＷＳ）をＬレベルに設定し、かつ対応するグローバルワード線をＨレベルに設定する必要がある。また、ワード線ＷＬを非活性化する場合には、対応するグローバルワード線ＧＷＬをＨレベルに設定したままで対応する信号線ＳＬの電圧をＬレベルに設定するか、対応するグローバルワード線をＬレベルに設定すればよい。このような入力ノードＮ１およびＮ２の接続関係については、グローバルワード線ＧＷＬおよび信号線ＳＬのそれぞれにおける信号伝播速度等を考慮して任意に定めることができる。
【００８１】
また、図４に示されるように、グローバルデコーダ１０を、図６に示された構成と同様に、メモリアレイ中央部に配置することも可能である。このような構成においても、ローカルデコーダ制御回路１５およびローカルデコーダ帯２０ａ〜２０ｄを、実施の形態１または２に従う構成とすれば、通常動作時におけるワード線の活性化制御の高速化と、バーンイン試験時における動作ピーク電流の抑制とを両立することが可能である。
【００８２】
また、実施の形態１および２においては、メモリアレイが４個のメモリブロック５ａ〜５ｄに分割される例を示したが、メモリブロックの分割数は任意に設定できる。同様に、各メモリブロックにおいて、１本のグローバルワード線ＧＷＬと対応付けられるワード線ＷＬの数を示すＫについても、任意に設定することが可能であり、グローバルワード線ＧＷＬおよびワード線ＷＬを１：１に設ける構成（Ｋ＝１）としてもよい。この場合には、ワード線選択信号ＷＳａ〜ＷＳｄは、メモリブロック５ａ〜５ｄの選択情報のみに基づいて生成される。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８４】
【発明の効果】
請求項１、６および７に記載の半導体記憶装置は、通常の動作モードにおいてワード線を高速に活性化（立上げ）および非活性化（立下げ）可能な構成を有するローカルデコーダにおいて、複数本のワード線を同時に活性化させる動作モード時に、第２のノードおよび第２の電圧間における貫通電流の発生を防止できる。この結果、当該動作モードにおける動作ピーク電流を抑制できる。
【００８５】
請求項２に記載の半導体記憶装置は、バーンイン試験において請求項１に記載の半導体記憶装置が奏する効果を享受できる。したがって、バーンイン試験時間を短縮するために多数のワード線を並列に選択（活性化）した場合にも、バーンイン試験用の試験ボードに同時に搭載可能なチップ数を多くすることができ、バーンイン試験を効率よく実行できる。この結果、テストコストが削減される。
【００８６】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置が奏する効果に加えて、ローカルデコーダの構成を簡素化できる。
【００８７】
請求項４記載の半導体記憶装置は、対応するワード線を非活性化する場合に、第２および第３のスイッチ回路を用いて内部ノードの電圧を設定できる。したがって、請求項１の半導体記憶装置が奏する効果に加えて、ワード線をより高速に非活性化（立下げ）することができる。
【００８８】
請求項５に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置が奏する効果に加えて、ローカルデコーダの構成を簡素化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う半導体記憶装置の構成を示すブロック図である。
【図２】 ワード線の活性化制御に関する実施の形態１に従う構成を詳細に示す回路図である。
【図３】 ワード線の活性化制御に関する実施の形態２に従う構成を詳細に示す回路図である。
【図４】 本発明の実施の形態に従う半導体記憶装置におけるグローバルデコーダの異なる配置例を示すブロック図である。
【図５】 分割ワード線構成を説明する第１の概念図である。
【図６】 分割ワード線構成を説明する第２の概念図である。
【図７】 メモリセルの第１の構成例を示す回路図である。
【図８】 メモリセルの第２の構成例を示す回路図である。
【図９】 メモリセルの第３の構成例を示す回路図である。
【図１０】 分割ワード線構成におけるローカルデコーダ帯の構成を説明する回路図である。
【図１１】 従来の技術に従うローカルデコーダの第１の構成例を示す回路図である。
【図１２】 従来の技術に従うローカルデコーダの第２の構成例を示す回路図である。
【図１３】 従来の技術に従うローカルデコーダの第３の構成例を示す回路図である。
【図１４】 従来の技術に従うローカルデコーダの第４の構成例を示す回路図である。
【符号の説明】
１ａ，１ｂ 半導体記憶装置、５ａ〜５ｄ メモリブロック、１０ グローバルデコーダ、１５ ローカルデコーダ制御回路、２０ａ〜２０ｄ ローカルデコーダ帯、２２ ブロック選択回路、２４ サブデコーダ、２５ａ〜２５ｄ ローカルデコーダ選択回路、３０ バーンイン制御回路、１００，１１０ ローカルデコーダ、１０１，１０３，１１２ ＭＯＳトランジスタ、１０５ インバータ、ＡＣＴ チップ活性化信号、ＢＩ バーンイン信号、ＢＳａ〜ＢＳｄ ブロック選択信号、ＧＳ ゲート制御信号、ＧＷＬ グローバルワード線、ＭＣ メモリセル、Ｎ０〜Ｎ２ ノード、ＳＤ０〜ＳＤ３ サブデコード信号、ＳＬ 信号線、Ｖｃｃ 電源電圧、Ｖｓｓ 接地電圧、ＷＬ ワード線、ＷＳ ワード線選択信号。
Claims (7)
- 行列状に配置され、かつ列方向に沿って複数のブロックに分割された複数のメモリセルと、
各々が、Ｋ個（Ｋ：自然数）のメモリセル行ごとに、前記複数のブロックに共通に配置される複数のグローバルワード線と、
各前記メモリセル行ごとに、前記複数のブロックにそれぞれ対応して分割配置された複数のワード線と、
行選択結果に応じて、前記複数のグローバルワード線の電圧を設定するグローバルデコーダと、
前記複数のブロックにそれぞれ対応して設けられ、各々が、各前記グローバルワード線に対応付けられるＫ本ずつのワード線のうちの１本ずつにそれぞれ対応付けられるＫ個の選択信号を、前記複数のブロックの選択情報および前記行選択結果に応じて生成する複数のローカルデコーダ選択回路と、
各前記ブロックごとに設けられ、前記複数のローカルデコーダ選択回路のうちの対応する１つからの前記Ｋ個の選択信号をそれぞれ伝達するためのＫ本の選択信号線と、
前記複数のワード線にそれぞれ対応して設けられ、各々が、前記Ｋ本の選択信号線のうちの対応する１本と、前記複数のグローバルワード線のうちの対応する１本との電圧に応じて、対応するワード線の活性化を制御する複数のローカルデコーダとを備え、
各前記ローカルデコーダは、
対応する選択信号線および対応するグローバルワード線の一方に接続された第１のノードの電圧に応じて、前記対応する選択信号線および前記対応するグローバルワード線の他方と接続された第２のノードを内部ノードと接続する第１のスイッチ回路と、
前記内部ノードが前記第１のスイッチ回路を介して第１の電圧に設定された場合に前記対応するワード線を活性状態に設定するとともに、前記内部ノードが第２の電圧に設定された場合に前記対応するワード線を非活性状態に設定するためのドライバ回路と、
前記内部ノードを前記第２の電圧と接続するための第２のスイッチ回路とを含み、
前記複数のワード線のうちの複数本が同時に活性化される、通常動作モードとは別の動作モード時に、前記同時に活性化される複数本のワード線の各々に対応する前記ローカルデコーダにおいて前記第２のスイッチ回路をオフさせるための制御回路をさらに備える、半導体記憶装置。 - 前記別の動作モードは、バーンイン試験に相当する請求項１に記載の半導体記憶装置。
- 前記ドライバ回路は、前記内部ノードを入力ノードとし、前記対応するワード線を出力ノードとするインバータ素子を有し、
前記第１のスイッチ回路は、前記第２のノードおよび前記内部ノードの間に電気的に結合されて、前記第１のノードと接続されたゲートを有する第１の電界効果型トランジスタを有し、
前記第２のスイッチ回路は、前記第２の電圧と前記内部ノードとの間に電気的に結合されて、前記制御回路からの出力信号を受けるゲートを有する第２の電界効果型トランジスタを有する、請求項１に記載の半導体記憶装置。 - 各前記ローカルデコーダは、
前記内部ノードと前記第２の電圧との間に設けられ、前記第１のスイッチ回路と相補的にオンする第３のスイッチ回路をさらに含む、請求項１に記載の半導体記憶装置。 - 前記ドライバ回路は、前記内部ノードを入力ノードとし、前記対応するワード線を出力ノードとするインバータ素子を有し、
前記第１のスイッチ回路は、前記第２のノードおよび前記内部ノードの間に電気的に結合されて、前記第１のノードと接続されたゲートを有する第１の電界効果型トランジスタを有し、
前記第２のスイッチ回路は、前記第２の電圧と前記内部ノードとの間に電気的に結合されて、前記制御回路の出力信号を受けるゲートを有する第２の電界効果型トランジスタを有し、
前記第３のスイッチ回路は、前記内部ノードと前記第２の電圧との間に電気的に結合されて、前記第１のノードと接続されたゲートを有する第３の電界効果型トランジスタを有し、
前記第３の電界効果型トランジスタは、前記第１の電界効果型トランジスタと反対導電型である、請求項４に記載の半導体記憶装置。 - 前記制御回路は、前記別の動作モードにおいて、前記複数本のワード線が同時に活性化されるときに、各前記ローカルデコーダの前記第２のスイッチ回路を並列にオフさせる、請求項１に記載の半導体記憶装置。
- 前記制御回路は各前記ブロックに対応して設けられ、
前記制御回路は、前記別の動作モードにおいて、対応するブロック内の前記ワード線が活性化されるときに、前記対応するブロック内の各前記ローカルデコーダにおいて前記第２のスイッチ回路を並列にオフさせる、請求項１に記載の半導体記憶装置。
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