JPH11260054A - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JPH11260054A
JPH11260054A JP10077664A JP7766498A JPH11260054A JP H11260054 A JPH11260054 A JP H11260054A JP 10077664 A JP10077664 A JP 10077664A JP 7766498 A JP7766498 A JP 7766498A JP H11260054 A JPH11260054 A JP H11260054A
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JP10077664A
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Tadaaki Yamauchi
忠昭 山内
Kazutami Arimoto
和民 有本
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 昇圧電圧を用いる必要のないダイナミック型
半導体記憶装置を提供する。 【解決手段】 所定数の行ごとにメモリアレイ（１）を
メモリブロック（ＭＢ♯ａ〜ＭＢ♯ｎ）に分割し、選択
ワード線を含むメモリブロックに対しセルプレート電圧
を変化させてストレージノードの電圧を昇圧する。非選
択ワード線は、選択ワード線が電源電圧レベルへ駆動さ
れるとき、負電圧レベルに保持される。これにより、非
選択メモリセルにおいてセルプレート電圧変化時におい
てビット線とストレージノードとが接続されて電荷が移
動するのを防止することができ、非選択メモリセルのデ
ータの破壊を防止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリセルがキ
ャパシタを含むダイナミック型半導体記憶装置に関し、
特に、非昇圧ワード線方式のダイナミック型半導体記憶
装置に関する。
【０００２】
【従来の技術】図６５は、従来のダイナミック型半導体
記憶装置（ＤＲＡＭ：ダイナミック・ランダム・アクセ
ス・メモリと以下称す）の要部の構成を示す図である。
この図６５に示す従来のＤＲＡＭの構成は、たとえば１
９８２ＩＥＥＥ、ＩＳＳＣＣ８２、ダイジェスト・オブ
・テクニカル・ペーパーズ、第６６頁および第６７頁の
フジシマらの論文「ワード線遅延補償を有するストレー
ジノード昇圧ＲＡＭ」に示されている。
【０００３】図６５においては、１本のワード線ＷＬに
関連する部分の構成が示される。ワード線ＷＬと交差す
る方向にビット線ＢＬ０〜ＢＬｎが配置され、ワード線
ＷＬとビット線ＢＬ０〜ＢＬｎの交差部に対応してメモ
リセルＭＣ０〜ＭＣｎが配置される。メモリセルＭＣ０
〜ＭＣｎの各々は、情報を記憶するためのキャパシタＣ
Ｍと、ワード線ＷＬ上の信号電位に応答して導通し、キ
ャパシタＣＭの一方電極（ストレージノード）を対応の
ビット線ＢＬ０〜ＢＬｎに接続するｎチャネルＭＯＳト
ランジスタで構成されるアクセストランジスタＭＱを含
む。メモリセルＭＣ０〜ＭＣｎのキャパシタＣＭの他方
電極ノード（セルプレート電極ノード）は共通のセルプ
レート線ＣＰＬに接続される。セルプレート線ＣＰＬに
対しては、ワード線ＷＬに接続されるメモリセルＭＣ０
〜ＭＣｎのキャパシタＣＭのセルプレート電極ノードの
みが共通に接続される。
【０００４】このセルプレート線ＣＰＬの電圧レベルを
調整するために、ワード線ＷＬ上の信号電位に応答して
選択的にセルプレート線ＣＰＬ上の電圧Ｖｇを制御する
セルプレートコントローラＣＶＣが設けられる。セルプ
レートコントローラＣＶＣは、電源電圧ＶＤＤをゲート
に受けるデカップリング用のｎチャネルＭＯＳトランジ
スタＱ１と、プリチャージ信号φＰの活性化に応答し
て、電源電圧ＶＤＤをセルプレート線ＣＰＬに伝達する
ｎチャネルＭＯＳトランジスタＱ２と、ＭＯＳトランジ
スタＱ１を介してワード線ＷＬにそのゲートが結合さ
れ、制御信号φＧをセルプレート線ＣＰＬに伝達するｎ
チャネルＭＯＳトランジスタＱ３を含む。
【０００５】デカップリング用のＭＯＳトランジスタＱ
１は、制御信号φＧがＨレベルに立上がり、ＭＯＳトラ
ンジスタＱ３のゲート電位がセルフブートストラップ効
果により上昇したとき、この昇圧電圧レベルがワード線
ＷＬに伝達されるのを防止する。
【０００６】ワード線ＷＬの他方端には、図示しないア
ドレス信号に従って、ワード線ＷＬを電源電圧ＶＤＤレ
ベルの選択状態へ駆動するためのワード線ドライバＷＤ
Ｒが設けられる。ビット線ＢＬ０〜ＢＬｎは、電源電圧
ＶＤＤレベルにプリチャージされる。このセルプレート
コントローラＣＶＣは、各ワード線に対応して設けら
れ、選択行に接続されるメモリセルのセルプレート電圧
Ｖｇのみを制御する。次にこの図６５に示すＤＲＡＭの
動作を図６６に示すタイミングチャート図を参照して説
明する。
【０００７】時刻Ｔａ以前のスタンバイサイクル時にお
いては、ワード線ＷＬは非選択状態のＬレベル（接地電
圧レベル）にある。プリチャージ指示信号φＰはＨレベ
ルにあり、セルプレートコントローラＣＶＣにおいて、
ＭＯＳトランジスタＱ２が導通し、セルプレート線ＣＰ
Ｌ上のセルプレート電圧Ｖｇは電源電圧ＶＤＤレベルに
ある。制御信号φＧもＨレベルにあるが、ワード線ＷＬ
は接地電圧レベルのＬレベルであり、ＭＯＳトランジス
タＱ３は非導通状態にある。
【０００８】時刻Ｔａにおいてたとえば図示しないロウ
アドレスストローブ信号／ＲＡＳがＬレベルの活性状態
となり、アクティブサイクルが始まる。このアクティブ
サイクルにおいて、信号φＧがＬレベルに立下がり、ま
たプリチャージ指示信号φＰも接地電圧レベルのＬレベ
ルに立下がる。これにより、ＭＯＳトランジスタＱ２が
非導通状態となる。次に、アドレス信号に従って、ワー
ド線ドライバＷＤＲがアドレス指定された行に対応して
配置されたワード線を選択状態へ駆動する。今ワード線
ＷＬが選択された場合には、このワード線ドライバＷＤ
Ｒは、ワード線ＷＬを電源電圧ＶＤＤレベルのＨレベル
へ駆動する。これにより、メモリセルＭＣ０〜ＭＣｎそ
れぞれにおいてアクセストランジスタＭＱがオン状態と
なり、メモリセルキャパシタＣＭが対応のビット線ＢＬ
０〜ＢＬｎに結合される。このワード線ＷＬの電位の立
上がりにより、ＭＯＳトランジスタＱ３が導通し、セル
プレート線ＣＰＬ上のセルプレート電圧Ｖｇが接地電圧
レベルに低下する（信号φＧはＬレベル）。このセルプ
レート電圧Ｖｇの立下がりにより、メモリセルキャパシ
タＣＭのストレージノードの電位が容量結合により低下
し、キャパシタＣＭの蓄積電荷がすべて対応のビット線
ＢＬ０〜ＢＬｎ上に伝達される。このセルプレート電圧
Ｖｇの立下がりにより、メモリセルキャパシタＣＭの蓄
積電荷をすべて対応のビット線ＢＬ０〜ＢＬｎに伝送す
ることにより、ワード線ＷＬの信号伝播遅延の影響をな
くして高速でメモリセルデータが対応のビット線ＢＬ０
〜ＢＬｎ上に読出される。
【０００９】次いで、図示しないセンスアンプが動作
し、メモリセルデータの検知、増幅およびラッチが行な
われる。Ｈレベルデータが読出されたビット線の電位は
電源電圧ＶＤＤレベルとなり、一方、Ｌレベルデータが
読出されたビット線の電位は接地電圧ＶＳＳレベルとな
る（時刻Ｔｃ）。Ｈレベルを記憶するメモリセルのキャ
パシタのストレージノード（アクセストランジスタに接
続される電極）の電位は、アクセストランジスタＭＱの
しきい値電圧損失により、ＶＤＤ−ＶＴの電圧レベルと
なる。ここで、ＶＴは、アクセストランジスタＭＱのし
きい値電圧を示す。
【００１０】次いで、選択メモリセルに対するデータの
書込または読出が行なわれた後、１つのメモリサイクル
が完了する。このメモリセルサイクル完了は、たとえば
ロウアドレスストローブ信号／ＲＡＳの立上がりにより
検出される。このとき、時刻Ｔｄにおいて、制御信号φ
ＧがまずＨレベルに立上がる。ワード線ＷＬの電圧レベ
ルは電源電圧ＶＤＤレベルであり、この制御信号φＧ
は、ＭＯＳトランジスタＱ３を介してセルプレート線Ｃ
ＰＬに伝達される。この制御信号φＧの電圧レベルの上
昇時、ＭＯＳトランジスタＱ３のセルフブートストラッ
プ効果により、そのゲート電位は、電源電圧ＶＤＤより
も高い電圧レベルとなり、ＭＯＳトランジスタＱ３は、
電源電圧ＶＤＤレベルの制御信号φＧをセルプレート線
ＣＰＬ上に伝達する。
【００１１】この制御信号φＧの立上がりにより、セル
プレート電圧Ｖｇが電源電圧ＶＤＤレベルに上昇する。
このセルプレート電圧Ｖｇが接地電圧レベルから電源電
圧レベルに上昇すると、メモリセルＭＣ０〜ＭＣｎのキ
ャパシタＣＭにおいては容量結合により、そのストレー
ジノードの電圧レベルが上昇する。Ｈレベルデータを格
納するメモリセルのキャパシタのストレージノードの電
圧レベルはＶＤＤ−ＶＴレベルからさらにα・ＶＤＤだ
け上昇する。ここで、αは容量結合係数を示す。ワード
線ＷＬは電源電圧ＶＤＤレベルであり、Ｈレベルデータ
を格納するメモリセルに対するビット線の電位も電源電
圧ＶＤＤレベルである。したがってアクセストランジス
タＭＱは、この容量結合によるストレージノードの電圧
上昇に従ってオフ状態となり、Ｈレベルデータを格納す
るメモリセルのキャパシタのストレージノードは、電源
電圧ＶＤＤよりも高い電圧レベルに昇圧されて保持され
る。
【００１２】一方、Ｌレベルデータを格納するメモリセ
ルのキャパシタのストレージノードの電位も上昇する
が、この場合、ビット線の電位が、センスアンプにより
クランプされているため、ストレージノードの電位上昇
は、対応のセンスアンプにより接地電圧レベルにクラン
プされる。次いで、ワード線ＷＬが非選択状態へ駆動さ
れ、次いでプリチャージ指示信号φＰがＨレベルとな
り、セルプレート線ＣＰＬ上のセルプレート電圧Ｖｇは
電源電圧ＶＤＤレベルに保持される。
【００１３】したがって時刻Ｔｅのスタンバイサイクル
時（プリチャージ状態時）において、セルプレート電圧
Ｖｇは、電源電圧レベルに保持されており、Ｈレベルデ
ータを格納するメモリセルのストレージノードの電圧レ
ベルは電源電圧ＶＤＤよりも高い電圧レベルになる。
【００１４】ワード線ＷＬが非選択状態のときには、こ
のワード線ＷＬの電圧レベルは接地電圧レベルであり、
ＭＯＳトランジスタＱ３は非導通状態を維持する。制御
信号φＧがＨレベルに立上がっても、ＭＯＳトランジス
タＱ１は導通状態を維持するため、このＭＯＳトランジ
スタＱ３のゲート電位は、ワード線ドライバＷＤＲによ
り接地電圧レベルに保持され、セルプレート電圧Ｖｇ
は、電源電圧ＶＤＤレベルを保持し、メモリセルの蓄積
電荷は変化しない。
【００１５】上述のように、制御信号を用いることによ
り、ワード線ＷＬの選択時の電圧レベルを電源電圧ＶＤ
Ｄよりも高い電圧レベルに設定することなく、電源電圧
ＶＤＤよりも高い電圧レベルのデータを保持することが
できる。したがって、ワード線ＷＬを電源電圧ＶＤＤよ
りも高い電圧レベルに昇圧する必要がなく、ワード線破
壊およびアクセストランジスタのゲート絶縁膜の破壊な
どが生じるのを防止することができる。
【００１６】
【発明が解決しようとする課題】今、図６５において、
ワード線ＷＬが非選択ワード線の場合において、セルプ
レートコントローラＣＶＣを動作させる状態を考える。
また、メモリセルが、Ｌレベルのデータを記憶している
とする。ワード線ＷＬは非選択状態にあり、その電圧レ
ベルは接地電圧レベルである。この状態において、セル
プレートコントローラＣＶＣにより、セルプレート電圧
Ｖｇを電源電圧ＶＤＤレベルから接地電圧レベルに低下
させる。このとき、図６７に示すように、Ｌレベルデー
タを記憶するメモリセルのキャパシタの容量結合によ
り、ストレージノードＳＮの電圧レベルが接地電圧レベ
ルから負電圧レベルへ低下する。ワード線ＷＬの電圧レ
ベルは接地電圧レベルであっても、ストレージノードＳ
Ｎの電圧レベルが負電圧レベルであり、アクセストラン
ジスタＭＱが導通し、対応のビット線からこの負電圧レ
ベルのストレージノードへ電荷が流入し、ストレージノ
ードＳＮの電圧レベルが上昇する。ワード線選択時にお
いては、センスアンプはまだ動作していないため、ビッ
ト線はフローティング状態にあり、ビット線の電圧レベ
ルも、このＬレベルデータを記憶するメモリセルへの電
荷流入により、低下する。したがって、選択メモリセル
がＨレベルのデータを記憶している場合、この選択メモ
リセルの読出電圧のレベルが低下し、センスアンプ動作
時において、ＨレベルデータとＬレベルデータの電圧レ
ベルの差が小さくなり、正確にセンス動作を行なうこと
ができなくなる。センスアンプ動作完了後にセルプレー
ト電圧Ｖｇを立下げても、同様、電荷流入によりストレ
ージノード電位が上昇する。
【００１７】また、センス動作が完了し、またデータの
読出／書込が完了した後、このセルプレート電圧Ｖｇが
接地電圧レベルから電源電圧ＶＤＤレベルに立上げられ
る。このセルプレート電圧Ｖｇの電圧レベルの上昇によ
り、非選択メモリセルのストレージノードＳＮの電位が
容量結合により上昇する。したがって、Ｌレベルデータ
を記憶していた非選択メモリセルのストレージノードＳ
Ｎの電圧レベルが上昇し、ＬレベルデータがＨレベルデ
ータに変化する。
【００１８】したがって、この従来のワード線非昇圧方
式においては、このセルプレートコントローラを各ワー
ド線に設ける必要がある。すなわち、セルプレート線Ｃ
ＰＬは、各ワード線ごとに分離する必要がある。
【００１９】図６８は、従来のＤＲＡＭセルの構造を概
略的に示す図である。図６８において、２ビットのメモ
リセルの断面構造が示される。
【００２０】図６８において、Ｐ型半導体基板領域９０
０表面に、互いに間をおいて高濃度Ｎ型不純物領域９０
１ａ、９０１ｂ、および９０１ｃが配置される。これら
の不純物領域９０１ａおよび９０１ｃの外周に、素子分
離絶縁膜９０２ａおよび９０２ｂが設けられる。不純物
領域９０１ａおよび９０１ｂの間のチャネル領域上に図
示しないゲート絶縁膜を介してゲート電極層９０３ａが
配設され、また不純物領域９０１ｂおよび９０１ｃの間
のチャネル領域上に図示しないゲート絶縁膜を介してゲ
ート電極層９０３ｂが配設される。素子分離絶縁膜９０
２ａおよび９０２ｂ上には、また他の行のメモリセルが
接続されるワード線となるゲート電極層９０３ｃおよび
９０３ｄがそれぞれ配置される。不純物領域９０１ｂ
は、ビット線となる導電層９０４に接続される。この導
電層９０４は、たとえば第１層アルミニウム配線層で構
成され、ワード線となるゲート電極層９０３ａ〜９０３
ｄよりも上に形成される。
【００２１】不純物領域９０１ａには、ストレージノー
ドとなる導電層９０５ａが接続され、また不純物領域９
０１ｃには、ストレージノードとなる導電層９０５ｂが
接続される。これらの導電層９０５ａおよび９０５ｂは
たとえば断面がＴ型形状を有しており、その平坦部分が
ビット線となる導電層９０４よりも上に形成される。こ
れらの導電層９０５ａおよび９０５ｂの表面および側面
に対向するように、導電層９０６が配置される。この導
電層９０５ａと対向する導電層９０６ａにより、メモリ
セルキャパシタが形成され、また導電層９０５ｂとこれ
と対向する導電層部９０６ｂにより、別のメモリセルキ
ャパシタが形成される。
【００２２】この図６８に示すように、キャパシタを、
ワード線となるゲート電極層９０３ａ〜９０３ｃよりも
上層に形成することにより、平面図的に見たキャパシタ
占有面積を低減し、メモリセルサイズを低減し、またワ
ード線ピッチを小さくしてメモリセルの高密度高集積化
を図る。
【００２３】図６９は、このメモリセルのストレージノ
ードとワード線との対応関係を示す図である。図６９に
おいて、４本のワード線ＷＬ０〜ＷＬ３と６個のメモリ
セルを代表的に示す。ワード線ＷＬ０〜ＷＬ３と直交す
る方向にビット線ＢＬ、／ＢＬが配設される。メモリセ
ルのストレージノードＳＮ０〜ＳＮ５それぞれは、対応
のワード線上および隣接ワード線上にまで延在して配置
される。ストレージノードは、図６９において丸印で示
す不純物領域に接続されている。これらのストレージノ
ードＳＮ０〜ＳＮ５は、図６８に示す導電層９０５ａま
たは９０５ｂに対応する。ストレージノードＳＮ０およ
びＳＮ１を有するメモリセルはビット線コンタクトＢＬ
Ｃ０を介してビット線ＢＬに接続される。ストレージノ
ードＳＮ４およびＳＮ５を有するメモリセルはビット線
コンタクトＢＬＣ１を介してビット線ＢＬに接続され
る。ストレージノードＳＮ２およびＳＮ３を有するメモ
リセルはそれぞれ、図示しないビット線／ＢＬに接続さ
れる。ワード線ＷＬは、このストレージノードＳＮ２を
有するメモリセルを選択し、ワード線ＷＬ１は、ストレ
ージノードＳＮ０およびＳＮ４を有するメモリセルを選
択し、ワード線ＷＬ２は、ストレージノードＳＮ１およ
びＳＮ５を有するメモリセルを選択し、ワード線ＷＬ３
は、ストレージノードＳＮ３を有するメモリセルを選択
する。
【００２４】今、この図６９に示す配置において、１行
ごとにセルプレート線を分離することを考える。図６９
に見られるように、ワード線の延在する方向に沿って、
ストレージノードが配置されている。したがって、各行
ごとに、行方向に沿ってストレージノードとなる電極層
（９０５ａ，９０５ｂ）を延在させることはできない。
ワード線の上層に、ワード線と並行してセルプレート線
を配設し、各ワード線単位でストレージノードに対向す
るセルプレートノードに電気的に接続することが考えら
れる。しかしながら、ワード線はポリシリコンで構成さ
れており、通常さらに上層に形成された低抵抗のアルミ
ニウム配線層と所定の領域（ワード線シャント領域）で
電気的に接続される。したがって、ワード線（ＷＬ０〜
ＷＬ３）と並行してセルプレート線を配設した場合、こ
のワード線シャント領域においてセルプレート線のレイ
アウトが複雑となる。
【００２５】また、ワード線の間にセルプレート線を配
設して、対応のストレージノードに対向するキャパシタ
電極としてのセルプレートノードに電気的に接続させる
ことも考えられる。しかしながら、この場合、セルプレ
ート線は、セルプレート電極層（９０６ａ，９０６ｂ）
はポリシリコンで構成されており、その抵抗値が大きく
なるため、高速でセルプレート電圧を変化させるために
は、セルプレート線の線幅はワード線よりも広くする必
要がある。したがって、極めて微細化され、小さくなっ
たワード線の間に幅の広いセルプレート線を配設する場
合、セルプレート線のピッチ条件が極めて厳しくなり、
寄生容量の増大、絶縁不良などの問題が生じる。したが
って、図６８に示すような、スタックトキャパシタセル
などの高集積化を実現するメモリセル構造においては、
セルプレート線をワード線ごとに分割するのは極めて困
難となる。
【００２６】また、ワード線が長くなり、数多くのメモ
リセルが接続される場合、ワード線単位で分割されるセ
ルプレート線の長さも長くなり、応じて抵抗が増大し、
高速でセルプレート電圧を変化させることができず、デ
ータの書込／読出に要する時間が長くなるという問題が
生じる。
【００２７】また、選択ワード線の電圧レベルを電源電
圧よりも高い電圧レベルに昇圧する場合、メモリセルト
ランジスタの耐圧特性を保証するために、そのゲート絶
縁膜の膜厚は、厚くする必要がある。ＤＲＡＭとプロセ
サなどのロジックとを同じ半導体チップ上に集積化する
場合、ロジックの構成要素であるＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）の絶縁膜の膜厚
をＤＲＡＭセルのメモリセルトランジスタのそれと異な
らせる必要がある。したがってこの場合、ロジックのＭ
ＯＳトランジスタとメモリセルトランジスタのゲート絶
縁膜を別工程で作製する必要があり、製造工程数が増加
する。周辺トランジスタとメモリセルトランジスタのゲ
ート絶縁膜を同一膜厚とした場合、周辺トランジスタの
動作速度が遅くなる。
【００２８】それゆえ、この発明の目的は、十分な量の
電荷を書込むことのできるワード線非昇圧方式のダイナ
ミック型半導体記憶装置を提供することである。
【００２９】この発明の他の目的は、高集積化に適した
ワード線非昇圧方式のダイナミック型半導体記憶装置を
提供することである。
【００３０】この発明のさらに他の目的は、非選択メモ
リセルのセルプレート電圧を変化させても誤動作の生じ
ることのないワード線非昇圧方式のダイナミック型半導
体記憶装置を提供することである。
【００３１】この発明のさらに他の目的は、高速でセル
プレート電圧を変化させることのできるワード線非昇圧
方式のダイナミック型半導体記憶装置を提供することで
ある。
【００３２】
【課題を解決するための手段】請求項１に係るダイナミ
ック型半導体記憶装置は、行列状に配列される複数のメ
モリセルを有するメモリアレイを含む。これら複数のメ
モリセルの各々は、情報を記憶するためのストレージノ
ードと、セルプレート電圧を受けるセルプレート電極ノ
ードとを有するキャパシタを含む。
【００３３】請求項１に係るダイナミック型半導体記憶
装置は、さらに、メモリセルの各行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線と、第１のアドレス信号に従って、アドレス指定
された行に対応して配置されたワード線を電源電圧レベ
ルの第１の電圧レベルへ駆動して選択状態に置きかつ非
選択ワード線をこの第１の電圧と極性の異なる第２の電
圧レベルに保持する行選択手段と、所定数の行のメモリ
セルの組各々に対応して設けられ、対応の組がアドレス
指定された行を含むとき、この対応の組のメモリセルの
キャパシタのセルプレート電極ノードの電圧をパルス状
に変化させるためのセルプレート駆動手段とを備える。
【００３４】請求項２に係るダイナミック型半導体記憶
装置は、請求項１の装置において、メモリアレイが行方
向および列方向に沿って複数のサブアレイに分割され
る。複数のワード線は、（ｉ）複数のサブアレイ各々に
おいてメモリセルの各行に対応して配置されかつ各々に
対応の行のメモリセルが接続される複数のサブワード線
と、（ii）各々が行方向に沿って整列して配置されるサ
ブアレイに共通に設けられ、かつ各々がこの整列して配
置されたサブアレイの各サブアレイ内の所定数のサブワ
ード線に対応して設けられる複数のメインワード線とを
含む。行選択手段は、アドレス指定された行を含むサブ
アレイに対してサブワード線と対応のメインワード線と
を結合する手段を含む。
【００３５】セルプレート駆動手段は、各サブアレイの
所定数の行の組に対応して設けられ、対応の行の組がア
ドレス指定された選択行を含むとき、この対応の組の行
上のメモリセルのキャパシタのセルプレート電圧を変化
させるための複数の駆動回路を含む。
【００３６】請求項３に係るダイナミック型半導体記憶
装置は、請求項２の複数の駆動回路の各々が、対応のサ
ブアレイに含まれるメモリセルのキャパシタのセルプレ
ート電圧を共通に制御する。すなわち、所定数の行の組
はこのサブアレイに含まれる行を含む。
【００３７】請求項４に係るダイナミック型半導体記憶
装置は、請求項２のサブアレイの所定数の行の組が２以
上の行を含む。
【００３８】請求項５に係るダイナミック型半導体記憶
装置は、請求項１から４のいずれかの装置が、サブアレ
イの各列に対応して配置され、各々に対応の列のメモリ
セルが接続する複数のビット線対と、各サブアレイの各
ビット線対に対応して設けられ、対応のビット線対の高
電位のビット線を所定の高電圧レベルに駆動して保持す
るための複数の第１のセンスアンプと、列方向において
隣接するサブアレイに共有されかつ該隣接するサブアレ
イの列に対応して設けられ、対応の列のビット線対の低
電位のビット線を所定の低電圧レベルに駆動するための
複数の第２のセンスアンプと、各ビット線対と対応の第
２のセンスアンプとの間に設けられ、第１の電圧レベル
の接続指示信号に応答して対応のビット線対と第２のセ
ンスアンプとを接続するための複数の接続ゲートをさら
に備える。
【００３９】請求項６に係るダイナミック型半導体記憶
装置は、請求項１から４のいずれかの装置が、さらに、
各サブアレイの列各々に対応して設けられ、各々に対応
の列のメモリセルが接続する複数のビット線対と、列方
向に沿って隣接するサブアレイの各列に共有されるよう
に配置され、対応の列のビット線対の電位を差動増幅す
るための複数のセンスアンプと、これら複数のセンスア
ンプ各々と対応のビット線対との間に設けられ、第１の
電圧レベルの接続指示信号に応答して対応のセンスアン
プとビット線対とを接続するための複数の接続ゲートと
を含む。これら複数の接続ゲートの各々は、しきい値電
圧を有する絶縁ゲート型電界効果トランジスタで構成さ
れる。
【００４０】請求項６のダイナミック型半導体記憶装置
は、さらに、少なくともスタンバイサイクル時、各ビッ
ト線対のビット線を第１の電圧としきい値電圧の絶対値
の差の１／２の電圧レベルに保持するビット線電位保持
回路をさらに備える。
【００４１】請求項７に係るダイナミック型半導体記憶
装置は、請求項１のセルプレート駆動手段が、スタンバ
イサイクル時セルプレート電圧を第１および第２の電圧
より絶対値の小さな第１の基準電圧レベルに設定し、パ
ルス状の変化時、この第１の基準電圧レベルから第２の
電圧レベルよりも高い所定の第２基準電圧レベルへセル
プレート電圧を変化させた後、第１基準電圧レベルに変
化させる手段を含む。
【００４２】請求項８に係るダイナミック型半導体記憶
装置は、各サブアレイの列各々に対応して設けられ、各
々に対応の列のメモリセルが接続する複数のビット線対
と、列方向に沿って隣接するサブアレイの各列に共有さ
れるように配置され、対応の列のビット線対の電位を差
動増幅するための複数のセンスアンプと、これら複数の
センスアンプ各々と対応のビット線対との間に設けら
れ、第１の電圧レベルの接続指示信号に応答して対応の
センスアンプとビット線対とを接続するための複数の接
続ゲートとを備える。これら複数の接続ゲートの各々は
しきい値電圧を有する電界効果トランジスタで構成され
る。
【００４３】請求項８に係るダイナミック型半導体記憶
装置は、さらに、セルプレート駆動手段が、スタンバイ
サイクル時セルプレート電圧を第１の電圧よりも絶対値
の小さな第１の基準電圧レベルに設定し、パルス状の変
化時この第１の基準電圧レベルから第２の電圧レベルよ
りも高い所定の第２の基準電圧レベルへセルプレート電
圧を変化させた後この第１の基準電圧レベルへ変化させ
る手段を含む。
【００４４】請求項９のダイナミック型半導体記憶装置
は、請求項７または８の行選択手段が、選択行の電圧レ
ベルをこのセルプレート電圧の第２基準電圧レベルへの
変化に応答して第１の電圧から低下させる手段を含む。
【００４５】請求項１０に係るダイナミック型半導体記
憶装置は、請求項１の行選択手段が、各ワード線に対応
して設けられ、対応のワード線がアドレス指定された行
に対応して配置されるとき該対応のワード線を第１の電
圧レベルへ駆動する行選択回路を含む。これらの行選択
回路の各々は、第１の電圧が与えられるノードと対応の
ワード線との間に接続されかつそのゲートにワード線選
択信号を受ける第１導電型の第１の絶縁ゲート型電界効
果トランジスタと、そのゲートに第１の電圧を受け、ワ
ード線選択信号を伝達する第２導電型の第１の絶縁ゲー
ト型電界効果トランジスタと、対応のワード線と第２の
電圧を受けるノードとの間に接続されかつそのゲートに
第２導電型の第３の絶縁ゲート型電界効果トランジスタ
を介して伝達される電圧信号を受ける第２導電型の第２
の絶縁ゲート型電界効果トランジスタを含む。
【００４６】請求項１１に係るダイナミック型半導体記
憶装置は、請求項１から６のいずれかのセルプレート駆
動手段が、メモリセルへのアクセスが行なわれるメモリ
サイクルの開始および終了を指示するメモリアクセス指
示信号のメモリサイクル終了指示に応答してセルプレー
ト電圧を第１および第２の電圧の間の所定のレベルの基
準電圧レベルからこの基準電圧と第２の電圧の間の低電
圧レベルへ一旦変化させ、次いで基準電圧レベルから低
電圧レベルへ変化させる手段を含む。
【００４７】請求項１２に係るダイナミック型半導体記
憶装置は、請求項１０の行選択手段が、第１の電圧を受
けるノードとワード線選択信号出力ノードとの間に第１
導電型の第１の絶縁ゲート型電界効果トランジスタと直
列に接続されかつその第１導電型の第１の絶縁ゲート型
電界効果トランジスタに印加される電圧を緩和するため
の絶縁ゲート型電界効果トランジスタをさらに含む。
【００４８】請求項１３に係るダイナミック型半導体記
憶装置は、請求項１の装置が、さらに、第２の所定数の
ワード線の組各々に対応して配置され、対応の組の行選
択手段へ第２の電圧を伝達する複数のローカル電圧伝達
線と、これら複数のローカル電圧伝達線に共通に設けら
れ、第２の電圧を伝達するメイン電圧伝達線と、複数の
ローカル電圧伝達線各々とメイン電圧伝達線との間に設
けられる溶断可能な導電性リンク素子を含む。
【００４９】請求項１４に係るダイナミック型半導体記
憶装置は、請求項６の装置が、さらに、各々が、ストレ
ージノードとセルプレートノードとを有するキャパシタ
と該キャパシタへのアクセスを行なうためのトランジス
タとを含み、かつ行列状に配置されかつメモリセルの列
を共有する複数のダミーセルと、これら複数のダミーセ
ルの各行に対応して配置される複数のダミーワード線
と、第１のアドレス信号に従ってダミーワード線を選択
するためのダミーワード線選択手段を含む。このダミー
ワード線選択手段は、セルプレート電圧のパルス状変化
完了後およびビット線電位の所定電圧レベル設定後選択
ダミーワード線を非選択状態へ駆動する手段を含む。
【００５０】この請求項１４に係るダイナミック型半導
体記憶装置は、さらに、複数のダミーセルに対して設け
られ、メモリセルの選択動作開始を指示するメモリアク
セス指示信号の活性化に応答して、第１のアドレス信号
により選択されるダミーワード線に接続されるダミーセ
ルのセルプレートの電圧を、所定期間第１および第２の
電圧の間の低電圧レベルからこの低電圧と第２の電圧と
の間の基準電圧レベルへ駆動する手段をさらに含む。
【００５１】請求項１５に係るダイナミック型半導体記
憶装置は、請求項８または９の装置が、さらに、各々
が、セルプレートノードとストレージノードとを有する
キャパシタと、このキャパシタへのアクセスを行なうた
めのトランジスタとを含み、かつ行列状に配置されかつ
メモリセルと列を共有する複数のダミーセルと、複数の
ダミーセルの各行に対応して配置され、各々に対応の行
のダミーセルが接続される複数のダミーワード線と、メ
モリセルへのアクセスの開始および終了を示すメモリア
クセス指示信号のメモリサイクル完了指示に応答して、
複数のビット線対を所定電圧レベルに設定するためのビ
ット線電位保持手段と、第１のアドレス信号に従って前
記複数のダミーワード線から対応のダミーワード線を選
択するためのダミーワード線選択手段とをさらに備え
る。ダミーワード線選択手段は、前記メモリセルのセル
プレート電圧の前記第２基準電圧レベルから前記第１基
準電圧レベルへの変化完了および前記ビット線電位保持
回路のビット線電位設定後選択ダミーワード線を非選択
状態へ駆動するための手段を含む。
【００５２】請求項１５の装置はさらに、複数のダミー
セルに対して設けられ、メモリアクセス指示信号のメモ
リサイクル開始指示に応答して、前記第１のアドレス信
号が指定するダミーワード線に対して設けられたダミー
セルのセルプレート電圧を、前記第２基準電圧レベルか
ら前記第１基準電圧レベルへ所定期間駆動するダミーセ
ルプレート電圧駆動手段をさらに備える。
【００５３】請求項１６の装置は、請求項１３の装置が
更に、予め定められた数のワード線の組各々に対応して
配置され、対応の組のワード線を選択する複数のメイン
ワード線を更に含む。メインワード線とローカル電圧伝
達線は複数本単位で交互に配置される。
【００５４】選択行を含む所定数の行のメモリセルのキ
ャパシタのセルプレート電圧をパルス状に変化させる。
したがって、選択行に接続されるメモリセルへは、この
セルプレート電圧の変化時、キャパシタの容量結合によ
り電圧レベルが第１の電圧レベルよりも高くなり、ワー
ド線の電圧レベルが第１の電圧レベルであってもこの第
１の電圧レベルよりも絶対値の大きい電圧レベルのデー
タを格納することができる。一方、非選択メモリセルに
おいては、そのワード線の電圧レベルが第２の電圧レベ
ルに保持されており、この第２の電圧レベルは、第１の
電圧と極性が異なっており、したがってセルプレート電
圧の変化により、メモリセルキャパシタのストレージノ
ードの電圧が変化しても、その電圧の絶対値は、第２の
電圧よりも小さく、メモリセルトランジスタは非導通状
態を維持し、非選択メモリセルのデータが破壊されるの
を防止することができる。この容量結合により変化した
ストレージノードの電圧レベルは、またこのセルプレー
ト電圧の所定値への変化時元の電圧レベルに復帰する。
【００５５】また、所定数の行に対応してセルプレート
駆動手段を設けているため、行それぞれに対してセルプ
レート電圧を変化させるための回路を設ける必要がな
く、回路占有面積は低減される。さらに、セルプレート
線は各行に対応して配置する必要はなく、容易に余裕を
持ってセルプレート線を配設することができる。
【００５６】また、行選択手段において、ゲートに第１
の電圧を受けてワード線選択信号を伝達する絶縁ゲート
型電界効果トランジスタを利用することにより、この絶
縁ゲート型電界効果トランジスタの電圧降下効果によ
り、高電圧が、対応の絶縁ゲート型電界効果トランジス
タに伝達されるのを防止することができ、行選択手段の
構成要素である絶縁ゲート型電界効果トランジスタのゲ
ート絶縁膜の信頼性が保証される。
【００５７】また、ダミーセルを用いることにより、参
照ビット線の電圧レベルを、正確にＨレベルおよびＬレ
ベルの電圧レベルに設定することができ、記憶電荷量の
増大によるＨレベルに対するセンスマージンの増大のみ
ならず、Ｌレベルデータに対するセンスマージンも増加
し、安定なセンス動作が保証される。
【００５８】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１において、メモリアレイ１
は、列の延在方向に沿って複数のメモリブロックＭＢ♯
ａ〜ＭＢ♯ｎに分割される。メモリブロックＭＢ♯ａ〜
ＭＢ♯ｎの各々は、行列状に配列される複数のダイナミ
ック型メモリセルを備える。このダイナミック型メモリ
セルは、１トランジスタ／１キャパシタ型セルである。
キャパシタは、情報を記憶するためのストレージノード
（アクセストランジスタに接続されるノード）と他方電
極ノードとなるセルプレート電極ノードとを有していれ
ば、Ｔ字型、フィン型、および円筒型などのいずれの形
状を備えていてもよい。
【００５９】メモリアレイ１に対して、図示しないアド
レス信号に従ってアドレス指定された行を選択するため
の行選択回路２が設けられる。この行選択回路２は、ア
ドレス指定された行に対応して配置されるワード線上に
電源電圧ＶＤＤを伝達し、非選択のワード線へは、ワー
ド線負電圧発生回路３からの負電圧ＶＢを伝達する。
【００６０】メモリブロックＭＢ♯ａ〜ＭＢ♯ｎそれぞ
れに対応して、セルプレート電圧駆動回路４ａ〜４ｎが
設けられる。これらのセルプレート電圧駆動回路４ａ〜
４ｎは、対応のメモリブロックが選択行を含むとき、対
応のメモリブロックに含まれるメモリセルキャパシタの
セルプレート電圧を変化させる。非選択メモリブロック
（選択行を含まないメモリブロック）に対しては、セル
プレート電圧駆動回路は、そのセルプレート電圧を所定
の電圧ＶＣＰのレベルに保持する。
【００６１】それぞれに所定数の行（ワード線）が含ま
れるメモリブロックＭＢ♯ａ〜ＭＢ♯ｎに対応してセル
プレート電圧駆動回路４ａ〜４ｎを配設することによ
り、セルプレート電圧を変化させるためのセルプレート
電圧線は、所定数の行に対応して１つ配設するだけでよ
く、余裕を持ってセルプレート電圧線を配設することが
できる。この場合、メモリブロックＭＢ♯ａ〜ＭＢ♯ｎ
は、複数行（ワード線）単位でグループ化しているた
め、このメモリブロックＭＢ♯ａ〜ＢＭ♯ｎそれぞれ内
においてセルプレート電極層を延在して配設することが
でき、セルプレート電極層そのものをセルプレート電圧
線として利用することができる。これにより、セルプレ
ート電圧を伝達するための余分の配線層が不要となり、
配線レイアウトが簡略化される。
【００６２】図２は、図１に示す半導体記憶装置の動作
を示す信号波形図である。以下、図２を参照して図１に
示す半導体記憶装置の動作について説明する。
【００６３】行選択回路２は、図示しない与えられたア
ドレス信号に従って、アドレス指定された行に対応する
ワード線ＷＬを電源電圧ＶＤＤレベルに駆動する。非選
択ワード線は、負電圧ＶＢの電圧レベルに保持される。
このワード線選択に従って、対応のビット線ＢＬおよび
／ＢＬには、メモリセルの記憶するデータに応じた電荷
が伝達される。図２においては、選択メモリセルがＨレ
ベルのデータを保持している場合の読出波形が一例とし
て示される。
【００６４】セルプレート電圧駆動回路４ａ〜４ｎは、
それぞれ対応のセルプレート電圧Ｖｇを、一定の電圧Ｖ
ＣＰのレベルに保持している。今、非選択メモリセルが
Ｌレベルのデータを記憶しており、そのストレージノー
ドＳＮの電圧レベルは接地電圧ＶＳＳレベルとする。
【００６５】このビット線ＢＬおよび／ＢＬの電位差が
拡大されると、次いでセンスアンプが活性化され、ビッ
ト線ＢＬおよび／ＢＬは電源電圧ＶＤＤレベルのＨレベ
ルおよび接地電圧レベルのＶＳＳレベルに駆動される。
【００６６】次いで、たとえばプリチャージ指示が与え
られると、選択行を含むメモリブロックに対して設けら
れたセルプレート電圧駆動回路が動作し、セルプレート
電圧Ｖｇを、所定の電圧ＶＣＰから接地電圧ＶＳＳレベ
ルに駆動する。このセルプレート電圧Ｖｇの変化に従っ
て、ビット線ＢＬおよび／ＢＬの電圧レベルが対応のメ
モリセルのストレージノードの電圧変化に従って低下す
る。しかしながら、ビット線ＢＬおよび／ＢＬの電圧レ
ベルは再びセンスアンプにより電源電圧ＶＤＤおよび接
地電圧ＶＳＳレベルにクランプされる。一方、非選択メ
モリセルのストレージノードＳＮは、接地電圧ＶＳＳの
レベルから負の電圧レベルに低下する。このストレージ
ノードＳＮの電圧レベルは、ワード線負電圧発生回路３
が発生する負電圧ＶＢよりも高い電圧レベルにある。し
たがって、アクセストランジスタは、そのソース電圧よ
りもゲート電圧が低いため、オフ状態を維持し、非選択
メモリセルのストレージノードＳＮが対応のビット線と
電気的に接続されるのは防止され、非選択メモリセルの
ストレージノードＳＮの電圧レベルは負電圧レベルを維
持する。
【００６７】次いで所定時間が経過すると、このセルプ
レート電圧Ｖｇが立上がり、元の電圧ＶＣＰレベルに復
帰する。このセルプレート電圧Ｖｇの立上がりに応答し
て、非選択セルのストレージノードＳＮの電圧レベル
は、再び接地電圧ＶＳＳレベルに復帰し、データ破壊は
防止される。一方、ビット線ＢＬおよび／ＢＬも、その
セルプレート電圧Ｖｇの立上がりに応答して変化する。
今、ビット線ＢＬにメモリセルが接続されており、Ｈレ
ベルデータが読出された場合を考える。この場合、補の
ビット線／ＢＬには、メモリセルは接続されていない。
したがって、補のビット線／ＢＬは、このセルプレート
電圧Ｖｇの立上がりの影響を受けることなく、その電圧
レベルはセンスアンプにより、Ｌレベルに保持される。
一方、Ｈレベルデータを記憶するメモリセルのストレー
ジノードは、このセルプレート電圧Ｖｇの電圧レベル上
昇に従って電源電圧ＶＤＤよりも高い電圧レベルに上昇
する。この場合、アクセストランジスタのゲート電圧は
電源電圧ＶＤＤレベルであり、アクセストランジスタが
オフ状態となり、この昇圧されたストレージノードの電
荷が対応のビット線ＢＬに伝達されるのは防止され、ま
た、ビット線ＢＬはセンスアンプによりＨレベルに保持
される。一方、ビット線／ＢＬにＬレベルデータが読出
された場合には、図２に破線で示すように、セルプレー
ト電圧Ｖｇの電圧レベル低下に従ってビット線／ＢＬの
電圧レベルが低下する。しかしながら、この場合、Ｎセ
ンスアンプにより、このビット線／ＢＬの負電圧は接地
電圧レベルにクランプされる。また、セルプレート電圧
Ｖｇの立上がり時において、Ｌレベルデータが読出され
たビット線／ＢＬの電圧レベルが上昇するが、再びＮセ
ンスアンプにより、接地電圧レベルにクランプされる
（ビット線ＢＬがＨレベルであり、センスアンプのビッ
ト線／ＢＬに接続されるＮＭＯＳトランジスタはオン状
態にあるため）。
【００６８】上述のように、複数行単位でメモリセルの
キャパシタのセルプレート電圧を駆動しても、非選択メ
モリセルのデータ破壊は防止される。これにより、選択
ワード線上に昇圧電圧を印加する必要がなく、周辺ＭＯ
Ｓトランジスタのゲート絶縁膜とメモリセルのアクセス
トランジスタのゲート絶縁膜を同じ厚さとすることがで
き、製造プロセスが簡略化される。
【００６９】また、従来のロジックとＤＲＡＭとが同じ
半導体チップ上に集積化される場合、構成要素であるＭ
ＯＳトランジスタのゲート絶縁膜の膜厚をすべて同じと
した場合、メモリセルトランジスタのゲート絶縁膜の膜
厚によりこのＭＯＳトランジスタのゲート絶縁膜の膜厚
が決定される。したがって、本発明のように、ワード線
を電源電圧レベルにまで駆動することにより、アクセス
トランジスタのゲート絶縁膜の膜厚を薄くすることがで
き、応じて周辺ＭＯＳトランジスタおよびロジックのＭ
ＯＳトランジスタのゲート絶縁膜の膜厚を薄くすること
ができ、スケーリング則に沿ってゲート絶縁膜を薄くす
ることができ、ＭＯＳトランジスタの動作特性を改善す
ることができる。
【００７０】［負電圧ＶＢの大きさ］今、図３（Ａ）
に、非選択メモリセルに印加される電圧を示す。この非
選択メモリセルにおいては、ワード線ＷＬは負電圧ＶＢ
レベルであり、ビット線ＢＬはセンス動作後であり、接
地電圧ＶＳＳ（０Ｖ）であり、またストレージノードＳ
Ｎには、Ｌレベルデータ（接地電圧０Ｖ）を保持してい
る。セルプレート電圧Ｖｇは、まだ変化せず、一定の基
準電圧ＶＣＰレベルにある。
【００７１】図３（Ｂ）に示すように、セルプレート電
圧Ｖｇを、接地電圧レベルに立下げる。メモリセルキャ
パシタＣＭの容量結合により、ストレージノードＳＮの
電圧レベルは−Ｋ・ＶＣＰとなる。ここで、Ｋは結合係
数を示し、最大値は１である。アクセストランジスタＭ
Ｑにおいては、ストレージノードＳＮがビット線ＢＬの
電圧レベルよりも低いため、ストレージノードＳＮが、
ソースとなる。したがってアクセストランジスタＭＱ
は、ゲートとソースの電圧差がしきい値電圧以下であれ
ばオフ状態を維持する。すなわち、負電圧ＶＢと基準電
圧ＶＣＰは以下の条件を満足することが必要となる。
【００７２】ＶＢ＋Ｋ・ＶＣＰ＜ＶＴＨ ここでＶＴＨはアクセストランジスタＭＱのしきい値電
圧を示す。上式を整理すると次式が得られる。
【００７３】｜ＶＢ｜＋ＶＴＨ＞Ｋ・ＶＣＰ 負電圧ＶＢとして、メモリアレイの基板領域に印加され
る基板バイアス電圧ＶＳＵＢを用いる場合、このセルプ
レートのプリチャージ電圧ＶＣＰを上式を満たすように
設定すればよい。ワード線駆動のために、専用のワード
線負電圧発生回路を利用する場合には、このワード線負
電圧ＶＢおよびセルプレートプリチャージ電圧ＶＣＰは
上式を満たすようにまた、ＭＯＳトランジスタ素子の信
頼性を考慮して適当な値に定められればよい。
【００７４】以上のように、この発明の実施の形態１に
従えば、非選択ワード線に負電圧を伝達しているため、
複数行単位でメモリセルキャパシタのセルプレート電圧
を制御しても非選択メモリセルのデータの破壊は防止さ
れる。したがって、ワード線を昇圧する必要がなく、ワ
ード線破壊、ゲート絶縁膜破壊などが生じるのを防止す
ることができ、信頼性が改善される。
【００７５】また複数行単位でセルプレート電圧が制御
されるため、容易にセルプレート電圧を伝達するための
セルプレート線を余裕を持って配設することができる。
【００７６】［実施の形態２］図４は、この発明の実施
の形態２に従う半導体記憶装置のアレイ部の構成を概略
的に示す図である。図４において、メモリセルアレイ１
は、行方向および列方向に沿って複数のサブアレイＳＡ
Ｂに分割される。図２においては、８行・８列に配置さ
れるサブアレイＳＡＢを一例として示す。行方向に整列
して配置されるサブアレイＳＡＢはロウブロックを構成
する。したがって８個のロウブロックＲＢ♯０〜ＲＢ♯
７が設けられる。列方向に整列して配置されるサブアレ
イＳＡＢはコラムブロックを構成する。したがって、図
４に示す構成においては、８個のコラムブロックＣＢ♯
０〜ＣＢ♯７が設けられる。サブアレイＳＡＢは、行列
状に配列される複数のメモリセルを有する。
【００７７】各サブアレイＳＡＢにおいて、各行に対応
してサブワード線ＳＷＬが配設され、各サブワード線Ｓ
ＷＬに、対応のサブアレイ内における対応の行のメモリ
セルが接続される。行方向に沿って、メインワード線Ｍ
ＷＬが配置される。このメインワード線ＭＷＬは、１つ
のロウブロックに含まれるサブアレイすべてにわたって
共通に配設される。このメインワード線ＭＷＬは、対応
のロウブロックのサブアレイＳＡＢそれぞれにおいて所
定数のサブワード線に対して１つ設けられる。このメイ
ンワード線ＭＷＬは、メインワードドライバ１０によ
り、選択／非選択状態へ駆動される。
【００７８】１つのメインワード線ＭＷＬに対して配置
される所定数のサブワード線から１つのサブワード線を
選択するために、ワード線サブデコード信号線ドライバ
ＷＳＤＤが配置される。このワード線サブデコード信号
線ドライバＷＳＤＤからのワード線サブデコード信号が
列方向に延在して配置され、対応のコラムブロックにお
けるサブワード線を選択する。行方向に隣接するサブア
レイＳＡＢの間に、ワード線サブデコード信号線ドライ
バからのワード線サブデコード信号とメインワード線上
の信号とに従ってサブワード線を選択状態へ駆動するサ
ブワードドライバ１１が配置される。これらのサブワー
ドドライバ１１は、各サブアレイＳＡＢに対応して設け
られており、対応のサブアレイ内のサブワード線を、与
えられたワード線サブデコード信号とメインワード線上
の信号とに従って選択／非選択状態へ駆動する。
【００７９】列方向に沿って隣接するサブアレイＳＡＢ
の間にセンスアンプ帯１２が配置される。このセンスア
ンプ帯１２は、本実施の形態２においては、１つのサブ
アレイに対してのみ設けられ、シェアードセンスアンプ
構成は有していない。しかしながら、後に説明するよう
に、このセンスアンプ帯１２は、シェアードセンスアン
プ回路の構成を備えてもよい。
【００８０】コラムブロックＣＢ♯０〜ＣＢ♯７それぞ
れに対応してコラムデコーダ１３が設けられる。コラム
デコーダ１３は、対応のコラムブロックにおいて所定数
の列を選択する。
【００８１】この図４に示すアレイ配置において、１つ
のメインワード線ＭＷＬが選択状態へ駆動され、この選
択メインワード線ＭＷＬを含むロウブロックＲＢ♯ｉ
（ｉ＝０〜７）に含まれるサブアレイＳＡＢ各々から所
定数のメモリセルがコラムデコーダ１３により選択され
てもよい。またデータ線がグローバル／ローカルの階層
データ線構成を有しており、複数のメインワード線が同
時に選択状態へ駆動されてもよい。また、１つのメイン
ワード線ＭＷＬが選択された場合、この選択メインワー
ド線を含むロウブロックＲＢ♯ｉにおいて所定数のサブ
アレイにおいてサブワード線が選択状態へ駆動される構
成が用いられてもよい。この場合、ワード線サブデコー
ド信号線ドライバがコラムブロックを選択し、この選択
コラムブロックに対して設けられたコラムデコーダが作
動状態とされる。コラムブロック選択時において、ロウ
アドレス信号ビットの所定数のビットが用いられても何
ら問題は生じない。単にアドレス割当の問題であり、外
部からみれば、アドレス指定されたメモリセルが選択さ
れるためである。また、所定数のサブアレイが１つのロ
ウブロックにおいて選択される場合、コラムデコーダ１
３はすべてデコード動作を行なってもよい。非選択サブ
アレイのビット線はプリチャージ電圧レベルを保持して
おり、列選択が行なわれても、データの破壊は生じない
ためである。いずれの構成が用いられてもよいが、以下
の説明においては、説明を簡略化するために、１つのメ
インワード線ＭＷＬが選択され、この選択メインワード
線ＭＷＬを含むロウブロックにおいてすべてのサブアレ
イＳＡＢが選択状態へ駆動される（サブワード線ＳＷＬ
が選択される）構成を考える。
【００８２】この図４に示す配置においては、さらに、
センスアンプ帯１２の間でありかつサブワードドライバ
１１の間の領域に、セルプレート電圧駆動回路１５が配
置される。セルプレート電圧駆動回路１５は、各対応の
サブアレイＳＡＢに含まれるメモリセルのセルプレート
電圧を駆動する。
【００８３】１つのメインワード線が選択され、ワード
線サブデコード信号線ドライバからの選択信号に従って
選択メインワード線を含むロウブロックにおけるサブア
レイがすべて選択状態へ駆動される（サブワード線が選
択状態へ駆動される）。次いでデータの書込／読出が行
なわれる。この後、選択メインワード線ＭＷＬを含むロ
ウブロックに含まれるサブアレイに対応して設けられた
セルプレート電圧駆動回路１５が動作し、対応のサブア
レイのメモリセルキャパシタのセルプレート電圧を変化
させる。残りの非選択ロウブロックにおいては、セルプ
レート電圧駆動回路１５は所定のプリチャージ電圧ＶＣ
Ｐのレベルのセルプレート電圧を生成する。選択ロウブ
ロック（選択メインワード線を含むロウブロック）に含
まれるサブアレイＳＡＢにおいては、選択サブワード線
に接続されるメモリセルと非選択サブワード線に接続さ
れるメモリセルとが存在する。しかしながら、非選択サ
ブワード線を前述のように、負電圧ＶＢレベルに保持す
ることにより、何らデータの破壊は生じない。サブアレ
イ単位でセルプレート電圧を制御することにより、セル
プレート電圧伝達線はサブアレイ内のキャパシタに共通
して配置することができ、容易にセルプレート電圧を伝
達することができる。また、セルプレート電圧は対応の
サブアレイＳＡＢに対してのみ伝達されるだけであり、
ロウブロックに含まれるサブアレイすべてに対して伝達
する必要はなく、セルプレート電圧伝達線の容量は小さ
く、高速でセルプレート電圧を変化させることができ
る。次に各部の構成について説明する。
【００８４】図５は、図４に示すサブアレイ部の構成を
概略的に示す図である。図５においては、サブアレイＳ
ＡＢａと、このサブアレイＳＡＢａに隣接して配置され
るサブアレイＳＡＢｂ、ＳＡＢｃおよびＳＡＢｄを示
す。
【００８５】サブアレイＳＡＢａにおいて、メモリセル
ＭＣが行列状に配置される。これらのメモリセルＭＣの
各々は、キャパシタＣＭと、ｎチャネルＭＯＳトランジ
スタで構成されるアクセストランジスタＭＱを含む。
【００８６】メモリセルの各列に対応してビット線対Ｂ
Ｌ，／ＢＬが配設され、これらのビット線対それぞれに
対応の列のメモリセルが接続される。また、メモリセル
ＭＣの各行に対応してサブワード線ＳＷＬが配設され、
サブワード線ＳＷＬの各々には対応の行のメモリセルが
接続される。図５においては、４本のサブワード線ＳＷ
Ｌ０〜ＳＷＬ３を代表的に示す。ビット線対ＢＬ，／Ｂ
Ｌの各々には、センスアンプ１２ａが設けられる。これ
らのセンスアンプ１２ａは、サブアレイＳＡＢａの一方
側に行方向に沿って整列して配置される。センスアンプ
１２ａの各々は対応のビット線対上の信号を差動増幅し
かつラッチする。
【００８７】行方向に沿って整列して配置されるサブア
レイＳＡＢａ、ＳＡＢｂ、…には共通にメインワード線
が配設される。図５に示す構成においては、１つのロウ
ブロック（サブアレイＳＡＢａおよびＳＡＢｂを含むブ
ロック）に対し、２５６本のメインワード線ＭＷＬ０〜
ＭＷＬ２５５が配設される。これらのメインワード線Ｍ
ＷＬ０〜ＭＷＬ２５５の各々は、対応のロウブロックに
含まれるサブアレイそれぞれにおける所定数のサブワー
ド線に対応して設けられる。図５に示す構成において
は、サブアレイＳＡＢａにおいて２つのサブワード線に
対して、１つのメインワード線が配設される。したがっ
て、サブワード線ＳＡＢａにおいては、５１２本のサブ
ワード線が配設される。これは、他のサブアレイにおい
ても同じである。複数本のサブワード線に対し１つのメ
インワード線を配設することにより、メインワード線の
ピッチ条件を緩和し、幅の広い配線を用いて低抵抗でか
つ高速でワード線駆動信号を伝達することができる。
【００８８】サブワードドライバ１１ａは、メインワー
ド線上の信号電位とワード線サブデコード信号ＳＤ１お
よびＳＤ０に従って、サブワード線ＳＷＬ０〜ＳＷＬ
３、…を選択／非選択状態へ駆動する。このサブワード
ドライバ１１ａは、サブワード線それぞれに対応して設
けられるサブワード線ドライブ回路１１ａ０〜１１ａ
３、…を含む。サブワード線ドライブ回路１１ａ０は、
メインワード線ＭＷＬ０上の信号電位とワード線サブデ
コード信号ＳＤ０とに従って対応のサブワード線ＳＷＬ
０を選択／非選択状態へ駆動する。サブワード線ドライ
ブ回路１１ａ１は、メインワード線ＭＷＬ０上の信号電
位とワード線サブデコード信号ＳＤ１を受けてサブワー
ド線ＳＷＬ１を選択／非選択状態へ駆動する。サブワー
ド線ドライブ回路１１ａ２は、メインワード線ＭＷＬ１
上の信号電位とワード線サブデコード信号ＳＤ０を受け
てサブワード線ＳＷＬ２を選択／非選択状態へ駆動す
る。サブワード線ドライブ回路１１ａ３は、メインワー
ド線ＭＷＬ１上の信号電位とワード線サブデコード信号
ＳＤ１を受けてサブワード線ＳＷＬ３を選択／非選択状
態へ駆動する。これらのサブワード線ドライブ回路１１
ａ０〜１１ａ３はＡＮＤ回路でそれぞれ構成され、与え
られた信号がともにＨレベルの選択状態のときに対応の
サブワード線を選択状態へ駆動する。ワード線サブデコ
ード信号ＳＤ０およびＳＤ１は、１つのメインワード線
に対応して設けられた２本のサブワード線のうちの一方
を指定する。これにより、メインワード線ＭＷＬ０〜Ｍ
ＷＬ２５５の１つが選択されたとき、サブアレイＳＡＢ
ａにおいて１つのサブワード線が選択される。このワー
ド線サブデコード信号ＳＤ０およびＳＤ１は、行選択の
ためのアドレス信号ビットをデコードすることにより生
成される。
【００８９】サブアレイＳＡＢａに含まれるメモリセル
ＭＣに共通にセルプレート電極層が配設される。このセ
ルプレート電極層２０ａはサブアレイＳＡＢａに含まれ
るメモリセルＭＣのキャパシタＣＭのセルプレート電極
ノードＣＰに共通に接続される。セルプレート電極層２
０ａのセルプレート電圧を制御するために、ＮＡＮＤ回
路で構成されるセルプレート電圧制御回路１５ａが設け
られる。このセルプレート電圧制御回路１５ａは行ブロ
ック選択信号ＲＢＳＡとセルプレート電圧制御信号ＳＣ
Ｐ０を受ける。行ブロック選択信号ＲＢＳＡは、この行
ブロックにおいてメインワード線が選択されたときにＨ
レベルの活性状態へ駆動される。セルプレート電圧制御
信号ＳＣＰ０は、プリチャージ指示が与えられたときに
パルス状に変化する。セルプレート電圧制御回路１５ａ
は、セルプレートプリチャージ電圧Ｖｃｐを一方動作電
源電圧として受ける。
【００９０】サブアレイＳＡＢｂにおいても同様、メイ
ンワード線ＭＷＬ０〜ＭＷＬ２５５上の信号電位とワー
ド線サブデコード信号ＳＤ２およびＳＤ３に従って対応
のサブワード線を選択状態へ駆動するためのサブワード
ドライバ１１ｂと、行ブロック選択信号ＲＢＳＡとセル
プレート電圧制御信号ＳＣＰ１とに従ってセルプレート
電極層２０ｂの電圧レベルを制御するセルプレート電圧
制御回路１５ｂが設けられる。
【００９１】サブアレイＳＡＢｃにおいても、サブワー
ドドライバ１１ｃ、セルプレート電圧制御回路１５ｃお
よびセルプレート電極層２０ｃが配設され、またサブア
レイＳＡＢｄにおいても、同様、セルプレート電圧制御
回路１５ｄが設けられる。サブアレイＳＡＢｃおよびＳ
ＡＢｄのセルプレート電圧制御回路１５ｃおよび１５ｄ
は行ブロック選択信号ＲＢＳＢに従って能動化される。
【００９２】セルプレート電圧制御信号ＳＣＰ０および
ＳＣＰ１は、それぞれ、列方向に沿って延在し、各列ブ
ロックに含まれるサブアレイに共通に与えられる。ま
た、ワード線サブデコード信号ＳＤ０およびＳＤ１なら
びにＳＤ２およびＳＤ３は同様、列方向に延在して配設
され、それぞれ対応の列ブロックに含まれるサブアレイ
に対し共通に与えられる。セルプレート電圧制御信号Ｓ
ＣＰ０およびＳＣＰ１は、同時に活性／非活性化されて
もよく、また選択列ブロックに対するセルプレート電圧
制御信号のみが変化する構成であってもよい。これはま
た、ワード線サブデコード信号ＳＤ０〜ＳＤ３について
も同様である。コラムブロック選択のためにロウアドレ
ス信号ビットを用いることにより、コラムブロック単位
でのこれらの信号の活性／非活性の制御を行なうことが
できる。
【００９３】この図５に示すように、サブアレイそれぞ
れに対し、セルプレート電極層２０ａ〜２０ｆを配設
し、サブアレイ単位でセルプレート電圧の制御を行な
う。セルプレート電極層２０ａ〜２０ｆの各々は、サブ
ワード線ＳＷＬ（ＳＷＬ０〜ＳＬＷ３…）に接続される
メモリセルに対してのみそのセルプレート電圧を供給す
る。したがって、セルプレート電極層２０ａ〜２０ｆの
各々は、メインワード線ＭＷＬ０〜ＭＷＬ２５５）の長
さが長くなっても、その長さは短く、配線抵抗が小さ
く、高速でセルプレート電圧を変化させることができ
る。また、サブアレイに含まれるメモリセルに共通にセ
ルプレート電極層を配設するだけでよく、容易にセルプ
レート電極層を配設することができ、また別の層にセル
プレート電圧線を配設する必要もない。次に、この図５
に示す半導体記憶装置の動作について、図６に示す動作
波形図を参照して説明する。
【００９４】また、サブアレイＳＡＢａにおいてサブワ
ード線ＳＷＬ０が選択される場合の動作について説明す
る。サブアレイＳＡＢｂにおいてメモリセルが選択され
る場合も同じである。
【００９５】スタンバイ状態（プリチャージ状態）にお
いては、メインワード線はすべて非選択状態の負電圧Ｖ
Ｂレベルに保持される。またワード線サブデコード信号
ＳＤ０〜ＳＤ３もすべて非選択状態の接地電圧ＶＳＳ
（０Ｖ）レベルに保持される。図６においては、このワ
ード線サブデコード信号が相補信号で与えられるため、
サブデコードＳＤ０およびＺＳＤ０を示す。セルプレー
ト電圧Ｖｇは所定の電圧ＶＣＰレベルに保持されてお
り、メモリセルキャパシタのセルプレート電極ノードＣ
Ｐもこの基準電圧ＶＣＰレベルに保持される。ビット線
ＢＬおよび／ＢＬは中間電圧ＶＤＤ／２の電圧レベルに
保持される。
【００９６】たとえばロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルの活性状態に立下がると、アクティブサ
イクルが始まり、メモリセル選択動作が開始される。
【００９７】時刻ｔ０において、まず与えられたアドレ
ス信号に従ってワード線サブデコード信号ＳＤ０が活性
状態に駆動される。このワード線サブデコード信号ＳＤ
０のＨレベルは、ＶＤＤ−Ｖｔｈの電圧レベルに設定さ
れる。これは、非選択サブワード線が負電圧ＶＢレベル
に保持されており、サブワードドライバ（サブワードド
ライブ回路）において電源電圧ＶＤＤと負電圧ＶＢの電
圧差の大きな電圧が印加されるのを防止するためであ
る。補のワード線サブデコード信号ＺＳＤ０が接地電圧
レベルに駆動される。
【００９８】次いで、図示しないデコード回路によりデ
コード動作が行なわれ、選択メインワード線ＭＷＬ０の
電圧レベルが図４に示すメインワードドライバ１０によ
り電源電圧ＶＤＤレベルに駆動される（時刻ｔ１）。
【００９９】ワード線サブデコード信号ＳＤ０およびメ
インワード線ＭＷＬ０がともにＨレベルとなると、時刻
ｔ３においてサブワードドライブ回路１１ａ０の出力信
号がＨレベルとなり、サブワード線ＳＷＬ０の電圧レベ
ルが負電圧ＶＢから電源電圧ＶＤＤレベルに上昇する。
このサブワード線ＳＷＬ０の電圧レベルが電源電圧ＶＤ
Ｄレベルに立上がると、サブワード線ＳＷＬ０に接続さ
れるメモリセルＭＣの記憶データに応じてビット線ＢＬ
または／ＢＬの電圧レベルが変化する。Ｈレベルのデー
タを記憶するメモリセルにおいて、そのストレージノー
ドＳＮは、電源電圧ＶＤＤよりも高い電圧レベルに保持
されており、ビット線ＢＬの電圧レベルがプリチャージ
電圧ＶＤＤ／２から上昇する。一方、Ｌレベルデータを
格納するメモリセルにおいてはストレージノードＳＮの
電圧レベルは接地電圧レベルであり、ビット線ＢＬの電
圧レベルが低下する。
【０１００】時刻ｔ４において、センスアンプ１２ａが
活性化され、ビット線ＢＬおよび／ＢＬの電圧の差動増
幅が行なわれる。これにより、ビット線ＢＬおよび／Ｂ
Ｌの電圧レベルは、メモリセルの記憶データに応じて、
電源電圧ＶＤＤまたは接地電圧ＶＳＳ（０Ｖ）レベルに
駆動されかつラッチされる。この状態において、図示し
ない列系回路（コラムデコーダ等）によりメモリセル選
択が行なわれ、データの書込／読出が行なわれる。
【０１０１】メモリサイクルが完了すると、たとえばロ
ウアドレスストローブ信号／ＲＡＳの立上がりに応答し
て、セルプレート電圧制御信号ＳＣＰ０が時刻ｔ５にお
いてＨレベル（電源電圧ＶＤＤレベル）に立上がり、応
じてセルプレート電圧制御回路１５ａの出力信号が基準
電圧ＶＣＰレベルから接地電圧レベルへ立下がる。ここ
で、メインワード線ＭＷＬ０が選択されるとき、図５に
示す行ブロック選択信号ＲＢＳＡもＨレベルに駆動され
ている。このセルプレート電極層２０ａは、サブアレイ
ＳＡＢａに含まれるメモリセルＭＣのセルプレート電極
ノードＣＰに接続されており、各セルプレート電極ノー
ドＣＰの電圧レベルが接地電圧レベルに低下する。この
セルプレート電極ノードＣＰの電圧の立下がりにより、
キャパシタの容量結合を介して、サブアレイＳＡＢａに
含まれるメモリセルＭＣのストレージノードＳＮの電圧
レベルが低下する。Ｈレベルデータを格納するメモリセ
ルにおいては、ストレージノードＳＮの電圧レベルは、
ＶＤＤ−Ｖｔｈｍから少し低下する。ここで、Ｖｔｈｍ
は、アクセストランジスタＭＱのしきい値電圧であり、
サブワード線ＳＷＬ０は電源電圧ＶＤＤレベルにある。
このストレージノードＳＮの電圧レベルの低下により、
ビット線ＢＬの電圧レベルが低下する（サブワード線Ｓ
ＷＬ０に接続されるメモリセルがすべてビット線ＢＬに
接続されている）。ビット線ＢＬの電圧レベルが電源電
圧ＶＤＤから低下しても、対応のセンスアンプ１２ａに
含まれるＰセンスアンプ（ＰチャネルＭＯＳトランジス
タからなるセンスアンプ）のクランプ動作により、再び
このビット線ＢＬの電圧レベルは電源電圧ＶＤＤレベル
にクランプされ、応じてストレージノードＳＮの電圧レ
ベルもＶＤＤ−Ｖｔｈｍレベルに復帰する。一方、Ｌレ
ベルのビット線ＢＬは、接地電圧レベルよりもさらにそ
の電圧レベルが低下しても、対応のセンスアンプ１２ａ
に含まれるＮセンスアンプ（ＮチャネルＭＯＳトランジ
スタで構成されるセンスアンプ）により、元の接地電圧
レベルにクランプされ、応じてストレージノードＳＮも
接地電圧レベルに復帰する。
【０１０２】所定の時間が経過すると、このセルプレー
ト電圧制御信号ＳＣＰ０が時刻ｔ６においてＬレベルに
立下がり、応じてセルプレート電圧制御回路１５ａの出
力信号が接地電圧レベルから元の基準電圧ＶＣＰレベル
に復帰し、応じてサブアレイＳＡＢａに含まれるメモリ
セルＭＣのセルプレート電極ノードＣＰの電圧レベルが
基準電圧ＶＣＰレベルに復帰する（セルプレート電圧制
御回路１５ａは、基準電圧ＶＣＰを一方動作電源電圧と
して受ける）。このセルプレート電極ノードＣＰの電圧
レベルの上昇により、サブアレイＳＡＢａに含まれるメ
モリセルのストレージノードＳＮの電圧レベルが上昇す
る。サブワード線ＳＷＬはまだ選択状態を保持してお
り、メモリセルＭＣはそれぞれ対応のビット線ＢＬに接
続されている。Ｈレベルデータを格納するメモリセルに
おいては、ストレージノードＳＮの電圧レベルガＶＤＤ
−Ｖｔｈｍよりもさらにα・ＶＣＰだけ上昇する。この
ストレージノードＳＮの電圧上昇により、アクセストラ
ンジスタはオフ状態になるため、このＨレベルデータを
記憶するメモリセルのストレージノードＳＮの電荷の対
応のビット線ＢＬへの流出は防止される。一方、Ｌレベ
ルデータを格納するメモリセルＭＣにおいては、このス
トレージノードＳＮの電圧レベル上昇が生じても、アク
セストランジスタはオン状態を維持しているため、スト
レージノードＳＮの電荷がビット線ＢＬに流出する。ビ
ット線ＢＬの電圧レベルが上昇しても、対応のセンスア
ンプのＮセンスアンプにより放電され、ビット線ＢＬが
接地電圧レベルにクランプされ、応じてストレージノー
ドＳＮも接地電圧レベルに駆動される。
【０１０３】この後、時刻ｔ７においてメインワード線
ＭＷＬ０が非選択状態へ移行して、メインワード線ＭＷ
Ｌ０が負電圧ＶＢレベルとなり、サブワード線ＳＷＬ０
が非選択状態となり、その電圧レベルが負電圧ＶＢレベ
ルとなる。また、同時に、時刻ｔ９において、ワード線
サブデコード信号ＳＤ０がＨレベルからＬレベル（接地
電圧レベル）に復帰し、補のサブデコード信号ＺＳＤ０
が接地電圧レベルから電源電圧ＶＤＤレベルに復帰す
る。この後、センスアンプが非活性化され、また図示し
ないプリチャージ／イコライズ回路により、ビット線Ｂ
Ｌおよび／ＢＬが、中間電圧ＶＤＤ／２レベルにプリチ
ャージされる。
【０１０４】残りのサブアレイにおいても、セルプレー
ト電圧制御信号ＳＣＰが活性状態へ駆動され、選択メイ
ンワード線を含む行ブロックに含まれるサブアレイすべ
てにおいてメモリセル選択動作が行なわれてもよい。こ
の場合には、ワード線サブデコード信号ＳＤ（ＳＤ０〜
ＳＤ３）がすべて同じタイミングで活性／非活性化され
る。またセルプレート電圧制御信号ＳＣＰ（ＳＣＰ０，
ＳＣＰ１）も同じタイミングで活性／非活性化される。
選択メインワード線を含む行ブロックに含まれるサブア
レイがさらに選択されて選択ロウブロックにおいて所定
数のサブアレイのみにおいてメモリセル選択（サブワー
ド線の選択）が行なわれてもよい。この場合において
は、選択サブアレイに対するセルプレート電圧制御信号
ＳＣＰおよびワード線サブデコード信号が活性／非活性
化される。次に各部の構成について説明する。
【０１０５】［メインワードドライバ］図７は、メイン
ワードドライバ１０の構成の一例を示す図である。図７
においては、１つのメインワード線ＭＷＬに設けられる
メインワード線ドライブ回路の構成を示す。図７におい
て、メインワード線ドライブ回路は、所定の組のアドレ
ス信号ビット（またはプリデコード信号）Ａｄを受ける
ＮＡＮＤ型デコード回路１０ａと、電源電圧ＶＤＤを受
けるノードとメインワード線ＭＷＬとの間に接続されか
つそのゲートにデコード回路１０ａの出力信号を受ける
ｐチャネルＭＯＳトランジスタ１０ｂと、ゲートに電源
電圧ＶＤＤを受け、デコード回路１０ａの出力信号を伝
達するｎチャネルＭＯＳトランジスタ１０ｃと、メイン
ワード線ＭＷＬと負電圧ＶＢを受けるノードの間に接続
されかつそのゲートに、ｎチャネルＭＯＳトランジスタ
１０ｃを介して伝達されるデコード回路１０ａの出力信
号を受けるｎチャネルＭＯＳトランジスタ１０ｄを含
む。ｎチャネルＭＯＳトランジスタ１０ｃは低しきい値
電圧ＭＯＳトランジスタであり、そのしきい値電圧Ｖｔ
ｈｌは低い値に設定される。一方、ｎチャネルＭＯＳト
ランジスタ１０ｄは、そのしきい値電圧Ｖｔｈｈは比較
的高く設定される。デコード回路１０ａからは、接地電
圧と電源電圧ＶＤＤの間で変化する信号が出力される。
次に動作について説明する。
【０１０６】デコード回路１０ａは、与えられたアドレ
ス信号ビットＡｄが対応のメインワード線を指定すると
き、接地電圧レベルのＬレベルの信号を出力する。ｐチ
ャネルＭＯＳトランジスタ１０ｂがオン状態となり、メ
インワード線ＭＷＬ上に電源電圧ＶＤＤを伝達する。一
方、ｎチャネルＭＯＳトランジスタ１０ｄは、そのしき
い値電圧Ｖｔｈｈが負電圧ＶＢの絶対値よりも高く設定
されているため、ゲート電圧が接地電圧レベルのＬレベ
ルとなっても、オフ状態を維持する。したがってメイン
ワード線ＭＷＬには、電源電圧ＶＤＤが伝達される。
【０１０７】アドレス信号ビットＡｄが非選択状態を示
すときには、このデコード回路１０ａの出力信号は電源
電圧ＶＤＤレベルとなり、ｐチャネルＭＯＳトランジス
タ１０ｂはオフ状態となる。ｎチャネルＭＯＳトランジ
スタ１０ｄのゲートへは、ｎチャネルＭＯＳトランジス
タ１０ｃを介してＶＤＤ−Ｖｔｈｌのレベルの電圧が伝
達される。したがってｎチャネルＭＯＳトランジスタ１
０ｄがオン状態となり、メインワード線ＭＷＬは負電圧
ＶＢレベルに駆動されて保持される。
【０１０８】このｎチャネルＭＯＳトランジスタ１０ｄ
のゲート−ソース間電圧は、ＶＤＤ−Ｖｔｈｌ＋｜ＶＢ
｜となる。このｎチャネルＭＯＳトランジスタ１０ｄに
与えるゲート電圧を、電源電圧ＶＤＤより低い電圧レベ
ルとすることにより、メインワード線ＭＷＬの非選択時
に、ｎチャネルＭＯＳトランジスタ１０ｄのゲート−ソ
ース／ドレイン間に大きな電圧（ＶＤＤ＋｜ＶＢ｜）が
印加されるのを防止することができ、このｎチャネルＭ
ＯＳトランジスタ１０ａのゲート絶縁膜の信頼性を保証
することができる。
【０１０９】また、この電圧降下用のｎチャネルＭＯＳ
トランジスタ１０ｃを用いることにより、以下の利点も
得られる。すなわち、メインワードドライバにおいて、
選択状態へ駆動されるメインワード線の数は少なく、ほ
とんどのメインワード線ドライブ回路が非選択状態に保
持され、放電用のＭＯＳトランジスタ１０ｄのゲート
に、Ｈレベルの電圧が印加される。また、対応のメイン
ワード線が選択状態に駆動される時間の割合も、全体の
動作時間に比べて短い。したがって、メインワードドラ
イバにおいてほとんどの放電用のＭＯＳトランジスタ１
０ｄがＨレベルの電圧をゲートに受ける。「バーンイ
ン」テストのように電源電圧ＶＤＤを上昇させて動作さ
せる場合、このバーンイン期間のほとんどの間放電用Ｍ
ＯＳトランジスタ１０ｄのゲート−ソース間に大きな電
圧が印加される場合、長期間にわたって加速されたスト
レスが印加されるため、ウェハバーンインテストによ
り、このワード線ドライブ回路の放電用ＭＯＳトランジ
スタのゲート絶縁膜破壊が生じる場合がある。しかしな
がら、この電圧降下用のｎチャネルＭＯＳトランジスタ
１０ｃを設けることにより、この放電用ＭＯＳトランジ
スタのゲート絶縁膜へ印加されるストレスを緩和するこ
とができ、正確にバーンインテストを行なうことができ
る。メモリセルにも、対応のサブワード線上に電源電圧
ＶＤＤが印加され、この電源電圧ＶＤＤレベルが高くさ
れる。しかしながら、対応のサブワード線が選択状態へ
駆動されるのは、バーンイン期間全体に比べて極めて短
い期間であり、メモリセルについては、正確にバーンイ
ンテストを行なうことができる。
【０１１０】なお、この図７に示すメインワード線ドラ
イブ回路は、本発明に従ってメインワード線ＭＷＬを電
源電圧ＶＤＤレベルに駆動するために用いられている。
しかしながら、通常のＤＲＡＭにおいて、昇圧電圧ＶＰ
Ｐと接地電圧ＶＳＳにワード線を駆動する場合のドライ
ブ回路としても利用することができる。
【０１１１】なお、しきい値電圧ＶｔｈｌおよびＶｔｈ
ｈは、次式の関係を満たしており、放電用のｎチャネル
ＭＯＳトランジスタ１０ｄは確実にオン状態に設定され
る。
【０１１２】 ＶＤＤ−Ｖｔｈｌ＋｜ＶＢ｜＞Ｖｔｈｈ＞｜ＶＢ｜ ［サブワードドライバ］図８は、サブワードドライバの
構成を示す図である。図８においても、１つのメインワ
ード線ＭＷＬと１つのサブワード線ＳＷＬの間に設けら
れるサブワード線ドライブ回路１１（１１ａ０〜１１ａ
３）の構成を示す。
【０１１３】図８において、サブワード線ドライブ回路
１１ａは、メインワード線ＭＷＬとサブワード線ＳＷＬ
の間に接続されかつそのゲートにワード線サブデコード
信号ＳＤを受けるｎチャネルＭＯＳトランジスタ１１ａ
ｂと、メインワード線ＭＷＬとサブワード線ＳＷＬの間
に接続されかつそのゲートに補のワード線サブデコード
信号ＺＳＤを受けるｐチャネルＭＯＳトランジスタ１１
ａａと、ゲートに電源電圧ＶＤＤを受け、補のワード線
サブデコード信号ＺＳＤを伝達するｎチャネルＭＯＳト
ランジスタ１１ａｃと、サブワード線ＳＷＬと負電圧Ｖ
Ｂを受けるノードとの間に接続されかつそのゲートにＭ
ＯＳトランジスタ１１ａｃを介して補のワード線サブデ
コード信号ＺＳＤを受けるｎチャネルＭＯＳトランジス
タ１１ａｄを含む。ＭＯＳトランジスタ１１ａｃは、低
しきい値電圧ＭＯＳトランジスタであり、一方、ＭＯＳ
トランジスタ１１ａｄはそのしきい値電圧Ｖｔｈｈが比
較的高く設定される。ワード線サブデコード信号ＳＤ
は、接地電圧（０Ｖ）と電圧ＶＤＤ−Ｖｔｈの電圧レベ
ルで変化する。次に動作について説明する。
【０１１４】サブワード線ＳＷＬが非選択状態のときに
は、ワード線サブデコード信号ＳＤがＬレベル、補のワ
ード線サブデコード信号ＺＳＤが電源電圧ＶＤＤレベル
にあり、ＭＯＳトランジスタ１１ａａおよび１１ａｂは
ともにオフ状態にある。一方、ｎチャネルＭＯＳトラン
ジスタ１１ａｄは、ＭＯＳトランジスタ１１ａｃを介し
てＶＤＤ−Ｖｔｈｌのレベルの電圧をゲートに受けてオ
ン状態となり、サブワード線ＳＷＬを負電圧ＶＢレベル
に保持する。ＭＯＳトランジスタ１１ａｄはゲート−ソ
ース間電圧の差は、メインワード線ドライブ回路と同
様、ＶＤＤ−Ｖｔｈｌ＋｜ＶＢ｜となり、ゲート絶縁膜
に過大電圧が印加されるのが防止される。
【０１１５】ワード線サブデコード信号ＳＤがＨレベ
ル、補のワード線サブデコード信号ＺＳＤがＬレベルと
なると、ＭＯＳトランジスタ１１ａａおよび１１ａｂが
オン状態となり、メインワード線ＭＷＬ上の電圧がサブ
ワード線ＳＷＬに伝達される。ＭＯＳトランジスタ１１
ａｄは、ゲートに接地電圧レベルのＬレベルの信号を受
けてオフ状態となる（Ｖｔｈｈ＞｜ＶＢ｜）。ワード線
サブデコード信号ＳＤのＨレベルは、ＶＤＤ−Ｖｔｈレ
ベルである。したがって、ＭＯＳトランジスタ１１ａｂ
は、オン状態となっても、電源電圧ＶＤＤレベルの信号
をメインワード線ＭＷＬからサブワード線ＳＷＬへは伝
達することはできない。しかしながら、この場合、Ｐチ
ャネルＭＯＳトランジスタ１１ａａが接地電圧レベルの
ワード線サブデコード信号ＺＳＤによりオン状態とな
り、電源電圧ＶＤＤレベルの信号をサブワード線ＳＷＬ
に伝達する。
【０１１６】なお、ｎチャネルＭＯＳトランジスタ１１
ａｂはしきい値電圧Ｖｔｈｈを有しており、サブワード
線ＳＷＬが負電圧ＶＢレベルのときに、そのゲートに与
えられるワード線サブデコード信号ＳＤが接地電圧レベ
ルであっても、確実にオフ状態となる。
【０１１７】なお、ｐチャネルＭＯＳトランジスタ１１
ａａにおいても、スタンバイ状態時、ワード線サブデコ
ード信号ＺＳＤがＨレベルとなり、メインワード線ＭＷ
Ｌが負電圧ＶＢのとき、大きな電圧がゲート−ソース間
に印加される。したがってこの場合においても、ワード
線サブデコード信号ＺＳＤを接地電圧（０Ｖ）と電圧Ｖ
ＤＤ−Ｖｔｈのレベルで変化させかつｐチャネルＭＯＳ
トランジスタ１１ａａのしきい値電圧の絶対値をＶｔｈ
ｈに設定してもよい。メインワード線ＭＷＬが電源電圧
ＶＤＤのとき、このワード線サブデコード信号ＺＳＤが
ＶＤＤ−ＶｔｈのＨレベルに駆動されても、そのしきい
値電圧の絶対値ＶｔｈｈがＶｔｈよりも大きければｐチ
ャネルＭＯＳトランジスタ１１ａａがオフ状態となる。
ワード線サブデコード信号ＺＳＤがＨレベルであり、サ
ブワード線ＳＷＬが負電圧ＶＢのときにも、このｐチャ
ネルＭＯＳトランジスタ１１ａａのゲート−ドレイン間
に過大な電圧が印加されるのを防止することができる。
補のワード線サブデコード信号ＺＳＤを接地電圧とＶＤ
Ｄ−Ｖｔｈの間のレベルの間で変化させるとき、したが
ってｎチャネルＭＯＳトランジスタ１１ａｃは不必要と
なる。
【０１１８】［ワード線サブデコード信号線ドライバ］
図９は、ワード線サブデコード信号線ドライバＷＳＤＤ
の構成を示す図である。図９においては、１つのロウブ
ロックに含まれるサブアレイすべてにおいてサブワード
線が選択される場合の構成が示される。単に各サブアレ
イにおいて選択サブワード線が、偶数行にあるか奇数行
にあるかによりワード線サブデコード信号の活性／非活
性が識別される。これは、アドレス信号ビットＡｉによ
り指定される。
【０１１９】図９において、ワード線サブデコード信号
線ドライブ回路は、アドレス信号ビットＡｉを受けて補
のワード線サブデコード信号ＺＳＤを出力するインバー
タ３０と、インバータ３０からのサブデコード信号ＺＳ
Ｄを反転してサブデコード信号ＳＤを出力するインバー
タ３１を含む。インバータ３０は、電源電圧ＶＤＤと接
地電圧の間で変化するサブデコード信号ＺＳＤを出力す
る。
【０１２０】インバータ３１は、ダイオード接続され
て、電源電圧ＶＤＤをそのしきい値電圧Ｖｔｈ分低下さ
せるｎチャネルＭＯＳトランジスタ３１ａと、ｎチャネ
ルＭＯＳトランジスタ３１ａと接地ノードの間に直列に
接続され、それぞれのゲートに信号ＺＳＤを受けるｐチ
ャネルＭＯＳトランジスタ３１ｂおよびｎチャネルＭＯ
Ｓトランジスタ３１ｃを含む。このインバータ３１によ
り、サブデコード信号ＳＤの振幅は接地電圧と電圧ＶＤ
Ｄ−Ｖｔｈのレベルとなる。
【０１２１】なお、ｎチャネルＭＯＳトランジスタ３１
ａは、ｐチャネルＭＯＳトランジスタで置換えられても
よい。
【０１２２】なお、電源電圧ＶＤＤと接地電圧の間で変
化するサブデコード信号ＺＳＤおよびＳＤを生成し、こ
れらのサブデコード信号ＺＳＤおよびＳＤをそれぞれゲ
ートに電源電圧を受けるｎチャネルＭＯＳトランジスタ
を介してサブワード線ドライブ回路へ伝達してもよい。
この場合、サブワード線ドライブ回路においては、電圧
降下用のｎチャネルＭＯＳトランジスタ（図８において
ＭＯＳトランジスタ１１ｈ）が不要となる。ただしこの
場合には、メインワード線とサブワード線の間に接続さ
れるｐチャネルＭＯＳトランジスタ（図８のトランジス
タ１１ａａ）のしきい値電圧の絶対値も大きくされる。
この場合においても、メインワード線ＭＷＬおよびサブ
ワード線ＳＷＬの選択／非選択状態にかかわらず、過大
な電圧が印加されるのを防止することができる。
【０１２３】なお、このｐチャネルＭＯＳトランジスタ
のゲート絶縁膜の耐圧が問題となる場合、図７に示すメ
インワード線ドライブ回路においても、同様に、電圧降
下用のｎチャネルＭＯＳトランジスタを介してｐチャネ
ルＭＯＳトランジスタ１０ｂのゲートへデコード回路の
出力信号が与えられてもよい。この場合、デコード回路
１０ａの出力信号のＨレベルの電圧レベルが制限される
構成であればよい。
【０１２４】なお、図９に示すワード線サブデコード信
号線ドライブ回路の構成においては、選択メインワード
線を含むロウブロックに含まれるサブアレイのすべてに
おいてサブワード線が選択される。図９のインバータ３
０に代えてＮＡＮＤ型デコード回路を用いて、より多く
のアドレス信号ビットを受ける構成とすれば、１つのロ
ウブロックにおける所定数のサブアレイにおいてのみサ
ブワード線を選択状態へ駆動することができる。
【０１２５】［ワード線選択ドライブ部の構成２］図１
０（Ａ）は、ワード線ドライブ部（行選択回路）の他の
構成を示す図である。図１０（Ａ）においては、１つの
サブワード線ＳＷＬに関連する部分の構成が代表的に示
される。図１０（Ａ）に示す構成においては、メインワ
ード線ドライブ回路１０からは、メインワード線ＭＷＬ
およびＺＭＷＬ上にメインワード線駆動信号が伝達され
る。なお、以下の説明において、信号線とその上に伝達
される信号と同一の参照符号で示す。サブワード線ドラ
イブ回路１１（図５のサブワード線ドライブ回路１１ａ
０〜１１ａ３）は、このメインワード線ドライブ回路１
０からのメインワード線選択信号ＭＷＬおよびＺＭＷＬ
とワード線サブデコード信号線ドライブ回路ＷＳＤＤか
らのワード線サブデコード信号ＳＤとに従ってサブワー
ド線ＳＷＬを選択状態へ駆動する。
【０１２６】ワード線サブデコード信号線ドライブ回路
ＷＳＤＤは、アドレス信号Ａｄａを受けるＮＡＮＤ回路
３２ａと、そのゲートに電源電圧ＶＤＤを受け、ＮＡＮ
Ｄ回路３２ａからのデコード信号を伝達するｎチャネル
ＭＯＳトランジスタ３２ｂと、ノード３２ｆと負電圧Ｖ
Ｂ供給ノードとの間に接続され、そのゲートにＭＯＳト
ランジスタ３２ｂを介してＮＡＮＤ回路３２ａの出力信
号を受けるｎチャネルＭＯＳトランジスタ３２ｅと、電
源ノードＶＤＤとノード３２ｆとの間に直列に接続され
るｐチャネルＭＯＳトランジスタ３２ｃおよび３２ｄを
含む。ＭＯＳトランジスタ３２ｃのゲートへは、ＮＡＮ
Ｄ回路３２ａの出力信号が与えられる。ＭＯＳトランジ
スタ３２ｄは、そのゲートに負電圧ＶＢを受ける。ノー
ド３２ｆから、ワード線サブデコード信号ＳＤが出力さ
れる。ＭＯＳトランジスタ３２ｅは、大きなしきい値電
圧Ｖｔｈｈを有し、ゲート−ソース間電圧が、電圧｜Ｖ
Ｂ｜となっても、オフ状態を維持する。ＭＯＳトランジ
スタ３２ｂは、しきい値電圧Ｖｔｈを有し、ＮＡＮＤ回
路３２ａからの電源電圧ＶＤＤレベルの信号をレベルシ
フトして、電圧ＶＤＤ−Ｖｔｈの電圧レベルの信号を、
ＭＯＳトランジスタ３２ｅのゲートへ与える。
【０１２７】メインワード線ドライブ回路１０は、アド
レス信号Ａｄｂを受けるＮＡＮＤ回路１０ｅと、ＮＡＮ
Ｄ回路１０ｅの出力信号を反転してメインワード線ＭＷ
Ｌ上にメインワード線選択信号を出力するインバータ１
０ｆと、電源ノードと補のメインワード線ＺＭＷＬとの
間に直列に接続されるＭＯＳトランジスタ１０ｇおよび
１０ｈと、補のメインワード線ＺＭＷＬと接地電圧ノー
ドとの間に接続されそのゲートにインバータ１０ｆの出
力信号を受けるｎチャネルＭＯＳトランジスタ１０ｉを
含む。ｎチャネルＭＯＳトランジスタ１０ｇは、そのゲ
ートおよびドレインが相互接続され、ｐチャネルＭＯＳ
トランジスタ１０ｈのソースに電圧ＶＤＤ−Ｖｔｈを伝
達する。ｐチャネルＭＯＳトランジスタ１０ｈはそのゲ
ートに、インバータ１０ｆの出力信号を受ける。
【０１２８】サブワード線ドライブ回路１１は、そのゲ
ートに電源電圧ＶＤＤを受け、メインワード線ＭＷＬ上
に伝達されたメインワード線選択信号を伝達するｎチャ
ネルＭＯＳトランジスタ１１ａｅと、ＭＯＳトランジス
タ１１ａｅから伝達される信号に応答して選択的にオン
状態となり、ワード線サブデコード信号線ドライブ回路
ＷＳＤＤからのワード線サブデコード信号ＳＤをサブワ
ード線ＳＷＬ上に伝達するｎチャネルＭＯＳトランジス
タ１１ａｆと、サブワード線ＳＷＬと負電圧ＶＢ供給ノ
ードとの間に接続され、そのゲートが補のメインワード
線ＺＭＷＬに接続されるｎチャネルＭＯＳトランジスタ
１１ａｇを含む。ＭＯＳトランジスタ１１ａｆおよび１
１ａｇは、負電圧ＶＢの絶対値よりも大きなしきい値電
圧Ｖｔｈｈを有する。
【０１２９】アドレス信号ＡｄａおよびＡｄｂは、図示
しないアドレスバッファから与えられてもよく、また図
示しないプリデコード回路によりプリデコードされた信
号であってもよい。次に、この図１０（Ａ）に示すワー
ド線駆動部の動作を図１０（Ｂ）に示す信号波形図を参
照して説明する。
【０１３０】メモリサイクルが始まり、アドレス信号Ａ
ＤＤが確定すると、内部のアドレス信号ＡｄａおよびＡ
ｄｂの状態も確定し、ＮＡＮＤ回路３２ａおよび１０ｅ
により、デコード動作が行なわれる。メインワード線Ｍ
ＷＬが選択されるとき、インバータ１０ｆの出力信号が
接地電圧ＶＳＳから電源電圧ＶＤＤレベルに上昇する。
一方、補のメインワード線ＺＭＷＬは、ｐチャネルＭＯ
Ｓトランジスタ１０ｈがオフ状態となり、一方、ｎチャ
ネルＭＯＳトランジスタ１０ｉがオン状態となり、接地
電圧ＶＳＳレベルに駆動される。
【０１３１】ワード線サブデコード信号線ドライブ回路
ＷＳＤＤにおいては、ＮＡＮＤ回路３２ａの出力信号に
従ってワード線サブデコード信号ＳＤの電圧レベルが変
化する。ＮＡＮＤ回路３２ａの出力信号がＬレベルのと
きには、ｐチャネルＭＯＳトランジスタ３２ｃがオン状
態となる。ｐチャネルＭＯＳトランジスタ３２ｄは、そ
のゲートに負電圧ＶＢを受けており、電源電圧ＶＤＤを
ノード３２ｆに伝達する。ｎチャネルＭＯＳトランジス
タ３２ｅは、そのゲートに接地電圧ＶＳＳレベルの信号
を受けるものの、そのしきい値電圧Ｖｔｈｈが十分大き
く設定されており、オフ状態を維持する。したがって、
ノード３２ｆからのワード線サブデコード信号ＳＤが電
源電圧ＶＤＤレベルに上昇する。
【０１３２】一方、ＮＡＮＤ回路３２ａの出力信号が電
源電圧ＶＤＤのＨレベルのとき、ｐチャネルＭＯＳトラ
ンジスタ３２ｃはオフ状態となり、一方、ｎチャネルＭ
ＯＳトランジスタ３２ｅは、そのゲートに電圧ＶＤＤ−
Ｖｔｈを受けてオン状態となり、ワード線サブデコード
信号ＳＤは負電圧ＶＢレベルに保持される。
【０１３３】サブワード線ドライブ回路１１において
は、メインワード線ＭＷＬ上の信号が電源電圧ＶＤＤレ
ベルのとき、ｎチャネルＭＯＳトランジスタ１１ａｆが
そのゲートに電圧ＶＤＤ−Ｖｔｈを受ける。ここで、Ｖ
ｔｈは、ｎチャネルＭＯＳトランジスタ１１ａｅのしき
い値電圧を示す。一方、補のメインワード線ＺＭＷＬ上
の信号は、接地電圧ＶＳＳレベルであり、ｎチャネルＭ
ＯＳトランジスタ１１ａｇは、そのしきい値電圧Ｖｔｈ
ｈが十分大きくされており、ＭＯＳトランジスタ１１ａ
ｇはオフ状態を維持する。ワード線サブデコード信号Ｓ
ＤがＨレベルのときには、ｎチャネルＭＯＳトランジス
タ１１ａｆを介してサブワード線ＳＷＬがＨレベルに駆
動される。このとき、ワード線サブデコード信号ＳＤの
電圧レベルが電源電圧ＶＤＤレベルであり、ＭＯＳトラ
ンジスタ１１ａｆのゲート容量によるセルフブートスト
ラップ作用により、このＭＯＳトランジスタ１１ａｆの
ゲートの電圧レベルが電圧ＶＤＤ＋Ｖｔｈｈよりも高い
電圧レベルに駆動され、サブワード線ＳＷＬ上には、電
源電圧ＶＤＤレベルの信号が伝達される。このＭＯＳト
ランジスタ１１ａｆのゲートの電圧が、電圧ＶＤＤ＋Ｖ
ｔｈｈ以上に上昇しても、ＭＯＳトランジスタ１１ａｅ
がオフ状態を維持しており、メインワード線ＭＷＬに、
大きな電圧が伝達されるのが防止される。
【０１３４】ワード線サブデコード信号ＳＤが負電圧Ｖ
Ｂの場合でありかつメインワード線ＭＷＬ上の信号が電
源電圧ＶＤＤレベルの場合、負電圧ＶＢレベルのワード
線サブデコード信号ＳＤがＭＯＳトランジスタ１１ａｆ
を介してサブワード線ＳＷＬに伝達され、サブワード線
ＳＷＬは非選択状態を維持する。
【０１３５】メインワード線ＭＷＬ上の信号電位が接地
電圧ＶＳＳレベルのとき、ワード線サブデコード信号Ｓ
Ｄが負電圧ＶＢのレベルであっても、ＭＯＳトランジス
タ１１ａｆは、そのしきい値電圧Ｖｔｈｈが十分大きく
されており、オフ状態を維持する。この状態において
は、ＭＯＳトランジスタ１１ａｇが、そのゲートにＨレ
ベルの電圧ＶＤＤ−Ｖｔｈを受けてオン状態にあり、サ
ブワード線ＳＷＬを負電圧ＶＢレベルに保持する。
【０１３６】この図１０（Ａ）に示す構成において、電
圧降下素子３２ｂ、３２ｄおよび１０ｇを設けることに
より、回路構成要素であるＭＯＳトランジスタに大きな
電圧が印加されるのを防止することができる。サブワー
ド線ドライブ回路１１において、ＭＯＳトランジスタ１
１ａｇのゲート−ソース間電圧の最大値は、ＶＤＤ−Ｖ
ｔｈ＋｜ＶＢ｜である。この状態においては、サブワー
ド線ＳＷＬは負電圧ＶＢのレベルにある。ゲート絶縁膜
には、電圧ＶＤＤ−Ｖｔｈ＋｜ＶＢ｜以下の電圧が印加
されるだけであり、このＭＯＳトランジスタ１１ａｇの
ゲート絶縁膜に印加される電界が緩和され、そのゲート
絶縁膜の信頼性が保証される。ｎチャネルＭＯＳトラン
ジスタ１１ａｆにおいても、そのゲート−ソース間に印
加される最大電圧は、ＶＤＤ−Ｖｔｈｈ＋｜ＶＢ｜であ
り、ゲート絶縁膜に印加される電界が緩和される。サブ
ワード線ＳＷＬが選択状態へ駆動されるときには、ワー
ド線サブデコード信号ＳＤおよびサブワード線ＳＷＬが
電源電圧ＶＤＤレベルであり、ＭＯＳトランジスタ１１
ａｆのゲートの電圧が、ＶＤＤ＋Ｖｔｈｈ以上に上昇し
ても、そのゲート絶縁膜に印加される電界は十分に緩和
されている。
【０１３７】また、ワード線サブデコード信号線ドライ
ブ回路ＷＳＤＤにおいては、ｎチャネルＭＯＳトランジ
スタ３２ｅのゲート−ソース間に印加される最大電圧
は、ＶＤＤ−Ｖｔｈ＋｜ＶＢ｜であり、したがってサブ
ワード線ドライブ回路のＭＯＳトランジスタ１１ａｇと
同様、ゲート絶縁膜に印加される電界が緩和される。ｐ
チャネルＭＯＳトランジスタ３２ｃについては、ワード
線サブデコード信号ＳＤが負電圧ＶＢレベルのとき、ｐ
チャネルＭＯＳトランジスタ３２ｃのドレインノードの
電圧は、ＭＯＳトランジスタ３２ｄにより、｜Ｖｔｈｐ
｜−｜ＶＢ｜の電圧レベルに保持される。したがって、
このｐチャネルＭＯＳトランジスタ３２ｃにおいても、
ゲート−ソース／ドレイン間に印加される電圧は、ＶＤ
Ｄ＋｜ＶＢ｜よりも十分小さくなり、このｐチャネルＭ
ＯＳトランジスタ３２ｃにおいても、ゲート絶縁膜に印
加される電界を緩和することができる。
【０１３８】なお、この図１０（Ａ）に示す構成におい
て、ワード線サブデコード信号線ドライブ回路ＷＳＤＤ
のｐチャネルＭＯＳトランジスタ３２ｄは、そのゲート
に負電圧ＶＢを受けている。ワード線サブデコード信号
ＳＤが負電圧ＶＢのレベルのとき、このｐチャネルＭＯ
Ｓトランジスタ３２ｄは、ダイオードモードで動作し、
ｐチャネルＭＯＳトランジスタ３２ｃのドレイン電位を
クランプする。しかしながら、このｐチャネルＭＯＳト
ランジスタ３２ｄのゲートは、接地電圧ＶＳＳを受ける
ように接続されてもよい。この場合、ｐチャネルＭＯＳ
トランジスタ３２ｄは、ｐチャネルＭＯＳトランジスタ
３２ｃのドレインノードの電圧を、｜Ｖｔｈｐ｜の電圧
レベルにクランプする。ここで、Ｖｔｈｐは、ｐチャネ
ルＭＯＳトランジスタ３２ｄのしきい値電圧を示す。こ
の場合、ｐチャネルＭＯＳトランジスタ３２ｃは、その
ゲート電圧は、電源電圧ＶＤＤレベルであり、ゲートお
よびソースの電圧が同じレベルとなり、オフ状態を維持
しており、電源ノードＶＤＤから負電圧ＶＢ供給ノード
へ貫通電流が流れるのが防止される。
【０１３９】この図１０（Ａ）に示す構成においては、
相補なメインワード線ＭＷＬおよびＺＭＷＬが用いられ
る。メインワード線ＭＷＬおよびＺＭＷＬに対し複数本
のサブワード線ＳＷＬが設けられており、これらのメイ
ンワード線ＭＷＬおよびＺＭＷＬのピッチは、最悪の場
合でも、サブワード線ＳＷＬのピッチと同じとすること
ができる（１つのメインワード線に対し２本のサブワー
ド線が設けられる場合）。一方、メインワード線を駆動
するデコード回路は、１対のメインワード線ＭＷＬおよ
びＺＭＷＬに対して１つ設けられるだけであるため、余
裕をもってデコード回路（ＮＡＮＤ回路１０ａおよびイ
ンバータ１０ｆ）を配置することができる。また、相補
メインワード線ＭＷＬおよびＺＭＷＬと平面図的に見て
重なり合うように、ＭＯＳトランジスタ１０ｇ、１０ｈ
および１０ｉを配置する構成とすれば、メインワード線
ドライブ回路の占有面積は低減され、十分余裕をもっ
て、メインワード線対ＭＷＬおよびＺＭＷＬに対し、メ
インワード線ドライブ回路を配置することができる。
【０１４０】また、補のメインワード線ＺＭＷＬが、各
サブアレイ内のサブワード線ドライブ回路に隣接して設
けられ、メインワード線ＭＷＬのみが、ブロック内のサ
ブアレイ上にわたって延在して配置される構成が用いら
れてもよい。
【０１４１】以上のように、この発明に係る半導体記憶
装置において、サブワード線を駆動する回路部分の負電
圧ＶＢを受ける部分にレベルシフト用のＭＯＳトランジ
スタを用いて、負電圧ＶＢを一方導通端子（ソース／ド
レイン）に受けるＭＯＳトランジスタへ伝達するように
構成しているため、構成要素であるＭＯＳトランジスタ
のゲート−ソース／ドレイン間に電圧ＶＤＤ＋｜ＶＢ｜
のような大きな電圧が印加されるのを防止することがで
き、ゲート絶縁膜の信頼性を保証することができる。
【０１４２】なお、サブワード線ＳＷＬの選択時、サブ
ワード線ドライブ回路の、放電用のｎチャネルＭＯＳト
ランジスタ１１ａｇのソース−ドレイン間には、電圧Ｖ
ＤＤ＋｜ＶＢ｜の電圧が印加される。しかしながら、選
択されるサブワード線の数は、非選択サブワード線の数
に比べて十分に少なく、また選択状態にサブワード線が
置かれる期間は、記憶装置動作時間に比べて短く、した
がって、時間的にみて選択サブワード線に接続される放
電用のＭＯＳトランジスタのソース−ドレイン間に印加
される電圧が高電圧状態になる期間は短く、したがっ
て、平均的にストレス印加時間が短い。スタンバイ状態
および非選択状態における高電圧印加によるストレス緩
和を図ることにより、時間的および空間的に高電圧印加
状態となるＭＯＳトランジスタの数を大幅に低減するこ
とができ、ＭＯＳトランジスタのゲート絶縁膜の信頼性
が保証される。
【０１４３】［セルプレート電圧制御信号発生回路］図
１１は、セルプレート電圧制御信号発生部の構成を概略
的に示す図である。図１１において、セルプレート電圧
制御信号発生部は、ロウアドレスストローブ信号／ＲＡ
Ｓの立上がりに応答して所定時間Ｌレベルに立下がるワ
ンショットのパルス信号を発生するワンショットパルス
発生回路３５を含む。このワンショットパルス発生回路
３５からセルプレート電圧制御信号ＳＣＰが出力され
る。ロウアドレスストローブ信号／ＲＡＳは外部から与
えられる信号であり、活性状態のときにＬレベルとな
り、半導体記憶装置がアクティブサイクルに入る。外部
からのロウアドレスストローブ信号／ＲＡＳをＨレベル
の非活性状態とすると、この半導体記憶装置はプリチャ
ージ状態に復帰する。この外部からのプリチャージ指示
に応答してセルプレート電圧制御信号ＳＣＰを所定期間
Ｌレベルに立下げて、メモリセルのセルプレート電圧を
変化させる。
【０１４４】なお、この図１１に示す構成において、セ
ルプレート電圧制御信号ＳＣＰは、すべてのコラムブロ
ックに対し共通に与えられる。しかしながら、選択メイ
ンワード線を含むロウブロックにおいて所定数のサブア
レイに対してのみサブワード線が選択される場合、選択
サブアレイに対して設けられたセルプレート電圧制御信
号ＳＣＰのみが活性化される。したがってこの場合に
は、図１１に示すセルプレート電圧制御信号と、選択サ
ブアレイを示すデコード信号とが組合せて用いられる。
単に選択サブアレイを指定するコラムブロック同定信号
とセルプレート電圧制御信号ＳＣＰの反転信号とのＮＡ
ＮＤにより選択的にサブアレイに対するセルプレート電
圧制御信号を変化させることができる。ただし、選択サ
ブアレイを含むコラムブロック指定信号は活性化時、Ｈ
レベルである。
【０１４５】［行系制御回路］図１２は、この発明の半
導体記憶装置の行系制御回路の構成を示す図である。図
１２において行系制御回路は、ロウアドレスストローブ
信号／ＲＡＳとセルプレート電圧制御信号ＳＣＰを受け
るＡＮＤ回路３６と、ＡＮＤ回路３６の出力信号に従っ
て各行系回路に対する制御信号を発生する行系駆動回路
３７を含む。この行系駆動回路３７は、ＡＮＤ回路３６
の出力信号に従って所定のシーケンスで、行系回路を活
性／非活性化する。行系回路は、行選択に関連する回路
部分を示し、ビット線プリチャージ／イコライズ回路、
センスアンプ、ワード線選択回路（メインワードドライ
バ、サブワードドライバ）等を含む。
【０１４６】この図１２に示す構成においてプリチャー
ジサイクル時においては、信号／ＲＡＳおよびＳＣＰが
ともにＨレベルであり、ＡＮＤ回路３６の出力信号はＨ
レベルであり、行系駆動回路３７は、各行系回路をプリ
チャージ状態に保持している。メモリサイクル（アクテ
ィブサイクル）が始まると、ロウアドレスストローブ信
号／ＲＡＳがＬレベルに立下がり、ＡＮＤ回路３６の出
力信号がＬレベルとなり、行系駆動回路３７が、各行系
回路に、ワード線選択動作を行なわせる。ロウアドレス
ストローブ信号／ＲＡＳがＨレベルへ立上がると、セル
プレート電圧制御信号ＳＣＰがＬレベルとなり、ＡＮＤ
回路３６の出力信号はＬレベルを保持し、行系駆動回路
３７は、行系回路を活性状態に保持している。セルプレ
ート電圧制御信号ＳＣＰがＨレベルに立上がると、ＡＮ
Ｄ回路３６の出力信号がＨレベルへ立上がり、応じて行
系駆動回路３７が各行系回路を非選択状態（プリチャー
ジ状態）へ復帰させ、メモリアレイがプリチャージ状態
に復帰する。したがってこの図１２に示す構成により、
セルプレート電圧を変化させて、電源電圧ＶＤＤよりも
高い電圧レベルにストレージノードＳＮを昇圧した後
に、アレイプリチャージ動作が行なわれる。
【０１４７】なお、図１１および図１２に示す構成にお
いては、プリチャージ指示としてロウアドレスストロー
ブ信号／ＲＡＳを用いている。しかしながら、たとえば
同期型半導体記憶装置のように、動作モードがコマンド
により指定される場合、このロウアドレスストローブ信
号／ＲＡＳに代えて、プリチャージ動作を指定するコマ
ンドが用いられてもよい。
【０１４８】［セルプレート電圧発生回路］図１３は、
スタンバイ時のセルプレート電圧ＶＣＰを発生するセル
プレート電圧発生回路の構成を示す図である。図１３に
おいて、セルプレート電圧発生回路は、ノードＮｄ１と
負電圧ＶＢを受けるノードとの間に接続されかつそのゲ
ートに接地電圧を受けるｎチャネルＭＯＳトランジスタ
４０と、接地ノードとノードＮｄ２との間に接続されか
つそのゲートがノードＮｄ２に接続されるｎチャネルＭ
ＯＳトランジスタ４１と、電源電圧ＶＤＤを受けるノー
ドとノードＮｄ１の間に接続されかつそのゲートがノー
ドＮｄ１に接続されるＰチャネルＭＯＳトランジスタ４
２と、電源ノードとノードＮｄ２の間に接続されかつそ
のゲートがノードＮｄ１に接続されるＰチャネルＭＯＳ
トランジスタを含む。これらのＭＯＳトランジスタ４０
〜４３は、カレントミラー型基準電圧発生回路を構成
し、ノードＮｄ２に基準電圧Ｖｒｅｆを発生する。
【０１４９】セルプレート電圧発生回路はさらに、基準
電圧ＶｒｅｆとノードＮｄ３上のセルプレート基準（プ
リチャージ）電圧ＶＣＰとを比較する比較回路４４と、
電源ノードとノードＮｄ３の間に接続されかつそのコン
ダクタンスが比較回路４４の出力信号により制御される
ｐチャネルＭＯＳトランジスタ４５を含む。比較回路４
４は正入力に電圧ＶＣＰを受け、負入力に基準電圧Ｖｒ
ｅｆを受ける。次に動作について説明する。
【０１５０】ＭＯＳトランジスタ４０は、そのゲートに
一定の接地電圧（０Ｖ）を受けており、負電圧ＶＢと接
地電圧の差に応じた一定の電流を供給する。ＭＯＳトラ
ンジスタ４２および４３はカレントミラー回路を構成し
ており、このＭＯＳトランジスタ４０を介して流れる電
流と同じ大きさの電流がＭＯＳトランジスタ４３を介し
てＭＯＳトランジスタ４１へ与えられる。ＭＯＳトラン
ジスタ４０および４１は、同じサイズを有し、このＭＯ
Ｓトランジスタ４１にも、ＭＯＳトランジスタ４０を流
れる電流と同じ大きさの電流が流れる。したがってこの
ＭＯＳトランジスタ４１のゲート−ソース間電圧は、Ｍ
ＯＳトランジスタ４０のゲート−ソース間電圧｜ＶＢ｜
となる。したがって、ノードＮｄ２から発生される基準
電圧Ｖｒｅｆは負電圧ＶＢの絶対値に等しい電圧レベル
となる。
【０１５１】比較回路４４はこの基準電圧Ｖｒｅｆとセ
ルプレートプリチャージ電圧ＶＣＰを比較する。セルプ
レートプリチャージ電圧ＶＣＰが基準電圧Ｖｒｅｆより
も高い場合には、比較回路４４の出力信号がＨレベルと
なり、ＭＯＳトランジスタ４５がオフ状態となる。一
方、セルプレートプリチャージ電圧ＶＣＰが基準電圧Ｖ
ｒｅｆよりも低いときには、比較回路４４の出力信号は
ローレベルとなり、ＭＯＳトランジスタ４５のコンダク
タンスが大きくなり、電源ノードからノードＮｄ３へ電
流を供給し、セルプレートプリチャージ電圧ＶＣＰの電
圧レベルが上昇する。したがって、セルプレートプリチ
ャージ電圧ＶＣＰはほぼ基準電圧Ｖｒｅｆに等しい電圧
レベルに保持される。この場合、基準電圧Ｖｒｅｆが負
電圧ＶＢの絶対値｜ＶＢ｜に等しいため、セルプレート
プリチャージ電圧ＶＣＰは電圧｜ＶＢ｜のレベルとな
る。
【０１５２】図１４（Ａ）は、非選択メモリセルにおけ
るストレージノードの電圧レベルを示す図である。メモ
リセルにおいては、Ｌレベルのデータが記憶されてい
る。セルプレート電圧Ｖｇがスタンバイ時の電圧ＶＣＰ
（＝｜ＶＢ｜）から接地電圧０Ｖに低下すると、このメ
モリセルのストレージノードの電圧レベルは−Ｋ・｜Ｖ
Ｂ｜となる。容量結合係数Ｋは１以下の正の値をとる。
したがって、このメモリセル上の負電圧ＶＢがストレー
ジノードの電圧−Ｋ・｜ＶＢ｜よりも低いため、メモリ
セルのアクセストランジスタはオフ状態を維持し、ビッ
ト線からストレージノードに電荷が流入するのを防止す
ることができる。
【０１５３】図１４（Ｂ）は、Ｈレベルデータを記憶す
るメモリセルのストレージノードの電圧レベルを示す図
である。セルプレート電圧Ｖｇが接地電圧からスタンバ
イ時の電圧ＶＣＰに復帰すると、そのストレージノード
の電圧レベルはＶＤＤ−Ｖｔｈｍ＋Ｋ・｜ＶＢ｜とな
る。Ｋ・｜ＶＢ｜がアクセストランジスタのしきい値電
圧Ｖｔｈｍよりも高ければ、このストレージノードに
は、電源電圧ＶＤＤよりも高い電圧レベルのデータが記
憶される。非選択メモリセルがＨレベルを保持している
場合、単に容量結合により、ストレージノードの電圧レ
ベルが一旦低下した後、再び元の電圧レベルに復帰し、
データの破壊は生じない。
【０１５４】なお、この図１３に示すスタンバイ時のセ
ルプレート電圧ＶＣＰを発生する回路において、ノード
Ｎｄ１から負電圧供給ノードに対し電流が流れる。しか
しながら、比較回路４４はその入力インピーダンスが極
めて高く、基準電圧Ｖｒｅｆを発生するためには大きな
電流を供給する必要はない。単に基準電圧Ｖｒｅｆのみ
が発生されればよい。したがって、ＭＯＳトランジスタ
４０を介して流れる電流を十分小さくすることができ、
このＭＯＳトランジスタ４０を介して流れる電流が負電
圧ＶＢの電圧レベルを変動させるのは十分に抑制され
る。これは、負電圧発生回路の電荷供給力が、ＭＯＳト
ランジスタ４０を介して流れる電流よりも十分大きく設
定されているためである。負電圧ＶＢはメインワード線
およびサブワード線すべてに対して供給されるため、ワ
ード線の選択状態から非選択状態への駆動時に、高速で
ワード線を非選択状態へ駆動するため、この負電圧発生
回路の電荷供給力は比較的大きく設定されている。
【０１５５】なお、この負電圧ＶＢは、メモリアレイの
基板領域へ与えられる基板バイアス電圧ＶＳＵＢと同じ
電圧レベルであってもよい。
【０１５６】以上のように、この発明の実施の形態２に
従えば、サブアレイ単位でセルプレート電圧を制御する
ように構成しているため、非選択メモリセルのデータ破
壊を伴うことなく、ワード線非昇圧で十分な電圧レベル
のＨレベルのデータを書込むことができる。またワード
線を電源電圧レベル以上に昇圧する必要がなく、アクセ
ストランジスタのゲート絶縁膜に過大な電界が印加され
ることがなく、アクセストランジスタのゲート絶縁膜の
信頼性を向上させることができる。またサブアレイ単位
でセルプレート電圧を制御しているため、セルプレート
電極層はサブアレイ単位で分割することができ、容易に
セルプレート電極層を分割することができる。また、サ
ブアレイ単位でセルプレート電圧が制御されており、そ
のセルプレート電極の長さは十分短く、セルプレート上
の電圧を高速で変化させることができる。
【０１５７】［実施の形態３］図１５は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。この図１５に示す構成においては、サブアレイ
ＳＡＢａ〜ＳＡＢｄそれぞれにおいて、セルプレート電
極層が２分割される。すなわち、メインワード線ＭＷＬ
０〜ＭＷＬ２５５をメインワード線ＭＷＬ０〜ＭＷＬ１
２５とメインワード線ＭＷＬ１２６〜ＭＷＬ２５５の２
つの組に分割する。これらのメインワード線の組それぞ
れに対応してセルプレート電極層を配置する。サブアレ
イＳＡＢａにおいてはメインワード線ＭＷＬ０〜ＭＷＬ
１２７に対応して設けられるメモリセルに対してセルプ
レート電極層２０ａａが配設され、メインワード線ＭＷ
Ｌ１２８〜ＭＷＬ２５５に対応するメモリセルに対して
セルプレート電極層２０ａｂが配置される。選択ワード
線を含む組を識別するためにロウブロック選択信号ＲＢ
ＳＡＬおよびＲＢＳＡＲがこのサブアレイＳＡＢａおよ
びＳＡＢｂを含むロウブロックに対して与えられる。サ
ブアレイＳＡＢｂ〜ＳＡＢｄそれぞれにおいてもセルプ
レート電極層が２つに分割される。サブアレイＳＡＢｂ
においては、セルプレート電極層２０ｂｂおよび２０ｂ
ａに分割される。サブアレイＳＡＢｃおよびＳＡＢｄに
おいてもセルプレート電極層が２分割されるが、図１５
においては、それぞれの一方のセルプレート電極層２０
ｃａおよび２０ｄａのみを示す。
【０１５８】これらのセルプレート電極層を別々に駆動
するために各サブアレイに対して、セルプレート電圧制
御回路が各メインワード線の組に対応して２つ設けられ
る。サブアレイＳＡＢａにおいては、ロウブロック選択
信号ＲＢＳＡＬとセルプレート電圧制御信号ＳＣＰ０を
受けるＮＡＮＤ回路で構成されるセルプレート電圧制御
回路１５ａａが設けられ、セルプレート電極層２０ａｂ
に対しては、ブロック選択信号ＲＢＳＡＲとセルプレー
ト電圧制御信号ＳＣＰ０を受けるＮＡＮＤ回路で構成さ
れるセルプレート電圧制御回路１５ａｂが設けられる。
サブアレイＳＡＢｂにおいても、セルプレート電極層２
０ｂａに対してブロック選択信号ＲＢＳＡＬとセルプレ
ート電圧制御信号ＳＣＰ１を受けるセルプレート電圧制
御回路１５ｂａが設けられ、セルプレート電極層２０ｂ
ｂに対し、セルプレート電圧制御信号ＳＣＰ１とブロッ
ク選択信号ＲＢＳＡＲを受けるセルプレート電圧制御回
路１５ｂｂが設けられる。サブアレイＳＡＢｃおよびＳ
ＡＢｄにおいても２つのサブアレイ電圧制御回路が設け
られるが、図１５においては、セルプレート電極層２０
ｃａに対して設けられるセルプレート電圧制御回路１５
ｃａおよびセルプレート電極層２０ｄａに対して設けら
れるセルプレート電圧制御回路１５ｄａを示す。セルプ
レート電圧制御回路１５ｃａは、ブロック選択信号ＲＢ
ＳＢＬとセルプレート電圧制御信号ＣＰ０を受け、セル
プレート電圧制御回路１５ｄａは、ブロック選択信号Ｒ
ＢＳＢＬとセルプレート電圧制御信号ＳＣＰ１を受け
る。
【０１５９】次に、メインワード線ＭＷＬ０が選択され
かつサブワード線ＳＷＬ０が選択される場合の動作につ
いて説明する。
【０１６０】メインワード線ＭＷＬ０の選択に応答し
て、ブロック選択信号ＲＢＳＡＬがＨレベルの活性状態
となり、一方、ブロック選択信号ＲＢＳＡＲは非選択状
態のＬレベルを維持する。次いで、このサブワード線ド
ライブ回路１１ａ０によりサブワード線ＳＷＬ０が選択
状態へ駆動される。残りのサブワード線は非選択状態を
維持する。次いでメモリセルへのデータの書込／読出が
行なわれる。その後、セルプレート電圧制御信号ＳＣＰ
０がＨレベルからＬレベルに低下する。応じて、セルプ
レート電圧制御回路１５ａａの出力信号がＬレベルとな
り、セルプレート電極層２０ａａの電圧レベルが低下
し、メモリセルのセルプレート電極ノードＣＰを介して
キャパシタＣＭのストレージノード電位が変化する。所
定期間経過後、再びこのセルプレート電極層２０ａａの
電圧レベルが所定の電圧ＶＣＰレベルに復帰する。一
方、セルプレート電圧制御回路１５ａｂは、ブロック選
択信号ＲＢＳＡＲが非選択状態にあり、このセルプレー
ト電圧制御信号ＳＣＰ０が変化しても、何らその出力信
号は変化せず、セルプレート電極層２０ａｂは所定の電
圧ＶＣＰレベルを保持する。したがって、セルプレート
電極層を駆動する際、２分割されたセルプレート電極層
の一方のみが駆動されるため、セルプレート電極層駆動
時の消費電流をほぼ半分にすることができ、またセルプ
レート電極層の負荷容量も小さく、高速で変化させるこ
とができる。
【０１６１】なお、このブロック選択信号ＲＢＳＡＬお
よびＲＢＳＡＲを生成する構成は、先の実施の形態１に
おけるブロック選択信号ＲＢＳＡに、メインワード線を
選択するためのアドレス信号の最下位ビットとを組合せ
ることにより容易に得ることができる。メインワード線
指定用のアドレス信号ビットの最下位ビットにより、選
択メインワード線が左右の組のいずれに属するかを容易
に識別することができるためである。
【０１６２】なお、図１５に示す構成においては、セル
プレート電極層は２分割されている。しかしながら、こ
れは、所定数のメインワード線ごとにセルプレート電極
層が分割される構成であってもよい。複数本のサブワー
ド線に対してセルプレート電圧を同時に変化させる構成
であればよい。この場合も、メインワード線選択用のア
ドレス信号ビットとロウブロック指定信号との組合せに
より、各選択信号を生成することができる。
【０１６３】なお、この図１５に示す構成においても、
選択ロウブロックに含まれるサブアレイすべてにおいて
メモリセルの選択が行なわれてもよく、この選択メイン
ワード線を含むロウブロックにおいて所定数のサブアレ
イのみが選択状態へ駆動される構成が用いられてもよ
い。
【０１６４】以上のように、この発明の実施の形態３に
従えば、各サブアレイにおいてセルプレート電極層を複
数のサブワード線に対応して分割しているため、セルプ
レート電極層駆動時の消費電流を低減することができ
る。また実施の形態１と同様の効果も同様に得ることが
できる。
【０１６５】［実施の形態４］図１６は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１６において、この実施の形態４に
従う半導体記憶装置は、実施の形態１の半導体記憶装置
と以下の点において異なっている。すなわち、サブアレ
イＳＡＢａ〜ＳＡＢｄそれぞれに対して設けられるセル
プレート電圧制御回路１５ａ〜１５ｄは、ＯＲ回路とＡ
ＮＤ回路を含む複合ゲートで構成される。ブロック選択
信号ＲＢＳＡおよびＲＢＳＢに代えて、行ブロック選択
信号とセルプレート電圧制御信号のＡＮＤ信号である選
択／制御信号ＳＣＰＡおよびＳＣＰＢが用いられる。選
択／制御信号ＳＣＰＡおよびＳＣＰＢは行方向に延在す
る信号線を介して、ロウブロックに含まれるサブアレイ
に共通に伝達される。サブアレイＳＡＢａのセルプレー
ト電圧制御回路１５ａはこの選択／制御信号ＳＣＰＡと
サブデコード信号ＳＤ１およびＳＤ０に従ってセルプレ
ート電極層２０ａの電圧レベルを制御する。このセルプ
レート電圧制御回路１５ａは、ワード線サブデコード信
号ＳＤ０およびＳＤ１を受けるＯＲ回路と、このＯＲ回
路の出力信号と選択／制御信号ＳＰＣＡを受けるＮＡＮ
Ｄ回路の構成と等価である。
【０１６６】サブアレイＳＡＢｂにおいても、セルプレ
ート電圧制御回路１５ｂは、ワード線サブデコード信号
ＳＤ２およびＳＤ３を受けるＯＲ回路と、このＯＲ回路
の出力信号と選択／制御信号ＳＣＰＡを受けるＮＡＮＤ
回路を含む構成と等価である。セルプレート電圧制御回
路１５ｃは、ワード線サブデコード信号ＳＤ０およびＳ
Ｄ１を受けるＯＲ回路と、このＯＲ回路の出力信号と選
択／制御信号ＳＣＰＢを受けるＮＡＮＤ回路の構成と等
価である。セルプレート電圧制御回路１５ｄは、ワード
線サブデコード信号ＳＤ２およびＳＤ３を受けるＯＲ回
路と、このＯＲ回路の出力信号と選択／制御信号ＳＣＰ
Ｂを受けるＮＡＮＤ回路を含む構成と等価である。他の
構成は図５に示す構成と同じであり、対応する部分には
同一の参照番号を付す。
【０１６７】この図１６に示す構成において、サブアレ
イＳＡＢａのメモリセルの選択動作について説明する。
たとえばメインワード線ＭＷＬ０が選択され、サブワー
ド線ＳＷＬ０が選択状態へ駆動される。選択／制御信号
ＳＣＰＡはまだＬレベルにあり、セルプレート電圧制御
回路１５ａの出力信号はＨレベルであり、セルプレート
電極層２０ａの電圧レベルは、プリチャージ状態の電圧
ＶＣＰレベルである。次いで、データの書込／読出の完
了後、セルプレート電圧を変化させるために、選択／制
御信号ＳＣＰＡがＨレベルへ所定期間立上がり、応じて
このセルプレート電圧制御回路１５ａの出力信号がＬレ
ベルとなり、セルプレート電極層２０ａがＬレベルとな
り、このサブアレイＳＡＢａに含まれるメモリセルのキ
ャパシタのストレージノードの電圧レベルが低下し、次
いで再び上昇する。
【０１６８】したがって、この図１６に示す構成におい
ては、ロウブロック選択信号線およびセルプレート電圧
制御信号線２つを用いる必要がなく、配線占有面積を低
減することができる。また、セルプレート電圧制御信号
を、ロウブロックに含まれるサブアレイに共通に与える
ことができ、制御が容易となる（単に、ロウブロック選
択信号とセルプレート電圧制御信号との論理積により選
択／制御信号を生成することができる）。コラムブロッ
クに含まれるサブアレイを選択する場合には、ワード線
サブデコード信号を選択的に活性化することにより行ブ
ロックに含まれるサブアレイのうちの所定数のサブアレ
イを選択的に活性状態へ駆動することができる。
【０１６９】［変更例］図１７は、この発明の実施の形
態４の変更例の構成を示す図である。この図１７に示す
構成においては、サブアレイＳＡＢ（ＳＡＢａ〜ＳＡＢ
ｄ）それぞれにおいて、セルプレート電極層が２分割さ
れる。図１７においては、１つのサブアレイＳＡＢａに
おける２つのセルプレート電極層２０ａａおよび２０ａ
ｂを示す。２分割されたセルプレート電極層２０ａａお
よび２０ａｂそれぞれに対して先の実施の形態２と同
様、セルプレート電圧制御回路１５ａａおよび１５ａｂ
が設けられる。これらのセルプレート電圧制御回路１５
ａａおよび１５ａｂの各々は、図１６に示す構成と同
様、選択／制御信号およびワード線サブデコード信号を
受けるＯＲ／ＡＮＤ複合ゲートの構成を備える。このセ
ルプレート電極層の分割に応じて、ブロックを選択する
ための選択／制御信号も信号ＳＣＰＡＬおよびＳＣＰＡ
Ｒに２分割される。他の構成は、図１６に示す構成と同
じであり、対応する部分には同一参照番号を付す。
【０１７０】この場合においても、選択メインワード線
を含む組に対して、選択／制御信号ＳＣＰＡＬまたはＳ
ＣＰＡＲが選択状態へ駆動される。したがって、この構
成においても、選択メインワード線に接続されるメモリ
セルに対して設けられるセルプレート電極層のみがその
セルプレート電圧Ｖｇが変化する。セルプレート電極層
を２分割する場合においても、同様、セルプレート電圧
制御信号ＳＣＰを伝達するための配線が不要となり、配
線占有面積を低減することができる。
【０１７１】この図１７に示す構成において、選択／制
御信号ＳＣＰＡＬおよびＳＣＰＡＲを発生する構成は、
先の実施の形態２において、ブロック選択信号ＲＢＡＬ
およびＲＢＡＲと選択セルプレート電圧制御信号ＳＣＰ
とを組合せることにより得ることができる。所定数のサ
ブアレイのみを選択状態へ駆動する場合には、さらにワ
ード線サブデコード信号ＳＤ（ＳＤ０〜ＳＤ３）を選択
的に活性化することによりそれを実現することができ
る。したがってこの図１６および図１７に示す構成にお
いては、単にセルプレート電圧制御信号を所定数のサブ
アレイに対してのみ（選択ロウブロックにおける）変化
させる場合、デコード動作を行なう必要がなく、共通の
セルプレート電圧制御信号ＳＣＰと行ブロック選択信号
との組合せにより選択的に変化させることができる。所
定数のサブアレイの選択は、ワード線サブデコード信号
により得られる。したがって、この制御信号発生部の構
成が容易となる。また実施の形態２と同様の効果も得る
ことができる。
【０１７２】この実施の形態４においても、セルプレー
ト電極層は１つのサブアレイにおいてさらに分割されて
もよい。
【０１７３】［実施の形態５］図１８は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１８においては、サブアレイＳＡＢ
ａおよびＳＡＢｂの部分の構成を示す。残りのサブアレ
イにおいても同様の構成が設けられる。
【０１７４】図１８において、サブアレイＳＡＢａは、
メインワード線ＭＷＬ０〜ＭＷＬ２５５それぞれに対応
して配置されるセルプレート線ＣＰＬ０〜ＣＰＬ２５５
を含む。セルプレート線ＣＰＬ０〜ＣＰＬ２５５の各々
には、対応のメインワード線により選択されるサブワー
ド線に接続されるメモリセルのセルプレート電極ノード
ＣＰが共通に接続される。したがって、１つのセルプレ
ート線ＣＰＬｉ（ｉ＝０〜２５５）にサブアレイＳＡＢ
ａにおいて２行に配列されるメモリセルのセルプレート
電極ノードが接続される。
【０１７５】セルプレート線ＣＰＬ０〜ＣＰＬ２５５そ
れぞれに対応して、対応のメインワード線ＭＷＬ０〜Ｍ
ＷＬ２５５上の信号電位とセルプレート電圧制御信号Ｓ
ＰＣ０を受けるＮＡＮＤ回路で構成されるセルプレート
電圧制御回路１５ａ０〜１５ａ２５５が設けられる。サ
ブワード線ＳＷＬ０〜ＳＷＬ５１１それぞれに対して
は、対応のメインワード線ＭＷＬ０〜ＭＷＬ２５５上の
信号とワード線サブデコード信号ＳＤ０およびＳＤ１の
一方を受けるサブワード線ドライブ回路１１ａ０〜１１
ａ５１１が設けられる。列方向に配設されるメモリセル
に対して設けられるビット線ＢＬおよび／ＢＬはそれぞ
れ対応のセンスアンプ１２ａに結合される。
【０１７６】サブアレイＳＡＢｂにおいても、サブアレ
イＳＡＢｂと同様、メインワード線ＭＷＬ０〜ＭＷＬ２
５５それぞれに対応してセルプレート線ＣＰＬ０〜ＣＰ
Ｌ２５５が設けられる。これらのセルプレート線ＣＰＬ
０〜ＣＰＬ２５５それぞれに対応して、セルプレート電
圧制御信号ＳＰＣ１と対応のメインワード線ＭＷＬ〜Ｍ
ＷＬ２５５上の信号とを受けるセルプレート電圧制御回
路１５ｂ０〜１５ｂ２５５が設けられる。したがって、
このサブアレイＳＡＢｂにおいても、２行のメモリセル
に対し１つのセルプレート線が配置される。
【０１７７】サブアレイＳＡＢａにおいてメインワード
線ＭＷＬ０が選択された場合、サブデコード信号ＳＤ０
およびＳＤ１に従ってサブワード線ＳＷＬ０およびＳＷ
Ｌ１の一方が選択状態へ駆動される。ＮＡＮＤ回路で構
成されるセルプレート電圧制御回路１５ａ０は、メイン
ワード線ＭＷＬ０の信号電位がＨレベルとなると、セル
プレート線ＣＰＬ０をセルプレート電圧制御信号ＳＰＣ
０に従って駆動する。残りのセルプレート電圧制御回路
１５ａ１〜１５ａ２５５は対応のメインワード線ＭＷＬ
１〜ＭＷＬ２５５が非選択状態にあるため、セルプレー
ト電圧制御信号ＳＰＣ０の論理レベルにかかわらず、対
応のセルプレート線ＣＰＬ１〜ＣＰＬ２５５を所定のセ
ルプレートプリチャージ電圧ＶＣＰに保持する。
【０１７８】サブアレイＳＡＢｂにおいても同様、メイ
ンワード線ＭＷＬ０の選択時、セルプレート電圧制御回
路１５ｂ０が、セルプレート電圧制御信号ＳＰＣ１に従
ってセルプレート線ＣＰＬ０の電圧を変化させる（サブ
アレイＳＡＢａおよびＳＡＢｂが同時に選択状態へ駆動
される時）。
【０１７９】この図１８に示す構成においては、メイン
ワード線に対応してセルプレート線を設け、このセルプ
レート電圧制御信号とメインワード線上の信号電位とに
従ってセルプレート線上の電圧を制御している。したが
ってこの図１８に示す構成においては、選択メインワー
ド線を含む行ブロックを指定するブロック選択信号を生
成する必要がなく、配線占有面積を低減することができ
る。またセルプレート線は、対応のサブアレイ内におい
て２行のメモリセルに対して１本配設される。したがっ
て、セルプレート線のピッチはサブワード線のピッチの
２倍となり、余裕をもってセルプレート線を配設するこ
とができる。メモリセルの平面レイアウトが図６９に示
すような場合においても、２本のワード線ＷＬ０および
ＷＬ１に対して設けられたメモリセルのセルプレート電
極層を行方向に延在して配置することができ、容易にセ
ルプレート線を配設することができる。
【０１８０】なお図１８に示す構成においては、メイン
ワード線ＭＷＬ０〜ＭＷＬ２５５それぞれに対応してセ
ルプレート線ＣＰＬ０〜ＣＰＬ２５５が配設されてい
る。しかしながら、２本以上のメインワード線ごとにセ
ルプレート線を設ける構成であってもよい。対応のメイ
ンワード線上の信号を受けるＯＲ回路とこのＯＲ回路の
出力信号とセルプレート電圧制御信号ＳＰＣ（ＳＰＣ０
またはＳＰＣ１）の否定論理積をとるＮＡＮＤ回路の複
合ゲートにより、この構成は実現することができる。
【０１８１】［実施の形態６］図１９（Ａ）は、この発
明の実施の形態６に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１９（Ａ）においては、メモ
リセルアレイ部の構成を示す。図１９（Ａ）において、
行方向に整列して配置されるサブアレイＳＡＢｘ０〜Ｓ
ＡＢｘｎに対しメインワード線ＭＷＬｘが配置され、ま
た別の行ブロックに含まれるサブアレイＳＡＢｙ０〜Ｓ
ＡＢｙｎに対しメインワード線ＭＷＬｙが配置される。
これらのサブアレイＳＡＢｘ０〜ＳＡＢｘｎおよびＳＡ
Ｂｙ０〜ＳＡＢｙｎとは別に、行方向に整列してスペア
サブアレイＳＡＢｓ０〜ＳＡＢｓｎが配置される。これ
らのスペアサブアレイＳＡＢｓ０〜ＳＡＢｓｎに対し共
通に行方向に延在するスペアメインワード線ＳＭＷＬが
配置される。サブアレイＳＡＢｘ０〜ＳＡＢｘｎおよび
ＳＡＢｙ０〜ＳＡＢｙｎそれぞれにおいてメインワード
線ＭＷＬｘおよびＭＷＬｙにそれぞれ対応して、サブワ
ード線ＳＷＬが配置される。これらのサブワード線ＳＷ
Ｌは、対応のサブワード線デコーダ１１ｘ０〜１１ｘｎ
および１１ｙ０〜１１ｙｎを介して対応のメインワード
線ＭＷＬｘおよびＭＷＬｙに接続される。スペアサブア
レイＳＡＢｘ０〜ＳＡＢｘｎにおいてもスペアメインワ
ード線ＳＭＷＬに対応して、スペアサブワード線ＳＳＷ
ＬおよびＳＳＷＬが配置される。これらのスペアサブワ
ード線ＳＳＷＬは、対応のスペアサブワード線デコード
回路１１ｓ０〜１１ｓｎを介してスペアメインワード線
ＳＭＷＬに結合される。
【０１８２】メインワード線ＭＷＬｘおよびＭＷＬｙそ
れぞれに対応して、負電圧ＶＢを伝達するローカル負電
圧伝達線ＬＮＶＬｘおよびＬＮＶＬｙが配置される。ロ
ーカル負電圧伝達線ＬＮＶＬｘは、サブワード線デコー
ド回路１１ｘ０〜１１ｘｎに対し負電圧ＶＢを供給し、
ローカル負電圧伝達線ＬＮＶＬｙは、サブワード線デコ
ード回路１１ｙ０〜１１ｙｎに負電圧ＶＢを伝達する。
これらのローカル負電圧伝達線ＬＮＶＬｘおよびＬＮＶ
Ｌｙは、溶断可能な低抵抗の導電性素子（ヒューズ素
子）ＦＬｘおよびＦＬｙを介して、メモリセルアレイ内
において列方向に延在して配置されるメイン負電圧伝達
線ＭＮＶＬに結合される。
【０１８３】スペアメインワード線ＳＭＷＬに対して
も、ローカル負電圧伝達線ＬＮＶＬｓが配置され、スペ
アサブワード線ドライブ回路１１ｓ０〜１１ｓｎに対し
負電圧ＶＢを供給する。このローカル負電圧伝達線ＬＮ
ＶＬｓは、ヒューズ素子ＦＬｓを介してメイン負電圧伝
達線ＭＮＶＬに結合される。
【０１８４】サブワード線ＳＷＬに不良が存在した場
合、対応のメインワード線ＭＷＬｘまたはＭＷＬｙが、
図示しないプログラム回路により、常時非選択状態とさ
れる。この場合、対応のローカル負電圧伝達線ＬＮＶＬ
ｘまたはＬＮＶＬｙも、対応のヒューズ素子ＦＬｘまた
はＦＬｙが溶断されて、メイン負電圧伝達線ＭＮＶＬか
ら切り離される。不良メインワード線は、スペアメイン
ワード線ＳＭＷＬにより置換される。メインワード線不
良（サブワード線不良）が存在せず、スペアメインワー
ド線ＳＭＷＬが利用されない場合には、ヒューズ素子Ｆ
Ｌｓが溶断され、スペアサブワード線ＳＳＷＬに負電圧
ＶＢが伝達されるのを防止し、消費電流を低減する。
【０１８５】不良メインワード線置換時において、対応
のローカル負電圧伝達線も、メイン負電圧伝達線ＭＮＶ
Ｌからヒューズ素子ＦＬ（ＦＬｘまたはＦＬｙ）により
切り離すことにより、常時非選択状態とされる不良サブ
ワード線ＳＷＬに対し負電圧ＶＢが伝達されるのを防止
することができ、消費電流が低減される。また、このメ
インワード線それぞれに対応して、ローカル負電圧伝達
線を設け、メインワード線置換時に対応のローカル負電
圧伝達線をメイン負電圧伝達線から切り離すことによ
り、以下に説明するビット線とサブワード線との短絡時
の消費電流の低減および誤動作の防止を実現できる。
【０１８６】図１９（Ｂ）は、１つのサブアレイ部の構
成をスペアブロックの構成とともに示す図である。図１
９（Ｂ）において、１つの行ブロックに含まれるサブア
レイにおいて、隣接するメインワード線ＭＷＬａおよび
ＭＷＬｂが行方向に延在して配置される。メインワード
線ＭＷＬａには、サブワード線ＳＷＬａａおよびＳＷＬ
ａｂが対応して配置され、メインワード線ＭＷＬｂに
は、サブワード線ＳＷＬｂａおよびＳＷＬｂｂが配置さ
れる。サブワード線ＳＷＬａａおよびＳＷＬａｂは、そ
れぞれ、サブワード線ドライブ回路１１ａａおよび１１
ａｂを介してメインワード線ＭＷＬａに結合される。サ
ブワード線ドライブ回路１１ａａおよび１１ａｂは、そ
れぞれ、ワード線サブデコード信号ＳＤａおよびＳＤｂ
を受ける。メインワード線ＭＷＬａと平行して、ローカ
ル負電圧伝達線ＭＮＶＬａが配置され、サブワード線ド
ライブ回路１１ａａおよび１１ａｂに負電圧ＶＢを供給
する。このローカル負電圧伝達線ＬＮＶＬａは、ヒュー
ズ素子ＦＬａを介してメイン負電圧伝達線ＭＮＶＬに結
合される。
【０１８７】同様に、メインワード線ＭＷＬｂに対して
も、サブワード線ＳＷＬｂａおよびＳＷＬｂｂが配置さ
れる。サブワード線ＳＷＬｂａおよびＳＷＬｂｂそれぞ
れは、サブワード線ドライブ回路１１ｂａおよび１１ｂ
ｂを介してメインワード線ＭＷＬｂに結合される。これ
らのサブワード線ドライブ回路１１ｂａおよび１１ｂｂ
は、それぞれ、ワード線サブデコード信号ＳＤａおよび
ＳＤｂを受ける。メインワード線ＭＷＬｂに対応して、
ヒューズ素子ＦＬｂを介してメイン負電圧伝達線ＭＮＶ
Ｌに結合されるローカル負電圧伝達線ＬＮＶＬｂが設け
られる。このローカル負電圧伝達線ＬＮＶＬｂが、メイ
ンワード線ＭＷＬｂに対して設けられたサブワード線ド
ライブ回路１１ｂａおよび１１ｂｂに負電圧ＶＢを供給
する。
【０１８８】スペアブロックにおいては、スペアメイン
ワード線ＳＭＷＬに対応してスペアサブワード線ＳＳＷ
ＬａおよびＳＳＷＬｂが設けられる。これらのスペアサ
ブワード線ＳＳＷＬａおよびＳＳＷＬｂは、スペアサブ
ワード線ドライブ回路１１ｓａおよび１１ｓｂを介して
スペアメインワード線ＳＭＷＬに結合される。これらの
スペアサブワード線ドライブ回路１１ｓａおよび１１ｓ
ｂは、またワード線サブデコード信号ＳＤａおよびＳＤ
ｂを受ける。スペアメインワード線ＳＭＷＬに対応し
て、ヒューズ素子ＦＬｓを介してメイン負電圧伝達線Ｍ
ＮＶＬに結合されるローカル負電圧伝達線ＬＮＶＬｓが
設けられる。このローカル負電圧伝達線ＬＮＶＬｓは、
スペアサブワード線ドライブ回路１１ｓａおよび１１ｓ
ｂに負電圧ＶＢを供給する。
【０１８９】サブワード線ＳＷＬａａ、ＳＷＬａｂ、Ｓ
ＷＬｂａ、ＳＷＬｂｂ、ＳＳＷＬａおよびＳＳＷＬｂと
交差するのに、ビット線ＢＬおよび／ＢＬが配設され
る。これらのビット線ＢＬおよび／ＢＬは、対をなして
おり、互いに相補な信号を伝達する。
【０１９０】今、図１９（Ｂ）に示すように、サブワー
ド線ＳＷＬａｂとビット線／ＢＬとが短絡した状態（抵
抗素子Ｚで示す）を考える。ビット線／ＢＬは、スタン
バイ状態時においては、中間電圧にプリチャージされ
る。一方、サブワード線ＳＷＬａｂは、スタンバイ状態
時、負電圧ＶＢレベルに保持される。したがって、この
状態においては、中間電圧レベルのビット線／ＢＬから
負電圧レベルのサブワード線ＳＷＬａｂに電流が流れ、
消費電流が大きくなる。また、このビット線／ＢＬから
の電流により、負電圧ＶＢの電圧レベルが上昇した場
合、非選択ワード線を負電圧状態に保持することによ
り、メモリセルのリーク電流を低減し、リフレッシュ特
性（データ保持特性）を改善するということができなく
なり、データ保持特性が劣化する。
【０１９１】また、動作時において、たとえばサブワー
ド線ＳＷＬｂａが選択された場合、ビット線ＢＬおよび
／ＢＬの一方にメモリセルデータが読出される。ビット
線／ＢＬにメモリセルデータが読出された場合、このビ
ット線／ＢＬの電圧レベルが、抵抗素子Ｚによる放電に
より低下し、Ｈレベルデータが、Ｌレベルデータとして
検知増幅される可能性がある。
【０１９２】また、メモリセルデータがセンスアンプに
よるセンス動作が行なわれ、ビット線／ＢＬの電圧レベ
ルがＨレベルに駆動された場合、このビット線／ＢＬか
らサブワード線ＳＷＬａｂが電流が流れ、リーク電流が
大きい場合には、ビット線／ＢＬの電圧レベルを低下さ
せる。また、この電流は、対応のセンスアンプから供給
されるため、消費電流が増幅する。
【０１９３】したがって、このようなサブワード線ＳＷ
Ｌａｂとビット線／ＢＬの短絡が生じた場合、対応して
設けられたローカル負電圧伝達線ＬＮＶＬａを、ヒュー
ズ素子ＦＬａの溶断により、メイン負電圧伝達線ＭＮＶ
Ｌから切り離す。また、メインワード線ＭＷＬａも、図
示しないプログラム回路により常時非選択状態とし、こ
のメインワード線ＭＷＬａを、スペアメインワード線Ｓ
ＭＷＬと置換する（抵抗素子の抵抗値が比較的大きく、
冗長置換により不良の救済が行なえるとき）。これによ
り、サブワード線とビット線間の短絡によるスタンバイ
時における電流の増加およびリーク電流が大きい場合の
負電圧ＶＢの電圧レベルの上昇を抑制することができ
る。
【０１９４】メインワード線単位でローカル負電圧伝達
線を設け、不良メインワード線に対応するローカル負電
圧伝達線をメイン負電圧伝達線から切り離すことによ
り、ビット線とサブワード線との短絡が、他の正常メイ
ンワード線の負電圧に対する影響を抑制することがで
き、またスタンバイ状態時における消費電流も低減され
る。
【０１９５】なお、サブワード線とビット線間との短絡
は、スタンバイ状態時における消費電流の大小および、
センスアンプの活性化タイミングを遅らせた場合の正常
データの読出を行なえるかどうかのテストを行なうこと
により判定される。ヒューズ素子の溶断は、この不良メ
モリセルの置換のためのアドレスプログラム時における
ヒューズブローと同一工程で行なわれる。
【０１９６】［変更例１］図２０は、この発明の実施の
形態６の変更例の構成を概略的に示す図である。図２０
においては、１つのメインワード線ＭＷＬと１つのサブ
ワード線ＳＷＬの部分の構成を示す。メインワード線Ｍ
ＷＬは、メインワード線ドライブ回路１０ａにより選択
／非選択状態へ駆動される。サブワード線ＳＷＬは、メ
インワード線ドライブ回路１０ａからメインワード線Ｍ
ＷＬ上に与えられた信号と図示しないワード線サブデコ
ード信号とに従ってサブワード線ドライブ回路１１ｚａ
により選択／非選択状態に駆動される。メインワード線
ＭＷＬに対応して、負電圧伝達線ＬＮＶＬが配置され
る。このローカル負電圧伝達線ＬＮＶＬは、ヒューズ素
子ＦＬを介してメイン負電圧伝達線ＭＮＶＬに結合され
る。このローカル負電圧伝達線ＬＮＶＬが、負電圧ＶＢ
をメインワード線ドライブ回路１０ａおよびサブワード
線ドライブ回路１１ｚａに供給する。
【０１９７】この図２０に示す構成においては、メイン
ワード線ＭＷＬを、図示しないスペアメインワード線と
置換する場合、メインワード線ドライブ回路１０ａに対
する負電圧の供給も停止される。この場合、使用されな
いメインワード線ＭＷＬへの負電圧ＶＢの供給を停止す
ることができ、消費電流が低減される。また、メインワ
ード線ＭＷＬに不良（短絡など）が生じた場合において
も、確実に、この不良メインワード線ＭＷＬを、スペア
メインワード線と置換することができ、またこの不良メ
インワード線ＭＷＬが、他の正常メインワード線に対し
て設けられる負電圧への影響および消費電流増加という
問題を抑制することができる。
【０１９８】なお、この図２０に示す構成の場合、ヒュ
ーズ素子ＦＬの溶断により、メインワード線ＭＷＬおよ
びサブワード線ＳＷＬが、非選択状態にあり、フローテ
ィング状態とされる。これを防止するため、メインワー
ド線ＭＷＬおよびサブワード線ＳＷＬには非選択状態
（負電圧レベルではない）にするための高抵抗抵抗素子
が設けられてもよい。
【０１９９】［変更例２］図２１は、この発明の実施の
形態６の変更例２の構成を示す図である。この図２１に
示す構成においては、メインワード線ＭＷＬを駆動する
メインワード線ドライブ回路１０ａは、メイン負電圧伝
達線ＭＮＶＬから負電圧ＶＢを受け、またサブワード線
ＳＷＬを駆動するサブワード線ドライブ回路１１ｚａ
は、ローカル負電圧伝達線ＬＮＶＬから負電圧ＶＢを受
ける。このローカル負電圧伝達線ＬＮＶＬは、ヒューズ
素子ＦＬを介してメイン負電圧伝達線ＭＮＶＬに接続さ
れる。
【０２００】この図２１に示す構成においては、メイン
ワード線ＭＷＬを、スペアメインワード線と置換した場
合においても、メインワード線ドライブ回路１０ａは、
メイン負電圧伝達線ＭＮＶＬから負電圧ＶＢを受ける。
図１０（Ａ）に示すサブワード線ドライブ回路を用いる
場合、サブワード線ＳＷＬとメインワード線ＭＷＬとは
切り離されている。したがって、たとえサブワード線Ｓ
ＷＬとビット線とに短絡が生じる場合においても、この
短絡はメインワード線ＭＷＬに対し何ら影響を及ぼさな
い。
【０２０１】不良メインワード線ＭＷＬを、確実に、負
電圧ＶＢレベルに固定することにより、メモリセル選択
動作時において、このメインワード線ＭＷＬの電位がノ
イズなどの影響により浮き上がり、サブワード線ドライ
ブ回路１１ｚａを介してサブワード線ＳＷＬの電位が浮
き上がり、このサブワード線ＳＷＬに接続されるメモリ
セルデータが対応のビット線に読出され、アドレス指定
されたメモリセルのデータ検知動作に対し悪影響を及ぼ
すのを防止することができる。
【０２０２】［変更例３］図２２は、この発明の実施の
形態６の第３の変更例の構成を概略的に示す図である。
図２２においては、１つのサブアレイＳＡＢを示す。こ
の図２２に示す構成においては、１つのサブアレイＳＡ
Ｂに対し、正常メインワード線ＳＷＬとローカル負電圧
伝達線ＭＮＶＬが対応して配置され、かつさらに、スペ
アメインワード線ＳＭＷＬとスペアローカル負電圧伝達
線ＳＮＶＬが設けられる。したがって、このサブアレイ
ＳＡＢにおいて不良サブワード線が存在する場合、対応
のメインワード線ＭＷＬは、この同じサブアレイＳＡＢ
に対して設けられたスペアメインワード線ＳＭＷＬと置
換される。したがって、このサブアレイＳＡＢを含むロ
ウブロックごとに、不良メインワード線の救済（置換）
が行なわれる。
【０２０３】なお、図２２に示す配置において、（ ）
で示す様にメインワード線ＭＷＬおよび負電圧伝達線を
複数本（図示の例では２本）単位で交互に配置すれば、
メインワード線の片側に負電圧伝達線ＬＮＶＬが配置さ
れるだけであり、メインワード線ＭＷＬと負電圧伝達線
ＬＮＶＬとが短絡する確率が低減される。
【０２０４】以上のように、この発明の実施の形態６に
従えば、メインワード線ごとにローカル負電圧伝達線を
設け、不良サブワード線が存在する場合、対応のローカ
ル負電圧伝達線をメイン負電圧伝達線から切り離すとと
もに、メインワード線をスペアメインワード線と置換す
るように構成しているため、スタンバイサイクル時にお
いて、ビット線短絡などにより負電圧供給源へ電流が流
れるのを防止することができ、電流消費の低減および負
電圧レベルの上昇による誤動作の防止を実現することが
できる。
【０２０５】［実施の形態７］図２３は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２３において、行方向に整列して配
置されるサブアレイで構成されるロウブロックＲＢ♯ｉ
と、その関連の部分の構成を示す。ロウブロックＲＢ♯
ｉの両側に、各サブアレイの列に交互に接続されるｐチ
ャネルＭＯＳトランジスタで構成されるＰセンスアンプ
帯６２ｉｌおよび６２ｉｒが設けられる。ロウブロック
ＲＢ♯ｉと列方向において隣接するロウブロックＲＢ♯
ｋの間に、ｎチャネルＭＯＳトランジスタを含むＮセン
スアンプ帯６０ｉｋが配置され、ロウブロックＲＢ♯ｉ
とロウブロックＲＢ♯ｊの間にＮチャネルセンスを含む
Ｎセンスアンプ帯６０ｉｊを含む。Ｎセンスアンプ帯６
０ｉｋおよび６０ｉｊのＮセンスアンプは、ロウブロッ
クＲＢ♯ｉのサブアレイの各列（ビット線対）に交互に
接続される。したがってこの図２３に示す構成において
半導体記憶装置は、交互配置型シェアードセンスアンプ
の構成を備える。
【０２０６】Ｎセンスアンプ帯６０ｉｋとロウブロック
ＲＢ♯ｋ（Ｐセンスアンプ帯）の間に、分離指示信号Ｓ
ＩｋＲに応答してＮセンスアンプ帯６０ｉｋをロウブロ
ックＲＢ♯ｋの各対応の列に接続するセンス分離ゲート
６４ｋｒが設けられる。Ｎセンスアンプ帯６０ｉｋとＰ
センスアンプ帯６２ｉｌの間に、分離指示信号ＳＩｉＬ
に応答してＮセンスアンプ帯６０ｉｋの各Ｎセンスアン
プをロウブロックＲＢ♯ｉの対応の列（ビット線対）に
接続するセンス分離ゲート６４ｉｌが設けられる。Ｐセ
ンスアンプ帯６２ｉｒとＮセンスアンプ帯６０ｉｊの間
に、分離指示信号ＳＩｉＲに応答してＮセンスアンプ帯
６０ｉｊに含まれるＮチャネルセンスアンプをロウブロ
ックＲＢ♯ｉの各列に接続するセンス分離ゲート６４ｉ
ｒが設けられる。Ｎセンスアンプ帯６０ｉｊとロウブロ
ックＲＢ♯ｊの間に、分離指示信号ＳＩｊＬに応答して
Ｎセンスアンプ帯６０ｉｊの各Ｎセンスアンプをロウブ
ロックＲＢ♯ｊの対応の各列に接続するＮセンス分離ゲ
ート６４ｊｌが設けられる。ロウブロックＲＢ♯ｉが選
択メインワード線を含むとき、センス分離ゲート６４ｋ
ｒおよび６４ｊｌが非導通状態となり、一方センス分離
ゲート６４ｉｌおよび６４ｉｒが導通状態を維持し、Ｎ
センスアンプ帯６０ｉｋおよび６０ｉｊの各Ｎセンスア
ンプがロウブロックＲＢ♯ｉの各列に接続される。Ｐセ
ンスアンプ帯６２ｉｌおよび６２ｉｒの各Ｐチャネルセ
ンスアンプはロウブロックＲＢ♯ｉの各列に常時接続さ
れる。次に、この図２３に示す半導体記憶装置の動作に
ついて図２４に示す波形図を参照して説明する。
【０２０７】スタンバイ状態においては、分離指示信号
ＳＩｋＲ、ＳＩｉＬ、ＳＩｉＲ、およびＳＩｊＬは非活
性状態にあり、センス分離ゲート６４ｋｒ、６４ｉｌ、
６４ｉｒおよび６４ｊｌはすべて導通状態にある。した
がってロウブロックＲＢ♯ｋ、ＲＢ♯ｉおよびＲＢ♯ｊ
の各ビット線対は図示しないプリチャージ／イコライズ
回路により所定の中間電位（ＶＤＤ／２）にプリチャー
ジされる。
【０２０８】時刻ｔａにおいてアクセスが始まり、与え
られたアドレス信号に従って分離指示信号ＳＩｋＲおよ
びＳＩｊＬがＬレベルの非活性状態となり、センス分離
ゲート６４ｋｒおよび６４ｊｌが非導通状態となる。こ
れにより、ロウブロックＲＢ♯ｋの各ビット線対はＮセ
ンスアンプ帯６０ｉｋと切離され、またロウブロックＲ
Ｂ♯ｊの各ビット線対もＮセンスアンプ帯６０ｉｊから
切離される。センス分離ゲート６４ｉｌ、６４ｉｒは導
通状態を維持し、ロウブロックＲＢ♯ｉの各ビット線対
はＮセンスアンプ帯６０ｉｋおよび６０ｉｊの各Ｎセン
スアンプに接続される。
【０２０９】次いで、時刻ｔｂにおいて、デコード動作
が行なわれ、メインワード線ＭＷＬが選択状態へ駆動さ
れ、また対応のサブワード線ＳＷＬが選択状態へ駆動さ
れる。このサブワード線ＳＷＬに接続されるメモリセル
のデータがビット線ＢＬ，／ＢＬ上に読出され、センス
アンプが動作する。すなわち、ロウブロックＲＢ♯ｉに
おいてＰセンスアンプ帯６２ｉｌおよび６２ｉｒならび
にＮセンスアンプ帯６０ｉｋおよび６０ｉｊのセンスア
ンプによりセンス動作が行なわれる。この後、データの
読出／書込が行なわれた後、セルプレート電圧の制御が
ロウブロックＲＢ♯ｉにおいて行なわれる。図２４にお
いてはＨレベルデータが読出されたビット線対の動作波
形を示している。セルプレート電圧の制御によるストレ
ージノードの昇圧が完了すると、時刻ｔｃにおいてメイ
ンワード線ＭＷＬが非選択状態へ駆動され、またサブワ
ード線ＳＷＬがほぼ同時に非選択状態へ駆動される。こ
の後、時刻ｔｄにおいて分離指示信号ＳＩｋＲおよびＳ
ＩｊＬがＨレベルに立上がり、センス分離ゲート６４ｋ
ｒおよび６４ｊｌが導通し、Ｎセンスアンプ帯６０ｉｋ
および６０ｉｊの各ＮセンスアンプがロウブロックＲＢ
♯ｋおよびＲＢ♯ｊの各対応のビット線対に接続され
る。この後、図示しない回路により、プリチャージ／イ
コライズが行なわれる。
【０２１０】メインワード線ＭＷＬおよびサブワード線
ＳＷＬはそのＨレベルが電源電圧ＶＤＤレベルであり、
また分離指示信号ＳＩｋＲ、ＳＩｉＬ、ＳＩｉＲおよび
ＳＩｊＬもすべてそのＨレベルが電源電圧ＶＤＤレベル
である。この場合、Ｎセンスアンプ帯６０ｉｋおよび６
０ｉｒのＮセンスアンプはセンス分離ゲートを介してロ
ウブロックＲＢ♯ｉの各列に接続する。Ｎセンスアンプ
帯６０ｉｋおよび６０ｉｊの各Ｎセンスアンプは対応の
ビット線対の低電位のビット線を接地電圧レベルに駆動
する。一方、Ｐセンスアンプ帯６２ｉｌおよび６２ｉｒ
はロウブロックＲＢ♯ｉの各ビット線対に接続されてい
る。したがって、ロウブロックＲＢ♯ｉの各ビット線対
の高電位のビット線は確実に電源電圧ＶＤＤレベルまで
駆動される。したがって、この図２３に示すようにＮセ
ンスアンプ帯の各Ｎセンスアンプのみを隣接サブアレイ
（ロウブロック）で共有することにより、分離指示信号
の電圧レベルが電源電圧ＶＤＤレベルでも、確実に、高
電位のビット線を電源電圧ＶＤＤレベルのＨレベルへ保
持することができる。これにより、正確なデータの読出
および、ストレージノードの昇圧を行なうことができ
る。
【０２１１】図２５は、分離指示信号を発生する部分の
構成を示す図である。図２５においてロウブロック指示
信号ＲＢＳｉ、ＲＢＳｋおよびＲＢＳｊは、メインワー
ド線を指定するアドレス信号に含まれるロウブロックア
ドレス信号をデコードするロウブロックデコーダから出
力され、それぞれ、ロウブロックＲＢ♯ｉ、ＲＢ♯ｋ、
およびＲＢ♯ｊを指定する。分離指示信号ＳＩｋＲは、
ブロック指示信号ＲＢＳｉを受けるインバータ６５ａに
より生成され、分離指示信号ＳＩｉＬは、ロウブロック
指示信号ＲＢＳｋを受けるインバータ６５ｂにより生成
され、分離指示信号ＳＩｉＲは、ロウブロック指示信号
ＲＢＳｊを受けるインバータ６５ｃにより生成される。
分離指示信号ＳＩｊＬは、ロウブロック指示信号ＲＢＳ
ｉを受けるインバータ６５ｄによる生成される。したが
って、選択ロウブロックと隣接する非選択ロウブロック
に対する分離指示信号が活性化されて、センス分離ゲー
トが非導通状態となる。
【０２１２】この図２３および図２５に示す構成におい
ては、１つのロウブロックが選択されると、この選択ロ
ウブロックに含まれるサブアレイすべてにおいてセンス
動作が行なわれる、すなわちすべてのサブアレイが活性
化される構成を示している。しかしながら、選択ロウブ
ロックにおいて所定数のサブアレイのみが活性化される
場合には、この分離指示信号発生部に対しさらにサブア
レイ指示信号を組合せればよい。すなわち図２５にある
インバータ６５ａ〜６５ｄに代えて、ロウブロック指示
信号とコラムブロック指示信号を受けるＮＡＮＤ回路を
用いる。
【０２１３】［具体的構成］図２６は、この発明の実施
の形態７に従う半導体記憶装置のサブアレイ部の構成を
概略的に示す図である。図２６においては、サブアレイ
ＳＡＢａに関連する部分の構成を示す。
【０２１４】サブアレイＳＡＢａにおいて、ビット線対
ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１およびＢＬ２，／
ＢＬ２にそれぞれｐチャネルＭＯＳトランジスタで構成
されるＰセンスアンプＰＳＡ０、ＰＳＡ１、およびＰＳ
Ａ２が接続される。これらのＰセンスアンプＰＳＡ０〜
ＰＳＡ２は、サブアレイＳＡＢａの列方向に沿っての両
側に交互に配置される。サブアレイＳＡＢａは、図２３
に示すロウブロックＲＢ♯ｉに含まれる。
【０２１５】サブアレイＳＡＢａとサブアレイＳＡＢｅ
の間のＮセンスアンプ帯６０ｉｋは、偶数番号のビット
線対に対して設けられるＮセンスアンプＮＳＡ０、ＮＳ
Ａ２、…と、対応のビット線対を中間電圧ＶＤＤ／２に
イコライズするためのイコライズ回路ＥＱ０、ＥＱ２、
…と、列選択信号に従って選択ビット線対を内部データ
線対ＩＯａに接続する列選択ゲートＣＳＧ０、ＣＳＧ
２、…を含む。一方、サブアレイＳＡＢａとサブアレイ
ＳＡＢｃの間に設けられるＮセンスアンプ帯６０ｉｊ
は、サブアレイＳＡＢａおよびＳＡＢｃの奇数番号のビ
ット線対に対応して設けられるＮセンスアンプＮＳＡ
１、イコライズ回路ＥＱ１、および列選択ゲートＣＳＧ
１を含む。列選択ゲートＣＳＧ１は、対応のビット線対
を内部データ線対ＩＯｂに接続する。この内部データバ
ス線対ＩＯａおよびＩＯｂは、対応のサブアレイに対し
てのみ配設され、列方向に沿ってコラムブロックに含ま
れるサブアレイに共通に設けられたグローバルデータバ
ス線対に結合される。
【０２１６】サブアレイＳＡＢｅとサブアレイＳＡＢａ
の間に設けられるセンス分離ゲート６４ｋｒは、分離指
示信号ＳＩｋｒに従ってサブアレイＳＡＢｅのビット線
対ＢＬ０，／ＢＬ０およびＢＬ２，／ＢＬ２を対応のＮ
センスアンプＮＳＡ０、ＮＳＡ２に接続する分離ゲート
回路ＩＫ０、ＩＫ２を含む。センス分離ゲート６４ｉｌ
は、サブアレイＳＡＢａの偶数番号のビット線対ＢＬ
０，／ＢＬ０、ＢＬ２，／ＢＬ２を、それぞれ分離指示
信号ＳＩｉＬに応答して対応のＮセンスアンプＮＳＡ
０、ＮＳＡ２、…に接続する分離ゲート回路ＩＩ０、Ｉ
Ｉ２を含む。
【０２１７】センス分離ゲート６４ｉｒは、サブアレイ
ＳＡＢａの奇数番号のビット線対ＢＬ１，／ＢＬ１に対
して設けられ、分離指示信号ＳＩｉＲに応答してビット
線対ＢＬ１，／ＢＬ１を対応のＮセンスアンプＮＳＡ
１、…に接続する分離ゲート回路ＩＩ１、…を含む。セ
ンス分離ゲート６４ｉｊは、またサブアレイＳＡＢｃの
奇数番号のビット線対に対して設けられ、対応のビット
線対をＮセンスアンプＮＳＡ１、…に接続する分離ゲー
ト回路ＩＪ１を含む。
【０２１８】Ｎセンスアンプの交互配置型構成に応じて
分離ゲート回路も、Ｎセンスアンプに従って交互配置さ
れる。この交互配置型センスアンプの構成は、センスア
ンプのピッチをビット線対の２倍に設定することがで
き、センスアンプを余裕をもって配置することができ
る。
【０２１９】この分離ゲート回路ＩＫ０、ＩＩ０、ＩＩ
１、ＩＫ２、ＩＪ１は、たとえばｎチャネルＭＯＳトラ
ンジスタで構成されるトランスファゲートを含む。した
がって分離指示信号ＳＩｋＲ、ＳＩｉＬ、およびＳＩｊ
Ｌが電源電圧ＶＤＤレベルにまでしか上昇しない場合、
ビット線に伝達することのできる電圧レベルは、電源電
圧ＶＤＤ−Ｖｔｈである。ここで、Ｖｔｈは、トランス
ファゲートのしきい値電圧を示す。しかしながら、ビッ
ト線対に対しては、ＰセンスアンプＰＳＡ０〜ＰＳＡ２
が設けられており、各ビット線対の高電位のビット線は
電源電圧ＶＤＤレベルにまで駆動される。したがって何
ら分離指示信号に昇圧信号を用いる必要はなく、センス
分離ゲートに含まれる分離ゲート回路のトランスファゲ
ートのゲート絶縁膜の信頼性は保証される。
【０２２０】ビット線対は「ツイストビット線対」の構
成を備える。すなわち、各サブアレイにおいては、ビッ
ト線対は別方向に沿って４等分割領域において偶数番号
のビット線対は２つの交差部を有し、奇数番号のビット
線はその４等分領域の中央の領域（２等分領域）におい
て交差部を有する。ツイストビット線構成においては、
隣接ビット線間の寄生容量が小さくなり、センス動作時
におけるビット線対間の容量結合によるノイズを低減す
ることができ、安定なセンス動作を行なうことができ
る。このツイストビット線構成においては、隣接ビット
線間においては、交差部は異なる位置に配置される。こ
の交差部においては、メモリセルは設けられない。した
がって、サブアレイＳＡＢａにおいて、４等分割領域Ｒ
ＧＡ、ＲＧＢ、ＲＧＣ、ＲＧＤそれぞれに含まれるメモ
リセルに共通にセルプレート電極層を配置し、この交差
部形成領域ＰＡ、ＰＢ、およびＰＣにおいてセルプレー
ト電極層を分割する。メモリセルが存在しない領域Ｐ
Ａ、ＰＢおよびＰＣにおいては当然メモリセルキャパシ
タも存在せず、交差領域ＰＡ、ＰＢおよびＰＣにおいて
セルプレート電極層を容易に分割することができる。
【０２２１】以上のように、この発明の実施の形態７に
従えば、シェアードセンスアンプ構成において、ｎチャ
ネルＭＯＳトランジスタで構成されるＮセンスアンプを
シェアードセンスアンプ構成とし、ｐチャネルＭＯＳト
ランジスタで構成されるＰセンスアンプは、各サブアレ
イごとに設けているため、昇圧信号を用いることなく確
実にビット線対を電源電圧レベルに駆動することができ
る。
【０２２２】また、ツイストビット線構成により容易に
このツイスト部形成領域においてセルプレート電極層を
分割することができる。
【０２２３】このセルプレート電極層の電圧制御を行な
うための構成は、実施の形態１から５のいずれが用いら
れてもよい。
【０２２４】また、サブアレイの列方向の等分割領域の
数は、４でなくてもよく、２等分または８等分などであ
ってもよい。
【０２２５】［実施の形態８］図２７は、この発明の実
施の形態８に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２７において、メモリアレイは、複
数のロウブロックＲＢ♯０〜ＲＢ♯７に分割される。ロ
ウブロックＲＢ♯０〜ＲＢ♯７の各々は、先の図４に示
す構成と同様、複数のサブアレイに分割される。隣接ロ
ウブロックの間に、複数のセンスアンプを含むセンスア
ンプ帯ＳＡＢ♯０〜ＳＡＢ♯３が配置される。この図２
７に示す構成においては、センスアンプ帯ＳＡＢ♯０〜
ＳＡＢ♯３に含まれるセンスアンプは、ｐチャネルＭＯ
Ｓトランジスタで構成されるＰセンスアンプおよびｎチ
ャネルＭＯＳトランジスタで構成されるＮセンスアンプ
両者を含む。また、センスアンプは、「シェアードセン
スアンプ配置」に配設され、「交互配置」は用いない。
したがって、センスアンプ帯ＳＡＢ♯０は、ロウブロッ
クＲＢ♯０およびＲＢ♯１により共有され、センスアン
プ帯ＳＡＢ♯１がロウブロックＲＢ♯２およびＲＢ♯３
により共有される。ロウブロックＲＢ♯１とロウブロッ
クＲＢ♯２の間にはセンスアンプ帯は配置されない。セ
ンスアンプ帯ＳＡＢ♯３は、図示しないロウブロックＲ
Ｂ♯６とロウブロックＲＢ♯７により共有される。
【０２２６】これらのロウブロックＲＢ♯０〜ＲＢ♯７
に共通に、メインワード線を駆動するためのメインワー
ドドライバ１０が設けられる。このメインワードドライ
バ１０は、セルプレート電圧制御信号ＳＣＰを発生する
セルプレート電圧制御回路７２の出力信号に応答してワ
ード線駆動電圧の電圧レベルを低下させるワード線駆動
電圧発生回路７０からのワード線駆動電圧を受ける。こ
のワード線駆動電圧発生回路７０は、Ｈレベルデータの
昇圧動作時、選択メインワード線および選択サブワード
線の電圧レベルを低下させる。これは、センスアンプ帯
ＳＡＢ♯０〜ＳＡＢ♯３それぞれが、Ｎセンスアンプお
よびＰセンスアンプ両者を含むため、ビット線のＨレベ
ルが電源電圧ＶＤＤよりも低い電圧レベルとなり、アク
セストランジスタがこのＨレベルデータ昇圧動作時に導
通して、容量結合による電荷が対応のビット線へ流出す
るのを防止するためである。
【０２２７】図２８は、図２７に示す半導体記憶装置の
列方向において隣接するサブアレイの構成を示す図であ
る。図２８においてサブアレイＳＡＢＬおよびＳＡＢＲ
それぞれにおいて２対のビット線対ＢＬ，／ＢＬを代表
的に示す。これらのサブアレイＳＡＢＬおよびＳＡＢＲ
の間に、センスアンプＳＡおよびビット線イコライズ回
路ＥＱが配置される。サブアレイＳＡＢＲのビット線Ｂ
Ｌ，／ＢＬは、分離指示信号ＳＩＲに応答して導通する
分離ゲート回路ＴＧＲを介してセンスアンプＳＡおよび
イコライズ回路ＥＱに接続される。サブアレイＳＡＢＬ
のビット線対ＢＬ，／ＢＬは分離指示信号ＳＩＬに応答
する分離ゲート回路ＴＧＬを介してセンスアンプＳＡお
よびイコライズ回路ＥＱに接続される。分離指示信号Ｓ
ＩＬおよびＳＩＲは、Ｈレベルが電源電圧ＶＤＤレベル
である。分離ゲート回路ＴＧＬおよびＴＧＲの各々は、
各ビット線ＢＬおよび／ＢＬに対応して設けられ、ｎチ
ャネルＭＯＳトランジスタで構成されるトランスファゲ
ートを含む。次に、この図２８に示す半導体記憶装置の
動作を図２９に示す波形図を参照して説明する。
【０２２８】時刻ｔ０以前のスタンバイ状態時において
は、分離指示信号ＳＩＬおよびＳＩＲはともに電源電圧
ＶＤＤレベルのＨレベルに保持される。この状態におい
ては分離ゲート回路ＴＧＬおよびＴＧＲはオン状態にあ
り、サブアレイＳＡＢＬおよびＳＡＢＲのビット線ＢＬ
および／ＢＬが、対応のイコライズ回路ＥＱにより中間
電圧レベルにプリチャージされる。ここで、分離ゲート
回路ＴＧＬおよびＴＧＲに含まれるトランスファゲート
は、しきい値電圧Ｖｔｈｌの低しきい値電圧を有するｎ
チャネルＭＯＳトランジスタをトランスファゲートとし
て含む。したがってビット線ＢＬおよび／ＢＬの振幅は
接地電圧ＶＳＳ（０Ｖ）とＶＤＤ−Ｖｔｈｌである。し
たがって、イコライズ回路ＥＱはビット線ＢＬおよび／
ＢＬを（ＶＤＤ−Ｖｔｈｌ）／２の電位レベルにプリチ
ャージする。
【０２２９】アクティブサイクルが始まると、まず時刻
ｔ０において非選択サブアレイに対して設けられた分離
指示信号がＨレベルから接地電圧レベルのＬレベルに立
下がる。今、サブアレイＳＡＢＲのサブワード線ＳＷＬ
が選択される場合を考える。この場合には、分離指示信
号ＳＩＬがＬレベルとなり、一方、分離指示信号ＳＩＲ
はＨレベルを維持する。次いで、ワード線サブデコード
信号ＳＤおよびＺＳＤが確定状態となり、またメインワ
ード線ＭＷＬが電源電圧ＶＤＤレベルに駆動される。非
選択メインワード線は負電圧ＶＢレベルを維持する。メ
インワード線ＭＷＬの電位レベルが上昇しまたワード線
サブデコード信号ＳＤおよびＺＳＤが確定状態となる
と、サブアレイＳＡＢＲの対応のサブワード線ＳＷＬが
選択状態へ駆動される。このサブワード線ＳＷＬの電圧
レベルが電源電圧ＶＤＤレベルに上昇すると、ビット線
ＢＬまたは／ＢＬにメモリセルのデータが読出される。
Ｈレベルデータを格納するメモリセルにおいては、スト
レージノードＳＮの電位レベルが低下し、対応のビット
線ＢＬの電圧レベルが上昇する。Ｌレベルデータを格納
するメモリセルにおいては、そのストレージノードＳＮ
の電圧レベルが上昇し、対応のビット線ＢＬの電圧レベ
ルが低下する。
【０２３０】次いで、時刻ｔ１においてセンスアンプＳ
Ａが活性化され、選択サブアレイＳＡＢＲのビット線Ｂ
Ｌおよび／ＢＬの電圧レベルがＶＤＤ−Ｖｔｈｌおよび
接地電圧（０Ｖ）レベルに駆動される。データの書込／
読出が行なわれた後、図２７に示すセルプレート電圧制
御回路７２からのセルプレート電圧制御信号ＳＣＰの電
圧レベルがＨレベルに立上がる。このセルプレート電圧
制御信号ＳＣＰの立上がりに応答して、選択メモリセル
を含む複数行のメモリセルのセルプレート電極ノードＣ
Ｐの電圧レベルがスタンバイ状態時の基準電圧ＶＣＰか
ら接地電圧０Ｖレベルに低下する。このセルプレート電
極ノードＣＰの電圧レベルの低下により、対応のビット
線ＢＬの電圧レベルは低下する。しかしながら、センス
アンプＳＡが作動状態にあるため、このビット線ＢＬの
電圧低下はすぐに、もとの電圧レベルに復帰する。
【０２３１】このビット線ＢＬおよび／ＢＬの電圧レベ
ルがもとの電圧レベルに復帰した後、時刻ｔ３におい
て、図２７に示すセルプレート電圧制御回路７２からの
制御信号ＺＶＨがＨレベルに立上がり、ワード線駆動電
圧発生回路７０からのワード線駆動電圧が電源電圧ＶＤ
Ｄからこれより低い電圧ＶＤＬの電圧レベルに低下す
る。メインワード線ＭＷＬの電圧レベルの低下に応じ
て、選択サブワード線ＳＷＬの電圧レベルも低下する
（サブワード線ドライブ回路は転送ゲートで構成され
る）。この後、セルプレート電圧制御回路７２は、セル
プレート電圧制御信号ＳＣＰをＬレベルに立下げる。応
じて、選択メモリセルを含む複数行のセルプレート電極
ノードＣＰの電圧レベルがもとの基準電圧ＶＣＰレベル
に復帰する。このセルプレート電極ノードＣＰの電圧レ
ベルの上昇により、ストレージノードＳＮの電圧レベル
が上昇する。
【０２３２】Ｈレベルデータを格納するメモリセルにお
いては、サブワード線ＳＷＬの電圧レベルは電圧ＶＤＬ
レベルであり、この容量結合によりストレージノードＳ
Ｎの電圧レベルが上昇すると、アクセストランジスタは
ゲート電圧がソース電圧以下となるため、オフ状態を維
持し、このストレージノードＳＮから対応のビット線Ｂ
Ｌの電荷の流出を防止する。これにより、ストレージノ
ードＳＮは、（α＋１）ＶＤＤ−Ｖｔｈｌの電圧レベル
に上昇する。ここで、アクセストランジスタと分離ゲー
ト回路のトランスファゲートのしきい値電圧は互いに等
しく設定している。Ｌレベルデータを格納するメモリセ
ルにおいてはストレージノードＳＮの電圧レベルが上昇
しても、ビット線ＢＬがセンスアンプＳＡにより接地電
圧レベルにクランプされており、アクセストランジスタ
はオン状態を維持するため、再びこのストレージノード
ＳＮの電圧レベルは接地電圧レベルに放電される。
【０２３３】この電荷の再書込（昇圧動作）が完了する
と、メインワード線ＭＷＬの電圧レベルが低下し応じて
サブワード線ＳＷＬも非選択状態へ復帰し、またワード
線サブデコード信号ＳＤおよびＺＳＤももとの状態に復
帰する。次いで、分離指示信号ＳＩＬおよびＳＩＲがと
もにＨレベルとなり、サブアレイＳＡＢＬのビット線Ｂ
Ｌおよび／ＢＬが対応のイコライズ回路ＥＱに接続され
る。この後センスアンプの非活性化およびイコライズ回
路ＥＱの活性化により、サブアレイＳＡＢＬおよびＳＡ
ＢＲのビット線ＢＬおよび／ＢＬは中間電圧（ＶＤＤ−
Ｖｔｈｌ）／２の電圧レベルにプリチャージされる。こ
の後、所定のタイミングで、セルプレート電圧制御回路
７２からの制御信号ＺＶＨがＬレベルに低下する。制御
信号ＺＶＨのＨレベルからＬレベルへの立下がりは、メ
インワード線ＭＷＬが非選択状態のＬレベルに駆動され
た後のタイミングであれば、任意のタイミングに設定す
ることができる。
【０２３４】図３０は、セルプレート電極ノードＣＰの
電圧レベルを接地電圧からスタンバイ時の基準電圧ＶＣ
Ｐに上昇したときのメモリセルの各ノードの電圧を示す
図である。ビット線ＢＬの電圧レベルは、ＶＤＤ−Ｖｔ
ｈｌの電圧レベルである。アクセストランジスタのゲー
ト電圧は電圧ＶＤＬであり、ストレージノードＳＮの電
圧レベルは（α＋１）ＶＤＤ−Ｖｔｈｌの電位レベルで
ある。ここで、キャパシタＣＭの容量結合係数をＫとす
ると、Ｋ・ＶＣＰ＝α・ＶＤＤの関係を満たす。また、
アクセストランジスタのしきい値電圧は、分離ゲート回
路に含まれるトランスファゲートのしきい値電圧と同じ
Ｖｔｈｌである。ストレージノードＳＮの電圧レベルが
ビット線ＢＬの電圧レベルよりも高くなると、このアク
セストランジスタは、ビット線に接続されるノードがソ
ースノードとなる。このアクセストランジスタがオフ状
態を維持する条件は次式で表わされる。
【０２３５】ＶＤＬ−（ＶＤＤ−Ｖｔｈｌ）＜Ｖｔｈｌ Ｌレベルデータを記憶するストレージノードの昇圧時ア
クセストランジスタはオン状態を維持する必要がある。
したがって、次式が成立する。
【０２３６】Ｖｔｈｌ＜ＶＤＬ＜ＶＤＤ すなわち、この電圧ＶＤＬは、電源電圧ＶＤＤよりも低
く、しきい値電圧Ｖｔｈｌよりも高い電圧レベルであれ
ばよい。
【０２３７】［セルプレート電圧制御回路７２の構成］
図３１は、図２７に示すセルプレート電圧制御回路７２
のワード線駆動電圧制御信号ＺＶＨを発生する部分の構
成を示す図である。このセルプレート電圧制御信号ＳＣ
Ｐは、図１１に示すワンショットパルス発生回路の構成
を利用して発生することができる。
【０２３８】図３１において、セルプレート電圧制御回
路７２は、セルプレート電圧制御信号ＳＣＰを所定時間
ＤＴ１遅延する遅延回路７２ａと、このセルプレート電
圧制御信号ＳＣＰを所定時間ＤＴ２遅延する遅延回路７
２ｂと、遅延回路７２ａおよび７２ｂの出力信号φ１お
よびφ２を受けるＯＲ回路７２ｃを含む。ＯＲ回路７２
ｃからワード線駆動電圧制御信号ＺＶＨが出力される。
遅延回路７２ｂの有する遅延時間ＤＴ２は、遅延回路７
２ａが維持する遅延時間ＤＴ１よりも長い。次にこの図
３１に示すセルプレート電圧制御回路７２の動作を図３
２に示す信号波形図を参照して説明する。
【０２３９】プリチャージ指示に従って、セルプレート
電圧制御信号ＳＣＰがＨレベルに立上がると、遅延時間
ＤＴ１の経過後、遅延回路７２ａからの出力信号φ１が
Ｈレベルに立上がる。応じてＯＲ回路７２ｃからのワー
ド線駆動電圧制御信号ＺＶＨがＨレベルに立上がる。遅
延時間ＤＴ２が経過すると、また遅延回路７２ｂの出力
信号φ２がＨレベルに立上がる。
【０２４０】所定期間が経過し、セルプレート電圧制御
信号ＳＣＰがＬレベルに立下がると、遅延時間ＤＴ１経
過後遅延回路７２ａからの出力信号φ１がＬレベルに立
下がる。この状態において、まだ遅延回路７２ｂの出力
信号φ２はＨレベルにあり、ワード線駆動電圧制御信号
ＺＶＨはＨレベルを維持する。セルプレート電圧制御信
号ＳＣＰが立下がってから遅延時間ＤＴ２が経過する
と、この遅延回路７２ｂの出力信号φ２もＬレベルに立
下がり、応じてワード線駆動電圧制御信号ＺＶＨもＬレ
ベルに立下がる。このワード線駆動電圧制御信号ＺＶＨ
のＨレベルの期間、選択メイン／サブワード線上には、
電源電圧ＶＤＤよりも低い電圧ＶＤＬが伝達される。
【０２４１】［メインワードドライバの構成］図３３
は、図２７に示すワード線駆動電圧発生回路７０の構成
の一例を示す図である。図３３において、ワード線駆動
電圧発生回路７０は、ワード線駆動電圧制御信号ＺＶＨ
を受けるインバータ７０ａと、ワード線駆動電圧制御信
号ＺＶＨがＬレベルのときに導通し電源電圧ＶＤＤを伝
達するｐチャネルＭＯＳトランジスタ７０ｂと、インバ
ータ７０ａの出力信号がＬレベルのときに導通し電圧Ｖ
ＤＬを伝達するｐチャネルＭＯＳトランジスタ７０ｃを
含む。これらのＭＯＳトランジスタ７０ｂおよび７０ｃ
の出力ノードは共通に接続され、ワード線駆動電圧ＶＣ
がメインワードドライバへ伝達される。
【０２４２】図３４は、メインワードドライバ１０の構
成を示す図である。図３４においては、１つのメインワ
ード線ＭＷＬに対して設けられるメインワード線ドライ
ブ回路の構成を示す。この図３４に示すメインワード線
ドライブ回路の構成は、図７に示す構成と、単にｐチャ
ネルＭＯＳトランジスタ１０ｅが、電源電圧ＶＤＤに代
えてワード線駆動電圧ＶＣを受ける点が異なっているだ
けである。この図３３および図３４に示す構成におい
て、ワード線駆動電圧制御信号ＺＶＨがＬレベルのとき
には、ワード線駆動電圧ＶＣが電源電圧ＶＤＤのレベル
となる。したがって選択メインワード線ＭＷＬ上には電
源電圧ＶＤＤの電圧レベルの信号が伝達される。一方、
ワード線駆動電圧制御信号ＺＶＨがＨレベルとなると、
ｐチャネルＭＯＳトランジスタ７０ｃがオン状態とな
り、電圧ＶＤＬがワード線ドライブ回路を介して選択メ
インワード線ＭＷＬ上に伝達される。この図３３および
図３４に示す構成を利用することにより、選択メインワ
ード線上の電圧レベルを低下させまたサブワード線の電
圧レベルも低下させることができる。サブワード線ドラ
イブ回路の構成は、先の図８に示す構成を利用すること
ができ、またワード線サブデコード信号発生回路も、図
９に示す構成を利用することができる。
【０２４３】［電圧ＶＤＬ発生回路］図３５（Ａ）は、
ワード線駆動電圧発生部の構成の一例を示す図である。
図３５（Ａ）において、ワード線駆動電圧ＶＤＬ発生部
は、電源ノードと出力ノードの間に接続される抵抗素子
８０ａと、抵抗素子８０ａに一定の電流Ｉの流れを生じ
させる定電流源８０ｂと、定電流源８０ｂと接地ノード
との間に接続され、活性化信号ＡＣＴの活性化に応答し
て定電流源８０ｂの接地ノードに電気的に接続するｎチ
ャネルＭＯＳトランジスタ８０ｃを含む。次に、図３５
（Ｂ）に示す波形図を参照してこの図３５（Ａ）に示す
ワード線駆動電圧発生部の動作について説明する。
【０２４４】セルプレート電圧制御信号ＳＣＰのＬレベ
ルのときには、活性化信号ＡＣＴもＬレベルにあり、Ｍ
ＯＳトランジスタ８０ｃはオフ状態にある。この状態に
おいては、電圧ＶＤＬは、電源電圧ＶＤＤのレベルに等
しい。セルプレート電圧制御信号ＳＣＰがＨレベルに立
上がると、応じて所定時間経過後この活性化信号ＡＣＴ
がＨレベルとなり、定電流源８０ｂが接地ノードへ電流
を放電し、電圧ＶＤＬが電源電圧ＶＤＤ−Ｉ・Ｒの電圧
レベルに低下する。ここで、Ｒは抵抗素子８０ａの抵抗
値である。次いで、電圧ＶＤＬが電源電圧ＶＤＤよりも
低い電圧レベルとなると、ワード線駆動電圧制御信号Ｚ
ＶＨがＨレベルとなり、電源電圧ＶＤＤよりも低い電圧
ＶＤＬがメインワード線上に伝達され、メインワード線
ＭＷＬおよびサブワード線の電圧レベルが低下する。こ
の後、セルプレート電圧制御信号ＳＣＰが非活性化され
て、ワード線駆動電圧制御信号ＺＶＨがＬレベルの非活
性状態となると、活性化信号ＡＣＴもＬレベルとなる。
これにより、ＭＯＳトランジスタ８０ｃがオフ状態とな
り、電圧ＶＤＬは再び電源電圧ＶＤＤレベルに上昇す
る。
【０２４５】この図３５（Ａ）に示す構成において、Ｍ
ＯＳトランジスタ８０ｃを必要なときのみオン状態にす
ることにより、この電圧ＶＤＬ発生部の消費電流の低減
を図る。このワード線駆動電圧発生部は、１本または複
数本のメインワード線を駆動するだけであり、それほど
大きな電流駆動力は要求されない。
【０２４６】なお図３５（Ａ）に示す構成において、抵
抗素子８０ａに代えて、ダイオード接続されて、しきい
値電圧の絶対値の電圧降下を生じさせるＭＯＳトランジ
スタが用いられてもよい。また、活性化信号ＡＣＴの電
圧レベルを低下させることにより、ＭＯＳトランジスタ
８０ｃを定電流源として用いてもよい。
【０２４７】なお、この実施の形態８においては、シェ
アードセンスアンプの構成が用いられている。センスア
ンプの構成としては、交互配置型シェアードセンスアン
プの構成が用いられてもよい。また、セルプレート電圧
の制御の方法は先に述べた実施の形態１のいずれが用い
られてもよい。
【０２４８】以上のように、この発明の実施の形態８に
従えば、シェアードセンスアンプ構成において、選択メ
インワード線および選択サブワード線の電圧レベルをス
トレージノード昇圧時に電圧レベルを低下させているた
め、ビット線電圧の振幅がフル電源電圧レベルに到達し
ない場合においても、Ｈレベルデータを記憶するストレ
ージノードからビット線への電荷の流出を防止するこが
でき確実にストレージノードの昇圧を行なうことができ
る。
【０２４９】なお、ビット線プリチャージ電圧は、（Ｖ
ＤＤ−Ｖｔｈｌ）／２である。このプリチャージ電圧
は、電源電圧をダイオード接続されたしきい値電圧Ｖｔ
ｈｌを有するＭＯＳトランジスタを用いて電圧降下さ
せ、この降下した電圧を抵抗素子をたとえば用いた分圧
回路により１／２とすることにより容易に生成すること
ができる。
【０２５０】［実施の形態９］図３６は、この発明の実
施の形態９に従う半導体記憶装置の要部の構成を示す図
である。図３６においては、セルプレート電極ノードＣ
Ｐをプリチャージする基準電圧ＶＣＰを発生するＶＣＰ
発生回路の構成を示す。図３６において、セルプレート
プリチャージ電圧発生回路は、基準電圧Ｖｒｅｆを発生
する基準電圧発生回路１００と、基準電圧Ｖｒｅｆとセ
ルプレートプリチャージ電圧ＶＣＰとを比較する比較器
１０２と、セルプレートプリチャージ電圧ＶＣＰの上昇
時、元の電圧レベルに復帰させるためのプルダウン回路
１０４と、比較器１０２およびプルダウン回路１０４の
出力信号に従ってセルプレートプリチャージ電圧ＶＣＰ
を生成するドライブ回路１０６を含む。
【０２５１】基準電圧発生回路１００は、電源ノードと
ノードＮｄｘの間に接続されかつそのゲートがノードＮ
ｄｘに接続されるｐチャネルＭＯＳトランジスタ１００
ａと、ノードＮｄｘと負電圧ＶＢを受けるノードとの間
に接続されかつそのゲートが接地電圧ＶＳＳを供給する
ノード（接地ノード）に接続されるｎチャネルＭＯＳト
ランジスタ１００ｃと、電源ノードにその一方導通ノー
ドが接続されかつそのゲートがノードＮｄｘに接続され
るｐチャネルＭＯＳトランジスタ１００ｂと、ＭＯＳト
ランジスタ１００ｂと接地ノードの間に接続されかつそ
のゲートがノードＮｄｙに接続されるｎチャネルＭＯＳ
トランジスタ１００ｄを含む。ＭＯＳトランジスタ１０
０ａおよび１００ｂは、カレントミラー回路を構成し、
同じ大きさの電流を流す。ＭＯＳトランジスタ１００ｃ
は、ゲート／ソース間電圧に応じた電流を流す。したが
って、ＭＯＳトランジスタ１００ｄのゲート／ソース間
電圧はＭＯＳトランジスタ１００ｃのそれと同じとなり
（両者のサイズは同じ）、このノードＮｄｙからの基準
電圧Ｖｒｅｆは、負電圧ＶＢの絶対値値｜ＶＢ｜の電圧
レベルとなる。
【０２５２】プルダウン回路１０４は、ノードＮｄｙと
ノードＮｄｕの間に接続されかつそのゲートがノードＮ
ｄｕに接続されるｐチャネルＭＯＳトランジスタ１０４
ａと、ノードＮｄｕと接地ノードの間に接続される定電
流源１０４ｂと、セルプレートプリチャージ電圧伝達線
１０５とノードＮｄｖの間に接続されかつそのゲートが
ノードＮｄｕに接続されるｐチャネルＭＯＳトランジス
タ１０４ｃと、ノードＮｄｖと接地ノードの間に接続さ
れかつそのゲートがノードＮｄｖに接続されるｎチャネ
ルＭＯＳトランジスタ１０４ｄを含む。定電流源１０４
ｂは、極めて微小な電流Ｉｒを供給する。
【０２５３】ドライブ回路１０６は、電源ノードとセル
プレートプリチャージ電圧伝達線１０５の間に接続され
かつそのゲートに比較器１０２の出力信号を受けるｐチ
ャネルＭＯＳトランジスタ１０６ａと、セルプレートプ
リチャージ電圧伝達線１０５と接地ノードの間に接続さ
れかつそのゲートがノードＮｄｖに接続されるｎチャネ
ルＭＯＳトランジスタ１０６ｂを含む。ＭＯＳトランジ
スタ１０４ｄおよび１０６ｂは、カレントミラー回路を
構成し、ＭＯＳトランジスタ１０４ｄを介して流れる電
流と同じ大きさの電流がＭＯＳトランジスタ１０６ｂを
介して流れる（両者のサイズが同じとき）。次に動作に
ついて簡単に説明する。
【０２５４】定電流源１０４ｂが供給する電流Ｉｒは、
ＭＯＳトランジスタ１００ｄの放電電流に比べて十分小
さくされている。基準電圧発生回路１００におけるＭＯ
Ｓトランジスタ１００ｂが供給する電流は、ＭＯＳトラ
ンジスタ１００ｄおよびｐチャネルＭＯＳトランジスタ
１０４ａを介して流れる。基準電圧Ｖｒｅｆの電圧レベ
ルが低下した場合、ＭＯＳトランジスタ１００ｄのゲー
ト電圧が低下し、応じてＭＯＳトランジスタ１００ｄの
コンダクタンスが小さくなり、このＭＯＳトランジスタ
１００ｄを介して流れる電流量が低下する。一方、ＭＯ
Ｓトランジスタ１０４ａを介して、定電流源１０４ｂが
供給する電流Ｉｒが常時流れる。したがって、基準電圧
Ｖｒｅｆが低下した場合、ＭＯＳトランジスタ１００ｂ
の供給電流がすべて放電されず、ノードＮｄｙ上の基準
電圧Ｖｒｅｆの電圧レベルが上昇する。
【０２５５】基準電圧Ｖｒｅｆが上昇した場合、ＭＯＳ
トランジスタ１００ｄのゲート電圧が上昇し、そのコン
ダクタンスが大きくなり、ノードＮｄｙの電圧レベルを
低下させる。したがって、基準電圧Ｖｒｅｆは、この定
電流源１０４ｂの駆動する電流Ｉｒが、ＭＯＳトランジ
スタ１００ｄを介して流れる電流に比べて十分小さいた
め、ほぼ負電圧ＶＢの絶対値｜ＶＢ｜レベルに保持され
る。
【０２５６】ドライブ回路１０６は、ＭＯＳトランジス
タ１０６ａが、比較器１０２の出力信号に従って電源ノ
ードからセルプレートプリチャージ電圧伝達線１０５へ
電流を供給する。したがって、このセルプレートプリチ
ャージ電圧ＶＣＰの電圧レベルが低下した場合には、比
較器１０２の出力信号のレベルが低下し、ＭＯＳトラン
ジスタ１０６ａのコンダクタンスが大きくなり、このセ
ルプレートプリチャージ電圧ＶＣＰの電圧レベルを上昇
させる。
【０２５７】このセルプレートプリチャージ電圧ＶＣＰ
の低下時において、ＭＯＳトランジスタ１０４ｃのゲー
ト−ソース間電圧差が小さくなり、ＭＯＳトランジスタ
１０４ｃのコンダクタンスが小さくなり、応じてその供
給電流が低下し、セルプレートプリチャージ電圧ＶＣＰ
が低下するのを抑制する。このＭＯＳトランジスタ１０
４ｃを介して流れる電流と同じ大きさの電流が、ＭＯＳ
トランジスタ１０４ｄを介してＭＯＳトランジスタ１０
６ｂに流れる。したがって、セルプレートプリチャージ
電圧ＶＣＰが大きく変動し、ＭＯＳトランジスタ１０４
ｃが非導通状態となり電流が流れない場合には、ＭＯＳ
トランジスタ１０６ｂにも電流が流れず、このセルプレ
ートプリチャージ電圧ＶＣＰの低下を抑制する。
【０２５８】一方、このセルプレートプリチャージ電圧
ＶＣＰが上昇した場合、比較器１０２の出力信号が上昇
し、ＭＯＳトランジスタ１０６ａはオフ状態となる。一
方、ＭＯＳトランジスタ１０４ｃのゲート−ソース間電
圧差が大きくなり、ＭＯＳトランジスタ１０４ａが流す
電流Ｉｒよりも大きな電流がＭＯＳトランジスタ１０４
ｃを介して流れる。この電流と同じ大きさの電流が、Ｍ
ＯＳトランジスタ１０４ｄを流れ、応じて、ＭＯＳトラ
ンジスタ１０６ｂを介して流れる電流が大きくなり、こ
のセルプレートプリチャージ電圧ＶＣＰを低下させる。
【０２５９】セルプレートプリチャージ電圧ＶＣＰが基
準電圧Ｖｒｅｆと同じ電圧レベルのときには、ＭＯＳト
ランジスタ１０４ａおよび１０４ｃがこのゲート−ソー
ス間電圧が同じとなり、カレントミラー回路と動作し、
ＭＯＳトランジスタ１０４ｃおよび１０４ｄを介して微
小電流Ｉｒが流れる。応じて、ＭＯＳトランジスタ１０
６ｂにおいてもこの定電流Ｉｒが流れる。したがって、
セルプレートプリチャージ電圧ＶＣＰが基準電圧Ｖｒｅ
ｆの電圧レベルのときには、ドライブ回路１０６におい
て、微小電流Ｉｒが流れるだけであり、この電流Ｉｒの
大きさは十分小さく、消費電流を低減させることなく、
セルプレート電極ノードプリチャージ電圧ＶＣＰを安定
に一定の基準電圧Ｖｒｅｆの電圧レベルに保持すること
ができる。したがって、セルプレートプリチャージ電圧
ＶＣＰが上昇し、このセルプレートプリチャージ電圧伝
達線１０５がフローティング状態となり、所定値よりも
高い電圧レベルのセルプレートプリチャージ電圧が伝達
されるのを防止することができ、正確に、セルプレート
電圧Ｖｇの変化により、Ｈレベルデータを記憶するメモ
リセルのストレージノードの電圧レベルを上昇させるこ
とができる。
【０２６０】特に、ＭＯＳトランジスタ１０４ｄおよび
１０６ｂがカレントミラー回路を構成しており、このセ
ルプレートプリチャージ電圧ＶＣＰの変化が高速でフィ
ードバックされるため、急激な変化に対しても高速で応
答して、正確に所望の電圧レベルにセルプレートプリチ
ャージ電圧ＶＣＰを保持することができる。
【０２６１】［実施の形態１０］図３７は、この発明の
実施の形態１０の半導体記憶装置の要部の構成を示す図
である。図３７において、メモリセルアレイが、複数の
サブアレイＳＡＢ♯００〜ＳＡＢ♯ｎｍに分割される。
行方向（図３７の水平方向）に沿って整列して配置され
るサブアレイＳＡＢ♯ｉ０〜ＳＡＢ♯ｉｍ（ｉ＝０〜
ｎ）は、ロウブロックＲＢ♯ｉを生成する。図３７にお
いては（ｎ＋１）個のロウブロックＲＢ♯０〜ＲＢ♯ｎ
が設けられる。サブアレイＳＡＢ♯００〜ＳＡＢ♯ｎｍ
に対応してセンスアンプ帯１２が配置される。このセン
スアンプ帯１２は、先の実施の形態と同様、シェアード
センスアンプの構成を備え、列方向において隣接するサ
ブアレイにより共有される。
【０２６２】ロウブロックＲＢ♯０〜ＲＢ♯ｎそれぞれ
に対してロウプリデコーダ１０８からのワード線アドレ
スプリデコード信号をデコードするメインロウデコーダ
１１０が設けられる。このメインロウデコーダ１１０
は、対応のロウブロックに含まれるサブアレイにわたっ
て行方向に延在して配置されるメインワード線ＭＷＬを
選択状態へ駆動する。
【０２６３】サブアレイＳＡＢ♯００〜♯ｎｍそれぞれ
に対応してメインワード線上の信号とワード線サブデコ
ード信号とに従って対応のサブアレイ内に含まれるサブ
ワード線を選択状態へ駆動するためのサブロウデコーダ
１１５が設けられる。ワード線サブデコード信号は、ロ
ウブロックそれぞれに対応してメインデコーダ１１０に
隣接して配置されるブロック選択制御回路１２０から生
成される。このブロック選択制御回路１２０は、アドレ
ス信号をデコードし、ロウブロックを指定する行ブロッ
ク選択信号ＢＳを生成する行ブロックデコーダ１０９か
らのブロック選択信号ＢＳに従って、対応の行ブロック
のサブアレイに共通に、セルプレート電圧制御信号およ
びワード線サブデコード信号を生成する。したがって、
選択メインワード線を含むロウブロックに含まれるサブ
アレイＳＡＢ♯ｉ０〜♯ｉｎそれぞれにおいて、サブワ
ード線が選択され、かつセルプレート電圧の制御が行な
われる。
【０２６４】サブアレイＳＡＢ♯００〜ＳＡＢ♯ｎｍの
セルプレート電圧の制御は、対応のセルプレート電圧駆
動回路１５が対応のブロック選択制御回路１２０から与
えられるセルプレート電圧制御信号に従って行なう。こ
のブロック選択制御回路１２０からのワード線サブデコ
ード信号およびセルプレート電圧制御信号は、行方向に
沿ってセンスアンプ帯にわたって延在して配置される。
これらの信号線は、たとえば金属配線で構成され、セン
スアンプ帯に含まれる各センスアンプよりも上層に配置
され、たとえばセンスアンプ帯における電源線（センス
電源線）と並列に配置される。これにより、メモリセル
アレイのレイアウトに悪影響を及ぼすことなくセルプレ
ート電圧制御信号およびワード線サブデコード信号を伝
達することができる。この図３７に示す構成において
も、選択メインワード線を含むロウブロックに含まれる
サブアレイそれぞれにおいてサブアレイ毎に選択サブワ
ード線を含む所定数のサブワード線の組単位でセルプレ
ート電圧の制御が行なわれる。したがって、先の実施の
形態１から８と同様、非選択メモリセルのデータ破壊を
伴うことなく高速かつ低消費電流で、電源電圧以上の電
圧レベルのデータをメモリセルに記憶させることができ
る。次に各部の構成について説明する。
【０２６５】図３８は、１つのサブアレイＳＡＢ♯ｉｊ
の部分の構成を示す図である。サブアレイＳＡＢ♯ｉｊ
においては、４等分割領域Ａ、ＢおよびＣにおいてビッ
ト線が交差部を有する。ビット線は、交差部の位置が隣
接するビット線対間において一致しないように、２つの
交差部（領域ＡおよびＣ）を有するビット線対ＢＬａお
よび／ＢＬａと中央の領域Ｂにおいて交差部を有するビ
ット線ＢＬｂおよび／ＢＬｂが交互に配置される。４等
分領域それぞれに対応して、セルプレート電圧Ｖｇを伝
達するためのセルプレート電極層１２５ａ〜１２５ｄが
配置される。
【０２６６】サブアレイＳＡＢ♯ｉｊの両側には、ビッ
ト線分離ゲート１２２ｌおよび１２２ｒを介してセンス
アンプ帯１２が配置される。これらのセンスアンプ帯１
２は、交互配置型シェアードセンスアンプ構成を有し、
列方向において隣接するサブアレイにより共有される
が、隣接サブアレイは示していない。
【０２６７】行方向に沿って、図３７に示すメインロウ
デコーダからのワード線選択信号を伝達するメインワー
ド線ＭＷＬがこのサブアレイＳＡＢ♯ｉｊを含むロウブ
ロックに共通に配置される。サブアレイＳＡＢ♯ｉｊに
おいては、メインワード線ＭＷＬそれぞれに対応してサ
ブワード線ＳＷＬが配置される。この図３８に示す構成
においては、サブワード線ＳＷＬとメインワード線ＭＷ
Ｌの数は同じであるが、ビット線が交差部を有する４等
分割領域Ａ、ＢおよびＣにおいてはメモリセルは存在し
ない。したがって、サブワード線ＳＷＬそれぞれに対応
してメインワード線ＭＷＬが配置される構成において
も、セルプレート電極層１２５ａ〜１２５ｄは、この４
等分割領域Ａ、ＢおよびＣにおいて分割することができ
る（メモリセルが存在しないため）。
【０２６８】セルプレート電圧駆動回路１５は、後に説
明するブロック選択制御回路から与えられるメインセル
プレート電圧制御信号ＭＣＰ０〜ＭＣＰ３および／ＭＣ
Ｐ０〜／ＭＣＰ３に従って選択サブワード線を含む行に
対応して配置されたセルプレート電極層の電圧を変化さ
せる。残りの、非選択サブワード線のみを含む行に対応
して設けられたセルプレート電極層は、一定のセルプレ
ートプリチャージ電圧ＶＣＰの電圧レベルを保持する。
【０２６９】サブロウデコーダ（サブワード線ドライ
バ）１１５は、図３７に示すブロック選択制御回路から
ブロック選択信号ＢＳ（ＢＳ０〜ＢＳｎ）に従って生成
されるワード線サブデコード信号ＳＤｉとメインワード
線ＭＷＬ上の信号とに従って対応のサブワード線を選択
状態へ駆動する。したがって、選択メインワード線を含
む行ブロックにおいて各サブアレイにおいてサブワード
線の選択が行なわれる。この図３８に示す構成において
も、セルプレート電極層１２５ａ〜１２５ｄは、対応の
サブアレイ内においてのみ延在するだけであり、セルプ
レート電圧駆動回路１５は、高速でセルプレート電圧を
変化させることができる。ここで、メインワード線ＭＷ
Ｌは、非選択時電源電圧ＶＤＤレベルであり、選択時接
地電圧０Ｖの電圧レベルである。
【０２７０】図３９は、図３７に示すブロック選択制御
回路１２０に含まれるワード線サブデコード信号発生部
の構成を示す図である。図３９において、ワード線サブ
デコード信号発生部は、プリチャージ指示信号ＰＲＥの
Ｌレベルのときに導通し、電源電圧ＶＤＤをノードＮｄ
ｗに伝達するｐチャネルＭＯＳトランジスタ１３０ａ
と、プリチャージ指示信号ＰＲＥのＨレベルのとき導通
し、セルプレートプリチャージ電圧ＶＣＰをノードＮｄ
ｗへ伝達するｎチャネルＭＯＳトランジスタ１３０ｂ
と、ブロック選択信号ＢＳｉがＬレベルのときに導通
し、ノードＮｄｗ上の電圧をノードＮｄｚに伝達するｐ
チャネルＭＯＳトランジスタ１３０ｃと、ノードＮｄｚ
と負電圧ＶＢ供給ノードとの間に接続され、そのゲート
にブロック選択信号ＢＳｉをＭＯＳトランジスタ１３０
ｄを介して受けるｎチャネルＭＯＳトランジスタ１３０
ｅを含む。ＭＯＳトランジスタ１３０ｄは、そのゲート
に電源電圧ＶＤＤを受け、ブロック選択信号ＢＳｉのＨ
レベルのとき、そのしきい値電圧分低下させてＭＯＳト
ランジスタ１３０ｅのゲートへ与える。ＭＯＳトランジ
スタ１３０ｅは、大きなしきい値電圧Ｖｔｈｈを有す
る。
【０２７１】ワード線サブデコード信号発生部は、さら
に、電源電圧ＶＤＤをそのしきい値電圧Ｖｔｈ分低下さ
せるダイオード接続されたｎチャネルＭＯＳトランジス
タ１３０ｆと、ＭＯＳトランジスタ１３０ｆと接地ノー
ドとの間に直列に接続されそれぞれのゲートがノードＮ
ｄｚに接続され、補のワード線サブデコード信号／ＳＤ
ｉを生成するｐチャネルＭＯＳトランジスタ１３０ｇお
よびｎチャネルＭＯＳトランジスタ１３０ｈを含む。次
に、この図３９に示すワード線サブデコード信号発生部
の動作をその動作波形図である図４０を参照して説明す
る。
【０２７２】プリチャージ状態（スタンバイサイクル
時）においては、プリチャージ指示信号ＰＲＥが電源電
圧ＶＤＤレベルのＨレベルであり、ＭＯＳトランジスタ
１３０ａが非導通、ＭＯＳトランジスタ１３０ｂが導通
し、ノードＮｄｗは、セルプレートプリチャージ電圧Ｖ
ＣＰレベルに保持される。ブロック選択信号ＢＳｉは非
選択状態においては、Ｈレベルの電源電圧レベルにあ
り、ＭＯＳトランジスタ１３０ｃは非導通状態を維持
し、一方、ＭＯＳトランジスタ１３０ｅが導通し、ノー
ドＮｄｚからの信号Ｓｄｉは負電圧ＶＢレベルに保持さ
れる。この状態において、ＭＯＳトランジスタ１３０ｅ
のゲートへは、ＭＯＳトランジスタ１３０ｄにより、電
源電圧ＶＤＤよりも低い電圧が与えられ、このＭＯＳト
ランジスタ１３０ｂのゲート−ソース間に高電圧が印加
されるのを防止する。また、ノードＮｄｗの電圧が、セ
ルプレートプリチャージ電圧ＶＣＰレベルであり、ノー
ドＮｄｚが負電圧レベルであっても、ＭＯＳトランジス
タ１３０ｃのソース−ドレイン間には、高電圧は印加さ
れず、またＭＯＳトランジスタ１３０ｃのゲート−ソー
ス間電圧も電源電圧よりも低い電圧レベルとなる。ＭＯ
Ｓトランジスタ１３０ｃのドレイン−ゲート間には、電
源電圧よりも高い電圧が印加されるが、通常ＭＯＳトラ
ンジスタにおいては、ドレイン高電界に対する対策が施
されており、特に問題は生じない。
【０２７３】一方、このノードＮｄｚの負電圧により、
ＭＯＳトランジスタ１３０ｇが導通し、補のワード線サ
ブデコード信号／ＳＤｉは、電源電圧ＶＤＤよりもＭＯ
Ｓトランジスタ１３０ｆのしきい値電圧Ｖｔｈ分低い電
圧レベル（ＶＤＤ−Ｖｔｈ）となる。この状態において
も、ＭＯＳトランジスタ１３０ｇのゲート−ソース間に
は、電源電圧ＶＤＤレベルの電圧が印加されるだけであ
り、高電圧によるゲート絶縁膜の破壊は防止される。ま
たＭＯＳトランジスタ１３０ｈにおいても、そのゲート
−ドレイン間には電源電圧ＶＤＤレベルの電圧が印加さ
れるだけであり、高圧は印加されず、絶縁膜破壊が生じ
るのを防止することができる。
【０２７４】アクティブサイクルが始まると、プリチャ
ージ指示信号ＰＲＥがＬレベルとなり、ＭＯＳトランジ
スタ１３０ａが導通し、一方、ＭＯＳトランジスタ１３
０ｂが非導通となり、ノードＮｄｗの電圧レベルは、電
源電圧ＶＤＤレベルとなる。対応の行ブロックが非選択
状態のときには、ブロック選択信号ＢＳｉは電源電圧Ｖ
ＤＤレベルを保持するため、スタンバイサイクル時と同
様に、サブデコード信号ＳＤｉおよび／ＳＤｉの電圧レ
ベルは変化しない。一方、対応のロウブロックが選択さ
れると、ブロック選択信号ＢＳｉが、電源電圧ＶＤＤか
ら接地電圧レベルに低下し、ノードＮｄｚへは、ＭＯＳ
トランジスタ１３０ｃを介して電源電圧ＶＤＤが伝達さ
れ、ワード線サブデコード信号ＳＤｉが電源電圧ＶＤＤ
レベルに駆動される。
【０２７５】一方、ＭＯＳトランジスタ１３０ｅはその
ゲートに、接地電圧レベルの信号を受けるが、そのＭＯ
Ｓトランジスタ１３０ｅのしきい値電圧Ｖｔｈｈは負電
圧ＶＢの絶対値｜ＶＢ｜以上であり、ＭＯＳトランジス
タ１３０ｅは、非導通状態（または弱いオフ状態）を維
持する。ノードＮｄｚからの信号ＳＤｉが電源電圧ＶＤ
Ｄレベルに立上がると、ＭＯＳトランジスタ１３０ｇ
は、非導通状態となり、補のワード線サブデコード信号
／ＳＤｉが接地電圧レベルへ駆動される。
【０２７６】メモリサイクルが完了すると、再びプリチ
ャージ指示信号ＰＲＥがＨレベルへ駆動され、またブロ
ック選択信号ＢＳｉも電源電圧レベルに復帰し、ワード
線サブデコード信号ＳＤｉおよび／ＳＤｉがそれぞれ負
電圧ＶＢおよびＶＤＤ−Ｖｔｈレベルへ駆動される。プ
リチャージ指示信号ＰＲＥとブロック選択信号ＢＳｉ
は、ほぼ同時に変化する信号であるが、そのタイミング
関係は、特に問題ではない。プリチャージ指示信号ＰＲ
Ｅが先にＨレベルに立上がった場合には、ノードＮｄｗ
がプリチャージ電圧ＶＣＰレベルに充電される。この場
合、ノードＮｄｚの信号ＳＤｉの電圧レベルがこのセル
プレート電極プリチャージ電圧ＶＣＰレベルに低下し、
その後負電圧ＶＢに低下する２段階の放電動作が行なわ
れるだけである。サブワード線が非選択状態へ既に駆動
されていれば、何ら誤動作は生じない。
【０２７７】図３９に示すように高しきい値電圧のＭＯ
Ｓトランジスタ１３０ｅを用いるとともに、電圧降下用
のＭＯＳトランジスタ１３０ｄを用いることにより、こ
のＭＯＳトランジスタ１３０ｃに対する高電圧が印加さ
れるのを防止することができる。また、セルプレート電
極プリチャージ電圧ＶＣＰを、プリチャージ状態時ノー
ドＮｄｗへ伝達することにより、ｐチャネルＭＯＳトラ
ンジスタ１３０ｃのゲート−ソース間に高電圧が印加さ
れるのを防止することができる。また、電源電圧を低下
させて、信号／ＳＤｉを生成するｐチャネルＭＯＳトラ
ンジスタのソースへ与えることにより、ゲート電圧が負
電圧レベルであっても、高電圧が印加されるのを防止す
ることができ、高電圧による絶縁破壊が生じるのを防止
することができる。ここで、ブロック選択信号ＢＳｉは
非選択時電源電圧ＶＤＤよりも低い、たとえばセルプレ
ート電圧ＶＣＰレベルであってもよい。
【０２７８】図４１は、各サブワード線に対応して設け
られるサブロウデコード回路の構成を示す図である。図
４１において、サブロウデコード回路は、メインワード
線ＭＷＬ上の信号をゲートに受けてワード線サブデコー
ド信号ＳＤｉをサブワード線ＳＷＬに伝達するｐチャネ
ルＭＯＳトランジスタ１３５ａと、メインワード線ＭＷ
Ｌ上の信号をＭＯＳトランジスタ１３５ｂを介して受け
て負電圧ＶＢをサブワード線ＳＷＬに伝達するｎチャネ
ルＭＯＳトランジスタ１３５ｃと、ワード線サブデコー
ド信号／ＳＤｉをゲートに受けて負電圧ＶＢをサブワー
ド線ＳＷＬに伝達するｎチャネルＭＯＳトランジスタ１
３５ｄを含む。ＭＯＳトランジスタ１３５ｂは、そのゲ
ートが電源電圧ＶＤＤを供給するノードに接続される。
ＭＯＳトランジスタ１３５ｃおよび１３５ｄは、ともに
大きなしきい値電圧Ｖｔｈｈを有する。次に、この図４
１に示すサブロウデコード回路の動作を図４２に示す信
号波形図を参照して説明する。
【０２７９】スタンバイサイクル時においては、メイン
ワード線ＭＷＬは、非選択状態のＨレベル（電源電圧Ｖ
ＤＤレベル）にある。この状態においては、ＭＯＳトラ
ンジスタ１３５ａは、非導通状態にある。一方、ＭＯＳ
トランジスタ１３５ｃが、この電源電圧ＶＤＤレベルの
信号をＭＯＳトランジスタ１３５ｂを介してゲートに受
け、負電圧ＶＢをサブワード線ＳＷＬ上に伝達する。ま
た信号／ＳＤｉも、Ｈレベル（ＶＤＤ−Ｖｔｈレベル）
であり、ＭＯＳトランジスタ１３５ｄが導通し、同様、
負電圧ＶＢをサブワード線ＳＷＬ上に伝達する。これら
のＭＯＳトランジスタ１３５ｃおよび１３５ｄのゲート
電圧は電源電圧よりも低く、サブワード線ＳＷＬ上に負
電圧ＶＢが伝達されても、大きな電圧は印加されず、こ
れらのＭＯＳトランジスタ１３５ｃおよび１３５ｄのゲ
ート絶縁膜に対する耐圧特性は保証される。
【０２８０】ｐチャネルＭＯＳトランジスタ１３５ａ
は、そのゲートおよびソース間に、比較的大きな電圧を
受ける。しかしながら、通常、ｐチャネルＭＯＳトラン
ジスタは、電源ノードに接続されることがおおく、その
耐圧特性は十分対策が取られており、特にゲート絶縁膜
の問題は生じない。ＭＯＳトランジスタ１３５ｂを介し
て、メインワード線上の信号をｐチャネルＭＯＳトラン
ジスタ１３５ａのゲートへ与えるように構成してもよ
い。この場合には、確実に、ＭＯＳトランジスタ１３５
ａのゲート−ソース間の電圧は、電源電圧レベルに保持
することができる。
【０２８１】アクティブサイクルが始まり、メインワー
ド線ＭＷＬが選択されると、ｐチャネルＭＯＳトランジ
スタ１３５ａのゲートは接地電圧レベルとなる。また、
ｎチャネルＭＯＳトランジスタ１３５ｃも、そのゲート
電圧が接地電圧レベルとなる。このＭＯＳトランジスタ
１３５ｃは、大きなしきい値電圧Ｖｔｈｈを有してお
り、非導通状態となる。
【０２８２】サブワード線ＳＷＬが選択されるときに
は、信号ＳＤｉが、電源電圧ＶＤＤレベルとなり、ｐチ
ャネルＭＯＳトランジスタ１３５ａが導通し、サブワー
ド線ＳＷＬが電源電圧ＶＤＤレベルへ駆動される。この
ときには、信号／ＳＤｉは、接地電圧ＶＳＳレベルであ
り、同様ｎチャネルＭＯＳトランジスタ１３５ｄが、そ
の高しきい値電圧により、非導通状態を維持し、確実に
サブワード線ＳＷＬは、電源電圧ＶＤＤレベルに駆動さ
れる。
【０２８３】メインワード線ＭＷＬが選択されても、サ
ブワード線ＳＷＬが非選択状態のときには、信号ＳＤｉ
は負電圧ＶＢレベルであり、ＭＯＳトランジスタ１３５
ａは非導通状態を維持し、一方、信号／ＳＤｉがハイレ
ベル（ＶＤＤ−Ｖｔｈレベル）であり、ＭＯＳトランジ
スタ１３５ｄが導通し、非選択サブワード線ＳＷＬを負
電圧ＶＢレベルに駆動する。したがってＭＯＳトランジ
スタ１３５ｄを用いることにより、選択メインワード線
に対応して設けられた非選択サブワード線がフローティ
ング状態となるのを防止することができる。
【０２８４】以上のように、負電圧をソースに受けるＭ
ＯＳトランジスタのゲート電圧を、電源電圧レベルより
も低いレベルとすることにより、電源電圧よりも高い電
圧が印加されるのを防止することができ、ゲート絶縁膜
耐圧特性を保証することができ、安定に動作するワード
線駆動回路を実現することができる。
【０２８５】図４３は、セルプレート電圧駆動回路１５
の構成を示す図である。図４３において、セルプレート
電圧駆動回路１５は、セルプレート電圧制御信号ＭＣＰ
ｊがＨレベルのとき導通し、セルプレートプリチャージ
電圧ＶＣＰを伝達してセルプレート電圧Ｖｇを生成する
ｎチャネルＭＯＳトランジスタ１５ｎａと、補のセルプ
レート電圧制御信号／ＭＣＰｊがＨレベルのとき導通
し、接地電圧ＶＳＳをセルプレート電圧Ｖｇとして出力
するｎチャネルＭＯＳトランジスタ１５ｎｂを含む。セ
ルプレート電圧制御信号ＭＣＰｊおよび／ＭＣＰｊは、
互いに相補な信号である。次に、この図４３に示すセル
プレート電圧駆動回路１５の動作を図４４に示す波形図
を参照して説明する。
【０２８６】制御信号ＳＣＰは、図１１に示すように、
アクティブサイクル終了時に、ワンショットパルスの形
で、Ｌレベルに立下がり、通常は、電源電圧ＶＤＤレベ
ルのＨレベルにある。この状態においては、セルプレー
ト電圧制御信号ＭＣＰｊはＨレベル、補のセルプレート
電圧制御信号／ＭＣＰｊはＬレベルにあり、セルプレー
ト電圧Ｖｇとして、電圧ＶＣＰがｎチャネルＭＯＳトラ
ンジスタ１５ｎａを介して伝達される。
【０２８７】アクティブサイクル終了時において、制御
信号ＳＣＰがＬレベルに立下がると、応じて信号ＭＣＰ
ｊがＬレベルに立下がり、一方、補のセルプレート電圧
制御信号／ＭＣＰｊがＨレベルに立上がり、セルプレー
ト電圧Ｖｇが、ｎチャネルＭＯＳトランジスタ１５ｎｂ
により、接地電圧ＶＳＳレベルに立下がる。所定期間が
経過すると、信号ＳＣＰはＨレベルに立上がり、応じ
て、制御信号ＭＣＰｊおよび／ＭＣＰｊがそれぞれＨレ
ベルおよびＬレベルに変化し、セルプレート電圧Ｖｇ
が、再び元のプリチャージ電圧ＶＣＰレベルに復帰す
る。
【０２８８】このセルプレート電圧駆動回路１５は、セ
ルプレート電極層それぞれに対応して設けられており、
信号ＭＣＰｊおよび／ＭＣＰｊは、図３９に示す１つの
サブアレイにおいて４つのセルプレート電極層１２５ａ
〜１２５ｄのいずれかのセルプレート電圧を変化させ
る。
【０２８９】図４５は、図３７に示すブロック選択制御
回路１２０に含まれるセルプレート電圧制御信号発生部
の構成を概略的に示す図である。図４５において、セル
プレート電圧制御信号発生部は、ワード線指定用のアド
レス信号の上位２ビットＡｍおよびＡｎをデコードする
デコーダ１２０ａと、行ブロック選択信号ＢＳｉとセル
プレート電圧制御信号ＳＣＰとを受けるＯＲ回路１２０
ｂと、デコーダ１２０ａからのセルプレート電極層指定
信号φＣＰ０とＯＲ回路１２０ｂからのメインセルプレ
ート電圧制御信号ＭＣＰを受けるＯＲ回路１２０ｃと、
メインセルプレート電圧制御信号ＭＣＰとセルプレート
電極層指定信号φＣＰ１を受けるＯＲ回路１２０ｄと、
メインセルプレート電圧制御信号ＭＣＰとセルプレート
電極指定信号φＣＰ２とを受けるＯＲ回路１２０ｅと、
メインセルプレート電圧制御信号ＭＣＰとセルプレート
電極層指定信号φＣＰ３を受けるＯＲ回路１２０ｆと、
ＯＲ回路１２０ｃ〜１２０ｆそれぞれの出力信号を反転
するインバータ１２０ｇ〜１２０ｊを含む。ＯＲ回路１
２０ｃおよびインバータ１２０ｇから、それぞれ制御信
号ＭＣＰ０および／ＭＣＰ０が出力される。ＯＲ回路１
２０ｄおよびインバータ１２０ｈから、セルプレート電
圧制御信号ＭＣＰ１および／ＭＣＰ１が出力される。Ｏ
Ｒ回路１２０ｅおよびインバータ１２０ｉから、制御信
号ＭＣＰ２および／ＭＣＰ２がそれぞれ出力される。Ｏ
Ｒ回路１２０ｆおよびインバータ１２０ｊからは、セル
プレート電圧制御信号ＭＣＰ３および／ＭＣＰ３が出力
される。次に、図４５に示すセルプレート電圧制御信号
発生部の動作を図４６に示す波形図を参照して説明す
る。
【０２９０】スタンバイ状態時においては、ブロック選
択信号ＢＳｉは、電源電圧レベルのハイレベルにあり、
またセルプレート電圧制御信号ＳＣＰもＨレベルにあ
り、したがってセルプレート電圧制御信号ＭＣＰ０〜Ｍ
ＣＰ３がＨレベルにあり、セルプレート電圧Ｖｇは、図
４４に示すように、所定のプリチャージ電圧ＶＣＰレベ
ルに保持される。
【０２９１】アクティブサイクルが始まると、選択行ブ
ロックを特定するブロックデコーダからのブロック選択
信号ＢＳｉがＬレベルの活性状態となる。このときに
は、信号ＳＣＰはＨレベルであり、ＯＲ回路１２０ｂの
出力信号ＭＣＰもＨレベルを保持する。一方、デコーダ
１２０ａがワード線指定アドレス信号の上位２ビットＡ
ｍおよびＡｎをデコードし、選択ワード線が含まれるグ
ループを特定する信号を出力し、セルプレート電極層指
定信号φＣＰ０〜φＣＰ３の１つがＬレベルの選択状態
へ駆動され、残りの指定信号は、非選択状態のＨレベル
を保持する。この状態においては、依然、制御信号ＭＣ
Ｐ０〜ＭＣＰ３は、ＯＲ回路１２０ｃ〜１２０ｆによ
り、Ｈレベルに保持される。
【０２９２】アクティブサイクルが終了するときに、制
御信号ＳＣＰがＬレベルに駆動され、応じて、ＯＲ回路
１２０ｂからのメインセルプレート電圧制御信号ＭＣＰ
がＬレベルに立下がる。選択ワード線を含む行の組に対
して設けられたセルプレート電極層を特定する信号はＬ
レベルであるため、この選択状態のセルプレート電極層
指定信号φＣＰｊとメインセルプレート電圧制御信号Ｍ
ＣＰのＬレベルとにより、セルプレート電圧制御信号Ｍ
ＣＰｊがＬレベルとなり、一方、補のセルプレート電圧
制御信号／ＭＣＰｊがＨレベルへ立上がり、セルプレー
ト電圧Ｖｇが、接地電圧レベルへ低下する。非選択セル
プレート電極層に対しては、対応のセルプレート電極層
指定信号φＣＰがＨレベルにあるため、セルプレート電
圧制御信号は、Ｈレベルを保持し、プリチャージ電圧Ｖ
ＣＰの電圧レベルを保持する。
【０２９３】所定期間が経過すると、制御信号ＳＣＰが
Ｈレベルに立上がり、応じてメインセルプレート電圧制
御信号ＭＣＰもＨレベルに立上がり、応じて、選択状態
のセルプレート電圧制御信号ＭＣＰｊもＨレベルへ復帰
する。これにより、再びセルプレート電圧Ｖｇが、所定
のプリチャージ電圧ＶＣＰレベルに復帰する。
【０２９４】なお、図４５に示す構成は単なる一例であ
り、ＯＲ回路でなく、ＮＯＲ回路を用いる構成であって
もよい。選択メインワード線に対応して設けられるセル
プレート電極層の電圧が制御信号ＳＣＰに従って変化す
る構成であればよい。
【０２９５】［変更例］図４７は、この発明の実施の形
態１０の変更例の構成を示す図である。図４７において
は、同じ行ブロックに含まれる２つのサブアレイＳＡＢ
♯０およびＳＡＢ♯１の部分の構成を示す。図４７にお
いては、サブロウデコーダ１５５が、サブアレイＳＡＢ
♯０およびＳＡＢ♯１に共通に設けられ、同じメインワ
ード線ＭＷＬ上の信号と図示しないワード線サブデコー
ド信号とに従って、サブアレイＳＡＢ♯０およびＳＡＢ
♯１それぞれにおいてサブワード線ＳＷＬを選択状態へ
駆動する。このサブロウデコーダ１５５の共有と同様に
して、セルプレート電圧駆動回路１５０が、これらのサ
ブアレイＳＡＢ♯０およびＳＡＢ♯１に共通に設けられ
る。このセルプレート電圧駆動回路１５０は、サブアレ
イＳＡＢ♯０に含まれるセルプレート電極層１２０ｅ〜
１２０ｈおよびサブアレイＳＡＢ♯１に含まれるセルプ
レート電極層１２０ａ〜１２０ｄに対し、選択的に、セ
ルプレート電圧制御信号ＭＣＰ０〜ＭＣＰ３に従ってセ
ルプレート電圧を変化させる。この図４７に示す構成の
場合、サブロウデコーダ１５５およびセルプレート電圧
駆動回路１５０を２つのサブアレイＳＡＢ♯０およびＳ
ＡＢ♯１により共有することができ、回路占有面積を低
減することができる。この図４７に示す構成において
は、選択メインワード線を含むロウブロックのサブアレ
イすべてにおいて、サブワード線が選択状態へ駆動され
る。メインワード線ＭＷＬは、たとえばアルミニウムで
ある金属配線層で形成されて、高速でワード線選択信号
をこの行ブロックに含まれる全てのサブアレイへ伝達す
ることができる。
【０２９６】［変更例２］図４８はこの発明の実施の形
態１０の変更例２の構成を示す図である。図４８におい
ては、サブワード線ＳＷＬａおよびＳＷＬｂに対して、
１つのメインワード線ＭＷＬが設けられる。サブワード
線ＳＷＬａは、メインワード線ＭＷＬ上の信号とワード
線サブデコード信号ＳＤａを受けるサブワード線ドライ
ブ回路１５５ａにより選択状態に駆動される。サブワー
ド線ＳＷＬｂは、ワード線サブデコード信号ＳＤｂとメ
インワード線ＭＷＬ上の信号とに従って選択状態へ駆動
される。これらのサブワード線ドライブ回路１５５ａお
よび１５５ｂの構成は、先の図４１に示す構成と同じで
ある。
【０２９７】この図４８に示す構成の場合、２つのサブ
ワード線に対して１つのメインワード線が設けられるだ
けであり、メインワード線のピッチ条件を緩和すること
ができる。したがって、この図４８に示す構成の場合、
センスアンプ帯上に配線されるセルプレート電圧制御信
号線ＭＣＰ０〜ＭＣＰ３を、ロウブロック全体にわたっ
て、サブアレイ上にわたって延在してメインワード線Ｍ
ＷＬと同層に配設することができ、配線レイアウトの自
由度が増加する。これは、ワード線サブデコード信号Ｓ
Ｄについても同様である。
【０２９８】なお、図４８においては、ワード線サブデ
コード信号ＳＤａおよびＳＤｂは、行方向と直交する方
向に伝達されるように示される。しかしながら、先の図
３８と同様、このワード線サブデコード信号ＳＤａおよ
びＳＤｂ伝達線は、行方向に沿って延在するとともに１
つのロウブロックに含まれるサブアレイに共通に配設さ
れる。
【０２９９】図４９は、図４８に示すワード線サブデコ
ード信号発生部の構成を示す図である。図４９において
ワード線サブデコード信号発生部は、ブロックアドレス
信号をデコードし、行ブロック指定信号φＢＳｉを出力
するブロックデコーダ１６０と、ワード線特定アドレス
信号の最下位ビットＡ０と行ブロック指定信号φＢＳｉ
を受け、ブロック選択信号ＢＳｉａを出力するＮＡＮＤ
回路１６１ａと、行ブロック指定信号φＢＳｉと補のア
ドレス信号ビット／Ａ０を受けてブロック選択信号ＢＳ
ｉｂを出力するＮＡＮＤ回路１６１ｂと、ブロック選択
信号ＢＳｉａに従ってワード線サブデコード信号ＳＤａ
を出力するサブデコーダ１６２ａと、ブロック選択信号
ＢＳｉｂに従ってワード線サブデコード信号ＳＤｂを出
力するサブデコーダ１６２ｂを含む。サブデコーダ１６
２ａおよび１６２ｂは、図３９に示す構成と同じ構成を
備え、与えられるブロック選択信号ＢＳｉａおよびＢＳ
ｉｂに従って対応のワード線サブデコード信号ＳＤａお
よびＳＤｂの選択／非選択レベルを決定する。
【０３００】この図４９に示す構成においては、ブロッ
クデコーダ１６０は、ブロックアドレス信号をデコード
し、選択メインワード線を含むロウブロックを指定する
ブロック指定信号φＢＳｉをＨレベルへ立上げる。アド
レス信号ビットＡ０および／Ａ０は、ワード線特定用の
アドレス信号ビットの最下位ビットであり、偶数サブワ
ード線が選択されるべきか奇数サブワード線が選択され
るべきかを指定する。ブロック選択信号ＢＳｉａおよび
ＢＳｉｂは、選択状態時、ＮＡＮＤ回路１６２ａおよび
１６２ｂによりＬレベルへ駆動され、非選択状態時Ｈレ
ベルに保持される。したがって、図３９に示す構成と同
じ構成を有するサブデコーダ１６２ａおよび１６２ｂに
従ってワード線サブデコード信号ＳＤａおよびＳＤｂを
生成することができ、図４８に示すサブワード線ＳＷＬ
ａおよびＳＷＬｂの一方をメインワード線ＭＷＬによる
信号電位に従って選択状態へ駆動することができる。
【０３０１】なお、メインワード線は４本以上のサブワ
ード線に対し、１本設けられてもよい。
【０３０２】［実施の形態１１］図５０は、この発明の
実施の形態１１に従う半導体記憶装置の動作を示す信号
波形図である。この全体の回路構成は、図２７に示す構
成と同じである。次にこの図５０に示す動作について説
明する。
【０３０３】時刻ｔ０において、１つのメモリサイクル
が完了すると、内部ロウアドレスストローブ信号ＺＲＡ
Ｓが活性状態のＬレベルから非活性状態のＨレベルに駆
動される。このロウアドレスストローブ信号ＺＲＡＳ
は、外部から与えられるロウアドレスストローブ信号／
ＲＡＳに従って内部で発生されてもよく、また外部から
アクティブコマンドが与えられると活性化され、外部か
らまたプリチャージコマンドが与えられると非活性化さ
れる信号であってもよい。
【０３０４】このロウアドレスストローブ信号ＺＲＡＳ
の非活性化に応答して、セルプレート電極ノードＣＰに
与えられる電圧Ｖｇが、所定のセルプレート電極ノード
プリチャージ電圧（基準電圧）ＶＣＰから、接地電圧Ｖ
ＳＳレベルに駆動される。センスアンプは、まだ動作状
態にあり、またワード線（メインワード線ＭＷＬおよび
サブワード線ＳＷＬ）は選択状態にある。したがって、
このセルプレート電極ノードＣＰの電圧低下に従って、
メモリセルのストレージノードＳＮ（ＳＮ（Ｈ）および
ＳＮ（Ｌ））は、一旦低下するが、動作状態のセンスア
ンプにより、それぞれ元のＨレベル（ＶＤＤ−Ｖｔｈレ
ベル）およびＬレベル（接地電圧ＶＳＳレベル）にクラ
ンプされる。選択メインワード線の電圧レベルは用いら
れるメインワード線ドライバの構成により異なる。
【０３０５】時刻ｔ１において、選択状態のワード線
（サブワード線ＳＷＬ）の電圧レベルが、電源電圧ＶＤ
Ｄから、所定の基準電圧ＶＣＰレベルに低下される。こ
の状態で、セルプレート電極ノードに与えられるセルプ
レート電圧Ｖｇが、接地電圧レベルから基準電圧ＶＣＰ
レベルに駆動される。サブワード線ＳＷＬ上の電圧は基
準電圧ＶＣＰレベルであり、Ｈレベルデータを記憶する
ストレージノードＳＮ（Ｈ）の電圧レベルが、このメモ
リセルキャパシタの容量結合により、電圧ＶＤＤ−Ｖｔ
ｈからＶＤＤ−Ｖｔｈ＋α・ＶＣＰのレベルに上昇す
る。ここで、αは、容量結合係数であり、メモリセルキ
ャパシタの容量値を、ストレージノードＳＮに存在する
寄生容量で割った値である。このＨレベルデータを格納
するストレージノードＳＮ（Ｈ）の電圧レベルは、対応
のサブワード線ＳＷＬの電圧レベルよりも高く、したが
ってアクセストランジスタはオフ状態であり、このスト
レージノードＳＮ（Ｈ）に注入された電荷は、ビット線
に流出することなく保存される。
【０３０６】一方、Ｌレベルデータを格納するメモリセ
ルにおいては、ストレージノードＳＮ（Ｌ）の電圧レベ
ルが、このセルプレート電極ノードの電圧上昇に従って
上昇するが、アクセストランジスタが、オン状態であ
り、対応のビット線をＬレベルに駆動するセンスアンプ
により、元の接地電圧ＶＳＳレベルにクランプされる。
【０３０７】次いで、時刻ｔ３において、選択サブワー
ド線ＳＷＬの電圧レベルが負電圧ＶＢレベルに駆動され
る。これにより、Ｌレベルデータを保持するストレージ
ノードＳＮ（Ｌ）に接続されるアクセストランジスタも
完全にオフ状態となる。
【０３０８】サブワード線を非選択状態へ駆動した後、
センスアンプが、適当なタイミングで非活性化され、ま
たビット線のイコライズ／プリチャージが行なわれる。
【０３０９】選択サブワード線ＳＷＬが非選択状態へ駆
動された後、時刻ｔ４において、再びセルプレート電極
ノードＣＰのセルプレート電圧Ｖｇが、基準電圧ＶＣＰ
から接地電圧ＶＳＳレベルに駆動される。これにより、
Ｈレベルデータを格納するストレージノードＳＮ（Ｈ）
の電圧レベルが、電圧ＶＤＤ−Ｖｔｈ＋α・ＶＣＰから
電圧ＶＤＤ−Ｖｔｈレベルに低下する。一方、Ｌレベル
データを格納するストレージノードＳＮ（Ｌ）の電圧レ
ベルは、接地電圧ＶＳＳから負電圧−α・ＶＣＰの電圧
レベルに低下する。負電圧ＶＢとこのメモリセルキャパ
シタによる電圧変化量α・ＶＣＰの和が、アクセストラ
ンジスタのしきい値電圧Ｖｔｈｌよりも低い場合には、
アクセストランジスタはオフ状態にあり、ビット線とＬ
レベルデータを格納するストレージノードＳＮ（Ｌ）の
間での電荷の移動は生じず、このストレージノードＳＮ
（Ｌ）の電荷は保存される。この状態においてスタンバ
イ状態となる。
【０３１０】時刻ｔ５において、再びロウアドレススト
ローブ信号ＺＲＡＳがＬレベルの活性状態へ駆動される
と、選択メイン／サブワード線に対応して設けられたセ
ルプレート電極ノードＣＰの電圧が接地電圧ＶＳＳから
基準電圧ＶＣＰのレベルに上昇する。このセルプレート
電極ノードＣＰの電圧レベルの上昇に従って、Ｈレベル
を記憶するメモリセルのストレージノードＳＮ（Ｈ）の
電圧レベルが、電圧ＶＤＤ−Ｖｔｈから、再び電圧ＶＤ
Ｄ−Ｖｔｈ＋α・ＶＣＰのレベルに上昇し、ストレージ
ノードＳＮ（Ｈ）に十分な量の電荷が格納される。
【０３１１】一方、Ｌレベルデータを格納するメモリセ
ルのストレージノードＳＮ（Ｌ）は、負電圧−α・ＶＣ
Ｐから再びキャパシタの容量結合により、元の接地電圧
ＶＳＳレベルに復帰する。
【０３１２】このストレージノードＳＮ（Ｈ）およびＳ
Ｎ（Ｌ）を、元の状態に復帰させた後、時刻ｔ６におい
て、アドレス信号に従って、サブワード線ＳＷＬが選択
状態に駆動され、その電圧レベルが負電圧ＶＢから電源
電圧ＶＤＤレベルに上昇する。選択サブワード線ＳＷＬ
に接続されるメモリセルのデータが対応のビット線上に
伝達され、Ｈレベルデータを格納するメモリセルのスト
レージノードＳＮ（Ｈ）の電圧レベルが、電圧ＶＤＤ−
Ｖｔｈ＋α・ＶＣＰから、ビット線のプリチャージ電圧
よりも少し高い電圧レベルにまで低下し、一方Ｌレベル
データを格納するメモリセルのストレージノードＳＮ
（Ｌ）の電圧レベルが、ビット線プリチャージ電圧より
も少し低い電圧レベルにまで上昇する。
【０３１３】この後、時刻ｔ７において、センスアンプ
が活性化され、ストレージノードＳＮ（Ｈ）およびＳＮ
（Ｌ）が、それぞれ電圧ＶＤＤ−Ｖｔｈおよび接地電圧
ＶＳＳレベルに駆動される。この後、選択メモリセルへ
のデータの書込／読出が行なわれる。
【０３１４】時刻ｔ０から時刻ｔ４において、メモリセ
ルの蓄積信号電荷のリストア動作が行なわれ、そのリス
トア動作完了後、セルプレート電極ノードＣＰの電圧Ｖ
ｇが、接地電圧ＶＳＳレベルに保持され、スタンバイ状
態の間、このセルプレート電極ノードＣＰは、接地電圧
ＶＳＳレベルに保持される。この場合、ＲＡＳプリチャ
ージ期間は、時刻ｔ０から時刻ｔ４を少なくとも含む期
間となる。セルプレート電極ノードＣＰの電圧変化は、
選択ワード線（サブワード線）に接続されるメモリセル
を含む所定数のサブワード線のグループに対してのみ行
なわれ、非選択ワード線に対応して設けられたメモリセ
ルのセルプレート電極ノードＣＰはスタンバイ状態時と
同じ接地電圧ＶＳＳレベルに保持される。
【０３１５】図５１（Ａ）および（Ｂ）は、リストア動
作時およびスタンバイ状態時におけるメモリトランジス
タＭＱの印加電圧を示す図である。図５１（Ａ）に示す
ように、図５０の時刻ｔ３の状態においては、メモリト
ランジスタＭＱのゲートには、負電圧ＶＢが印加され、
Ｈレベルデータを記憶するストレージノードＳＮ（Ｈ）
の電圧レベルは、ＶＤＤ−Ｖｔｈ＋α・ＶＣＰとなる。
ビット線は、センスアンプによりＨレベルデータまたは
プリチャージ／イコライズの電圧レベルである。図５１
（Ａ）においては、ビット線のプリチャージ／イコライ
ズ電圧（ＶＤＤ−Ｖｔｈ）／２を示す。この状態におい
ては、メモリトランジスタＭＱのストレージノードＳＮ
（Ｈ）とゲートの間に、電源電圧よりも高い電圧が印加
され、このドレイン領域とゲートの平面図的に見て重な
り合う領域に大きな電界が印加される。
【０３１６】次に、図５１（Ｂ）に示すように、スタン
バイ状態時において、時刻ｔ４においてセルプレート電
圧が、接地電圧ＶＳＳレベルに低下され、ストレージノ
ードＳＮ（Ｈ）の電圧は、電圧ＶＤＤ−Ｖｔｈレベルと
なり、このメモリトランジスタＭＱのゲート−ドレイン
間の電圧差は小さくなり、ドレイン近傍領域に印加され
る電界を緩和することができる。
【０３１７】この図５１（Ａ）に示す状態になるのは、
選択ワード線（サブワード線およびメインワード線）に
接続されるメモリセルであり、一方、図５１（Ｂ）に示
す状態のメモリセルは、非選択メモリセルまたはスタン
バイ状態のメモリセルである。したがって、選択メモリ
セルにおいてのみ、時刻ｔ３から時刻ｔ４の短い期間、
メモリトランジスタＭＱのゲート−ドレイン間に大きな
電圧が印加されるだけである。したがって、スタンバイ
状態時持続的にセルプレート電極ノードの電圧Ｖｇを、
基準電圧ＶＣＰレベルに保持する場合に比べて、メモリ
トランジスタＭＱのゲート絶縁膜に印加される電界を緩
和することができ、ゲート絶縁膜の信頼性を保持するこ
とができる。
【０３１８】図５２は、この発明の実施の形態１１に従
うセルプレート電圧制御部の構成を概略的に示す図であ
る。図５２において、セルプレート電圧制御部は、ロウ
アドレスストローブ信号ＺＲＡＳを所定時間遅延する遅
延回路２００と、遅延回路２００からの出力信号の立上
がりに応答して所定の時間幅を有するワンショットのパ
ルス信号を発生するワンショットパルス発生回路２０２
と、ワンショットパルス発生回路２０２の出力信号ＺＶ
Ｈの立下がりに応答してセットされ、かつロウアドレス
ストローブ信号ＺＲＡＳの立下がりに応答してリセット
されるセット／リセットフリップフロップ２０４と、ロ
ウアドレスストローブ信号ＺＲＡＳの立上がりに応答し
て所定の時間幅を有するワンショットのパルス信号を発
生するワンショットパルス発生回路２０６と、セット／
リセットフリップフロップ２０４の出力Ｑからの出力信
号とワンショットパルス発生回路２０６からの出力信号
とを受けるＯＲ回路２０８を含む。
【０３１９】ワンショットパルス発生回路２０２から、
選択ワード線上に伝達される電圧を切換えるワード線電
圧切換信号ＺＶＨが出力され、ＯＲ回路２０８から、セ
ルプレート電圧制御信号ＳＣＰが出力される。これらの
信号ＺＶＨおよびＳＣＰは、それぞれ図１１および図３
１に示す回路から出力される信号と同じである。次に、
この図５２に示すセルプレート電圧制御部の動作につい
て図５３に示す信号波形図を参照して説明する。
【０３２０】ロウアドレスストローブ信号ＺＲＡＳがＬ
レベルの活性状態からＨレベルの非活性状態に立上がる
と、ワンショットパルス発生回路２０６の出力信号が所
定時間Ｈレベルに立上がる。この間、セット／リセット
フリップフロップ２０４はリセット状態にあり、その出
力信号はＬレベルであり、ＯＲ回路２０８からのセルプ
レート電圧制御信号ＳＣＰが所定期間Ｈレベルになる。
【０３２１】一方、遅延回路２００の有する遅延時間が
経過すると、ワンショットパルス発生回路２０２は、こ
の遅延回路２００の出力する遅延ロウアドレスストロー
ブ信号の立上がりに応答してワンショットのパルス信号
を発生し、ワード線電圧切換信号ＺＶＨをＨレベルに立
上げる。セルプレート電圧制御信号ＳＣＰがＨレベルと
なると、選択メモリセルを含むグループのセルプレート
電極ノードＣＰの電圧が、接地電圧レベルに低下し、ま
たワード線電圧切換信号ＺＶＨがＨレベルに立上がる
と、選択ワード線（サブワード線ＳＷＬ）の電圧レベル
が、基準電圧ＶＣＰレベルに低下する。これらの構成
は、先の図１１および図１２に示す構成と同じ動作であ
る。
【０３２２】所定期間が経過すると、これらの制御信号
ＳＣＰおよびＺＶＨがＬレベルに立下がる。信号ＺＶＨ
の立下がりに応答して、選択メインワード線およびサブ
ワード線が、それぞれ非選択状態の接地電位レベルに立
下がる。
【０３２３】このワード線電圧切換信号ＺＶＨがＨレベ
ルからＬレベルに立下がると、所定時間経過後、この切
換信号ＺＶＨの立下がりに応答してセット／リセットフ
リップフロップ２０４がセットされ、その出力信号がＨ
レベルとなり、応じてＯＲ回路２０８からのセルプレー
ト電圧制御信号ＳＣＰがＨレベルに駆動される。これに
より、選択メモリセルに関連するセルプレート電極ノー
ドＣＰの電圧レベルが、接地電圧レベルに低下する。こ
の状態は、ロウアドレスストローブ信号ＺＲＡＳがＨレ
ベルのスタンバイ状態の間維持される。
【０３２４】ロウアドレスストローブ信号ＺＲＡＳがＨ
レベルからＬレベルに立下がり、メモリサイクルが始ま
ると、セット／リセットフリップフロップ２０４がリセ
ットされ、その出力信号がＬレベルとなり、応じてＯＲ
回路２０８からのセルプレート電圧制御信号ＳＣＰがＬ
レベルとなり、選択メモリセルを含むグループに対して
設けられたセルプレート電極ノードＣＰの電圧レベルが
再び接地電圧ＶＳＳから基準電圧ＶＣＰレベルに上昇す
る。
【０３２５】なお、この選択メモリセル群のセルプレー
ト電極ノードＣＰの電圧レベルを、スタンバイ状態時に
おいて、基準電圧ＶＣＰから接地電圧ＶＳＳに低下させ
るためには、ロウブロック選択信号を用いる必要があ
る。このセルプレート電圧制御信号ＳＣＰが２回立上が
るので、内部で、ロウアドレス信号はラッチする必要が
あり、この後に、セルプレート電極ノード選択のための
制御信号をリセットする必要がある。したがって、ワー
ド線を選択する行選択回路系は、セルプレート電圧制御
信号ＳＣＰの立下がりに応答して非選択状態へ駆動され
るが、このセルプレート電極ノード選択のためのロウブ
ロック選択信号発生回路は、セルプレート電圧制御信号
ＳＣＰが２回目に立上がるまで、活性状態とされる。
【０３２６】なお、この場合、選択メモリセルを含むグ
ループに対してのみ、セルプレート電圧を変化させるだ
けでよく、他の非選択メモリセル群については、セルプ
レート電圧は、接地電圧ＶＳＳレベルに保持されればよ
い。したがって、この発明の実施の形態１１において
は、図１５および図１６に示すセルプレート電圧駆動回
路１５の構成を利用することができる。ロウブロック選
択信号およびセルプレート電圧制御信号の論理を、図１
５および図１６に示す構成の論理と反転させればよい。
【０３２７】以上のように、この発明の実施の形態１１
に従えば、スタンバイサイクル時において、セルプレー
ト電極ノードの電圧を、接地電圧レベルに低下させ、選
択メモリセルに対しては、メモリサイクル開始時に、そ
のセルプレート電極ノードの電圧レベルを上昇させるよ
うに構成しているため、信号電荷の損失を伴うことな
く、メモリトランジスタのゲート絶縁膜に大きな電界が
印加されるのを防止することができ、メモリセルのトラ
ンジスタの耐圧特性が改善される。
【０３２８】［実施の形態１２］図５４は、この発明の
実施の形態１２に従う半導体記憶装置の要部の構成を概
略的に示す図である。図５４においては、１つのサブア
レイＳＡＢ♯ｉｊの部分の構成を示す。この図５４に示
すサブアレイＳＡＢ♯ｉｊにおいては、図３８に示す構
成に加えて、さらに、ダミーセルＤＭＣが配置される。
このダミーセルＤＭＣは、その配置は、後に詳細に説明
するが、通常メモリセルＭＣの列すなわちビット線対Ｂ
Ｌａ，／ＢＬａは、ＢＬｂ，／ＢＬｂとダミーサブワー
ド線ＤＳＷＬの所定の交差部に対応して配置される。
【０３２９】ダミーサブワード線ＤＳＷＬは、メインワ
ード線ＭＷＬと平行にこのロウブロックに含まれるサブ
アレイに共通に行方向に延在して配設されるダミーメイ
ンワード線ＤＭＷＬ上の信号電位とセルプレート指定信
号ＭＣＰ０−ＭＣＰ３とワード線サブデコード信号ＳＤ
ｉとに従って、ダミーサブワード線ドライバ（ＤＷＬド
ライバ）２１２により駆動される。
【０３３０】メモリセルアレイにおいては、４分割領域
Ａ、ＢおよびＣが配設されており、これらの４分割領域
Ａ、ＢおよびＣにおいては、ビット線対が交互に交差し
ている。このような４分割ツイストビット線構成におい
ては、ダミーサブワード線ＤＳＷＬは、４本必要とされ
る。一例として、これらの４本のうちのダミーサブワー
ド線ＤＳＷＬが、メインセルプレート指定信号ＭＣＰ０
−ＭＣＰ３に従って選択される。ダミーセルＤＭＣに対
しては、セルプレート電極層１２５ａ−１２５ｄと同
様、ダミーセルセルプレート電極層２１０が配置され
る。このダミーセルセルプレート電極層２１０は、セン
スアンプ帯１２に隣接して配置されるダミーセルセルプ
レート電極層制御（ＤＣＰコントロール）回路２１４に
より制御される。このＤＣＰコントロール回路２１４
は、図示しない隣接サブアレイに含まれるダミーセルに
対して設けられたセルプレート電極層の電圧をも制御す
る。次に、この図５４に示す半導体記憶装置の動作につ
いて、図５５に示す信号波形図を参照して説明する。
【０３３１】メモリサイクルの終了がたとえば外部から
のロウアドレスストローブ信号に従って指示されると、
まず選択ワード線ＷＬ（メインワード線ＭＷＬおよびサ
ブワード線ＳＷＬ）の電圧レベルが、電源電圧ＶＤＤレ
ベルから、セルプレートプリチャージ電圧（基準電圧）
ＶＣＰレベルに低下される。ダミーセルセルプレート電
極層２１０は、ＶＣＰ／２の電圧レベルに保持される。
【０３３２】時刻ｔｂにおいて、選択メモリセルに対す
るセルプレート電極ノードＣＰの電圧レベルが、接地電
圧ＶＳＳから基準電圧ＶＣＰレベルに上昇される。これ
により、Ｈレベルデータを格納するストレージノードＳ
Ｎ（Ｈ）の電圧レベルが、それまでの電圧ＶＤＤ−Ｖｔ
ｈから、さらにメモリセルキャパシタの容量結合によ
り、電圧ＶＤＤ−Ｖｔｈ＋α・ＶＤＤのレベルにまで上
昇する。一方、Ｌレベルデータを保持するストレージノ
ードＳＮ（Ｌ）の電圧レベルは、このセルプレート電極
ノードの電圧上昇に従って一旦上昇するが、対応のサブ
ワード線が選択状態にあり、対応のアクセストランジス
タを介してセンスアンプに接続されており、接地電圧Ｖ
ＳＳレベルにクランプされる。
【０３３３】ダミーセルセルプレート電極層２１０は、
所定の電圧ＶＣＰ／２の電圧レベルに保持されており、
Ｈレベルを記憶するダミーセルのストレージノードＤＳ
Ｎ（Ｈ）は、電圧ＶＤＤ−Ｖｔｈの電圧レベルを保持
し、一方、Ｌレベルデータを保持するダミーセルのスト
レージノードＤＳＮ（Ｌ）は、接地電圧ＶＳＳレベルを
保持する。ここで、Ｈレベルのデータを記憶するメモリ
セルのストレージノードＳＮ（Ｈ）の電圧レベルが、時
刻ｔｂにおいて上昇しても、対応のアクセストランジス
タはオフ状態にあり、ビット線の電圧レベルは、電圧Ｖ
ＤＤ−Ｖｔｈレベルであり、したがってダミーサブワー
ド線が選択状態にあっても、ダミーセルのＨレベルデー
タを記憶するストレージノードＤＳＮ（Ｈ）の電圧レベ
ルは変化せず、電圧ＶＤＤ−Ｖｔｈのレベルを保持す
る。
【０３３４】次いで、時刻ｔｃにおいて、選択ワード線
ＷＬ（ＭＷＬ，ＳＷＬ）が、基準電圧ＶＣＰから負電圧
ＶＢレベルに駆動される。これにより、選択メモリセル
（選択サブワード線に接続されるメモリセル）は対応の
サブワード線と切り離され、各ストレージノードの電圧
レベルが一定に保持される。
【０３３５】次いで、時刻ｔｄにおいて、この選択メモ
リセルに対して設けられたセルプレート電極層の電圧レ
ベルが、基準電圧ＶＣＰから接地電圧ＶＳＳレベルに駆
動され、Ｈレベルデータを保持するメモリセルの記憶ノ
ードＳＮ（Ｈ）は、電圧ＶＤＤ−Ｖｔｈ＋α・ＶＣＰの
レベルから、電圧ＶＤＤ−Ｖｔｈのレベルに低下する。
Ｌレベルデータを記憶するストレージノードＳＮ（Ｌ）
の電圧レベルが、接地電圧ＶＳＳから、メモリセルキャ
パシタの容量結合により、−α・ＶＣＰのレベルに低下
する。この時刻ｔｄにおいて、また、センスアンプが非
活性化され、次いで、ビット線イコライズ動作が行なわ
れる。この状態においては、ダミーワード線ＤＷＬ（Ｄ
ＭＷＬ，ＤＳＷＬ）は、選択状態にあり、したがってビ
ット線上の電圧ＶＤＤ−Ｖｔｈおよび接地電圧ＶＳＳの
中間電圧（ＶＤＤ−Ｖｔｈ）／２のレベルにプリチャー
ジされたビット線の電圧が、ダミーセルに書込まれ、ダ
ミーセルのストレージノードＤＳＮ（Ｈ，Ｌ）が、電圧
（ＶＤＤ−Ｖｔｈ）／２の中間電圧レベルに駆動され
る。
【０３３６】次いで、時刻ｔｅにおいて、選択ダミーワ
ード線ＤＷＬ（ダミーメインワード線ＤＭＷＬ、ダミー
サブワード線ＤＳＷＬ）の電圧レベルが、電源電圧ＶＤ
Ｄから負電圧ＶＢのレベルに駆動され、ダミーセルＤＭ
Ｃが、対応のダミーサブワード線ＤＳＷＬから切り離さ
れる。したがって、この状態においては、ダミーセルの
ストレージノードの電圧レベルは、中間電圧（ＶＤＤ−
Ｖｔｈ）／２の電圧レベルである。
【０３３７】時刻ｔｆにおいて、次のメモリサイクルが
始まると、選択ロウブロックに対して設けられたダミー
セルセルプレート電極層２１０の電圧、すなわちダミー
セルのセルプレートノードＤＣＰの電圧は、それまでの
プリチャージ電圧ＶＣＰ／２から接地電圧ＶＳＳへ低下
される。これにより、ダミーセルＤＭＣのストレージノ
ードＤＳＮ（Ｈ，Ｌ）の電圧レベルが、（ＶＤＤ−Ｖｔ
ｈ）／２−α・ＶＣＰ／２の電圧レベルとなる。
【０３３８】時刻ｔｇにおいて、メインロウデコーダお
よびサブロウデコーダ１１５により、メインワード線Ｍ
ＷＬおよび対応のサブワード線ＳＷＬが選択され、選択
サブワード線ＳＷＬの電圧レベルが負電圧ＶＢから電源
電圧ＶＤＤレベルに上昇する。このときまた、選択ロウ
ブロックに対して設けられたダミーワード線（ダミーメ
インワード線ＤＭＷＬおよびＷＬサブワード線ＤＳＷ
Ｌ）の電圧レベルが、それまでの負電圧ＶＢから電源電
圧ＶＤＤレベルに上昇する。メモリセルアレイにおい
て、選択サブワード線ＳＷＬに接続されるメモリセルＭ
Ｃのデータが対応のビット線に読出され、一方ダミーセ
ルＤＭＣのデータは、このメモリセルＭＣのデータが読
出されたビット線に対し参照電圧を与える参照ビット線
上に読出される。Ｈレベルを記憶するストレージノード
ＳＮ（Ｈ）の電圧レベルは、電圧ＶＤＤ−Ｖｔｈであ
り、一方、Ｌレベルデータを記憶するメモリセルのスト
レージノードＳＮ（Ｌ）の電圧レベルは、−α・ＶＣＰ
である。したがって、ダミーセルＤＭＣのストレージノ
ードＤＳＮ（Ｈ，Ｌ）に記憶されたデータの電圧レベル
は、これらのメモリセルのＨレベルおよびＬレベルの真
ん中にあり、参照ビット線に対し、ＨレベルデータとＬ
レベルデータに対する正確な中央値を与えることにな
る。これにより、センスアンプは、Ｈレベルデータおよ
びＬレベルデータに対する同じ大きさの読出電圧を検知
することになり、センスマージンが増加する。
【０３３９】次いで、時刻ｔｈにおいてセンスアンプが
活性化され、ストレージノードＳＮ（Ｈ）およびＳＮ
（Ｌ）の電圧レベルが、それぞれ、電圧ＶＤＤ−Ｖｔｈ
および接地電圧ＶＳＳに駆動され、また同様、ダミーセ
ルのストレージノードの電圧も、対応のビット線に読出
されたメモリセルデータに従って、電圧ＶＤＤ−Ｖｔｈ
または接地電圧ＶＳＳレベルに駆動される。
【０３４０】このセンスアンプ動作完了後、時刻ｔｉに
おいて、ダミーセルＤＭＣのセルプレート電極ノードＤ
ＣＰの電圧レベルが、再び元の基準電圧ＶＣＰ／２の電
圧レベルに駆動される。
【０３４１】この図５４に示すように、ダミーセルを用
い、ビット線イコライズ後、ダミーセルを選択するダミ
ーワード線を非選択状態へ駆動することにより、ダミー
セルのストレージノードＤＳＮ（Ｈ，Ｌ）には、メモリ
セルの格納するＨレベルデータおよびＬレベルデータの
１／２の電圧レベルが格納され、すなわちビット線振幅
の中央値を与える電圧レベルが、ダミーセルに格納され
ることになり、センスアンプは、Ｈレベルデータおよび
Ｌレベルデータに対するマージンが同じとなり、正確に
センス動作を行なうことができる。
【０３４２】なお、この図５４および図５５に示す構成
において、先の実施の形態１１と同様、選択メモリセル
のセルプレートＣＰの電圧レベルが、時刻ｔｆにおい
て、基準電圧ＶＣＰレベルに駆動される構成が用いられ
てもよい。この場合においては、Ｌレベルデータを記憶
するストレージノードＳＮ（Ｌ）の電圧レベルは低下せ
ず、接地電圧ＶＳＳレベルを有し、一方Ｈレベルデータ
を記憶するストレージノードＳＮ（Ｈ）の電圧レベル
が、ＶＤＤ−Ｖｔｈ＋α・ＶＣＰのレベルに上昇する。
このとき、ダミーセルＤＭＣのセルプレートノードＤＣ
Ｐの電圧レベルは、ＶＣＰ／２から、ＶＣＰのレベルに
上昇させると、ダミーセルＤＭＣのストレージノードＤ
ＳＮ（Ｈ，Ｌ）の電圧レベルが、（ＶＤＤ−Ｖｔｈ＋α
・ＶＣＰ）／２の電圧レベルとなり、同様、Ｈレベルデ
ータおよびＬレベルデータの１／２の電圧レベルに、ダ
ミーセルのストレージノードＤＳＮ（Ｈ，Ｌ）の電圧レ
ベルが設定され、同様、センスマージンを増大させ、正
確なセンス動作を行なうことができる。
【０３４３】図５６は、１つのサブアレイにおけるメモ
リセルおよびダミーセルの配置を概略的に示す図であ
る。図５６においては、２対のビット線ＢＬａ，／ＢＬ
ａおよびＢＬｂ，／ＢＬｂを代表的に示す。
【０３４４】図５６において、４分割領域Ａ、Ｂおよび
Ｃにより、これらのビット線ＢＬａ，／ＢＬａ、および
ＢＬｂ，／ＢＬｂは、４つの領域♯Ａ、♯Ｂ、♯Ｃ、お
よび♯Ｄに分割される。領域♯Ａにおいて、サブワード
線ＳＷＬＡ０およびＳＷＬＡ１が配置され、領域♯Ｂに
おいて、サブワード線ＳＷＬＢ０、およびＳＷＬＢ１が
配置され、領域♯Ｃにおいて、サブワード線ＳＷＬＣ０
およびＳＷＬＣ１が配置され、領域Ｄにおいて、サブワ
ード線ＳＷＬＤ０およびＳＷＬＤ１が配置される。
【０３４５】サブワード線ＳＷＬＡ０選択時において
は、メモリセルＭＣの記憶データは、ビット線ＢＬａお
よびＢＬｂ上に伝達され、サブワード線ＳＷＬＡ１の選
択時においては、メモリセルのデータは、補のビット線
／ＢＬａおよび／ＢＬｂ上に読出される。サブワード線
ＳＷＬＢ０の選択時においては、メモリセルのデータ
は、ビット線ＢＬａおよび／ＢＬｂ上に読出され、サブ
ワード線ＳＷＬＢ１選択時においては、メモリセルＭＣ
のデータは、ビット線／ＢＬａおよびＢＬｂ上に読出さ
れる。サブワード線ＳＷＬＣ０の選択時においては、メ
モリセルデータは、ビット線／ＢＬａおよび／ＢＬｂ上
に読出され、サブワード線ＳＷＬＣ１選択時において
は、メモリセルデータは、ビット線ＢＬａおよびＢＬｂ
上に読出される。サブワード線ＳＷＬＢ０選択時におい
ては、メモリセルデータは、ビット線／ＢＬａおよびＢ
Ｌｂ上に読出され、サブワード線ＳＷＬＢ１選択時にお
いては、メモリセルデータは、ビット線ＢＬａおよび／
ＢＬｂ上に読出される。したがって、領域♯Ａ〜♯Ｄに
おいて、選択されるサブワード線の位置に応じて、メモ
リセルデータが読出されるビット線の組が異なる。これ
に合わせて、ダミーセルＤＭＣも、参照ビット線上にダ
ミーセルＤＭＣのデータが読出されるように配置され
る。
【０３４６】選択メモリセルのデータが読出されるビッ
ト線の組合せは、４通り存在するため、応じて、４本の
ダミーサブワード線ＤＳＷＬ０〜ＤＳＷＬ３が設けられ
る。ダミーサブワード線ＤＳＷＬについては、ビット線
／ＢＬａおよび／ＢＬｂとの交差部に対応してダミーセ
ルＤＭＣが配置される。ダミーサブワード線ＤＳＷＬ１
においては、ビット線ＢＬａおよびＢＬｂの交差部に対
応してダミーセルＤＭＣが配置される。ダミーサブワー
ド線ＤＳＷＬ２に対しては、ビット線／ＢＬａおよびＢ
Ｌｂの交差部に対応してダミーセルＤＭＣが配置され
る。ダミーサブワード線ＤＳＷＬ３については、ビット
線ＢＬａおよび／ＢＬｂの交差部に対応してダミーセル
ＤＭＣが配置される。選択サブワード線の位置に応じ
て、ダミーサブワード線ＤＳＷＬ０〜ＤＳＷＬ３のいず
れかが選択状態へ駆動される。
【０３４７】図５７は、選択サブワード線と対応して選
択されるダミーサブワード線の対応関係を示す図であ
る。サブワード線ＳＷＬＡ０またはサブワード線ＳＷＬ
Ｃ１が選択されたときには、メモリセルデータが、ビッ
ト線ＢＬａおよびＢＬｂに読出される。したがって、こ
の場合、参照ビット線／ＢＬａおよび／ＢＬｂ上にダミ
ーセルＤＭＣのデータを読出すため、ダミーサブワード
線ＤＳＷＬ０が選択状態へ駆動される。サブワード線Ｓ
ＷＬＢ０またはＳＷＬＤ１が選択されたときには、ダミ
ーサブワード線ＤＳＷＬ１が選択される。サブワード線
ＳＷＬＣ０またはＳＷＬＡ１が選択されたときには、ダ
ミーサブワード線ＤＳＷＬ２が選択される。また、サブ
ワード線ＳＷＬＤ０またはＳＷＬＢ１が選択された場合
には、ダミーサブワード線ＤＳＷＬ３が選択される。
【０３４８】このダミーサブワード線を選択するための
構成は、メインワード線ＭＷＬとサブワード線ＳＷＬと
の位置関係により異なる。ダミーサブワード線ＤＳＷＬ
０〜ＤＳＷＬ３に対しては、１つのダミーメインワード
線ＤＭＷＬが設けられる。選択ロウブロックに含まれる
サブアレイに対してダミーサブワード線を選択状態へ駆
動するために、このダミーメインワード線ＤＭＷＬが設
けられる。
【０３４９】図５８は、１つのメインワード線ＭＷＬに
対応して配置されるサブワード線ＳＷＬａおよびＳＷＬ
ｂに対して設けられたメモリセルＭＣの配置を概略的に
示す図である。図５８においては、ビット線ＢＬａ，／
ＢＬａ〜ＢＬｃ，／ＢＬｃを代表的に示す。この図５８
に示すメモリセルＭＣの配置においては、メインワード
線ＭＷＬに対応して配置されるサブワード線ＳＷＬａお
よびＳＷＬｂは、同じメモリセルＭＣの配置を有する。
すなわち、サブワード線ＳＷＬａおよびＳＷＬｂの選択
時に、メモリセルＭＣのデータが、真のビット線ＢＬ
ａ、ＢＬｂおよびＢＬｃに読出される。この場合、ダミ
ーサブワード線の選択態様は、メインワード線ＭＷＬの
位置に応じて決定される。
【０３５０】図５９は、図５８に示すメモリセル配置に
おけるダミーサブワード線ドライブ回路（ＤＷＬドライ
バ）の構成を概略的に示す図である。図５９において、
ダミーサブワード線ＤＳＷＬｊに対し、ダミーメインワ
ード線ＤＭＷＬ上の信号とメインセルプレート電圧制御
信号（セルプレート電極指定信号）ＭＣＰｉと、選択メ
インワード線の位置を示すアドレス信号ビットＡｍを受
けるＮＡＮＤ回路２１２ａが設けられる。これらの信号
ＭＣＰｉ、ＤＭＷＬおよびＡｍがすべて選択状態となっ
たとき、対応のダミーサブワード線ＤＳＷＬｊが選択状
態へ駆動される。メインセルプレート電圧制御信号ＭＣ
Ｐｉは、セルプレート電極層指定信号であり、選択メイ
ンワード線が、領域♯Ａ〜♯Ｄのいずれに属するかを指
定する。アドレス信号ビットＡｍは、選択メインワード
線ＭＷＬが、領域♯Ａ〜♯Ｄにおいて、偶数であるのか
奇数であるのかを指定する。ダミーメインワード線ＤＭ
ＷＬは、対応のサブアレイが、選択メインワード線を含
むことを示す。選択メインワード線ＭＷＬの位置に応じ
て、選択サブワード線ＳＷＬａまたはＳＷＬｂいずれに
対しても、対応のダミーサブワード線ＤＳＷＬｊを選択
状態へ駆動することができる。ダミーメインワード線Ｄ
ＭＷＬを駆動するための信号は、行ブロック指定信号Ｂ
Ｓｉから生成される。
【０３５１】図６０は、サブワード線に対するメモリセ
ル配置の他の例を、概略的に示す図である。図６０にお
いても、メインワード線ＭＷＬに対応して、２本のサブ
ワード線ＳＷＬａおよびＳＷＬｂが設けられる。サブワ
ード線ＳＷＬａおよびＳＷＬｂにおいてメモリセルＭＣ
の配置が異なる。サブワード線ＳＷＬａは、選択時、メ
モリセルＭＣのデータが、真のビット線ＢＬａ、ＢＬｂ
およびＢＬｃ上に読出される。一方、サブワード線ＳＷ
Ｌｂの選択時においては、メモリセルＭＣのデータが、
補のビット線／ＢＬａ、／ＢＬｂおよび／ＢＬｃ上に読
出される。この図６０に示すメモリセル配置の場合、選
択サブワード線の位置に応じて選択ダミーワード線が決
定される。
【０３５２】図６１は、図６０に示すメモリセル配置に
対するダミーワード線選択駆動部（ＷＬドライバ）の構
成の一例を概略的に示す図である。図６１において、ワ
ード線選択駆動回路は、ワード線サブデコード信号ＳＤ
０とセルプレート電圧制御信号ＭＣＰｉを受けるＡＮＤ
回路２１２ｂと、ワード線サブデコード信号ＳＤ１とセ
ルプレート電圧制御信号ＭＣＰｊを受けるＡＮＤ回路２
１２ｃと、ＡＮＤ回路２１２ｂおよび２１２ｃの出力信
号を受けるＯＲ回路２１２ｄと、ＯＲ回路２１２ｄの出
力信号とダミーメインワード線ＤＭＷＬ上の信号とを受
けるＡＮＤ回路２１２ｅを含む。ＡＮＤ回路２１２ｅか
ら、対応のダミーサブワード線ＤＳＷＬｋを選択するた
めの信号が出力される。
【０３５３】この図６１に示す構成において、セルプレ
ート電圧制御信号ＭＣＰｉおよびＭＣＰｊが、選択メイ
ンワード線が属する領域を指定し、ワード線サブデコー
ド信号ＳＤ０およびＳＤ１が、サブワード線ＳＷＬａお
よびＳＷＬｂのいずれが選択されたかを示す。したがっ
て、選択サブワード線の位置に応じて、対応のダミーサ
ブワード線ＤＳＷＬｋを選択することができる（図５７
参照）。
【０３５４】なお、図５８および図６０に示す構成にお
いては、１つのメインワード線ＭＷＬに２本のサブワー
ド線ＳＷＬａおよびＳＷＬｂが設けられている。しかし
ながら、１本のメインワード線ＭＷＬに、たとえば４本
等数多くのサブワード線が接続される構成においても、
図５９および図６１に示す構成を拡張することにより、
選択サブワード線に応じたダミーサブワード線を選択状
態へ駆動することができる。
【０３５５】図６２は、この発明の実施の形態１２にお
ける半導体記憶装置の制御部の構成を概略的に示す図で
ある。図６２において、制御回路は、ロウアドレススト
ローブ信号ＺＲＡＳの非活性化に応答して、所定期間活
性状態となるセルプレート電圧制御信号ＳＣＰを出力す
るセルプレート電圧制御回路２２０と、ロウアドレスス
トローブ信号ＺＲＡＳとセルプレート電圧制御信号ＳＣ
Ｐとを受けるワード線ＷＬ（メインワード線およびサブ
ワード線）を駆動するワード線駆動制御回路２２２と、
ワード線駆動制御回路２２２の出力信号に従って所定の
タイミングでセンスアンプを活性化するセンスアンプ制
御回路２２４と、ワード線駆動制御回路２２２の出力信
号に応答してダミーワード線ＤＷＬ（ダミーメインワー
ド線およびダミーサブワード線）を選択状態へ駆動する
ダミーワード線駆動制御回路２２６と、ロウアドレスス
トローブ信号ＺＲＡＳの活性化に応答して所定期間ダミ
ーセルのセルプレート電圧を低下させるダミーセルセル
プレート電圧制御回路２２８を含む。ダミーセルセルプ
レート電圧制御回路２２８からの制御信号は、ダミーセ
ルのセルプレート電極ノードへ与えられる。
【０３５６】このダミーセルセルプレート電圧制御回路
２２８は、ロウアドレスストローブ信号ＺＲＡＳが活性
状態となってから、センスアンプ制御回路２２４からの
センスアンプ活性化信号ＳＡが活性状態となりかつ所定
時間が経過するまでの期間、ダミーセルのセルプレート
電圧を、基準電圧ＶＣＰ／２から接地電圧ＶＳＳレベル
へ駆動する。
【０３５７】ダミーワード線駆動制御回路２２６は、ワ
ード線駆動制御回路２２２の制御の下に、メインワード
線およびサブワード線が選択状態へ駆動されるとき、同
じタイミングでダミーメインワード線およびダミーサブ
ワード線を選択状態へ駆動し、かつワード線駆動制御回
路２２２の制御の下に、ワード線ＷＬ（メインワード線
およびサブワード線）が非選択状態へ駆動されて所定期
間経過した後に、ダミーワード線ＤＷＬ（ダミーメイン
ワード線およびダミーサブワード線）を非選択状態へ駆
動する。
【０３５８】センスアンプ制御回路２２４は、ワード線
駆動制御回路２２２の制御の下に、ワード線ＷＬが選択
状態へ駆動されて所定期間経過後に、センスアンプ活性
化信号ＳＡを活性化する。この図６２に示す制御回路を
利用することにより、図５５に示す信号波形図を実現す
ることができる。
【０３５９】図６３は、図５４に示すダミーセルセルプ
レート電圧制御回路（ＤＣＰコントロール）の構成の一
例を示す図である。図６３において、ＤＣＰコントロー
ル回路２１４は、図６２に示すダミーセルセルプレート
電圧制御回路２２８からの制御回路φＤＣＰと行ブロッ
ク指定信号ＢＳｉを受けるＡＮＤ回路２１４ａと、制御
信号φＤＣＰと行ブロック指定信号ＢＳｊとを受けるＡ
ＮＤ回路２１４ｂと、ＡＮＤ回路２１４ａの出力信号を
反転するインバータ２１４ｃと、ＡＮＤ回路２１４ｂの
出力信号を反転するインバータ２１４ｄと、ＡＮＤ回路
２１４ａの出力信号に応答して導通し、ダミーセルセル
プレート電極層ＤＣＰｉを接地電圧レベルに駆動するｎ
チャネルＭＯＳトランジスタ２１４ｅと、ＡＮＤ回路２
１４ｅの出力信号に応答して導通し、隣接サブアレイの
ダミーセルセルプレート電極層ＤＣＰｊを接地電圧レベ
ルへ駆動するｎチャネルＭＯＳトランジスタ２１４ｆ
と、インバータ２１４ｄの出力信号に応答して導通し、
ダミーセルセルプレート電極層ＤＣＰｉを基準電圧ＶＣ
Ｐレベルに充電するｐチャネルＭＯＳトランジスタ２１
４ｇと、インバータ２１４ｃの出力信号に応答して導通
し、ダミーセルセルプレート電極層ＤＣＰｊを基準電圧
ＶＣＰレベルにプリチャージするｐチャネルＭＯＳトラ
ンジスタ２１４ｈと、イコライズ指示信号ＥＱｉｊに応
答して導通し、ダミーセルセルプレート電極層と接続す
るｎチャネルＭＯＳトランジスタ２１４ｉを含む。イコ
ライズ指示信号ＥＱｉｊは、ＡＮＤ回路２１４ａおよび
２１４ｂの出力信号のＮＯＲをとることにより生成され
る。次に、この図６３に示すＤＣＰコントロール回路２
１４の動作を図６４に示す波形図を参照して説明する。
【０３６０】ロウアドレスストローブ信号ＺＲＡＳがＨ
レベルから活性状態のＬレベルに立下がると、図６２に
示すダミーセルセルプレート電圧制御回路２２８からの
制御信号φＤＣＰが所定期間Ｈレベルの活性状態へ駆動
される。この制御信号φＤＣＰは、センスアンプが動作
し、ビット線上に読出されるメモリセルデータが増幅さ
れかつラッチされたときまで少なくとも活性状態に保持
される。
【０３６１】また、このロウアドレスストローブ信号Ｚ
ＲＡＳの活性化に応答して、与えられたアドレス信号が
デコードされ、行ブロックを指定する行ブロック指定信
号ＢＳがＨレベルに立上がる。図６４においては、行ブ
ロック指定信号ＢＳｉが選択された状態を一例として示
す。この状態においては、行ブロック指定信号ＢＳｊ
は、Ｌレベルの非選択状態を維持する。
【０３６２】また、このロウアドレスストローブ信号Ｚ
ＲＡＳの活性化に応答して、イコライズ指示信号ＥＱｉ
ｊがＬレベルとなり、ＭＯＳトランジスタ２１４ｉがオ
フ状態となり、ダミーセルセルプレート電極層ＤＣＰｉ
およびＤＣＰｊが切り離される。次いで、ＡＮＤ回路２
１４ａの出力信号がＨレベルとなり、ＭＯＳトランジス
タ２１４ｅがオン状態となり、ダミーセルセルプレート
電極層ＤＣＰｉが接地電圧レベルに駆動される。これと
同時に、またＭＯＳトランジスタ２１４ｈがオン状態と
なり、隣接サブアレイのダミーセルセルプレート電極層
ＤＣＰｊが基準電圧ＶＣＰレベルにプリチャージされ
る。
【０３６３】制御信号φＤＣＰがＨレベルからＬレベル
に立下がると、ＭＯＳトランジスタ２１４ｅおよび２１
４ｈがともにオン状態からオフ状態に移行する。このと
きまた、制御信号φＤＣＰの立下がりに応答してイコラ
イズ指示信号ＥＱｉｊがＨレベルの活性状態となり、Ｍ
ＯＳトランジスタ２１４ｉがオン状態となる。これによ
り、接地電圧ＶＳＳレベルのダミーセルセルプレート電
極層ＤＣＰｉと基準電圧ＶＣＰにプリチャージされてい
たダミーセルセルプレート電極層ＤＣＰｊが電気的に接
続される。これらのダミーセルセルプレート電極層ＤＣ
ＰｉおよびＤＣＰｊの寄生容量は同じであり、したがっ
て、これらのダミーセルセルプレート電極層ＤＣＰｉお
よびＤＣＰｊの電圧レベルが、電圧ＶＣＰ／２の中間電
圧レベルにイコライズされる。
【０３６４】以上のように、この発明の実施の形態１２
に従えば、ダミーセルを利用し、このダミーセルのセル
プレート電圧をメモリセルのストレージノードの電圧変
化量と同じ量変化させているため、メモリセルデータ読
出時、ダミーセルは、ＨレベルデータとＬレベルデータ
の中間電圧を参照ビット線に出力し、これにより、Ｈレ
ベルデータおよびＬレベルデータに対するセンスアンプ
のマージンが増加し、正確なセンス動作が保証される。
【０３６５】
【発明の効果】以上のように、この発明に従えば、非選
択ワード線を、選択ワード線の電圧極性と異なる電圧レ
ベルに保持しているために、非選択ワード線に接続され
るメモリセルに対しても、セルプレート電極ノードの電
圧を変化させ、ストレージノードの昇圧動作を行なうこ
とができ、高密度高集積化された半導体記憶装置におい
て、昇圧電圧を用いることなく、電源電圧よりも高い電
圧レベルのＨレベルデータを確実にメモリセルのストレ
ージノードに記憶することができる。これにより、信頼
性の高い半導体記憶装置を実現することができる。
【０３６６】すなわち、請求項１に係る発明に従えば、
所定数の行のメモリセルの組各々に対応してセルプレー
ト電極層を分割し、選択行を含む組に含まれる行のメモ
リセルのキャパシタのストレージノードの電圧をパルス
状に変化するように構成しているために、ワード線を昇
圧することなく、十分な量の電荷を格納することがで
き、ＭＯＳトランジスタのゲート絶縁膜の信頼性を保証
することができ、信頼性の高い半導体記憶装置を実現す
ることができる。また、メモリセルトランジスタおよび
周辺トランジスタを同じ膜厚のゲート絶縁膜にすること
ができ、また昇圧電圧を用いる必要がなく、ゲート絶縁
膜を薄くすることができ、ＭＯＳトランジスタの動作性
能を改善することができ、高性能な半導体記憶装置を実
現することができる。また、複数行単位でストレージノ
ードの電圧を変化させても、非選択ワード線は、選択ワ
ード線上の電圧と極性の電圧レベルに保持されており、
非選択メモリセルのデータの破壊は確実に防止される。
また複数行単位でセルプレート電極層を分割するため、
容易に高密度高集積化された半導体記憶装置においてセ
ルプレート電極層の分割を行なうことができる。
【０３６７】請求項２に係る発明に従えば、サブアレイ
単位でセルプレート電極層を所定数の行の組に対応して
分割し、サブアレイの行の組内において選択サブワード
線が含まれるときには、この選択サブアレイ内の組の行
のメモリセルのストレージノードに対し、一括して昇圧
動作を行なっているため、容易にセルプレート電極層の
分割を行なうことができる。また、セルプレート電極層
はサブアレイ内においてのみ延在するだけであり、その
寄生容量および抵抗は小さく、高速でセルプレート電圧
を変化させることができる。
【０３６８】請求項３に係る発明に従えば、サブアレイ
内のメモリセルのセルプレート電圧をすべて共通に一括
して制御するように構成しているため、容易にセルプレ
ート電極層の配設を行なうことができる。
【０３６９】請求項４に係る発明に従えば、サブアレイ
内の２以上の行を含む行の組それぞれに対応してセルプ
レート電極層を分割しているため、セルプレート電極の
抵抗／容量が小さくなり、高速でセルプレート電圧を変
化させることができる。
【０３７０】請求項５に係る発明に従えば、シェアード
センスアンプ構成において、ｎチャネルＭＯＳトランジ
スタで構成されるＮセンスアンプのみをシェアードセン
スアンプ構成とし、ｐチャネルＭＯＳトランジスタで構
成されるＰセンスアンプは、各サブアレイ対応に設けて
いるため、センスアンプとビット線との接続のための制
御信号を昇圧しなくても、ビット線をフル電源電圧レベ
ルに変化させることができ、昇圧信号を用いる必要はな
く、構成要素のゲート絶縁膜の信頼性が改善される。
【０３７１】請求項６に係る発明に従えば、シェアード
センスアンプ構成において、ビット線プリチャージ電圧
を、このセンスアンプとビット線との接続ゲートのしき
い値電圧と選択ワード線上の電圧の差の１／２に設定し
ているため、確実にビット線を中間電圧レベルに設定し
て、センス動作を正確に行なうことができる。
【０３７２】請求項７または８に係る発明に従えば、シ
ェアードセンスアンプ構成において、ストレージノード
昇圧動作時、選択ワード線上の電圧レベルを第１の電圧
レベルよりも低くしているため、この昇圧動作時におい
て、メモリセルのストレージノードから対応のビット線
への電荷が流出するのを確実に防止することができる。
【０３７３】また、請求項９に係る発明に従えば、選択
行の電圧レベルを、セルプレート電圧の低電圧レベルへ
の変化に応答して第１の電圧レベルから低下させるよう
に構成しているため、確実に、セルプレート電圧変化に
よるメモリセルのストレージノードの電圧レベル上昇時
アクセストランジスタをオフ状態に保持することがで
き、メモリセルのストレージノードから対応のビット線
へ電荷が流出するのを防止することができ、確実に、昇
圧電圧をストレージノードに供給させることができる。
【０３７４】請求項１０に係る発明に従えば、ワード線
を非選択状態へ駆動するワード線ドライブトランジスタ
のゲートへは、そのゲートに電源電圧を受ける絶縁ゲー
ト型電界効果型トランジスタを介してワード線選択信号
を伝達するように構成しているために、このワード線非
選択駆動用のトランジスタのゲート絶縁膜に過大電圧が
印加されるのを防止することができ、信頼性の高い半導
体記憶装置を実現することができる。
【０３７５】請求項１１に係る発明に従えば、請求項１
から６のセルプレート駆動手段が、メモリサイクル終了
時、セルプレート電圧を、低電圧レベルから基準電圧レ
ベルへ変化させ、次いで基準電圧レベルから低電圧レベ
ルへと変化させているため、メモリセルのストレージノ
ードの昇圧電圧を低下させることができ、スタンバイ状
態時におけるメモリセルのアクセストランジスタのゲー
ト絶縁膜に高電界が印加されるのを防止することがで
き、メモリセルアクセストランジスタのゲート絶縁膜の
信頼性が保証される。
【０３７６】請求項１２に係る発明に従えば、ワード線
駆動用のドライバにおいて、第１のＭＯＳトランジスタ
と直列に、電圧緩和用の第３のＭＯＳトランジスタを設
けたため、スタンバイ状態時において、電源電圧以上の
電圧が第１のＭＯＳトランジスタに印加されるのを防止
することができ、ワード線ドライバのゲート絶縁膜の信
頼性が保証される。
【０３７７】請求項１３に係る発明に従えば、負電圧伝
達線を、各メインワード線に対応して設けられるローカ
ル負電圧伝達線と、これらの複数のローカル電圧伝達線
に共通にメイン負電圧伝達線を設け、ローカル負電圧伝
達線とメイン負電圧伝達線とをヒューズ素子を介して接
続しているため、サブワード線とビット線との短絡時に
おいても、ヒューズ素子のプログラム（溶断）により、
負電圧電源に電流が流れ込むのを防止することができ、
消費電流の増加および負電圧レベルの上昇を確実に防止
することができ、不良サブワード線存在時においても、
安定に動作する半導体記憶装置を得ることができる。
【０３７８】請求項１４に係る発明に従えば、複数のダ
ミーセルを設け、このダミーセルのセルプレート電圧
を、アクセス指示開始時所定電圧レベルから低電圧レベ
ルに駆動しているため、ダミーセルのストレージノード
の電圧レベルが、メモリセルのＨレベルデータおよびＬ
レベルデータの中間値となり、参照ビット線に常に、正
確なセンス基準電圧を伝達することができ、センスアン
プに対するＬレベルデータおよびＨレベルデータに対す
るマージンを等しくすることができ、センス動作を正確
に行なうことができる。
【０３７９】請求項１５に係る発明も、請求項１４に係
る発明と同様、ダミーセルを用い、メモリサイクル完了
時、ダミーセルへ、ビット線のプリチャージ電圧である
中間電圧を格納した後、アクセス開始時（ワード線選択
開始時）このダミーセルのストレージノード電圧を、キ
ャパシタの容量結合により所定値低下させているため、
ダミーセルの記憶データを確実に、メモリセルのＨレベ
ルデータおよびＬレベルデータの中間値とすることがで
き、正確なセンス動作が保証される。
【０３８０】請求項１６の発明に従えば、複数本単位で
メインワード線とローカル電圧伝達線とを交互に配設し
たため、メインワード線とローカル電圧伝達線とが短絡
する確率を大幅に低減することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の動作を示す信号
波形図である。
【図３】 （Ａ）および（Ｂ）は、セルプレート電圧変
化時のメモリセルの各ノードの印加電圧を示す図であ
る。
【図４】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。
【図５】 図４に示す半導体記憶装置のメモリアレイ部
の要素のサブアレイ部の構成を拡大して示す図である。
【図６】 この発明の実施の形態２に従う半導体記憶装
置の動作を示す信号波形図である。
【図７】 図４に示すメインワードドライバの構成の一
例を示す図である。
【図８】 図５に示すサブワード線ドライブ回路の構成
の一例を示す図である。
【図９】 図４および図５に示すワード線サブデコード
信号線ドライブ回路の構成の一例を示す図である。
【図１０】 （Ａ）は、行選択回路の変更例の構成を示
し、（Ｂ）は、（Ａ）に示す行選択回路の動作を示す信
号波形図である。
【図１１】 セルプレート電圧制御信号発生部の構成の
一例を概略的に示す図である。
【図１２】 実施の形態２における半導体記憶装置の行
系回路制御部の構成を概略的に示す図である。
【図１３】 セルプレートプリチャージ電圧発生回路の
構成の一例を示す図である。
【図１４】 （Ａ）および（Ｂ）は、セルプレート電圧
変化時のメモリセルの各ノードの印加電圧を示す図であ
る。
【図１５】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図１６】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図１７】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。
【図１８】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図１９】 （Ａ）は、この発明の実施の形態６に従う
半導体記憶装置のアレイ部の構成を概略的に示す図であ
り、（Ｂ）は、（Ａ）に示すサブアレイ部の構成をより
詳細に示す図である。
【図２０】 この発明の実施の形態６に従う半導体記憶
装置におけるメインワード線ドライブ回路に対する負電
圧供給経路を示す図である。
【図２１】 メインワード線ドライブ回路に対する負電
圧供給経路の他の例を示す図である。
【図２２】 この発明の実施の形態６のメモリアレイ部
の他の構成を概略的に示す図である。
【図２３】 この発明の実施の形態７に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
【図２４】 図２３に示す半導体記憶装置の動作を示す
波形図である。
【図２５】 図２３に示すセンス分離指示信号の発生部
の構成を概略的に示す図である。
【図２６】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を具体的に示す図である。
【図２７】 この発明の実施の形態８に従う半導体記憶
装置の全体の構成を概略的に示す図である。
【図２８】 図２７に示す半導体記憶装置の隣接サブア
レイ部の構成を概略的に示す図である。
【図２９】 図２８に示す半導体記憶装置の動作を示す
信号波形図である。
【図３０】 この発明の実施の形態８におけるメモリセ
ルのストレージノード昇圧時の印加電圧を示す図であ
る。
【図３１】 図２７に示すセルプレート電圧制御回路か
らのワード線駆動電圧制御信号発生部の構成の一例を示
す図である。
【図３２】 図３１に示す回路の動作を示す信号波形図
である。
【図３３】 図２７に示すワード線駆動電圧発生回路の
構成を概略的に示す図である。
【図３４】 図２７に示すメインワードドライバに含ま
れるメインワード線ドライブ回路の構成を示す図であ
る。
【図３５】 （Ａ）は、ワード線駆動電圧発生部の構成
の一例を示し、（Ｂ）は、（Ａ）に示す回路の動作を示
す信号波形図である。
【図３６】 この発明の実施の形態９に従う半導体記憶
装置のセルプレートプリチャージ電圧発生部の構成を示
す図である。
【図３７】 この発明の実施の形態１０に従う半導体記
憶装置の全体の構成を概略的に示す図である。
【図３８】 図３７に示す半導体記憶装置の１つのサブ
アレイ部の構成を概略的に示す図である。
【図３９】 図３７に示すロウ選択／制御回路に含まれ
るワード線サブデコード信号発生部の構成を示す図であ
る。
【図４０】 図３９に示すワード線サブデコード信号発
生回路の動作を示す信号波形図である。
【図４１】 図３８に示すサブロウデコーダに含まれる
サブワード線ドライブ回路の構成を示す図である。
【図４２】 図４１に示す回路の動作を示す信号波形図
である。
【図４３】 図３８に示すセルプレート電圧駆動回路の
構成を示す図である。
【図４４】 図４３に示す回路の動作を示す信号波形図
である。
【図４５】 図４３に示すセルプレート電圧制御信号発
生部の構成を概略的に示す図である。
【図４６】 図４５に示す回路の動作を示す信号波形図
である。
【図４７】 この発明の実施の形態１０の変更例１の構
成を概略的に示す図である。
【図４８】 この発明の実施の形態１０の変更例２の構
成を概略的に示す図である。
【図４９】 図４８に示すワード線サブデコード信号発
生部の構成を概略的に示す図である。
【図５０】 この発明の実施の形態１１に従う半導体記
憶装置の動作を示す信号波形図である。
【図５１】 （Ａ）および（Ｂ）は、この発明の実施の
形態１１におけるメモリセルのストレージノードの電圧
印加態様を示す図である。
【図５２】 この発明の実施の形態１１におけるセルプ
レート電圧制御信号発生部の構成を概略的に示す図であ
る。
【図５３】 図５２に示す回路の動作を示す信号波形図
である。
【図５４】 この発明の実施の形態１２に従う半導体記
憶装置の要部の構成を概略的に示す図である。
【図５５】 図５４に示す半導体記憶装置の動作を示す
信号波形図である。
【図５６】 図５４に示すダミーセルおよびメモリセル
の配置の一例を示す図である。
【図５７】 図５６に示すサブワード線とダミーサブワ
ード線との選択時の対応関係を一覧にして示す図であ
る。
【図５８】 サブワード線に対するメモリセル配置の一
例を示す図である。
【図５９】 図５８に示すメモリセル配置に対するダミ
ーサブワード線選択制御部の構成を概略的に示す図であ
る。
【図６０】 サブワード線に対するメモリセル配置の他
の例を示す図である。
【図６１】 図６０に示すメモリセル配置におけるダミ
ーサブワード線選択制御部の構成を概略的に示す図であ
る。
【図６２】 この発明の実施の形態１２における半導体
記憶装置の制御発生部の構成を概略的に示す図である。
【図６３】 図５４に示すＤＣＰコントロール回路の構
成の一例を示す図である。
【図６４】 図６３に示す回路の動作を示す信号波形図
である。
【図６５】 従来のダイナミック型半導体記憶装置の要
部の構成を概略的に示す図である。
【図６６】 図６５に示す回路の動作を示す波形図であ
る。
【図６７】 図６５に示すストレージノードの電圧とセ
ルプレート電圧との関係を示す図である。
【図６８】 従来の半導体記憶装置のメモリセルの断面
構造を概略的に示す図である。
【図６９】 従来の半導体記憶装置のメモリセルの平面
レイアウトを概略的に示す図である。
【符号の説明】
１ メモリアレイ、２ 行選択回路、３ ワード線負電
圧発生回路、４ａ〜４ｎ セルプレート電圧駆動回路、
ＭＢ♯ａ〜ＭＢ♯ｎ メモリブロック、１０メインワー
ドドライバ、１１ サブワードドライバ、１２ センス
アンプ帯、１３ コラムデコーダ、１５ セルプレート
電圧駆動回路、ＳＡＢ サブアレイ、ＷＳＤＤ ワード
線サブデコード信号線ドライバ、ＲＢ♯０〜ＲＢ♯７
ロウブロック、ＣＢ♯０〜ＣＢ♯７ コラムブロック、
１１ａ，１１ｂ，１１ｃ サブワードドライバ、１１ａ
０〜１１ａ３ サブワード線ドライブ回路、１５ａ〜１
５ｄ セルプレート電圧制御回路、１２ａ センスアン
プ、２０ａ〜２０ｆ セルプレート電極層、１０ａ デ
コード回路、１０ｂ〜１０ｄ，１１ａａ〜１１ａｄ Ｍ
ＯＳトランジスタ、１５ａａ，１５ａｂ，１５ｂａ，１
５ｂｂ セルプレート電圧制御回路、２０ａａ，２０ａ
ｂ，２０ｂａ，２０ｂｂ，２０ｃａ，２０ｄａ セルプ
レート電極層、１５ａ０〜１５ａ２５５，１５ｂ０〜１
５ｂ２５５セルプレート電圧制御回路、ＣＰＬ０〜ＣＰ
Ｌ２５５ セルプレート線、６０ｉｋ，６０ｉｊ Ｎセ
ンスアンプ帯、６２ｉｌ，６２ｉｒ Ｐセンスアンプ
帯、６４ｋｒ，６４ｉｌ，６４ｉｒ，６４ｊｌ センス
分離ゲート、ＰＳＡ０〜ＰＳＡ２ Ｐセンスアンプ、Ｎ
ＳＡ０〜ＮＳＡ２ Ｎセンスアンプ、ＩＫ０，ＩＫ２，
ＩＩ０，ＩＩ２，ＩＩ１，ＩＧ１ 分離ゲート回路、７
０ ワード線駆動電圧発生回路、７２ セルプレート電
圧制御回路、ＴＧＬ，ＴＧＲ 分離ゲート、ＳＡ セン
スアンプ、ＳＡＢＬ，ＳＡＢＲ サブアレイ、１００
基準電圧発生回路、１０２ 比較器、１０４ プルダウ
ン回路、１０６ ドライブ回路、１０８ロウプリデコー
ダ、１０９ 行ブロックデコーダ、１１０ メインロウ
デコーダ、１１５ サブロウデコーダ、１２０ ブロッ
ク選択／制御回路、１５０ セルプレート電圧駆動回
路、１５５ サブロウデコーダ、１２０ａ〜１２０ｄ，
１２０ｅ〜１２０ｈ セルプレート電極層、１５５ａ，
１５５ｂ サブワード線ドライブ回路、１６２ａ，１６
２ｂ サブデコーダ、ＬＮＶＬ ローカル負電圧伝達
線、ＭＮＶＬ メイン負電圧伝達線、ＦＬｘ，ＦＬｙ，
ＦＬｓ，ＦＬａ，ＦＬｂ ヒューズ素子、１０ａ メイ
ンワード線ドライブ回路、１１ｚａ サブワード線ドラ
イブ回路、ＤＭＣ ダミーセル、２１０ ダミーセルセ
ルプレート電極層、ＤＣＰ，ＤＣＰｉ，ＤＣＰｊ ダミ
ーセルセルプレート電極層、ＤＭＷＬダミーメインワー
ド線、ＤＳＷＬ ダミーサブワード線、２１２ ＤＷＬ
ドライバ、２１４ ＤＣＰコントロール回路、２２０
セルプレート電圧制御回路、２２２ ワード線駆動制御
回路、２２４ センスアンプ制御回路、２２８ ダミー
セルセルプレート電圧制御回路、２２６ ダミーワード
線駆動制御回路。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 各々がセルプレート電圧を受けるセルプ
    レート電極ノードと情報を記憶するためのストレージノ
    ードとを有するキャパシタを含みかつ行列状に配列され
    る複数のメモリセルを有するメモリアレイ、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線、 第１のアドレス信号に従って、アドレス指定された行に
    対応して配置されたワード線を非昇圧の第１の電圧レベ
    ルに駆動して選択状態に置きかつ非選択ワード線を前記
    第１の電圧と極性の異なる第２の電圧レベルに保持する
    行選択手段、 所定数の行のメモリセルの組各々に対応して設けられ、
    対応の組がアドレス指定された行を含むとき該対応の組
    のメモリセルのキャパシタのセルプレート電極ノードの
    電圧をパルス状に変化させるためのセルプレート駆動手
    段を備える、ダイナミック型半導体記憶装置。
  2. 【請求項２】 前記メモリアレイは、行方向および列方
    向に沿って複数のサブアレイに分割され、前記複数のワ
    ード線は、（ｉ）前記複数のサブアレイ各々においてメ
    モリセルの各行に対応して配置されかつ各々に対応の行
    のメモリセルが接続される複数のサブワード線と、（i
    i）各々が前記行方向に沿って整列して配置されるサブ
    アレイに共通に設けられかつ該整列して配置されるサブ
    アレイの各サブアレイ内の所定数のサブワード線に対応
    して設けられる複数のメインワード線とを含み、前記行
    選択手段はアドレス指定された行を含むサブアレイにお
    けるサブワード線と対応のメインワード線とを結合する
    手段を含み、 前記セルプレート駆動手段は、各前記サブアレイの所定
    数の行の組に対応して設けられ、対応のサブアレイの行
    の組が前記選択行を含むとき該対応のサブアレイの組の
    行のメモリセルのキャパシタのセルプレート電圧を変化
    させる複数の駆動回路を含む、請求項１記載のダイナミ
    ック型半導体記憶装置。
  3. 【請求項３】 前記複数の駆動回路の各々は、対応のサ
    ブアレイに含まれるメモリセルのキャパシタのセルプレ
    ート電圧を共通に制御する、請求項２記載のダイナミッ
    ク型半導体記憶装置。
  4. 【請求項４】 前記複数のサブアレイの各々は２以上の
    所定数のサブワード線の組に分割され、各前記駆動回路
    は、各前記サブワード線の組各々に対応して設けられ、
    対応の組のサブワード線がアドレス指定された行に対応
    するとき、該組のサブワード線に接続されるメモリセル
    のキャパシタのセルプレート電圧を変化させる、請求項
    ２記載のダイナミック型半導体記憶装置。
  5. 【請求項５】 各前記サブアレイの各列に対応して配置
    され、各々に対応の列のメモリセルが接続する複数のビ
    ット線対と、 各前記サブアレイの各ビット線対に対応して設けられ、
    対応のビット線対の高電位のビット線を所定の高電圧レ
    ベルに駆動して保持するための複数の第１のセンスアン
    プと、 前記列方向において隣接するサブアレイに共有されかつ
    該隣接するサブアレイの列に対応して設けられ、対応の
    列のビット線対の低電位のビット線を所定の低電圧レベ
    ルに駆動するための複数の第２のセンスアンプと、 各ビット線対と対応の第２のセンスアンプとの間に設け
    られ、前記第１の電圧レベルの接続指示信号に応答して
    対応のビット線対と第２のセンスアンプとを接続するた
    めの複数の接続ゲートとをさらに備える、請求項２から
    ４のいずれかに記載のダイナミック型半導体記憶装置。
  6. 【請求項６】 各前記サブアレイの列各々に対応して設
    けられ、各々に対応の列のメモリセルが接続する複数の
    ビット線対と、 前記列方向に沿って隣接するサブアレイの各列に共有さ
    れるように配置され、対応の列のビット線対の電位を差
    動増幅するための複数のセンスアンプと、 前記複数のセンスアンプ各々と対応のビット線対との間
    に設けられ、前記第１の電圧レベルの接続指示信号に応
    答して対応のセンスアンプとビット線対とを接続するた
    めの複数の接続ゲートとを備え、前記複数の接続ゲート
    の各々はしきい値電圧を有する電界効果トランジスタを
    備え、 少なくともスタンバイサイクル時、各前記ビット線対の
    ビット線を前記第１の電圧と前記しきい値電圧の絶対値
    の差の実質的に１／２の電圧レベルに保持するビット線
    電位保持回路をさらに備える、請求項２から４のいずれ
    かに記載のダイナミック型半導体記憶装置。
  7. 【請求項７】 前記セルプレート駆動手段は、スタンバ
    イサイクル時、セルプレート電圧を前記第１および第２
    の電圧よりも絶対値の小さな第１の基準電圧レベルに設
    定し、前記パルス状の変化時前記第１の基準電圧レベル
    から前記第２の電圧レベルよりも高い第２の基準電圧レ
    ベルへ前記セルプレート電圧を変化させた後、前記第１
    の基準電圧レベルへ変化させる手段を含む、請求項１に
    記載のダイナミック型半導体記憶装置。
  8. 【請求項８】 各前記サブアレイの列各々に対応して設
    けられ、各々に対応の列のメモリセルが接続される複数
    のビット線対と、 前記列方向に沿って隣接するサブアレイの各列に共有さ
    れるように配置され、対応の列のビット線対の電位を差
    動増幅するための複数のセンスアンプと、 前記複数のセンスアンプ各々と対応のビット線対との間
    に設けられ、前記第１の電圧レベルの接続指示信号に応
    答して対応のセンスアンプとビット線対とを接続するた
    めの複数の接続ゲートとを備え、前記複数の接続ゲート
    の各々はしきい値電圧を有する電界効果トランジスタを
    備え、 前記セルプレート駆動手段は、少なくともスタンバイサ
    イクル時前記セルプレート電圧を前記第１の電圧よりも
    絶対値の小さな第１の基準電圧レベルに設定し、前記パ
    ルス状の変化時前記第１の基準電圧レベルから前記第２
    の電圧レベルよりも高い所定の第２の基準電圧レベルへ
    前記セルプレート電圧を変化させた後再び前記第１の基
    準電圧レベルへ変化させる手段を含む、請求項２に記載
    のダイナミック型半導体記憶装置。
  9. 【請求項９】 前記行選択手段は、前記選択行の電圧レ
    ベルを、前記セルプレート電圧の前記低電圧レベルへの
    変化時前記第１の電圧レベルから低下させる手段を含
    む、請求項７または８記載のダイナミック型半導体記憶
    装置。
  10. 【請求項１０】 前記行選択手段は、各ワード線に対応
    して設けられ、対応のワード線がアドレス指定された行
    に対応して配置されるとき第１の電圧レベルへ該対応の
    ワード線を駆動する行選択回路を含み、これらの行選択
    回路の各々は、第１の電圧が与えられるノードと対応の
    ワード線との間に接続されかつそのゲートにワード線選
    択信号を受ける第１導電型の第１の絶縁ゲート型電界効
    果トランジスタと、そのゲートに前記第１の電圧を受
    け、ワード線選択信号を伝達する第２導電型の第１の絶
    縁ゲート型電界効果トランジスタと、対応のワード線と
    第２の電圧を受けるノードとの間に接続されかつそのゲ
    ートに第２導電型の第３の絶縁ゲート型電界効果トラン
    ジスタを介して伝達される電圧信号を受ける第２導電型
    の第２の絶縁ゲート型電界効果トランジスタを含む、請
    求項１記載のダイナミック型半導体記憶装置。
  11. 【請求項１１】 前記セルプレート駆動手段は、メモリ
    セルへのアクセスを行なうメモリサイクルの開始および
    終了を指示するメモリアクセス指示信号のメモリサイク
    ル終了指示に応答して、前記セルプレート電圧を、前記
    パルス状変化において前記第１および第２の電圧の間の
    基準電圧レベルに設定した後、前記基準電圧と前記第２
    の電圧の間の所定の電圧レベルの低電圧レベルへ前記セ
    ルプレート電圧を変化させる手段を含む、請求項１から
    ６のいずれかに記載のダイナミック型半導体記憶装置。
  12. 【請求項１２】 前記第１導電型の第１の絶縁ゲート型
    電界効果トランジスタと直列に前記ワード線選択信号出
    力ノードと前記第１の電圧を受けるノードとの間に接続
    され、前記第１導電型の第１の絶縁ゲート型電界効果ト
    ランジスタに印加される電圧を緩和するための絶縁ゲー
    ト型電界効果トランジスタをさらに含む、請求項１０記
    載のダイナミック型半導体記憶装置。
  13. 【請求項１３】 予め定められたワード線の組各々に対
    応して配置され、対応の行選択手段へ前記第２の電圧を
    伝達するための複数のローカル電圧伝達線と、 前記複数のローカル電圧伝達線に共通に設けられ、前記
    第２の電圧を伝達するメイン電圧伝達線と、 前記複数のローカル電圧伝達線各々と前記メイン電圧伝
    達線との間に設けられる溶断可能な導電性リンク素子を
    さらに含む、請求項１記載のダイナミック型半導体記憶
    装置。
  14. 【請求項１４】 各々がセルプレートノードとストレー
    ジノードとを有するキャパシタとトランジスタとを有し
    かつ行列状に配置されかつ前記複数のメモリセルと各列
    を共有する複数のダミーセルと、 前記複数のダミーセルの各行に対応して配置されて各々
    に対応の行のダミーセルが接続される複数のダミーワー
    ド線と、 前記第１のアドレス信号に従って前記複数のダミーワー
    ド線から対応のダミーワード線を選択するためのダミー
    ワード線選択手段とを含み、前記ダミーワード線選択手
    段は、前記メモリセルのセルプレート電圧の変化完了お
    よび前記ビット線の電圧のビット線電位保持回路による
    ビット線電圧設定後選択ダミーワード線を非選択状態へ
    駆動する手段をさらに含み、さらに前記複数のダミーセ
    ルに対して設けられ、前記複数のダミーセルのうち、少
    なくとも前記選択ダミーワード線に接続されるダミーセ
    ルのセルプレートノードの電圧をメモリセルの選択動作
    開始を指示するメモリアクセス指示信号に応答して所定
    期間前記第１および第２の電圧レベルの間の所定の電圧
    レベルの低電圧レベルから、前記低電圧レベルと前記第
    ２の電圧との間の基準電圧レベルへ駆動するためのダミ
    ーセルプレート電圧駆動手段をさらに備える、請求項６
    記載のダイナミック型半導体記憶装置。
  15. 【請求項１５】 前記複数のメモリセルの列それぞれに
    対応して配置され、各々に対応の列のメモリセルが接続
    される複数のビット線対と、 各々がセルプレートノードとストレージノードとを有す
    るキャパシタと該キャパシタへのアクセスのためのトラ
    ンジスタを含みかつ行列状に配置され、かつさらに前記
    メモリセルの列と列を共有する複数のダミーセルと、 前記複数のダミーセルの各行に対応して配置され、各々
    に対応の行のダミーセルが接続される複数のダミーワー
    ド線と、 前記メモリセルへのアクセスの開始および終了を示すメ
    モリアクセス指示信号のメモリサイクル完了指示に応答
    して、前記複数のビット線対を所定電圧レベルに設定す
    るためのビット線電位保持手段と、 前記第１のアドレス信号に従って前記複数のダミーワー
    ド線から対応のダミーワード線を選択するためのダミー
    ワード線選択手段とをさらに備え、前記ダミーワード線
    選択手段は、前記メモリセルのセルプレート電圧の前記
    第１の基準電圧レベルから前記第２の基準電圧レベルへ
    の変化完了および前記ビット線電位保持回路のビット線
    電位設定後選択ダミーワード線を非選択状態へ駆動する
    ための手段を含み、 前記複数のダミーセルに対して設けられ、前記メモリア
    クセス指示信号のメモリサイクル開始指示に応答して、
    前記第１のアドレス信号が指定するダミーワード線に対
    して設けられたダミーセルのセルプレート電圧を、前記
    第２基準電圧レベルから前記第２の基準電圧レベルへ所
    定期間駆動するダミーセルプレート電圧駆動手段をさら
    に備える、請求項８または９に記載のダイナミック型半
    導体記憶装置。
  16. 【請求項１６】 前記予め定められた組のワード線に対
    応して配置され、対応の組のワード線を選択するための
    複数のメインワード線を更に備え、前記ローカル電圧伝
    達線とメインワード線とは複数本単位で交互に配置され
    る、請求項１３記載のダイナミック型半導体記憶装置。
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