JP4080659B2

JP4080659B2 - 半導体装置

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Publication number: JP4080659B2
Application number: JP2000020407A
Authority: JP
Inventors: 紀利平野; 克己佐藤
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Current assignee: Mitsubishi Electric Corp
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Filing date: 2000-01-28
Publication date: 2008-04-23
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Description

【０００１】
【発明の属する技術分野】
この発明は、高耐圧かつ速やかな逆回復特性が要求されるＰＮ接合部を有するダイオード等の半導体装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＧＣＴ（Gate Commutated Turn-off Thyristor）などの高耐圧スイッチング素子の応用に必要な還流用ダイオードや電圧クランプ用ダイオードとして、高耐圧かつ速やかな逆回復特性がダイオードに要求される。
【０００３】
図１３は、上記要求に応えた従来の一般的なダイオードの断面構造を示す断面図である。同図に示すように、Ｎ⁺層６０３上にシリコン等の半導体基板であるＮ^-層６０１が形成され、Ｎ^-層６０１上にＰ層６０２が形成されている。Ｎ⁺層６０３はＮ^-層６０１に比べＮ型の不純物濃度が高い。
【０００４】
Ｐ層６０２上には電気抵抗の小さい金属からなるアノード電極６０４が形成され、Ｎ⁺層６０３下には、アノード電極６０４と同様に電気抵抗の小さい金属からなるカソード電極６０５が形成される。
【０００５】
ＰＮ接合近傍のライフタイムはプロトン照射等により制御され、キャリア再結合の中心が形成されている。また、半導体基板全体のライフタイムは貴金属の拡散や電子線照射等の技術によって短くなるように制御されている。
【０００６】
ダイオードにおいて、順方向に電流が流れている状態から、瞬間的に外部回路の切り替えによって逆バイアスを加えようとすると、ダイオードには少数キャリア蓄積現象があるため、電流が“０”になっても直ちに逆方向回復せず、過渡的なある期間だけ大きな逆電流（逆バイアス値と外部回路のインダクタンスで決まる電流減少率を持った電流）が流れる。この逆電流はＰＮ接合近傍にある過剰キャリアがある濃度以下に減少して、空乏層が形成されるまで流れる。
【０００７】
空乏層が形成されると逆電圧が発生し始め、空乏層の広がりに対応して逆電圧が徐々に増加するとともに、逆電流が徐々に減少する。そして、素子電圧が印加逆電圧に定常的に等しくなって逆回復動作が完了する。
【０００８】
【発明が解決しようとする課題】
図１３で示したような構造の従来のダイオードは、ＰＮ接合近傍のライフタイムを局部的に短く制御することにより、順電圧が低く、かつ逆回復電流（逆電流のピーク値）が小さい、ｄｉ／ｄｔ耐量（ダイオードに損傷を生じることなく付与することのできる電流減少率di/dtの最大値）の高い特性を実現できる。
【０００９】
しかしながら、逆回復時の逆バイアス電圧が高い場合、ダイオードの印加電圧が急激に振動し、周辺の電気機器の誤動作をもたらす等、ノイズの原因となる問題点があった。ダイオードの電圧の振動は次のように発生すると考えられる。
【００１０】
逆回復動作時のダイオードは、空乏層と過剰キャリアをパラメータにした容量成分と、印加電圧と漏れ電流及び過剰キャリアの再結合電流をパラメータにした抵抗成分とを有している。上記抵抗成分、上記容量成分、及び逆電圧を印加するための外部回路のインダクタンス成分でＬＣＲ直列回路が形成される。ダイオードの容量成分と抵抗成分は時間的に変化し、空乏層外にある過剰キャリアが消滅すると、抵抗成分が急激に増加して、ＬＣＲ直列回路の固有振動条件に達し、電圧発振を起こす。また、空乏層がＮ⁺層６０３に到達すると抵抗成分が急激に変化し、電圧発振を発生させる場合もある。
【００１１】
この発明は上記問題点を解決するためになされたもので、他に悪影響を及ぼすことなく電圧発振を抑制したＰＮ接合部を有する半導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、第１の導電型の第１の半導体層と、前記第１の半導体層上に形成される第１の導電型の第２の半導体層とを備え、前記第２の半導体層は前記第１の半導体層より第１の導電型の不純物濃度が低く、前記第２の半導体層上に形成される第２の導電型の第３の半導体層と、前記第３の半導体層の上方に形成される第１の主電極と、前記第１の半導体層の下方に形成される第２の主電極とをさらに備え、前記第２の半導体層と前記第３の半導体層との界面のＰＮ接合部による逆方向の電圧阻止能力の略１／２〜略２／３の逆方向電圧が前記第１及び第２の主電極に印加された時に前記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に到達しない第１の条件と、前記電圧阻止能力の略２／３を越える逆方向電圧が前記第１及び第２の主電極に印加された時に前記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に到達する第２の条件とを共に満足するように、前記第２の半導体層の膜厚を設定している。
【００１３】
また、請求項２の発明は、請求項１記載の半導体装置であって、前記第１の主電極は前記第３の半導体層上に直接形成される主電極を含み、前記第２の主電極は前記第１の半導体層下に直接形成される主電極を含む。
【００１４】
また、請求項３の発明は、請求項１記載の半導体装置であって、前記第１の半導体層下に形成される第２の導電型の第４の半導体層をさらに備え、前記第１の主電極は前記第３の半導体層上に直接形成される主電極を含み、前記第２の主電極は前記第４の半導体層下に直接形成される主電極を含む。
【００１５】
また、請求項４の発明は、請求項１記載の半導体装置であって、前記第１の半導体層下に形成される第２の導電型の第４の半導体層と、前記第３の半導体層上に形成される第１の導電型の第５の半導体層とをさらに備え、前記第１の主電極は前記第５の半導体層上に直接形成される主電極を含み、前記第２の主電極は前記第４の半導体層下に直接形成される主電極を含む。
【００１６】
また、請求項５の発明は、請求項２記載の半導体装置であって、前記第３の半導体層は、前記第２の半導体層の表面に選択的に形成される複数の半導体領域を含み、前記第１の主電極は、前記複数の半導体領域上に形成される複数の部分電極を含む。
【００１７】
また、請求項６の発明は、請求項２記載の半導体装置であって、前記第２及び第３の半導体層の界面近傍におけるライフタイムは、前記第１及び第２の半導体層の界面近傍におけるライフタイムより短く設定される。
【００１８】
また、請求項７の発明は、請求項１ないし請求項６のうちいずれか１項に記載の半導体装置であって、前記第２の条件は、前記電圧阻止能力と同等の逆方向電圧が前記第１及び第２の主電極に印加された時に前記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に到達する条件を含む。
【００１９】
さらに、請求項８の発明は、請求項１ないし請求項７のうちいずれか１項に記載の半導体装置であって、前記第２の半導体層はシリコン基板を含み、前記電圧阻止能力と同等の逆バイアス電圧設定時に前記空乏層にかかる電界が、シリコンが耐えうる電界強度の最大値以下になる第３の条件を満足するように、前記第２の半導体層の前記不純物濃度を設定する。
【００２０】
【発明の実施の形態】
＜原理＞
本発明での基本構造はＰ層、Ｎ^-層及びＮ⁺層の３層構造であり、例えば、後述する実施の形態１の構造では、図８のＰ層１０２、Ｎ^-層１０１及びＮ⁺層１０３がそれぞれＰ層、Ｎ^-層及びＮ⁺層に相当する。
【００２１】
この基本構造のダイオード部（ＰＮ接合部）に対して逆回復動作（ＰＮ接合が順方向の導通状態から逆方向の阻止状態に切り換わるとき、逆方向の電圧阻止能力を回復する動作）をさせた時、基本構造内に生じる空乏層がＮ⁺層に到達すると抵抗成分が急激に変化し、これがトリガとなって電圧発振を発生させる。
【００２２】
電圧発振を発生させないようにするには、基本構造において、Ｎ^-層の膜厚を厚くし、Ｐ層及びＮ^-層間のＰＮ接合部からＮ^-層に拡がる空乏層がＮ⁺層に到達しないように設定すれば良い。しかしながら、単純にＮ^-層を厚くする設定では、Ｎ^-層の膜厚（ウェハ厚）が厚くなりすぎてオン電圧の増大を招いてしまう問題点があった。
【００２３】
一方、ウェハ厚を薄くしたＰＩＮ構造ではオン電圧は低いが、逆回復動作時に空乏層がＮ⁺層に到達してしまい、非常に大きな電圧発振を回避することができなかった。
【００２４】
本発明は、オン電圧の低下と電圧発振の抑制をバランス良く図る基本構造を得ることである。そこで、基本構造のダイオード部に対して、電圧阻止能力の略１／２〜略２／３の逆方向電圧印加時に、Ｐ層及びＮ^-層間のＰＮ接合部からＮ^-層に拡がる空乏層がＮ⁺層に到達せず、電圧阻止能力の略２／３を越える逆方向電圧印加時に上記空乏層がＮ⁺層に到達するように、Ｎ^-層の膜厚を設定することを見いだした。
【００２５】
図１は本発明の構造のＮ^-層の膜厚とオン電圧との関係を示すグラフである。同図において、本発明により設定したＮ^-層の膜厚（以下、「設定膜厚」と略記する）を“１”としている。同図に示すように、Ｎ^-層の膜厚を設定膜厚の膜厚より厚くするとオン電圧は上昇し、例えば、設定膜厚の２倍に設定するするとオン電圧が０．８Ｖ程度も上昇してしまう。一方、Ｎ^-層の膜厚を設定膜厚の膜厚より薄くするとオン電圧は下降するが、その度合いは小さく、例えば、設定膜厚の半分にしてもオン電圧は０．１〜０．２Ｖ程度しか下降しない。
【００２６】
一方、電圧阻止能力の略２／３以下の逆方向電圧の印加時には、ＰＮ接合部から拡がる空乏層がＮ⁺層に到達しないため、電圧発振の大きさをほぼ“０”に抑えることができる。
【００２７】
図２は、電圧阻止能力の略２／３を越える逆方向電圧の印加時に空乏層がＮ ^-層内の拡がりの割合と電圧発振の大きさを示すグラフである。同図に示すように、電圧阻止能力の略２／３を越える逆方向電圧が印加されて空乏層がＮ⁺層に到達しＮ⁺層内に拡がっても、電圧の発振の大きさが２ＫＶを大きく下回る許容範囲に抑制できている。
【００２８】
図３は逆回復動作時の逆バイアス設定例を示す波形図である。同図に示すように、１〜２Ｖ程度の定電圧をダイオードに与え順方向電流を流した状態から、逆バイアスを与える。この際、そのピーク値は電圧阻止能力の略２／３程度であり、定常電圧は略１／２当たりて使用されるの一般的である。例えば、−４．５ＫＶ（逆方向を「−」で示す）の電圧阻止能力のダイオードにおいて略２／３である−３ＫＶ程度がピーク値となり、略１／２の−２．２５ＫＶが定常電圧となる。
【００２９】
そのような状況を加味して、前述したように、本発明では、基本構造のダイオード部に対して、電圧阻止能力の略１／２〜略２／３の逆方向電圧印加時にＮ^-層に拡がる空乏層がＮ⁺層に到達しない第１の条件と、電圧阻止能力の略２／３を越える逆方向電圧印加時に上記空乏層がＮ⁺層に到達する第２の条件とを共に満足するように、Ｎ^-層の膜厚を設定することにした。
【００３０】
前述したように、逆回復動作時には電圧阻止能力の略１／２〜略２／３の逆バイアスが設定されるため、Ｎ^-層の膜厚は第１の条件を満足しておりこの期間においてＮ^-層に拡がる空乏層がＮ⁺層に到達することはないため、上述したように電圧振動を効果的に抑制することができる。
【００３１】
そして、Ｎ^-層の膜厚は第２の条件を満足するレベルに薄く設定されているため、オン電圧も適度なレベルで低く設定することができる。
【００３２】
さらに、実使用に耐えるべく、電圧阻止能力の１／１程度の逆バイアス電圧設定時に空乏層にかかる電界がシリコン最大電界強度（シリコンが耐えうる電界強度の最大値）以下の実使用レベルになる第３の条件を満足するように、Ｎ^-層の不純物濃度（比抵抗）を設定する。
【００３３】
なお、Ｎ^-層の不純分濃度は空乏層の伸びに関連するため、実際には、第１〜第３の条件の相互関連を考慮してＮ^-層の不純物濃度と膜厚とを決定することになる。
【００３４】
図４は本発明の構造を特徴を示す説明図である。図４に示すように、本発明は、Ｐ層１０２、Ｎ^-層１０１及びＮ⁺層１０３の３層構造を基本構造としており、電圧阻止能力の略１／２〜略２／３の逆方向電圧印加時にＮ^-層１０１とＰ層１０２とのＰＮ接合部から生じる空乏層がＮ⁺層１０３に到達せずＬ１で示す電界分布となり、電圧阻止能力の略２／３を越える逆方向電圧印加時に上記空乏層がＮ⁺層１０３に到達し、Ｌ２で示す電界分布となる。
【００３５】
図５は図１３で示した従来のＰＩＮ構造のダイオードの特徴を示す説明図である。同図に示すように、ＰＩＮ構造は、Ｐ層６０２、Ｎ^-層６０１及びＮ⁺層６０３の３層構造を基本構造としており、電圧阻止能力の略１／２〜略２／３の逆方向電圧印加時にＮ^-層６０１とＰ層６０２とのＰＮ接合部で生じる空乏層、及び電圧阻止能力の略２／３を越える逆方向電圧印加時に上記ＰＮ接合部で生じる空乏層が共にＮ⁺層６０３に到達する。なお、前者の場合の電界分布をＬ１１に、後者の場合の電界分布をＬ１２に示す。
【００３６】
図６は単純なＰＮ接合構造のダイオードの特徴を示す説明図である。同図に示すように、単純ＰＮ接合構造は、Ｐ層７０２及びＮ^-層７０１の２層構造を基本構造としており、電圧阻止能力の略１／２〜略２／３の逆方向電圧印加時にＮ^-層６０１とＰ層６０２とのＰＮ接合部で生じる空乏層、及び電圧阻止能力の略２／３を越える逆方向電圧印加時に生じる上記空乏層は共にＮ⁺層６３に到達しない。なお、前者の場合の電界分布をＬ２１に、後者の場合の電界分布をＬ２２に示す。
【００３７】
したがって、Ｎ^-層の膜厚以外の条件を同一とし、ＰＩＮ構造のＮ^-層６０１の膜厚をＡμｍと仮定した場合、Ｎ^-層１０１層の膜厚は（Ａ＋α（＞０））μｍとなり、Ｎ^-層７０１の膜厚は（Ａ＋β（＞α））μｍとなる。
【００３８】
図７は本発明の構造、ＰＩＮ構造、及びＰＮ接合構造それぞれのオン電圧及び電圧発振の割合を示すグラフである。同図のオン電圧曲線Ｌ３及び電圧発振曲線Ｌ４に示すように、本発明の構造は、従来のＰＩＮ構造やＰＮ接合構造にくらべ、オン電圧の低下及び電圧発振の抑制をバランス良く達成することができる。
【００３９】
なお、第２の条件の電圧阻止能力の略２／３を越える電圧としては、電圧阻止能力と同等の電圧を採用することが、現実的な設計を考えると望ましいため、以下で述べる実施の形態では電圧阻止能力と同等の電圧を第２の条件用の逆方向電圧として採用している。
【００４０】
＜実施の形態１＞
図８はこの発明の実施の形態１である半導体装置の構造を示す断面図である。同図に示すように、Ｎ⁺層１０３層上にシリコン等の半導体基板であるＮ^-層１０１が形成され、Ｎ^-層１０１上にＰ層１０２が形成されており、Ｎ⁺層１０３はＮ^-層１０１に比べ不純物濃度が高い。
【００４１】
Ｐ層１０２上には電気抵抗の小さい金属からなるアノード電極１０４が形成され、Ｎ⁺層１０３下には、アノード電極１０４と同様に電気抵抗の小さい金属からなるカソード電極１０５が形成される。
【００４２】
このように実施の形態１の半導体装置は、Ｐ層１０２、（Ｎ^-層１０１，Ｎ⁺層１０３）からなるダイオードを構成している。
【００４３】
この際、前述したように、このダイオードのＰＮ接合部の電圧阻止能力の略１／２〜略２／３の逆方向電圧印加時にＮ^-層１０１とＰ層１０２とのＰＮ接合部からＮ^-層１０１に拡がる空乏層がＮ⁺層１０３に到達しない第１の条件と、電圧阻止能力の略１／１の逆方向電圧印加時に上記空乏層がＮ⁺層１０３に到達する第２の条件を共に満足するように、Ｎ^-層１０１の膜厚を設定している。
【００４４】
さらに、電圧阻止能力の１／１程度の逆バイアス電圧設定時に空乏層にかかる電界がシリコン最大電界強度以下になるように、Ｎ^-層１０１の不純物濃度（比抵抗）を設定している。
【００４５】
このような構造の実施の形態１によって、オン電圧の低下及び電圧発振の低下をバランス良く達成することができるダイオードを得ることができる。
【００４６】
なお、実施の形態１の実例として、Ｐ層１０２の不純物濃度が５．０×１０²³atom／ｍ³、Ｎ^-層１０１の不純物濃度が２．１×１０¹⁹atom／ｍ³（比抵抗２．２Ω・ｍ）、Ｎ⁺層１０３の不純物濃度が１．０×１０²⁰atom／ｍ³のとき、ウェハ厚であるＮ^-層１０１の膜厚が６００μｍ、Ｐ層１０２の膜厚９０μｍ、Ｎ⁺層１０３の膜厚が４０μｍの構成が考えられ、このとき、電圧阻止能力は約４．５ＫＶを呈する。
【００４７】
＜実施の形態２＞
図９はこの発明の実施の形態２である半導体装置の構造を示す断面図である。同図に示すように、Ｎ⁺層１０３とカソード電極１０５との間にＰ層１０６が介挿されている。他の構造は全て図８で示した実施の形態１と同様であるため、説明を省略する。
【００４８】
このように実施の形態２の半導体装置は、Ｐ層１０２、（Ｎ^-層１０１，Ｎ⁺層１０３）及びＰ層１０６からなるＰＮＰバイポーラトランジスタを構成している。このような構造の実施の形態２のバイポーラトランジスタは、オン電圧の低下及び電圧発振の低下をバランス良く達成することができる。
【００４９】
＜実施の形態３＞
図１０はこの発明の実施の形態３である半導体装置の構造を示す断面図である。同図に示すように、Ｐ層１０２とアノード電極１０４との間にＮ層１０７が介挿されている。他の構造は全て図９で示した実施の形態２と同様であるため、説明を省略する。
【００５０】
このように、実施の形態３の半導体装置は、Ｎ層１０７、Ｐ層１０２、（Ｎ^-層１０１，Ｎ⁺層１０３）及びＰ層１０６からなるＮＰＮＰサイリスタを構成している。このような構造の実施の形態３のサイリスタはオン電圧の低下及び電圧発振の低下をバランス良く達成することができる。
【００５１】
＜実施の形態４＞
図１１はこの発明の実施の形態４である半導体装置の構造を示す断面図である。同図に示すように、図８で示した実施の形態１のＰ層１０２の代わりに複数のＰ領域１０８がＮ^-層１０１の表面に選択的に形成されている。そして、複数のＰ領域１０８上それぞれに部分アノード電極１０９が形成されている。他の構造は全て図８で示した実施の形態１と同様であるため、説明を省略する。
【００５２】
このような構造の実施の形態４によって、複数のＰ領域１０８それぞれの側面分にもＮ^-層１０１とによってＰＮ接合部を形成することができるため、実施の形態１以上に耐圧の向上を図ったダイオードを得ることができる。
【００５３】
＜実施の形態５＞
図１２はこの発明の実施の形態５である半導体装置の構造を示す断面図である。実施の形態５の構造はほぼ図８で示した実施の形態１の構造と等価である。しかしながら、Ｎ^-層１０１とＮ⁺層１０３との接合近傍のライフタイムより、Ｐ層１０２とＮ^-層１０１との接合近傍のライフタイムの方が短くなるように制御されている点が異なる。
【００５４】
このような構造の実施の形態５は、Ｎ^-層１０１とＰ層１０２とのＰＮ接合部近傍のライフタイムが短く設定されるため、Ｎ^-層１０１とＰ層１０２とのＰＮ接合部からＮ^-層１０１に拡がる空乏層の伸びが抑制され、他の条件を同一と仮定すると実施の形態１以上にＮ^-層１０１の膜厚を薄くしても、上記第１〜第３の条件を満足することができる。
【００５５】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の第２の半導体層の膜厚は、上記第１の条件を満足するように設定されているため、逆回復動作において一般的に使用される電圧阻止能力の略１／２〜２／３の逆方向電圧の印加時に、上記空乏層が第１の半導体層に達することにより生ずる電圧発振を確実に抑制することができる。
【００５６】
加えて、第２の半導体層の膜厚は、上記第２の条件を満足する厚みに設定されているため、オン電圧を適切なレベルで低く維持することができる。
【００５７】
その結果、オン電圧の低下及び電圧発振の抑制をバランス良く達成することができる。
【００５８】
請求項２記載の半導体装置によって、オン電圧の低下及び電圧発振の抑制をバランス良く達成するダイオードを得ることにができる。
【００５９】
請求項３記載の半導体装置によって、オン電圧の低下及び電圧発振の抑制をバランス良く達成するトランジスタを得ることにができる。
【００６０】
請求項４記載の半導体装置によって、オン電圧の低下及び電圧発振の抑制をバランス良く達成するサイリスタを得ることにができる。
【００６１】
請求項５記載の半導体装置における複数の半導体領域は、それぞれの側面分にも第１の半導体層とによってＰＮ接合部を形成することができるため、耐圧の向上を図ったダイオードを得ることができる。
【００６２】
請求項６記載の半導体装置は、第２及び第３の半導体層の界面近傍（ＰＮ接合部近傍）のライフタイムを短く設定することにより、上記ＰＮ接合部から拡がる空乏層の伸びが抑制されるため、より薄い膜厚の第２の半導体層を得ることができる。
【００６３】
請求項７記載の半導体装置は、第２の条件用の逆方向電圧として電圧阻止能力と同等の電圧を用いるため、現実的な設計に即した構造となる。
【００６４】
請求項８記載の半導体装置は、電圧阻止能力に相当する逆バイアス電圧設定時に空乏層にかかる電界が、シリコンが耐えうる電界強度の最大値以下になる第３の条件を満足するように、第２の半導体層の不純物濃度を設定するため、実動作に支障は来さない。
【図面の簡単な説明】
【図１】本発明の構造のＮ^-層の膜厚とオン電圧との関係を示すグラフである。
【図２】電圧阻止能力の２／３を越える逆方向電圧の印加時に、空乏層のＮ^-層内の拡がりの割合と電圧発振の大きさを示すグラフである。
【図３】ダイオードの逆回復動作時の逆バイアス電圧変化を示す波形図である。
【図４】本発明の構造を特徴を示す説明図である。
【図５】従来のＰＩＮ構造のダイオードの特徴を示す説明図である。
【図６】ＰＮ接合構造のダイオードの特徴を示す説明図である。
【図７】本発明の構造、ＰＩＮ構造、及びＰＮ接合構造それぞれのオン電圧及び電圧発振の割合を示すグラフである。
【図８】この発明の実施の形態１である半導体装置の構造を示す断面図である。
【図９】この発明の実施の形態２である半導体装置の構造を示す断面図である。
【図１０】この発明の実施の形態３である半導体装置の構造を示す断面図である。
【図１１】この発明の実施の形態４である半導体装置の構造を示す断面図である。
【図１２】この発明の実施の形態５である半導体装置の構造を示す断面図である。
【図１３】従来の一般的なダイオードの断面構造を示す断面図である。
【符号の説明】
１０１Ｎ^-層、１０２，１０６Ｐ層、１０３Ｎ⁺層、１０４アノード電極、１０５カソード電極、１０７Ｎ層、１０８Ｐ領域、１０９部分アノード電極。

Claims

第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成される第１の導電型の第２の半導体層とを備え、前記第２の半導体層は前記第１の半導体層より第１の導電型の不純物濃度が低く、
前記第２の半導体層上に形成される第２の導電型の第３の半導体層と、
前記第３の半導体層の上方に形成される第１の主電極と、
前記第１の半導体層の下方に形成される第２の主電極とをさらに備え、
前記第２の半導体層と前記第３の半導体層との界面のＰＮ接合部による逆方向の電圧阻止能力の略１／２〜略２／３の逆方向電圧が前記第１及び第２の主電極に印加された時に前記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に到達しない第１の条件と、前記電圧阻止能力の略２／３を越える逆方向電圧が前記第１及び第２の主電極に印加された時に前記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に到達する第２の条件とを共に満足するように、前記第２の半導体層の膜厚を設定したことを特徴とする、
半導体装置。
請求項１記載の半導体装置であって、
前記第１の主電極は前記第３の半導体層上に直接形成される主電極を含み、
前記第２の主電極は前記第１の半導体層下に直接形成される主電極を含む、
半導体装置。
請求項１記載の半導体装置であって、
前記第１の半導体層下に形成される第２の導電型の第４の半導体層をさらに備え、
前記第１の主電極は前記第３の半導体層上に直接形成される主電極を含み、
前記第２の主電極は前記第４の半導体層下に直接形成される主電極を含む、
半導体装置。
請求項１記載の半導体装置であって、
前記第１の半導体層下に形成される第２の導電型の第４の半導体層と、
前記第３の半導体層上に形成される第１の導電型の第５の半導体層とをさらに備え、
前記第１の主電極は前記第５の半導体層上に直接形成される主電極を含み、
前記第２の主電極は前記第４の半導体層下に直接形成される主電極を含む、
半導体装置。
請求項２記載の半導体装置であって、
前記第３の半導体層は、前記第２の半導体層の表面に選択的に形成される複数の半導体領域を含み、
前記第１の主電極は、前記複数の半導体領域上に形成される複数の部分電極を含む、
半導体装置。
請求項２記載の半導体装置であって、
前記第２及び第３の半導体層の界面近傍におけるライフタイムは、前記第１及び第２の半導体層の界面近傍におけるライフタイムより短く設定される、
半導体装置。
請求項１ないし請求項６のうちいずれか１項に記載の半導体装置であって、
前記第２の条件は、前記電圧阻止能力と同等の逆方向電圧が前記第１及び第２の主電極に印加された時に前記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に到達する条件を含む、
半導体装置。
請求項１ないし請求項７のうちいずれか１項に記載の半導体装置であって、
前記第２の半導体層はシリコン基板を含み、
前記電圧阻止能力と同等の逆バイアス電圧設定時に前記空乏層にかかる電界が、シリコンが耐えうる電界強度の最大値以下になる第３の条件を満足するように、前記第２の半導体層の前記不純物濃度を設定する、
半導体装置。