JP4099672B2

JP4099672B2 - 半導体装置

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Publication number: JP4099672B2
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Authority: JP
Inventors: 晋井上; 庸武田; 豊丸尾
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Current assignee: Seiko Epson Corp
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Filing date: 2004-12-21
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Description

本発明は、光をうけることにより、特性が変動しうる半導体素子を含む半導体装置に関する。

光をうけることにより、その特性が変動しうる半導体素子として、ＭＯＳトランジスタや、フローティングゲート電極を有する不揮発性メモリなどが挙げられる。これらの半導体素子は、特に、ベアチップなどのＣＯＧ実装法などにより実装される場合、光があたってしまい、ＭＯＳトランジスタであればオンオフ特性の変動や、また不揮発性メモリであれば、フローティングゲート電極に注入された電子が抜けてしまうことがある。このような半導体素子の特性の変動を防ぐために、これらのデバイスが設けられている領域の上方には、光が照射されることを防ぐための遮光層が設けられている。

遮光技術の１つとして、特開２００３−１２４３６３号公報に開示された技術を挙げることができる。特開２００３−１２４３６３号公報には、メモリセルアレイ有効領域と、その外側を囲むように遮光領域が設けられており、遮光領域には、異なるレベルに設けられたビア層とコンタクト層とを有している。そして、このビア層とコンタクト層とを千鳥状に配置して、横および斜め方向からの光の進入を抑制するという技術である。
特開２００３−１２４３６３号公報

しかし、斜め方向および横方向からの光の進入を低減するために、メモリセルアレイ有効領域を囲むように遮光領域を設けたとしても、メモリセルアレイ有効領域から、信号線などの配線を遮光領域の外側に引き延ばす必要などがある。そのため、千鳥状に配置されたビア層およびコンタクト層で完全にメモリセルアレイ有効領域の周囲を囲むことができないことがある。

本発明の目的は、特に、横方向および斜め方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供することにある。

本発明の半導体装置は、
半導体層に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁と、
前記遮光壁に設けられた開孔と、
前記半導体素子に電気的に接続された配線層であって、前記開孔から該遮光壁の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔に位置している第１部分と、該開孔の外側に位置し該第１部分と比して大きい幅を有する第２部分と、を含むパターンを有し、
前記第２部分の幅は、前記開孔の幅と同一以上の幅である。

本発明の半導体装置によれば、半導体素子の周囲には、遮光壁が設けられているために、横方向および斜め上方向から半導体素子に光が照射されることを低減することができる。また、各種半導体素子には、配線が接続されており、この配線を、遮光壁に囲まれた領域の外側まで引き出す必要がある。その場合には、遮光壁の一部に開孔を設け、その開孔から配線を外側に引き出すことがあるが、その開孔から光が進入してしまい、半導体素子の特性に影響を与えることがある。しかし、本発明の半導体装置によれば、開孔の外側に開孔の幅と同一以上の幅を有するパターンの配線層が設けられている。そのため、横方向からの光の進入を低減することができる。その結果、特性の変動が抑制され、信頼性の向上した半導体装置を提供することができるのである。

本発明の半導体装置は、さらに、下記の態様をとることができる。

（１）本発明の半導体装置において、前記第２部分は、少なくとも前記開孔と重なる位置に設けられていることができる。

（２）本発明の半導体装置において、前記第２部分は、延伸方向を軸として該軸と交差する方向に分岐した分岐部を含むことができる。

（３）本発明の半導体装置において、前記第２部分は、前記遮光壁に囲まれた領域内であって、前記半導体素子と前記開孔との間に設けられることができる。

（４）本発明の半導体装置において、前記第２部分は、前記遮光壁に囲まれた領域の外側に設けられていることができる。

（５）本発明の半導体装置において、さらに、前記半導体素子の上方に設けられた遮光膜を含むことができる。

（６）本発明の半導体装置において、前記遮光壁は、
前記半導体素子の上方に設けられた層間絶縁層と、
前記層間絶縁層に設けられた溝と、
前記溝に埋め込まれた遮光材料と、を含むことができる。

（７）本発明の半導体装置において、前記半導体素子は、
フローティングゲート電極を有する不揮発性メモリであることができる。

（８）本発明の半導体装置において、前記不揮発性メモリは、単層ゲート型の不揮発性メモリであることができる。

この態様によれば、半導体素子である不揮発性メモリへの光の照射が低減されるためにデータ保持特性の向上した不揮発性メモリを提供することができる。

（９）本発明の半導体装置において、前記配線層は、信号線であることができる。

以下、本発明の実施の形態について説明する。

１．第１の実施の形態
第１の実施の形態の半導体装置について、図１、２を参照しつつ説明する。図１（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図１（Ｂ）は、図１のＡ部を拡大して示す図であり、図２（Ａ）は、図１（Ｂ）のＩ−Ｉ線に沿った断面図であり、図２（Ｂ）は、図１（Ｂ）のＩＩ−ＩＩ線に沿った断面図であり、図２（Ｃ）は、図１（Ｂ）のＩＩＩ−ＩＩＩ線に沿った断面図である。

図１（Ａ）に示すように、本実施の形態の半導体装置は、半導体層に各種半導体素子（図示せず）が設けられた素子形成領域１０Ａを有する。素子形成領域１０Ａには、フローティングゲート電極を有する不揮発性メモリセル（メモリセルアレイも含む）やＭＯＳトランジスタなど、光を受けることにより、その特性が変動する素子が設けられている。そして、素子形成領域１０Ａの周囲には、遮光壁５０が設けられている。この遮光壁５０は、素子形成領域１０Ａへ横方向および斜め方向から光が進入することを低減させるために設けられている。遮光壁５０には、素子形成領域１０Ａの半導体素子に接続された配線層を、素子形成領域１０Ａの外側に延伸させるために、一部遮光壁５０が設けられていない箇所がある。以下の説明では、この遮光壁５０が設けられていない箇所を、開孔５２と定義して説明をする。

次に、開孔５２を含む領域を拡大した図１（Ｂ）を参照しつつ、さらに説明する。

図１（Ｂ）に示すように、配線層２６は、開孔５２から素子形成領域１０Ａの外側に引き出されている。配線層２６は、開孔５２に設けられている第１部分２６Ａと、開孔５２の外側に設けられ、第１部分２６Ａと比して幅の大きい第２部分２６Ｂとを含むパターンを有している。本実施の形態では、開孔５２の外側のうち、素子形成領域１０Ａの外側に第２部分２６Ｂを設ける場合を図示する。ここで、開孔５２の幅とは、開孔５２を画定する遮光壁５０の一の端から他の端までの距離Ｘである。また、配線層２６の幅というのは、配線層２６が引き出されている方向と直行する方向にみたときの配線層２６の一方の端から他方の端までの距離Ｙである。

本実施の形態の半導体装置では、具体的には、配線層２６の延伸方向を軸として、この軸と交差するように設けられた分岐部２８を設けることで、第２部分２６Ｂの幅を大きくしている。

このように、分岐部２８が設けられたことにより、開孔５２と重なるように第２部分２６Ｂが設けられ、かつ、その幅Ｙと、開孔５２の幅Ｘとは、Ｘ≦Ｙの関係を満たすこととなる。

次に、図２（Ａ）〜図２（Ｃ）を参照しつつ、半導体装置の断面構造について説明する。

まず、特に、図２（Ａ）、（Ｂ）を参照しつつ、遮光壁５０の構造について説明する。図２（Ｂ）に示すように、半導体層１０の上方に、第１層間絶縁層２０および第２層間絶縁層３０が順次設けられ、第１層間絶縁層２０の上には第１金属層２４、第２層間絶縁層３０の上には第２金属層３４とが設けられている。半導体層１０と第１金属層２４とは、第１層間絶縁層２０に設けられたコンタクト層２２により接続されている。第１金属層２４と第２金属層３４とは、第２層間絶縁層３０に設けられたビア層３２により接続されている。

コンタクト層２２およびビア層３２は、第１層間絶縁層２０および第２層間絶縁層３０のそれぞれに設けられた開口部２２ａ、３２ａに、たとえば、導電層などの遮光材料が埋め込まれて形成された層である。開口部２２ａ、３２ａは、開孔５２となる領域を除き、半導体素子を囲むよう連続した溝状の開口部である。そのため、図２（Ａ）から分かるように、異なるレベルに設けられたコンタクト層２２およびビア層３２の全体が壁状になって素子形成領域１０Ａを覆っていることになる。つまり、第１の実施の形態の半導体装置では、遮光壁５０は、第１金属層２４、コンタクト層２２、第２金属層３４およびビア層３２で構成されている。

次に、図２（Ｃ）に示すように、開孔５２が設けられている領域では、半導体層１０の上に第１層間絶縁層２０および第２層間絶縁層３０が順次設けられ、第１層間絶縁層２０の上には、配線層２６が設けられている。

本実施の形態の半導体装置によれば、半導体素子の周囲には、遮光壁５０が設けられているために、横方向または斜め方向からの光の進入を低減することができる。また、各種半導体素子に接続された配線層２６を遮光壁５０の開孔５２から引き出す際には、開孔５２を覆うように第２部分２６Ｂを設けるなど配線層２６のパターンを制御しているために、開孔５２からの光の進入を低減することができる。その結果、特性の変動が抑制され、信頼性の向上した半導体装置を提供することができる。

２．第２の実施の形態
次に、第２の実施の形態について、図３〜図７を参照しつつ説明する。図３、４は、第２の実施の形態の半導体装置において、素子形成領域１０Ａに設けられる不揮発性メモリセル（以下、「メモリセル」という）を説明するための図であり、図５は、第２の実施の形態にかかる半導体装置を模式的に示す平面図であり、図６（Ａ）は、図５のＩ−Ｉ線に沿った断面を模式的に示す断面図であり、図６（Ｂ）は、図５のＩＩ−ＩＩ線に沿った断面図であり、図７は、第２の実施の形態の半導体装置の変形例を示す平面図である。

まず、素子形成領域１０Ａに設けられる半導体素子であるメモリセルについて説明する。

本実施の形態の半導体装置に含まれるメモリセル１２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。図３は、メモリセルを示す斜視図であり、図４（Ａ）は、図３のＩ−Ｉ線に沿った断面図であり、図３（Ｂ）は、図３のＩＩ−ＩＩに沿った断面図であり、図４（Ｃ）は、図３のＩＩＩ―ＩＩＩ線に沿った断面図である。

図３に示すように、本実施の形態におけるメモリセル１２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、素子分離絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離画定されている。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型のウエル１４に設けられている。第３領域１０Ｚは、Ｎ型のウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。

第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層１２４が設けられている。絶縁層１２４の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極１２６が設けられている。

次に、各領域の断面構造について説明する。図４（Ａ）に示すように、第１領域１０Ｘでは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、フローティングゲート電極１２６下の半導体１０に設けられたＮ型の不純物領域１３４と、不純物領域１３４に隣接して設けられたＮ型の不純物領域１２８と、を有する。Ｎ型の不純物領域１３４は、コントロールゲートの役割を果たし、不純物領域１２８は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。

図４（Ｂ）に示すように、第２領域１０Ｙには、メモリセル１２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、半導体層１０に設けられた不純物領域１３０と、を有する。不純物領域１３０は、ソース領域またはドレイン領域となる。

図４（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、Ｎ型のウエル１６に設けられた不純物領域１３２とを有する。不純物領域１３２は、ソース領域またはドレイン領域となる。

ついで、図５を参照しつつ、本実施の形態の半導体装置について説明する。なお、図５では、素子形成領域１０Ａにおいて、メモリセル１２０の構成要素のうち、フローティングゲート電極１２６の形状のみを示すものとする。図５に示すように、素子形成領域１０Ａ内には、２つのメモリセル１２０が設けられている。この素子形成領域１０Ａを囲むように、遮光壁５０が設けられている。遮光壁５０は、素子形成領域１０Ａの周囲をすべて囲んでいるのではなく、第１の実施の形態と同様に開孔５２を有する。この開孔５２から、メモリセル１２０の信号線２６、２７が素子形成領域１０Ａの外側に引き出されている。信号線２６は、第３領域１０Ｚに設けられているＰチャネル型トランジスタ１００Ｃと電気的に接続されている。また信号線２７は、第１領域１０Ｘの不純物領域１２８と電気的に接続されている。図５に示す半導体装置では、信号線２６、２７が同一の方向でかつ一の開孔５２から引き出されている場合を示す。

信号線２６は、開孔５２の位置に設けられている第１部分２６Ａと、開孔５２の内側に位置し、第１部分２６Ａと比して幅が大きい第２部分２６Ｂとを含むパターンを有している。同様に、信号線２７も、第１部分２７Ａと、開孔５２の外側に位置し、第１部分２７Ａと比して幅が大きい第２部分２７Ｂとを含むパターンを有している。そして、第２部分２６Ｂおよび第２部分２７Ｂの全体の幅Ｙが、開孔５２の幅と重複するように信号線２６、２７がパターニングされている。本実施の形態では、開孔５２の外側のうち、素子形成領域１０Ａ側に第２部分２６Ｂ、２７Ｂが設けられている場合を示す。信号線２６、２７は、第１の実施の形態と同様に、分岐部２８、２９を設けることで、信号線２６、２７の幅が局所的に大きくなるパターンを有している。このように、分岐部２８、２９が設けられたことにより、第２部分２６Ｂと第２部分２７Ｂとを併合した幅Ｙを、開孔５２の幅Ｘと比して大きくすることができるのである。

次に、第２の実施の形態の半導体装置にかかる断面形状について、図６（Ａ）および図６（Ｂ）を参照しつつ説明する。

図６に示すように、半導体装置２００では、素子形成領域１０Ａの半導体層の上に、メモリセル１２０が設けられている。メモリセル１２０の具体的な構造については、上述の説明を参照されたい。

図６（Ａ）および図６（Ｂ）に示すように、メモリセル１２０を覆うように半導体層１０の上に第１層間絶縁層２０および第２層間絶縁層３０が順次設けられている。図６（Ａ）に示すように、遮光壁５０（図５参照）が設けられない領域、すなわち、開孔５２となる領域では、第１層間絶縁層２０の上に信号線２６が設けられている。信号線２６は、メモリセル１２０の第３領域１０ＺのＰチャネル型トランジスタ１００Ｃと電気的に接続されている。

また、図６（Ｂ）に示すように、遮光壁５０となる領域では、第１層間絶縁層２０の上には第１金属層２４が、第２層間絶縁層３０の上には第２金属層３４が設けられている。半導体層１０と第１金属層２４との間には、コンタクト層２２が、第１金属層２４と第２金属層３４との間にはビア層３２が設けられている。コンタクト層２２およびビア層３２は、第１層間絶縁層２０および第２層間絶縁層３０に開口２２ａ、３２ａを設け、この開口２２ａ、３２ａに導電層を埋め込んで形成された層である。開口２２ａ、３２ａは、素子形成領域１０Ａを囲むように形成された溝状の開口である。そのため、コンタクト層２２とビア層３２の全体が壁状になし、素子形成領域１０Ａを囲むことになる。

第２の実施の形態の半導体装置によれば、メモリセル１２０の周囲には、遮光壁５０が設けられているために、横方向または斜め上方向からの光の進入を低減することができる。さらに、メモリセル１２０と接続された信号線２６、２７を遮光壁５０の開孔５２から引き出す際には、第２部分２６Ｂ、２７Ｂを設けるなど信号線２６、２７の幅を局所的に大きくすることで、開孔５２からの光の進入を低減することができる。その結果、電荷保持特性を挙げることができ、信頼性の向上した半導体装置を提供することができる。

（変形例）
次に、第２の実施の形態の変形例にかかる半導体装置を、図７を参照しつつ説明する。図７は、変形例にかかる半導体装置を示す平面図であり、図５に対応する平面を示す。

変形例にかかる半導体装置は、図７に示すように、信号線２６と信号線２７との引き出す方向が異なる。つまり、遮光壁５０が設けられていない箇所、すなわち開孔５２、５４が、それぞれ素子形成領域１０Ａの異なる辺に設けられている。開孔５２からは信号線２６が、開孔５４からは信号線２７がそれぞれ引き出されている。信号線２６、２７は、それぞれ、開孔５２、５４の幅以上の幅を有する第２部分２６Ｂ、２７Ｂを含むパターンを有している。そのため、横方向および斜め方向からの光の侵入を低減することができ、その結果、電荷保持特性が向上した半導体装置を提供することができる。

３．第３の実施の形態
次に、第３の実施の形態にかかる半導体装置について、図８、９を参照しつつ説明する。図８は、第３の実施の形態にかかる半導体装置を模式的に示す平面図であり、図５に対応した平面を示す図である。図９は、図８のＡ部を拡大して示す平面図である。図８に示すように、第３の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第２部分２６Ｂの形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。

図８に示すように、素子形成領域１０Ａにメモリセル１２０が設けられている。素子形成領域１０Ａは、その周囲が遮光壁５０によりに覆われている。メモリセル１２０に電気的に接続されている信号線２６、２７は、遮光壁５０が設けられていない開孔５２から、遮光壁５０の外側に引き出されている。信号線２６、２７は、開孔５２の外側に、分岐部２８、２９を有している。図９に示すように、第３の実施の形態にかかる半導体装置では、この分岐部２８、２９の側面のうち光が進入してくる方向を向いた面は、その表面に凸部２８ａ、２９ａを有している。凸部２８ａ、２９ａとして、分岐部２８、２９の側面において、面の高さを不均一にできる形状であれば特に制限はなく、たとえば、凸部の先端が曲面を有していてもよい。好ましい凸部２８ａ、２９ａの形状としては、複数の斜面からなる尖鋭形状を挙げることができる。図８、９には、２つの斜面からなる尖鋭形状の凸部２８ａ、２９aがライン状に設けられている場合を示す。

第３の実施の形態の半導体装置によれば、開孔５２の外側に位置している第２部分２６Ｂ、２７Ｂにおいて、光の進入方向と対向する側面（つまり分岐部２８、２９の側面）は、その表面に凸部２８ａ、２９ａを有している。そのため、開孔５２に進入してくる光の入射角の大小にかかわらず、その光を反射させることができ、光の進入のさらなる低減を図ることができる。その結果、特性の変動が抑制され、信頼性の向上した半導体装置を提供することができる。また、凸部２８ａ、２９ａが尖鋭形状からなる場合には、開孔５２に向って斜め方向から進入してくる光を容易に反射させることができる。

４．第４の実施の形態
図１０は、第４の実施の形態にかかる半導体装置を模式的に示す平面図であり、図９に対応した平面を示す図である。図１０に示すように、第４の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第２部分の形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。

図１０に示すように、第４の実施の形態にかかる半導体装置では、第２部分２６Ｂは、光の進入方向に向かって凹形状を有している。具体的には、第２部分２６Ｂは、分岐部２８を含んで構成されるが、この分岐部２９は、軸である信号線２６からの距離が大きくなるにつれて、つまり分岐部２８の先端方向に向かって、その長さＺが大きくなるような形状を有している。そのため、第２部分２６Ｂの全体的な形状は、光の進入方向に向かって凹形状の曲面を有することになるのである。

第４の実施の形態の半導体装置によれば、上述の他の実施の形態と同様の利点を有し、横方向または斜め上方向からの光の進入を低減することができる。さらに、第２部分２６Ｂは、光の進入方向対して凹状の曲面を有している。そのため、開孔５２に向かって斜め上方向から進入する光であっても反射させることができ、光の進入のさらなる低減を図ることができる。その結果、特性の変動が抑制され、信頼性の向上した半導体装置を提供することができる。

５．第５の実施の形態
図１１は、第５の実施の形態にかかる半導体装置を模式的に示す平面図であり、図９に対応した平面を示す図である。図１１に示すように、第５の実施の形態にかかる半導体装置は、上述の実施の形態にかかる半導体装置と比して第２部分の形状が異なる例である。以下の説明では、上述の実施の形態と共通する構造については、詳細な説明は省略する。

図１１に示すように、第５の実施の形態にかかる半導体装置では、第２部分２６Ｂは、光が進入してくる方向に向かって凹形状を有している。たとえば、図１１に示すように、分岐部２８、２９の形状をＬ字形状にすることで、第２部分２６Ｂの全体形状を、凹状にすることができる。

第５の実施の形態の半導体装置によれば、上述の他の実施の形態と同様の利点を有し、横方向または斜め上方向からの光の進入を低減することができる。

なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、半導体素子の上方に第１層間絶縁層２０および第２層間絶縁層３０の２層が設けられている場合を図示したが、これに限定されず、３層以上の複数の層間絶縁層が設けられていてもよい。この場合は、各層間絶縁層において、素子形成領域を囲む位置に設けられるビア層が遮光壁を構成することになる。

また、本実施の形態では、遮光壁５０を構成するビア層３２やコンタクト層２２の位置が重ならないように設けた場合を図示したが、これに限定されず、重なっていてもよい。また、コンタクト層２２およびビア層３２に代わり、第１層間絶縁層２０および第２層間絶縁層３０を貫通する開口を設け、この開口に導電材料を埋め込んで遮光壁５０とすることもできる。

また、図５には、信号線２６と信号線２７とが、１つの開孔５２から引き出されている場合を図示したが、これに限定されず、それぞれの信号線２６、２７のために開孔を設ける態様をとることもできる。

また、上述の実施の形態の半導体装置では、特に素子形成領域１０Ａの上方を覆う遮光膜を設ける場合を図示しなかったが、素子形成領域１０Ａの上方に遮光膜を設けることが好ましいのはいうまでもない。この態様では、上方向および横方向からの光の進入を低減でき、さらに、信頼性の向上した半導体装置を提供することができる。

（Ａ）は、第１の実施の形態にかかる半導体装置を模式的に示す平面図であり、（Ｂ）は、（Ａ）のＡ部を拡大して示す平面図。（Ａ）は、図１（Ｂ）のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、ＩＩＩ−ＩＩＩ線に沿った断面図。第２の実施の形態にかかる半導体装置に設けられるメモリセルを示す斜視図。（Ａ）は、図３のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、図３のＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、図３のＩＩＩ−ＩＩＩ線に沿った断面図である第２の実施の形態にかかる半導体装置を模式的に示す平面図。（Ａ）は、図５のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図。第２の実施の形態の変形例にかかる半導体装置を示す平面図。第３の実施の形態にかかる半導体装置を示す平面図。図８の（Ａ）部を拡大して示す平面図。第４の実施の形態にかかる半導体装置を示す平面図。第５の実施の形態にかかる半導体装置を示す平面図。

符号の説明

１０…半導体層、１０Ａ…素子形成領域、１０Ｘ…第１領域、１０Ｙ…第２領域、１０Ｚ…第３領域、１２…素子分離絶縁層、１６…ウエル、２０…第１層間絶縁層、２２…コンタクト層、２４…第１金属層、２６、２７…配線層（信号線）、２６Ａ…第１部分、２６Ｂ…第２部分、２７…信号線、２８、２９…分岐部、２８ａ、２９ａ…凸部、３０…第２層間絶縁層、３２…ビア層、２２ａ、３２a…開口部、３４…第２金属層、５０…遮光壁、５２、５４…開孔、１２０…メモリセル

Claims

半導体素子と、
前記半導体素子の周囲に設けられ、開孔を有する遮光壁と、
前記半導体素子に電気的に接続された配線層であって、前記開孔から前記遮光壁の外側に延伸された配線層と、を含み、
前記配線層は、前記開孔に位置している第１部分と、前記遮光壁に囲まれた領域以外に位置し該第１部分と比して大きい幅を有する第２部分と、を含むパターンを有し、
前記第２部分は、前記開孔の幅と同一以上の幅を有する、半導体装置。
請求項１において、
前記第１部分が延伸している方向からみたときに、前記第２部分は、少なくとも前記開孔と重なるように設けられている、半導体装置。
請求項１または２において、
前記第２部分は、前記第１部分が延伸した方向を軸として該軸と交差する方向に分岐した分岐部を含む、半導体装置。
請求項１または２において、
前記第２部分は、前記第１部分が延伸した方向を軸として該軸と直角の方向に延在している、半導体装置。
請求項１ないし４のいずれかにおいて、
前記第２部分は、前記半導体素子の位置を前記遮光壁の内側とした場合、前記遮光壁に囲まれた領域の外側に設けられている、半導体装置。
請求項１ないし５のいずれかにおいて、
さらに、前記半導体素子の上方に設けられた遮光膜を含む、半導体装置。
請求項１ないし６のいずれかにおいて、
前記遮光壁は、
前記半導体素子の上方に設けられた層間絶縁層と、
前記層間絶縁層に設けられた溝と、
前記溝に埋め込まれた遮光材料と、を含む、半導体装置。
請求項１ないし７のいずれかにおいて、
前記半導体素子は、
フローティングゲート電極を有する不揮発性メモリである、半導体装置。
請求項８において、
前記不揮発性メモリは、単層ゲート型の不揮発性メモリである、半導体装置。
請求項１ないし９のいずれかにおいて、
前記配線層は、信号線である、半導体装置。
請求項１ないし１０のいずれかにおいて、
さらに、半導体層を含み、
前記配線層は、前記半導体層の上方に設けられている、半導体装置。
請求項１ないし１１のいずれかにおいて、
前記半導体素子は、トランジスタである、半導体装置。
請求項１ないし１２のいずれかにおいて、
前記第２部分の幅は、前記遮光壁の一辺よりも小さい、半導体装置。
請求項７において、
前記遮光材料は、導電層である、半導体装置。
請求項１４において、
前記導電層は、金属層である、半導体装置。
請求項１ないし１５のいずれかにおいて、
前記第２部分によって、前記開孔から前記遮光壁に囲まれた領域への光の進入が低減されている、半導体装置。