JP4102016B2 - 電流スイッチング回路 - Google Patents
電流スイッチング回路 Download PDFInfo
- Publication number
- JP4102016B2 JP4102016B2 JP2000334263A JP2000334263A JP4102016B2 JP 4102016 B2 JP4102016 B2 JP 4102016B2 JP 2000334263 A JP2000334263 A JP 2000334263A JP 2000334263 A JP2000334263 A JP 2000334263A JP 4102016 B2 JP4102016 B2 JP 4102016B2
- Authority
- JP
- Japan
- Prior art keywords
- switching
- current
- segments
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0827—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of electromagnetic or electrostatic field noise, e.g. preventing crosstalk by shielding or optical isolation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えばデジタル−アナログ変換器（ＤＡＣ）などに使用される電流スイッチング回路(current switching circuitry) に関する。
【０００２】
【従来の技術】
図１は、いわゆる「電流ステアリング(current-steering)」型の従来のデジタル−アナログ変換器（ＤＡＣ）の部分を示す図である。ＤＡＣ１は、ｍビットのデジタル入力ワード(m-bit digital input word)（Ｄ１からＤｍ）を対応するアナログ出力信号に変換するように設計されている。
【０００３】
ＤＡＣ１は、複数（ｎ個）の同一の電流源２1 から２n を有する。ここで、ｎ＝２m −１である。各電流源２は、実質的に一定の電流Ｉを通す。ＤＡＣ１は、更にｎ個の電流源２1 から２n にそれぞれ対応する複数の差動スイッチング回路４1 から４n を有する。各差動スイッチング回路４は、対応する電流源２に接続され、電流源により生成された電流Ｉを、変換器の第１の接続線Ａに接続される第１の端子又は変換器の第２の接続線Ｂに接続される第２の端子のいずれかに切り換える。
【０００４】
各差動スイッチング回路４は、以下に説明される理由で「サーモメータコード化信号(thermometer-coded signals) 」と呼ばれる複数の制御信号Ｔ１からＴｎの１つを受け、関係する信号の値に従ってその第１の端子又は第２の端子のいずれかを選択する。ＤＡＣ１の第１の出力電流ＩA は、差動スイッチング回路の第１の端子に配給される各電流の和であり、ＤＡＣ１の第２の出力電流ＩB は、差動スイッチング回路の第２の端子に配給される各電流の和である。
【０００５】
アナログ出力信号は、ＤＡＣ１の第１の出力電流ＩA を抵抗Ｒで減衰させることにより生成される電圧ＶA と、変換器の第２の出力電流ＩB を他の抵抗Ｒで減衰させることにより生成される電圧ＶB との差電圧ＶA −ＶB である。
図１のＤＡＣにおいて、サーモメータコード化信号Ｔ１からＴｎは、２値サーモメータデコーダ６によって２値入力ワードＤ１からＤｍから導出される。デコーダ６は次のように動作する。
【０００６】
２値入力ワードＤ１からＤｍが最小値を有する時、サーモメータコード化信号Ｔ１からＴｎは、各差動スイッチング回路４1 −４n がその第２の端子を選択して、すべての電流源２1 −２n が第２の接続線に接続されるような信号である。この状態では、ＶA ＝０で、ＶB ＝ｎＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩＲである。
【０００７】
２値入力ワードＤ１からＤｍの値が漸進的に増加する時、デコーダ６により生成されるサーモメータコード化信号Ｔ１からＴｎは、既に選択されたいかなる差動スイッチング回路もその第１の端子が第２の端子に戻されることなしに、（差動スイッチング回路４1 から始まる）多くの差動スイッチング回路がそれぞれの第１の端子を選択するような信号である。２値入力ワードＤ１からＤｍが値ｉを有する時、最初のｉ個の差動スイッチング回路４1 −４i はそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差動スイッチング回路４i+1 −４n はそれぞれの第２の端子を選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）ＩＲに等しい。
【０００８】
図２は、３ビットの２値入力ワードＤ１〜Ｄ３（すなわち、この例ではｍ＝３）に対して発生されるサーモメータコード化信号の例を示す。この場合、７個のサーモメータコード化信号Ｔ１からＴ７が必要である（ｎ＝２m −１＝７）。
図２に示すように、２値サーモメータデコーダ６によって発生されるサーモメータコード化信号Ｔ１からＴｎは、ｒ番目の信号Ｔｒが活性化される（“１”にセットされる）時にそれより下の順序の信号Ｔ１からＴｒ−１も活性化されることが知られているいわゆるサーモメータコードに従う。
【０００９】
サーモメータコード化は電流ステアリング型のＤＡＣでは一般的であるが、それは２値入力ワードが増加した時に、既に線Ａに切り換えられているいかなる電流源も他の線Ｂに切り換えられることなしに、より多くの電流源が第１の接続線Ａに切り換えられるためである。従って、ＤＡＣの入力／出力特性は単調であり、入力ワードにおける“１”の変化の結果起きるサージ衝撃（インパルス）が小さい。
【００１０】
図３は、図１の変換器のようなデジタル−アナログ変換器で使用するのに適した差動スイッチング回路のこれまで検討した形式を示す。
この差動スイッチング回路４は、第１と第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）Ｓ１、Ｓ２を備える。トランジスタＳ１、Ｓ２の各ソースは、対応する電流源（図１の２1 から２n ）が接続される共通ノードＣＮに接続される。トランジスタＳ１、Ｓ２の各ドレインは、図１の各差動スイッチング回路の第１と第２の端子にそれぞれ対応する回路の第１と第２の出力ノードＯＵＴＡとＯＵＴＢのそれぞれに接続される。
【００１１】
各トランジスタＳ１とＳ２は、そのゲートに接続される対応するドライバ回路６1 又は６2 を有する。サーモメータコード化信号Ｔの対応する１つは、ドライバ回路６1 の入力に印加されるが、この信号Ｔに対して相補の信号／Ｔは、ドライバ回路６2 の入力に印加される。各ドライバ回路は受けた入力信号Ｔ又は／Ｔをバッファして反転し、安定した状態ではトランジスタＳ１とＳ２の一方がオンし、他方がオフするように、その関係するトランジスタＳ１とＳ２用のスイッチング信号ＳＷ１とＳＷ２を生成する。例えば、図３自体に示すように、入力信号Ｔが高レベル（Ｈ）を有し、入力信号／Ｔが低レベル（Ｌ）を有し、トランジスタＳ１用のスイッチング信号ＳＷ１（ゲートドライブ電圧）は低レベルＬであり、トランジスタをオンにするが、トランジスタＳ２用のスイッチング信号ＳＷ２（ゲートドライブ電圧）は高レベルＨであり、トランジスタをオフにする。このように、この条件では、共通ノードＣＮに流れ込む入力電流のすべては出力ノードＯＵＴＡに流れ、出力ノードＯＵＴＢには電流は流れない。
【００１２】
【発明が解決しようとする課題】
図１に戻って、図１のＤＡＣにおいて、ＤＡＣの第１と第２の接続線ＡとＢの電圧ＶA とＶB は、２値入力ワードＤ１〜Ｄｍの値に応じてＤＡＣの使用中に変化する。これは、差動スイッチング回路４の出力ノードＯＵＴＡとＯＵＴＢの電位が、ＤＡＣの使用中にも変化することを意味する。トランジスタＳ１とＳ２は、多少の寄生容量を有する。これらの寄生容量は、差動スイッチング回路が切り換わる時にはいつでも充電と放電されなければならない。充電と放電されるチャージ量は、ＤＡＣの出力電圧ＶA とＶB における１つのコードから次への変化にも依存しており、ＤＡＣ出力電圧に依存するＤＡＣ出力における切り換え遅延を生じる。例えば、もしＤＡＣが選択された周波数（例えば１００ＭＨｚ）で正弦波を合成するのに使用されるならば、出力電圧依存遅延は、ＤＡＣ出力におけるパルス幅変調として現れる。高速・精密ＤＡＣでは、これはＤＡＣの重要な性能を非常に低下させる。更に、切り換えの瞬間におけるトランジスタＳ１とＳ２の出力コンダクタンスは、ＤＡＣの実際の出力電圧ＶA とＶB に弱くにしか依存しないという別の問題もある。これも高速・精密ＤＡＣにおけるＤＡＣ性能を低下させる。
【００１３】
【課題を解決するための手段】
本発明の第１の態様によれば、使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段とを備える電流スイッチング回路が提供される。
【００１４】
このような回路では、第１及び第２の結合された信号端子での信号に依存する遅延が低減される。
本発明の第２の態様によれば、本発明の上記の第１の態様を適用した電流スイッチング回路と、受けたデジタル入力信号から前記セグメントにそれぞれ印加する前記スイッチング信号の組を導出するデコーダ回路とを更に備えたデジタル−アナログ変換器が提供される。
【００１５】
【発明の実施の形態】
図４は、本発明の第１実施例の電流スイッチング回路の部分を示す。図４において、図１から図３を参照して前に説明した部品と同じか又は非常に近い部品は、同一の参照番号で示し、その説明を省略する。
図４の回路は、複数の個別の回路セグメントＳＥＧ1 からＳＥＧn を有し、図４ではそのうちの１つのＳＥＧi のみを詳細に示している。各セグメントは、ソースがセグメントの共通ノードＣＮに接続され、ドレインがセグメントの第１の中間ノードＩＮ１に接続されている第１の主スイッチングトランジスタＳ１を有する。同様に、第２主スイッチングトランジスタＳ２は、共通ノードＣＮに接続されたソースと、セグメントの第２の中間ノードＩＮ２に接続されたドレインとを有する。各主スイッチングトランジスタは、この実施例ではＰＭＯＳ ＦＥＴである。スイッチングトランジスタＳ１とＳ２は、図３に示した駆動回路６1 と６2 のような駆動回路（図示せず）により発生される相補スイッチング信号ＳＷ１とＳＷ２を、そのゲートでそれぞれ受ける。
【００１６】
共通ノードＣＮと回路の正の電源ラインANALOG VDDの間には、回路の使用中に正の電源ラインANALOG VDDから共通ノードＣＮに供給される実質的に一定の電流Ｉを生じる定電流源１４が接続されている。
中間ノードＩＮ１とＩＮ２はそれぞれ抽気（ブリード:bleed）電流源１８又は２０にも接続されている。各ブリード電流源は、ANALOG VDDから接続される中間ノードに実質的に一定の電流ＩBLEED を供給する独自の定電流源を有する。ブリード電流源１８又は２０により中間ノードＩＮ１とＩＮ２に供給される定電流ＩBLEED は、例えば、それぞれ定電流源１４により共通ノードＣＮに供給される電流Ｉのほぼ１／４である。
【００１７】
図４の回路において、各個別のセグメントＳＥＧは、第１及び第２の出力ノードＯＮ１とＯＮ２も有している。すべてのセグメントＳＥＧ1 からＳＥＧ１n のそれぞれの第１の出力ノードは、回路の第１の接続ラインＡに共通に接続されており、すべてのセグメントＳＥＧ1 からＳＥＧ１n のそれぞれの第２の出力ノードは、回路の第２の接続ラインＢに共通に接続されている。回路の第１の出力端子ＯＵＴＡは第１の接続ラインＡに接続され、回路の第２の出力端子ＯＵＴＢは第２の接続ラインＢに接続されている。
【００１８】
回路の各セグメントは、それぞれの第１及び第２のカスケード・トランジスタ２２と２４も有している。各カスケード・トランジスタはＰＭＯＳ ＦＥＴである。第１のカスケード・トランジスタ２２のソースは第１の中間ノードＩＮ１に接続され、ドレインは第１の出力ノードＯＮ１に接続され、ゲートは回路のグランド電位供給ラインＧＮＤに接続される。同様に、第２のカスケード・トランジスタ２４のソースは第２の中間ノードＩＮ２に接続され、ドレインは第２の出力ノードＯＮ２に接続され、ゲートはＧＮＤに接続される。このように、各セグメントでは、共通ノードＣＮと第１の出力ノードＯＮ１の間の第１の分線（ブランチ）と、共通ノードＣＮと第２の出力ノードＯＮ２の間の第２の分線（ブランチ）とが存在する。
【００１９】
次に、図４の回路の動作を説明する。
各セグメントでは、定常状態において、２つのブランチの一方における主スイッチングトランジスタＳ１又はＳ２がオン状態になり、他方のブランチにおける主スイッチングトランジスタＳ１又はＳ２がオフ状態になる。両方のカスケード・トランジスタ２２と２４は、常にオン状態である。セグメントの共通ノードＣＮに供給される電流Ｉは、スイッチングトランジスタＳ１がオン状態の場合には他へ流れることなく第１の出力ノードＯＮ１に送られ、スイッチングトランジスタＳ２がオン状態の場合には他へ流れることなく第２の出力ノードＯＮ２に送られる。各中間ノードＩＮ１とＩＮ２に供給される定電流ＩBLEED は、カスケード・トランジスタ２２と２４を介して、出力ノードＯＮ１とＯＮ２にも供給される。ブリード電流ＩBLEED は、中間ノードＩＮ１とＩＮ２にも供給され、スイッチングトランジスタＳ１又はＳ２がオン状態のブランチにおいて、いくらかの電流（すなわち、ブリード電流ＩBLEED ）が関係するブランチのカスケード・トランジスタ２２又は２４を通して流れ続け、カスケード・トランジスタをオン状態に保持することを保証する。
【００２０】
カスケード・トランジスタ２２と２４の効果は、各中間ノードＩＮ１とＩＮ２を電位の変動から遮蔽（シールド）する。この電位の変動は、出力端子ＯＵＴＡとＯＵＴＢの電位の変動から発生する。これまで説明したように、各出力端子ＯＵＴＡ又はＯＵＴＢの電位ＶA 又はＶB は、回路を使用すると、関係する出力端子に流れる出力電流ＩA 又はＩB に応じて変動するのが避けられない。１つのサイクルから次のサイクルに変わる時、これらの出力電流における変化は大きくなることがあり、それゆえ出力電圧における変化も大きくなることがある。例えば、２値入力ワードがそのフル・スケールの負の値−ＦＳからフル・スケールの正の値＋ＦＳに変化する場合、出力電流ＩA は、例えば、５ｍＡ（すべてのセグメントにおけるスイッチングトランジスタＳ１がオフ状態の時の値）から２５ｍＡ（すべてのセグメントにおけるスイッチングトランジスタＳ１がオン状態の時の値）に変化することがあるが、同時に出力電流ＩB は２５ｍＡから５ｍＡに変化する。各出力端子に関係する出力負荷（ロード）インピーダンスに応じて、各出力端子の電位ＶA 又はＶB の変化は相対的に大きく、例えば、各出力ロードインピーダンスが２５Ωの時には０．５Ｖである。出力端子電位ＶA とＶB の間の差ΔＶは、この場合１Ｖだけ変化する。
【００２１】
図４の回路において、各セグメントにおけるカスケード・トランジスタ２２と２４によるシールド機能のため、各セグメントの中間ノードＩＮ１とＩＮ２の各電位の間の電位差における変化ΔＶINT は、出力電流ＩA とＩB における最大変化に応じて、典型的には強度の点で出力端子間の電位ΔＶにおける変化より２又はそれ以下の率（ファクタ:factor)である。
【００２２】
本発明の実施例におけるカスケード・トランジスタの有利な効果を理解するため、（前に説明した図３の回路のような）カスケード・トランジスタがない時の問題を詳細に説明する。
図５の（Ａ）は、回路の出力に生成される波形ＶA −ＶB の例を示す。この場合の波形は、例えば１００ＭＨｚの周波数ｆを有し、最大値が＋ＦＳで、最小値が−ＦＳの正弦波である。
【００２３】
本明細書の導入部分で示したように、カスケード・トランジスタを使用しない場合、セグメントは出力電圧に依存する切り換え（スイッチィング）遅延を有する。遅延ΔＶは、図５の（Ｂ）に示すように、近似的に出力電圧の２乗の関数、すなわち２ｆの周波数で変動する。その結果、図５の（Ａ）の波形のピークは、ゼロ強度の点に対してほぼ８ピコ秒（ｐｓ）だけ遅延する。図５の（Ｂ）における遅延は、すべて基準値に対して測定され、この例では、基準値は最小遅延が−２ｐｓで、最大遅延が＋６ｐｓであるように設定される。
【００２４】
出力電圧依存の遅延は、いかなる場合もそれ自体が出力電圧における誤差となる。この誤差は、（図５の（Ｃ）に示す）図５の（Ａ）の波形のスルーレートと図５の（Ｂ）に示す遅延ΔＴの積である。この誤差を、図５の（Ｄ）に示す。図５の（Ｄ）に示すように、誤差はゼロの付近で３ｆの周波数で振動している。これは、誤差が出力電圧の２乗の関数である強度を有する出力信号における第３の調和成分として現れることを意味している。
【００２５】
回路にカスケード・トランジスタが設けられる時には、図４に示すように、各セルにおける主スイッチングトランジスタＳ１とＳ２は、出力電圧の変動からシールドされ、その変化ΔＶINT は、出力電圧ΔＶに対して例えば２．５のファクタで減少される。図４の回路における誤差は、ΔＶよりむしろ変化ΔＶINT に依存しており、誤差の強度はΔＶとΔＶINT の間の比率の２乗で減少される。例えば、ΔＶ／ΔＶINT が２．５の時、誤差の強度はカスケード・トランジスタを設けない時より６倍（ほぼ２．５2 ）小さい。
【００２６】
カスケード・トランジスタ２２と２４は、各セグメントの出力にいくつかの信号依存遅延を付加する。従って、本発明の適用したカスケード・トランジスタを設けた回路を考える時には、２つの効果を考慮する必要がある。第１の効果は、出力電圧に依存するスイッチング時間に起因するパルス幅変調である。上記で説明した理由により、出力端子に接続されるカスケード・トランジスタは、第１の効果を低減又は除去するのに有効である。しかし、第２の効果はカスケード・トランジスタ自体が原因である。この第２の効果は、各カスケード・トランジスタ自体のバンド幅がそれを通って流れる電流、すなわち出力電流に依存することである。これは、各カスケード・トランジスタ出力コンダクタンスｇm がトランジスタを流れる電流の平方根に比例し、トランジスタのバンド幅はｇm ／Ｃに比例するためである。ここで、Ｃはカスケード・トランジスタのソース（中間ノードＩＮ１とＩＮ２）とＧＮＤの間の全容量である。この変動するバンド幅は、位相変調と強度変調の両方に起因する歪を生じる。
【００２７】
第２の効果の観点において、図４の実施例では各セグメントはカスケード・トランジスタ２２と２４の独自の組を有する。この理由は、図６に示す本発明の第２実施例と対比して説明される。第２実施例では、すべてのセグメントは単一の組のカスケード・トランジスタに共通に接続される。この構成は、これ以降、カスケード・トランジスタの「共通構成」と呼ばれる。各セグメントが独自に個別の１組のカスケード・トランジスタを有する図４の実施例の構成は、これ以降、カスケード・トランジスタの「分離構成」と呼ばれる。
【００２８】
図６を参照すると、本発明の第２実施例の電流スイッチング回路は、各セグメントにおいて、セグメントの共通ノードＣＮに実質的に一定の電流Ｉを供給する定電流源１４を有する。この場合、セグメントの第１の主スイッチングトランジスタＳ１は、セグメントの共通ノードＣＮと第１の出力ノードＯＮ１の間に直接接続され、第２の主スイッチングトランジスタＳ２は、セグメントの共通ノードＣＮと第２の出力ノードＯＮ２の間に直接接続される。図４の実施例のように、異なるセグメントのそれぞれの第１の出力ノードＯＮ１はすべて回路の第１の接続ラインＡに共通に接続され、セグメントのそれぞれの第２の出力ノードＯＮ２はすべて回路の第２の接続ラインＢに共通に接続される。第１の電流ブリード回路１８は、実質的に一定のブリード電流ＩBLEED を印加するように第１の接続ラインＡに接続され、第２の電流ブリード回路２０は、実質的に一定のブリード電流ＩBLEED を供給するように第２の接続ラインＢに接続される。この場合、各ブリード電流ＩBLEED は、例えばセグメントにより供給される個別の電流Ｉのすべての合計ΣＩの１／４にほぼ等しい。
【００２９】
この実施例では、単一の第１のカスケード・トランジスタ１２２のソースは第１の接続ラインＡに接続され、ドレインは回路の第１の出力端子ＯＵＴＡに接続され、ゲートはＧＮＤに接続される。同様に、単一の第２のカスケード・トランジスタ１２４のソースは第２の接続ラインＢに接続され、ドレインは回路の第２の出力端子ＯＵＴＢに接続され、ゲートはＧＮＤに接続される。
【００３０】
図６に示した第２実施例は、図４を参照して前に説明した第１実施例と基本的には同じように動作する。各カスケード・トランジスタ１２２又は１２４は、各セグメントにおいて、回路の動作中出力端子ＯＵＴＡとＯＵＴＢの電位の変動からスイッチングトランジスタＳ１とＳ２をシールドする。
図７は、カスケード・トランジスタ１２２と１２４のバンド幅が、出力電流でどのように変化するかを示す。第１のラインＬA は、出力端子ＯＵＴＡに関係するカスケード・トランジスタ１２２のバンド幅を示す。第２のラインＬB は、出力端子ＯＵＴＢに関係するカスケード・トランジスタのバンド幅を示す。図７の水平軸は、出力電圧ＶA −ＶB がそのフルスケールの負の値−ＦＳとフルスケールの正の値＋ＦＳの間で変化する時の各カスケード・トランジスタを通って流れる電流を示す。出力電圧が＋ＦＳの時、第１スイッチングトランジスタＳ１のすべてがオン状態になり、第２スイッチングトランジスタＳ２のすべてがオフ状態になる。このように、カスケード・トランジスタ１２２を通って流れる電流は、例えば２５ｍＡ（すべてのセグメントの＋ＩBLEED のΣＩ）の最大値を有するが、カスケード・トランジスタ１２４を通って流れる電流は、例えば５ｍＡ（ＩBLEED のみ）の最小値を有する。この場合、（前に言及したように）各カスケード・トランジスタのバンド幅はそれを流れる電流ＩDSの平方根に比例するので、カスケード・トランジスタ１２２のバンド幅は、例えば２．２ＧＨｚの最大値を有し、カスケード・トランジスタ１２４のバンド幅は、例えば１ＧＨｚの最小値を有する。
【００３１】
出力電圧ＶA −ＶB が＋ＦＳから−ＦＳにフルスケールの正の値に段々に変化するに従って、カスケード・トランジスタ１２４に流れる電流は一層増加し、カスケード・トランジスタ１２２に流れる電流は一層減少する。このように、カスケード・トランジスタ１２２のバンド幅は図７のラインＬA に沿って右から左に下がり、カスケード・トランジスタ１２４のバンド幅は図７のラインＬB に沿って右から左に上がる。出力電圧のフルスケールの負の値−ＦＳでは、カスケード・トランジスタのバンド幅は、＋ＦＳの状態に比べて逆である。
【００３２】
カスケード・トランジスタが図６の共通の構成に接続される時、カスケード・トランジスタのバンド幅の変動の効果は、曲線Ｌcommonで示すように、全体のバンド幅（差動バンド幅）が変動し、端で最低になり、中央で最大になることである。これは、カスケード・トランジスタの共通の構成の結果であり、異なるセグメントの出力電流はカスケード・トランジスタに到達する前に結合される。
【００３３】
従って、各カスケード・トランジスタを流れるすべてのセグメントからの結合された電流は、（少なくともセグメントの個数に対応するステップで）図７において５ｍＡから２５ｍＡの値の全範囲に渡って変動する。出力電流のいかなる変化に対しても、そのため１個のカスケード・トランジスタは電流（従ってバンド幅）が減少するが、他のカスケード・トランジスタは電流（従ってバンド幅）が上昇する。バンド幅が傾いたカスケード・トランジスタのバンド幅における損失は、バンド幅が増加するカスケード・トランジスタのバンド幅において利得に勝り、差動バンド幅は、曲線ＬCOMMONに沿った中心点で（ＩA ＝ＩB で）ピーク値をとり、カスケード・トランジスタのそれぞれのバンド幅の関数に従って減少する。従って、共通の構成の場合における差動バンド幅は、図７で曲線ＬCOMMONに沿い、出力電流に応じて変動する。
【００３４】
図４のカスケード・トランジスタの分離した構成を有する実施例では、回路の実効的な全バンド幅（差動バンド幅）は、図７の水平ラインＬsep に沿い、曲線ＬCOMMONの終点を通過する。
分離した構成の場合には、各セグメントでカスケード・トランジスタを通って流れる電流は、最小値（ＩBLEED ≒５０μＡ）から最大値（Ｉ＋ＩBLEED ≒３５０μＡ）まで変化するだけであり、共通構成の場合と同様に、中間電流値はない。これは、どのような全出力電流ＩA 又はＩB であっても、１個のカスケード・トランジスタは常に最小バンド幅状態から最大バンド幅状態に変化し、同時に他のカスケード・トランジスタは最大バンド幅状態から最小バンド幅状態に変化することを意味する。従って、すべてのセグメントに対する差動バンド幅（すなわち、全差動バンド幅）は、出力電流の全範囲に渡って平坦であり、ＬCOMMONに沿った端の値と同じ値を有する。これは分離構成の場合における差動バンド幅が共通構成の場合における最小差動バンド幅に等しいことを意味するが、それは歪になるバンド幅の変動であり、そのため分離構成の場合の性能は歪を低減するという点において遙に良好である。
【００３５】
次に、本発明の第３実施例を図８を参照して説明する。図８において、電流スイッチング回路６０は、各セグメントにおいて、これまでの実施例と同様に、相補のスイッチッグ信号ＳＷ１とＳＷ２を受けるように接続された１組の主スイッチングトランジスタＳ１とＳ２を有する。第１のスイッチングトランジスタＳ１は、第１実施例と同様に、セグメントの共通ノードＣＮと第１の中間ノードＩＮ１の間に接続される。同様に、第２のスイッチングトランジスタＳ２は、セグメントの共通ノードＣＮと第２の中間ノードＩＮ２の間に接続される。
【００３６】
各セグメントは、独自の個別の１組のカスケード・トランジスタ２２２と２２４を有する。第１のカスケード・トランジスタ２２２のソースは第１の中間ノードＩＮ１に接続され、ドレインはセグメントの第１の出力ノードＯＮ１に接続され、ゲートは第１のダミーＤＡＣ出力ノードＤＯＮ１に接続される。第２のカスケード・トランジスタ２２４のソースは中間ノードＩＮ２に接続され、ドレインはセグメントの第２の出力ノードＯＮ２に接続され、ゲートは第２のダミーＤＡＣ出力ノードＤＯＮ２に接続される。
【００３７】
（図４の）第１実施例と同様に、セグメントのそれぞれの出力ノードＯＮ１のすべては、回路の第１の接続ラインＡに共通に接続され、それには回路の第１の出力端子ＯＵＴＡが接続される。同様に、セグメントのそれぞれの出力ノードＯＮ２のすべては、回路の第２の接続ラインＢに共通に接続され、それには回路の第２の出力端子ＯＵＴＢが接続される。それぞれの電流ブリード回路１８と２０は、第１実施例と同様に、各セグメントの第１及び第２の中間ノードＩＮ１とＩＮ２にそれぞれ接続される。
【００３８】
図８の電流ステアリング回路の各セグメント（以下、「主セグメント」）では、関係する主セグメントにおけるカスケード・トランジスタ２２２と２２４のゲート電位を提供するのに使用されるダミーＤＡＣの対応するセグメントＤＳＥＧも設けられている。図８では、そのようなダミーセグメントＤＳＥＧが１個だけ示されている。ダミーＤＡＣセグメントＤＳＥＧは、その対応する主セグメントと同じ基本方法で構成される。このように、各ダミーＤＡＣセグメントＤＳＥＧは、ダミーセグメントの共通ノードＤＣＮに実質的に一定の電流Ｉdummy を供給する独自の定電流源２１６を備える。ダミーセグメントＤＳＥＧは、それぞれの第１及び第２のダミースイッチングトランジスタＤＳ１とＤＳ２を更に備える。第１のダミースイッチングトランジスタＤＳ１は、ダミーセグメントの共通ノードＤＣＮと第１のダミーＤＡＣ出力ノードＤＯＮ１の間に接続され、第２のダミースイッチングトランジスタＤＳ２は、ダミーセグメントの共通ノードＤＣＮと第２のダミーＤＡＣ出力ノードＤＯＮ２の間に接続される。主セグメントＳＥＧの第２のスイッチングトランジスタのゲートに印加されるスイッチング信号ＳＷ２は、ダミーセグメントＤＳＥＧの第１のダミースイッチングトランジスタＤＳ１のゲートに印加される。同様に、主セグメントの第１のスイッチングトランジスタに印加されるスイッチング信号ＳＷ１は、第２のダミースイッチングトランジスタＤＳ２のゲートに印加される。これにより、Ｓ１とＳ２がそれぞれオンとオフの時、ＤＳ１とＤＳ２はそれぞれオフとオンである。
【００３９】
更に、ダミーＤＡＣセグメントＤＳＥＧは、第１と第２の抵抗Ｒ１とＲ２を備え、各抵抗はカスケード・トランジスタ２２２と２２４の１つのゲートとＧＮＤの間に接続されている。
図８の実施例の動作を説明する。
これまでの実施例では、出力端子の電位ＶA とＶ Bは、印加される入力ワードに従って、回路の使用中に変動する。第１と第２のカスケード・トランジスタ２２２と２２４は、同一の基本的な目的、すなわち、各主セグメントにおける主スイッチングトランジスタＳ１とＳ２をそのような変動からシールドするのに使用される。しかしこの実施例では、各カスケード・トランジスタは能動的なカスケード機能を実行し、そこではカスケード・トランジスタのゲート電位は２値入力ワードに依存して変動し、第１実施例の「受動カスケード」配置に比べて各セグメントの中間ノードＩＮ１とＩＮ２における電位の変動を一層低減する。
【００４０】
能動カスケードは次のように動作する。
各主セグメントＳＥＧに対応するダミーＤＡＣセグメントＤＳＥＧでは、定電流源２１６により供給される電流Ｉdummy は、主セグメントのスイッチング信号ＳＷ１とＳＷ２の状態に応じて、抵抗Ｒ１又は抵抗Ｒ２に選択的に向けられる(steerされる) 。これにより、ＳＷ１が低論理レベルＬで、ＳＷ２が高論理レベルＨである時、電流Ｉdummy は第２のダミースイッチングトランジスタＤＳ２により抵抗Ｒ２に向けられ、第２のカスケード・トランジスタ２２４のゲート電位は、Ｉdummy と第２の抵抗Ｒ２の抵抗値の積に等しい正の値を有する。
【００４１】
各主セグメントにおいて、各カスケード・トランジスタを通って流れる電流は、関係する主スイッチングトランジスタＳ１又はＳ２がオン状態の時のＩ＋ＩBLEED に等しい高い値と、関係する主スイッチングトランジスタがオフ状態の時の低い値ＩBLEED の間で変化する。各カスケード・トランジスタのゲート−ソース電圧の強度は、関係するカスケード・トランジスタを通って流れる電流に応じて変動し、電流が増加するに従ってゲート−ソース電圧の強度も少しだけ増加する（すなわち、ソース電位がゲート電位に対してより正に大きくなる。）。これは、カスケード・トランジスタが接続される中間ノードＩＮ１又はＩＮ２の電位も、関係する主スイッチングトランジスタＳＷ１又はＳＷ２がオン状態の時には、少し上昇することを意味する。
【００４２】
関係する中間ノードＩＮ１又はＩＮ２の電位におけるこの上昇を相殺するために、図８の実施例では、ダミーＤＡＣセグメントは、関係する主スイッチングトランジスタがオン状態の各カスケード・トランジスタのゲート電位を、その関係する主スイッチングトランジスタがオフの時よりより小さくする。ゲート電位における関係する主スイッチングトランジスタのオフ状態からオン状態への変化は、例えば、１５０ｍＶ程度である。
【００４３】
図８の実施例におけるカスケード・トランジスタのゲート電位を変化させる能力のため、カスケード・トランジスタにより提供される中間ノードの電位のシールドは、第１実施例と比較して改善される。各中間ノードは、出力端子の電位ＶA とＶB の変動にかかわらず、例えば、ほぼ０．９Ｖの実質的に一定の電位に保持される。
【００４４】
電流Ｉdummy の強度は、ダミー出力ノードＤＯＮ１とＤＯＮ２を「移動」するのに十分高い電位で、カスケード・トランジスタを通って流れる電流の変化の結果生じる中間ノードにおける変化を相殺するのに十分に早いことが必要である。例えば、電流Ｉdummy は各主セグメントにより向けられる電流Ｉの半分の大きさである。電流Ｉdummy の精度は重要でない。これは、例えば、電流Ｉdummy を供給するのに使用される定電流源２１６が、主セグメントの電流源への正の供給より低い電位を有する正の供給ラインから供給できることを意味する。例えば、ダミーＤＡＣセグメントの電流源２１６は、ＤＡＣ内のデジタル回路への１．８Ｖ電位の電源に使用される正の電源ラインDIGITAL VDD から供給できる。ダミーセグメントへのより低い電源電圧を使用することにより、ダミーセグメントの電力消費を低減できる。
【００４５】
【表１】
【００４６】
【表２】
【００４７】
【表３】
表１から表３は、第１及び第３実施例の性能を、前に検討したいかなるカスケード・トランジスタも無い図３の回路の性能と比較した表である。表１はカスケード・トランジスタの無い図３の回路に関係し、表２は（受動カスケード配置の）第１実施例に関係し、表３は（能動カスケード配置の）第３実施例に関係する。図９を参照して、遅延性能を比較して６４個のセグメントを有するＤＡＣを検討する。ＤＡＣの入力は、−ＦＳから＋ＦＳに変化可能である。ＤＡＣの２値入力に異なる入力レベルで単位ステップの大きさ（１／３２ ＦＳ）の方形パルスを印加した効果をシミュレートした。表１から表３に列ＡからＥでそれぞれ表現したように、５つの異なる可能性が考えられる。
【００４８】
列Ａの場合、入力パルスＩＰA は＋３１／３２ ＦＳから＋ＦＳの単位パルスである。列Ｂでは、入力パルスＩＰB は＋１５／３２ ＦＳから＋１６／３２ ＦＳの単位パルスである。列Ｃの場合、入力パルスＩＰC は０から＋１／３２ ＦＳの単位パルスである。列Ｄの場合、入力パルスＩＰD は−１６／３２ ＦＳから−１５／３２ ＦＳの単位パルスである。列Ｅの場合、入力パルスＩＰE は−ＦＳから−３１／３２ ＦＳの単位パルスである。このように、各入力パルスＩＰA からＩＰE は、丁度１個のセグメントの状態を変化させ、この１個のセグメントをスイッチングする時の遅延をシミュレートする。
【００４９】
図９に示すように、ＡからＥの各場合では、ＤＡＣの出力電圧ＶA −ＶB は、入力パルスＩＰA からＩＰE に応じて変化し、出力パルスＯＰA からＯＰE を生成する。各出力パルスＯＰA からＯＰE は、遅延時間ｔr だけ遅延された立ち上がりエッジと、遅延時間ｔf だけ遅延された立ち下がりエッジとを有する。各出力パルスの立ち上がりエッジの遅延時間ｔr は、出力パルスＯＰC の立ち上がりエッジに対して測定される。同様に、各出力パルスの立ち下がりエッジの遅延時間ｔf は、出力パルスＯＰC の立ち下がりエッジに対して測定される。遅延時間ｔr （単位ｐｓ）は各表の第１列に示される。遅延時間ｔf （単位ｐｓ）は各表の第２列に示される。第３列は、関係する入力パルスに対する遅延時間ｔr とｔf の平均遅延時間ｔav（単位ｐｓ）を示す。第４列は、関係する入力パルスに対する幅変調（単位ｐｓ）を示す。この幅変調は、出力パルスのパルス幅ｗOPと入力パルスのパルス幅ｗIPの間の差Δｗである。この差Δｗは、ｔr −ｔf に等しい。
【００５０】
表１から表３の結果を比較して、カスケードが無い時のパルス幅変調は、第１と第３実施例のそれぞれの場合のような受動又は能動のカスケードが設けられた時より、約１７倍のファクタで悪い。平均遅延の点では、若干の低下がある。受動又は能動のカスケードを使用する時、信号依存遅延は、カスケードを使用しない時に比べて約５のファクタで増加する。しかし、受動と能動のカスケードの両方を有する時の性能は、カスケードを使用しない時に比べて非常に改善される。
【００５１】
共通構成の場合には、最悪の場合の平均遅延ｔavは、分離構成の場合よりはるかに高く、例えば、最悪の場合ｔav＝３．４ｐｓである。しかし、幅変調Δｗは０．１ｐｓの低さである。共通構成の場合の高い平均遅延は、分離構成を更に好ましいものにする。
たまたま、この特別な比較例では、能動カスケード配置は、受動カスケード配置より平均遅延とパルス幅変調の点で、若干悪い性能である。この結果は、第１印象では驚かされるが、研究によれば次のようなことが分かった。能動カスケード配置は安定状態では主スイッチングトランジスタのドレイン電位を実質的に一定に保持する上で効果的であるが、カスケード・トランジスタのゲート電位は、カスケード・トランジスタを通って流れる電流の変化を完全に相殺するほど十分に速くは移動しないので、各セグメントの実際のスイッチングの間ドレインの電位に小さな変動が起きるため、この効果が起きることが分かった。
【００５２】
この効果を、図１０に示す。それは、（カスケード無しの）図３の回路と第１及び第３実施例での、出力端子ＯＵＴＡとＯＵＴＢの電位の差における変化ΔＶに応答する主スイッチングトランジスタのドレイン間の電位差ΔＶINT における変化を比較する図である。カスケードが無い時には、ΔＶINT はΔＶに等しい。受動カスケードが使用される時には、ΔＶINT はより小さい強度でΔＶと同じように変化する。しかし、能動カスケードが使用される時には、ΔＶ自体に比べて小さい強度であるが、ΔＶINT は相補変動を受けてΔＶになる。この相補変動は受動カスケード配置の信号依存遅延と同じような信号依存遅延を発生する。このため、多くの応用では、受動カスケード配置は、装着するのに簡単で、ダミーＤＡＣセグメントを有さないので電力消費が少なく、能動カスケード配置に比べて好ましい。
【００５３】
次に、本発明の第４実施例を図１１を参照して説明する。第３実施例の場合と同様に、第４実施例も能動カスケードを有するが、第３実施例の場合と異なり、能動カスケードは（図６の）第２実施例で使用された「共通構成」に設けられる。
図１１の実施例では、セグメントＳＥＧ1 からＳＥＧn は、第２実施例と同様の方法で一緒に接続される。第１及び第２のカスケード・トランジスタ３２２と３２４は、第２実施例と同様に、ラインＡとＢの接続部と出力端子ＯＵＴＡとＯＵＴＢの接続部の間に接続される。しかし、図１１の実施例では、各カスケード・トランジスタ３２２又は３２４のゲートはＧＮＤに接続されていない。代わりに、第１のカスケード・トランジスタ３２２のゲートはダミー回路３３０の第１の出力ノードＤＯＮ１に接続され、第２のカスケード・トランジスタ３２４のゲートはダミー回路３３０の第２の出力ノードＤＯＮ２に接続される。
【００５４】
ダミーＤＡＣ回路３３０は、その第１出力ノードＤＯＮ１に電流ＩDAを供給し、その第２出力ノードＤＯＮ２に電流ＩDBを供給する。ダミーＤＡＣ回路３３０は、その入力で主ＤＡＣに印加される同一の２値入力ワードを受ける。ダミーＤＡＣ回路３３０は、２値入力ワードがもっとも低い値の時に出力電流ＩDAがもっとも高い値になり、出力電流ＩDBがゼロになるという点で、主ＤＡＣとは異なる。２値入力ワードの値が段々に増加するに従って、２値入力ワードの最大値で、ＩDAがゼロでＩDBが最大値になるまで、出力電流ＩDAは減少し、出力電流ＩDBは増加する。
【００５５】
ダミーＤＡＣ回路３３０の効果は、第３実施例と同様に、各カスケード・トランジスタ３２２又は３２４のゲート電位がカスケード・トランジスタを通る電流が増加するに従って減少することである。これは、トランジスタを通る電流が増加するに従って各カスケード・トランジスタのゲート−ソース電位における上昇効果から、主セグメントの出力ノードＯＮ１とＯＮ２をシールドする。
【００５６】
ダミーＤＡＣ回路３３０は、いかなる適当な方法でも使用することができる。しかし、１つの好ましい可能性は、第３実施例と同様に、主ＤＡＣの各セグメントＳＥＧに、ダミーＤＡＣセグメントＤＳＥＧを設けることによって、ダミーＤＡＣ回路を作ることである。この場合、第３実施例に比べた唯一の変形例は、第３実施例のすべてのダミーＤＡＣセグメントのそれぞれの第１出力ノードＤＯＮ１が第１のカスケード・トランジスタ３２２のゲートに共通に接続されるようにし、すべてのダミーＤＡＣセグメントのそれぞれの第２出力ノードＤＯＮ２が第１のカスケード・トランジスタ３２４のゲートに共通に接続されるようにすることである。各ダミーＤＡＣセグメントが第３実施例のように抵抗Ｒ１とＲ２の組を含む必要はなく、一組の抵抗は第４実施例のカスケード・トランジスタのゲートに接続できる。
【００５７】
本発明のこれまでの実施例は、出力端子が負荷インピーダンス（抵抗）を介してＧＮＤに接続される差動出力構成での使用のために設計されていた。しかし、出力電圧が出力端子の一方からのみ発生され、他の出力端子は使用されないシングルエンディッド(single-ended)構成に本発明を適用した電流スイッチング回路を使用することが可能であるとも理解できる。
【００５８】
本発明の実施例のカスケード・トランジスタは、カスケード・トランジスタが定電流装置を近似する飽和した状態で維持されなければならない。実際、電界効果トランジスタの特性は、製造プロセスの変動及び温度変動で非常に変動することがあり、飽和モードでの使用に必要な最小ドレイン−ソース電圧の測定結果であるカスケード・トランジスタのパラメータＶDS(SAT) は、ファクタ２で変動し得る。このため、本発明の実施例では、使用する時に回路で生じるＶDS(SAT) の測定結果に依存するカスケード・トランジスタのゲート−ソース電位を調整することが望ましい。例えば、能動カスケードの実施例では、ダミーＤＡＣ出力電流が流れ込む抵抗Ｒ１とＲ２は、ＶDS(SAT) の測定結果に依存して変動可能にできる。これは、抵抗を横切って生じる電圧はＶDS(SAT) に沿うように調整できることを意味する。この場合の抵抗Ｒ１とＲ２は、ＮＭＯＳトランジスタを使用して実現できる。ＶDS(SAT) の測定結果に依存したＮＭＯＳトランジスタに組み込まれた抵抗の調整に適した制御回路の一例を、図１２を参照して説明する。
【００５９】
図１２において、制御回路６０は、回路の正の電源供給線ANALOG VDDと第１のノードＮ１の間に接続された第１の定電流源６２を有する。第１のＰＭＯＳ ＦＥＴ６４のソースはノードＮ１に接続され、ゲートとドレインはグランド電位の電源供給線ＧＮＤに接続される。
回路は、ソースがノードＮ１に接続された第２のＰＭＯＳ ＦＥＴ６６も有する。ＰＭＯＳ ＦＥＴ６６のゲートとドレインは第２のノードＮ２に接続され、定電流源６８はノードＮ２とＧＮＤの間に接続される。
【００６０】
定電流源６２により供給される電流Ｉ1 は、定電流源６８により供給される電流Ｉ2 に比べて大きい。更に、第１のＰＭＯＳ ＦＥＴ６４は、第２のＰＭＯＳＦＥＴ６６に比べて狭い。例えば、ＦＥＴ６４の幅がｗ、ＦＥＴ６６の幅が３ｗであり、Ｉ1 ＝４ＩSWであり、Ｉ2 ＝ＩSWである。但し、ＩSWは、オンの時に各トランジスタＳ１とＳ２を通って流れる電流である。
【００６１】
回路６０は、ノードＮ２に接続された第１の（負の）入力を有する高出力抵抗の相互コンダクタンスの増幅器７０を更に有する。増幅器７０の第２の（正の）入力は、回路のノードＮ３に接続される。第２の定電流源７２は、ANALOG VDDとノードＮ３の間に接続される。ＮＭＯＳ ＦＥＴ７６は、ノードＮ３とＧＮＤの間に直列に接続される。ＮＭＯＳ ＦＥＴ７６のドレインはノードＮ３に接続され、ゲートは増幅器７０の出力に接続され、ソースはＧＮＤに接続される。回路６０の出力ノードＮ４は、増幅器７０の出力に接続される。
【００６２】
各ダミーセグメントＤＳＥＧi の抵抗Ｒ１とＲ２の抵抗値を変化可能にするために、各ダミーセグメントの抵抗Ｒ１とＲ２は、それぞれ第１及び第２のＮＭＯＳ ＦＥＴ８２と８６を使用して実現される。第１のＮＭＯＳ ＦＥＴ８２のドレインはスイッチングトランジスタＤＳ１のドレインに接続され、ゲートは制御回路の出力ノードＮ４に接続され、ソースはＧＮＤに接続される。ＮＭＯＳ ＦＥＴ８６のドレインはダミースイッチングトランジスタＤＳ２のドレインに接続され、ゲートは出力ノードＮ４に接続され、ソースはＧＮＤに接続される。この実施例では、ＮＭＯＳ ＦＥＴ８２と８６は、それぞれＮＭＯＳ ＦＥＴ７６と同じサイズ（大きさ）である。いずれにしろ、２つのＦＥＴ８２／８６とＦＥＴ７６の間には所定のスケール・ファクタがある。
【００６３】
電流ノードＮ４は、ダミーＤＡＣの別のダミーセグメントの抵抗設定ＮＭＯＳＦＥＴにも接続され、制御回路がすべてのセグメントに対して共通に動作するのを可能にする。
図１２の制御回路の動作を説明する。要素６２から６８は、（図８の）主セグメントのカスケード・トランジスタ及び／又はスイッチングトランジスタのドレイン−ソース飽和電圧の測定結果である電位ＶDS(SAT)PをノードＮ２に発生させるように働く。ＦＥＴ６４と６６を流れる電流の差、及びその異なる幅のため、ＦＥＴ６４と６６における電流密度の比率は、９：１（＝（Ｉ1 −Ｉ2 ）／ｗ：Ｉ2 ／３ｗ）である。ＶDS(SAT) は電流密度の平方根に比例するため、ＦＥＴ６４と６６のそれぞれのＶDS(SAT) の間の比率は３：１である。ＦＥＴ６４と６６のそれぞれのＶT ｓは実質的に同じである。ノードＮ１の電位は、ＶDS(SAT)64 ＋ＶT64 に等しくなり、そこではＦＥＴ６４のドレイン−ソース飽和電圧ＶDS(SAT)64 は０．９Ｖであり、ＦＥＴ６４の閾値電圧ＶT64 は例えば１Ｖである。このため、ノードＮ１の電位ＶN1は、例えば１．９Ｖである。ＦＥＴ６６を横切って生じる電圧降下は、ＶDS(SAT)66 ＋ＶT66 であり、そこではＶDS(SAT)66 は０．３Ｖであり、ＶT66 は例えば１．３Ｖである。このため、ノードＮ２の電位はほぼＶDS(SAT)64 −ＶDS(SAT)66 に等しく、この電位が主セグメントのスイッチングトランジスタ及びカスケード・トランジスタのドレイン−ソース飽和電圧の測定結果ＶDS(SAT)Pとなる。
【００６４】
たまたま、測定結果ＶDS(SAT)PがＦＥＴ６４と６６のそれぞれのＶDS(SAT)sの間の差ＶDS(SAT)64 −ＶDS(SAT)66 から導出されるため、電流スイッチング回路の対象とするＦＥＴ、すなわちスイッチングトランジスタと（もし使用するなら）カスケード・トランジスタの実際のＶDS(SAT)sに正確に影響しないようにすることが可能である。しかし、対象とするＦＥＴの実際のＶDS(SAT)sが全体としては０．６Ｖであるのならば、それぞれのＶDS(SAT)sが、全体のＶDS(SAT) の一方の側に等しいオフセットになるようにＦＥＴ６４と６６の条件を設定することが望ましい。これが、この例でＶDS(SAT)64 を０．９Ｖに、ＶDS(SAT)66 を０．３Ｖにする理由である。
【００６５】
第２の定電流源７２は、この実施例では、ダミーセグメントの定電流源により供給される電流Ｉdummy に実質的に等しい電流Ｉ3 を供給する。この実施例では、ＮＭＯＳ ＦＥＴ７６は、第１の抵抗Ｒ１を提供するのに使用されるＮＭＯＳＦＥＴ８２及び第２の抵抗Ｒ２を提供するのに使用されるＮＭＯＳ ＦＥＴ８６と同じ（可変）抵抗値を有する。これは、ノードＮ３の電圧が、オンの時のダミースイッチングトランジスタのドレインの電圧が同じことを意味する。従って、増幅器７０の効果は、ノードＮ３の電位がノードＮ２の電位ＶDS(SAT)Pに等しくなるまで、ノードＮ４の出力電位を調整する。Ｎ４のノード電位を変えると、Ｎ４のノード電位は制御回路のＮＭＯＳ ＦＥＴトランジスタ７６の抵抗を決定するため、ノードＮ３の電位を変化させる。
【００６６】
このように、この実施例では、カスケード・トランジスタ２２２と２２４のゲート−ソース電圧は、測定結果ＶDS(SAT)Pに従って調整される。
いずれにしろ、抵抗は固定することができ、ダミーＤＡＣ出力電流は、ＶDS(SAT)Pの測定結果に依存して調整され、ＶDS(SAT) の変動を相殺するようにゲート−ソース電圧の調整を実行する。このようなゲート−ソース電圧調整は、カスケードがカスケード・トランジスタを通って流れる電流に基づいて（例えば、ダミーＤＡＣを使用して）動的に（アクティブに）調整されない時にも適用可能である。
【００６７】
この動的カスケードの実施例では、スイッチングトランジスタのドレインの間の電位差ΔＶINT における変化をゼロにするようにカスケード・トランジスタのゲート電圧を制御することは、本質的なことではない。例えば、ゲート電圧は、ΔＶINT の変化を、出力端子の電位差ΔＶの変化の半分にするように調整できる。
【００６８】
本発明をセグメントＤＡＣで使用される電流ステアリング回路に関係して説明したが、セグメント化された電流スイッチング回路を有するいかなる種類の回路にも本発明を適用することが可能である。例えば、本発明はプログラム可能な電流発生器及びミキサに適用可能である。
更に、これまで説明した本発明の実施例では、異なるセグメントでの切り換え電流は互いに等しかったが、本発明は異なるセグメントの電流が等しくない時も適用可能である。例えば、いくつかのＤＡＣでは、異なるセグメントの電流が１つのセグメントから次のセグメントで２のファクタで大きくなるようにできる。
【００６９】
上記の実施例ではｐチャンネルＦＥＴトランジスタを使用したが、本発明はｎチャンネルＦＥＴトランジスタの使用にも適用可能であることが容易に理解される。この場合、電流は回路の出力端子／ノードから流れ出るよりむしろそれらに流れ込み、セグメントは電流源回路よりむしろ電流の流れ込み先を有する。
更に、ＦＥＴトランジスタの代わりに、バイポーラトランジスタを使用することもでき、バルブ(valve) のようないかなる３端子電流デバイスも使用できる。
【００７０】
（付記１） 使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、
前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、
１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、
１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段とを備えることを特徴とする電流スイッチング回路。
【００７１】
（付記２） 前記第１の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第１の結合信号端子と前記スイッチング手段の間に接続され、
前記第２の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第１の結合信号端子と前記スイッチング手段の間に接続される付記１に記載の電流スイッチング回路。
【００７２】
（付記３） 前記遮蔽手段のそれぞれは、前記セグメントのすべてに共通に設けられた遮蔽要素を有し、前記結合手段のそれぞれは前記遮蔽要素を介してその前記結合信号端子に接続されている付記２に記載の電流スイッチング回路。
（付記４） 前記遮蔽手段のそれぞれは、各セグメント毎に遮蔽要素を有し、前記結合ノードはそのような遮蔽要素を介して前記スイッチング手段に接続されている付記１又は２に記載の電流スイッチング回路。
【００７３】
（付記５） 前記遮蔽要素は、カスケード・トランジスタを有する付記３又は４に記載の電流スイッチング回路。
（付記６） 少なくとも１つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は当該回路の使用中に実質的に一定に維持される付記５に記載の電流スイッチング回路。
【００７４】
（付記７） 少なくとも１つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は、当該回路の使用中に、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される付記５又は６に記載の電流スイッチング回路。
【００７５】
（付記８） 前記カスケード・トランジスタは電界効果トランジスタである付記５から７のいずれか１項に記載の電流スイッチング回路。
（付記９） 前記電界効果トランジスタのドレイン−ソース電圧の測定結果に基づいて、前記ドレイン−ソース飽和電圧の変動にかかわらず、前記電界効果トランジスタを飽和動作状態に維持するように、前記電界効果トランジスタのゲート電位を調整する飽和状態維持手段を更に備える付記８に記載の電流スイッチング回路。
【００７６】
（付記１０） 前記セグメントのそれぞれの前記スイッチング手段は、前記セグメントの前記第１の接続ノードと前記共通ノードの間に接続された第１のスイッチング要素と、前記第２の接続ノードと前記共通ノードの間に接続された第２のスイッチング要素とを備え、
前記セグメントのそれぞれは、前記セグメントの前記共通ノードに接続され、当該回路の使用中に前記共通ノードを通って流れる実質的に一定の電流を生じる定電流手段と、前記セグメントに印加される前記スイッチング信号にかかわわらず、前記第１のスイッチング要素がオン状態で前記第１のスイッチング要素がオフ状態の第１の状態から、前記第２のスイッチング要素がオフ状態で前記第２のスイッチング要素がオン状態の第２の状態に、前記スイッチング手段を変化させるように動作するスイッチング制御手段とを更に備える付記１から９のいずれかに記載の電流スイッチング回路。
【００７７】
（付記１１） 前記スイッチング要素のそれぞれは、スイッチングトランジスタを備える付記１０に記載の電流スイッチング回路。
（付記１２） 前記スイッチング要素のそれぞれは、電界効果トランジスタである付記１１に記載の電流スイッチング回路。
（付記１３） 前記結合手段は、関係する前記結合手段が接続される前記結合ノードを通って流れる各制御可能な電流を加算して前記結合信号を生成する付記１から１２のいずれかに記載の電流スイッチング回路。
【００７８】
（付記１４） 前記結合手段は、前記結合手段が接続される前記結合ノードを相互接続する接続ラインを有し、これによりこれらの接続ノードを流れる前記制御可能な電流を加算する付記１３に記載の電流スイッチング回路。
（付記１５） 前記遮蔽手段に接続され、前記スイッチング手段が前記第１の状態の時に前記第２の遮蔽手段を通る電流が所定の最小量になるように維持し、前記スイッチング手段が前記第２の状態の時に前記第２の遮蔽手段を通る電流が所定の最小量になるように維持する電流量維持手段を更に備える付記１０に記載の電流スイッチング回路。
【００７９】
（付記１６） デジタル入力信号を受けて対応するアナログ出力信号に変換するように接続された、請求項１から１５のいずれかに記載された電流スイッチング回路と、デコーダ回路とを備え、受けたデジタル入力信号から前記セグメントにそれぞれ印加する前記スイッチング信号の組を導出するデジタル−アナログ変換器。
【００８０】
（付記１７） 請求項１０に記載の電流スイッチング回路を備え、異なるセグメントの前記共通のノードを通って流れる前記実質的に一定の電流は、相互に実質的に一定である付記１６に記載のデジタル−アナログ変換器。
（付記１８） 請求項７に記載の電流スイッチング回路を備え、更に前記デジタル入力信号に応じて、前記カスケード・トランジスタのそれぞれに対して前記制御端子電位を発生するように動作するダミーデジタル−アナログ変換手段を備える付記１６に記載のデジタル−アナログ変換器。
【００８１】
（付記１９） 前記ダミーデジタル−アナログ変換手段は、前記電流スイッチング回路の前記セグメントにそれぞれ対応する複数のダミーセグメントを有し、前記ダミーセグメントのぞれぞれは、前記電流スイッチング回路の対応するセグメントの前記カスケード・トランジスタのために前記制御端子電位を発生するように働く付記１８に記載のデジタル−アナログ変換器。
【図面の簡単な説明】
【図１】従来技術の項で検討した電流テアリングＤＡＣの部分を示す図である。
【図２】従来技術の項で検討した、どのようにしてサーモメータコード化信号を図１のＤＡＣの２値入力ワードから導出するかを説明するのに使用される表を示す図である。
【図３】従来技術の項で検討した、ＤＡＣにおける使用をあらかじめ考慮した電流スイッチング回路の部分を示す図である。
【図４】本発明の第１実施例の電流スイッチング回路の部分を示す図である。
【図５】図４の回路によって発生される動作波形を示す図である。
【図６】本発明の第１実施例の電流スイッチング回路の部分を示す図である。
【図７】本発明の実施例におけるカスケード・トランジスタのバンド幅における変動を示す図である。
【図８】本発明の第３実施例の電流スイッチング回路の部分を示す図である。
【図９】テーブル１から３の理解のために使用される記載を説明する図である。
【図１０】本発明の実施例の性能を図３の回路と比較するのに使用される説明図である。
【図１１】本発明の第４実施例の電流スイッチング回路の部分を示す図である。
【図１２】本発明の実施例で使用されるのに適した制御回路の一例を示す図である。
【符号の説明】
１…ＤＡＣ
２、２1 〜２n 、１４…電流源
４、４1 〜４n …スイッチング回路
６…サーモメータデコーダ
１８、２０…ブリード電流源
２２、２４…カスケード・トランジスタ
Ｓ１…第１の主スイッチングトランジスタ
Ｓ２…第２の主スイッチングトランジスタ
ＳＷ１、ＳＷ２…相補のスイッチング信号
【発明の属する技術分野】
本発明は、例えばデジタル−アナログ変換器（ＤＡＣ）などに使用される電流スイッチング回路(current switching circuitry) に関する。
【０００２】
【従来の技術】
図１は、いわゆる「電流ステアリング(current-steering)」型の従来のデジタル−アナログ変換器（ＤＡＣ）の部分を示す図である。ＤＡＣ１は、ｍビットのデジタル入力ワード(m-bit digital input word)（Ｄ１からＤｍ）を対応するアナログ出力信号に変換するように設計されている。
【０００３】
ＤＡＣ１は、複数（ｎ個）の同一の電流源２1 から２n を有する。ここで、ｎ＝２m −１である。各電流源２は、実質的に一定の電流Ｉを通す。ＤＡＣ１は、更にｎ個の電流源２1 から２n にそれぞれ対応する複数の差動スイッチング回路４1 から４n を有する。各差動スイッチング回路４は、対応する電流源２に接続され、電流源により生成された電流Ｉを、変換器の第１の接続線Ａに接続される第１の端子又は変換器の第２の接続線Ｂに接続される第２の端子のいずれかに切り換える。
【０００４】
各差動スイッチング回路４は、以下に説明される理由で「サーモメータコード化信号(thermometer-coded signals) 」と呼ばれる複数の制御信号Ｔ１からＴｎの１つを受け、関係する信号の値に従ってその第１の端子又は第２の端子のいずれかを選択する。ＤＡＣ１の第１の出力電流ＩA は、差動スイッチング回路の第１の端子に配給される各電流の和であり、ＤＡＣ１の第２の出力電流ＩB は、差動スイッチング回路の第２の端子に配給される各電流の和である。
【０００５】
アナログ出力信号は、ＤＡＣ１の第１の出力電流ＩA を抵抗Ｒで減衰させることにより生成される電圧ＶA と、変換器の第２の出力電流ＩB を他の抵抗Ｒで減衰させることにより生成される電圧ＶB との差電圧ＶA −ＶB である。
図１のＤＡＣにおいて、サーモメータコード化信号Ｔ１からＴｎは、２値サーモメータデコーダ６によって２値入力ワードＤ１からＤｍから導出される。デコーダ６は次のように動作する。
【０００６】
２値入力ワードＤ１からＤｍが最小値を有する時、サーモメータコード化信号Ｔ１からＴｎは、各差動スイッチング回路４1 −４n がその第２の端子を選択して、すべての電流源２1 −２n が第２の接続線に接続されるような信号である。この状態では、ＶA ＝０で、ＶB ＝ｎＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩＲである。
【０００７】
２値入力ワードＤ１からＤｍの値が漸進的に増加する時、デコーダ６により生成されるサーモメータコード化信号Ｔ１からＴｎは、既に選択されたいかなる差動スイッチング回路もその第１の端子が第２の端子に戻されることなしに、（差動スイッチング回路４1 から始まる）多くの差動スイッチング回路がそれぞれの第１の端子を選択するような信号である。２値入力ワードＤ１からＤｍが値ｉを有する時、最初のｉ個の差動スイッチング回路４1 −４i はそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差動スイッチング回路４i+1 −４n はそれぞれの第２の端子を選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）ＩＲに等しい。
【０００８】
図２は、３ビットの２値入力ワードＤ１〜Ｄ３（すなわち、この例ではｍ＝３）に対して発生されるサーモメータコード化信号の例を示す。この場合、７個のサーモメータコード化信号Ｔ１からＴ７が必要である（ｎ＝２m −１＝７）。
図２に示すように、２値サーモメータデコーダ６によって発生されるサーモメータコード化信号Ｔ１からＴｎは、ｒ番目の信号Ｔｒが活性化される（“１”にセットされる）時にそれより下の順序の信号Ｔ１からＴｒ−１も活性化されることが知られているいわゆるサーモメータコードに従う。
【０００９】
サーモメータコード化は電流ステアリング型のＤＡＣでは一般的であるが、それは２値入力ワードが増加した時に、既に線Ａに切り換えられているいかなる電流源も他の線Ｂに切り換えられることなしに、より多くの電流源が第１の接続線Ａに切り換えられるためである。従って、ＤＡＣの入力／出力特性は単調であり、入力ワードにおける“１”の変化の結果起きるサージ衝撃（インパルス）が小さい。
【００１０】
図３は、図１の変換器のようなデジタル−アナログ変換器で使用するのに適した差動スイッチング回路のこれまで検討した形式を示す。
この差動スイッチング回路４は、第１と第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）Ｓ１、Ｓ２を備える。トランジスタＳ１、Ｓ２の各ソースは、対応する電流源（図１の２1 から２n ）が接続される共通ノードＣＮに接続される。トランジスタＳ１、Ｓ２の各ドレインは、図１の各差動スイッチング回路の第１と第２の端子にそれぞれ対応する回路の第１と第２の出力ノードＯＵＴＡとＯＵＴＢのそれぞれに接続される。
【００１１】
各トランジスタＳ１とＳ２は、そのゲートに接続される対応するドライバ回路６1 又は６2 を有する。サーモメータコード化信号Ｔの対応する１つは、ドライバ回路６1 の入力に印加されるが、この信号Ｔに対して相補の信号／Ｔは、ドライバ回路６2 の入力に印加される。各ドライバ回路は受けた入力信号Ｔ又は／Ｔをバッファして反転し、安定した状態ではトランジスタＳ１とＳ２の一方がオンし、他方がオフするように、その関係するトランジスタＳ１とＳ２用のスイッチング信号ＳＷ１とＳＷ２を生成する。例えば、図３自体に示すように、入力信号Ｔが高レベル（Ｈ）を有し、入力信号／Ｔが低レベル（Ｌ）を有し、トランジスタＳ１用のスイッチング信号ＳＷ１（ゲートドライブ電圧）は低レベルＬであり、トランジスタをオンにするが、トランジスタＳ２用のスイッチング信号ＳＷ２（ゲートドライブ電圧）は高レベルＨであり、トランジスタをオフにする。このように、この条件では、共通ノードＣＮに流れ込む入力電流のすべては出力ノードＯＵＴＡに流れ、出力ノードＯＵＴＢには電流は流れない。
【００１２】
【発明が解決しようとする課題】
図１に戻って、図１のＤＡＣにおいて、ＤＡＣの第１と第２の接続線ＡとＢの電圧ＶA とＶB は、２値入力ワードＤ１〜Ｄｍの値に応じてＤＡＣの使用中に変化する。これは、差動スイッチング回路４の出力ノードＯＵＴＡとＯＵＴＢの電位が、ＤＡＣの使用中にも変化することを意味する。トランジスタＳ１とＳ２は、多少の寄生容量を有する。これらの寄生容量は、差動スイッチング回路が切り換わる時にはいつでも充電と放電されなければならない。充電と放電されるチャージ量は、ＤＡＣの出力電圧ＶA とＶB における１つのコードから次への変化にも依存しており、ＤＡＣ出力電圧に依存するＤＡＣ出力における切り換え遅延を生じる。例えば、もしＤＡＣが選択された周波数（例えば１００ＭＨｚ）で正弦波を合成するのに使用されるならば、出力電圧依存遅延は、ＤＡＣ出力におけるパルス幅変調として現れる。高速・精密ＤＡＣでは、これはＤＡＣの重要な性能を非常に低下させる。更に、切り換えの瞬間におけるトランジスタＳ１とＳ２の出力コンダクタンスは、ＤＡＣの実際の出力電圧ＶA とＶB に弱くにしか依存しないという別の問題もある。これも高速・精密ＤＡＣにおけるＤＡＣ性能を低下させる。
【００１３】
【課題を解決するための手段】
本発明の第１の態様によれば、使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段とを備える電流スイッチング回路が提供される。
【００１４】
このような回路では、第１及び第２の結合された信号端子での信号に依存する遅延が低減される。
本発明の第２の態様によれば、本発明の上記の第１の態様を適用した電流スイッチング回路と、受けたデジタル入力信号から前記セグメントにそれぞれ印加する前記スイッチング信号の組を導出するデコーダ回路とを更に備えたデジタル−アナログ変換器が提供される。
【００１５】
【発明の実施の形態】
図４は、本発明の第１実施例の電流スイッチング回路の部分を示す。図４において、図１から図３を参照して前に説明した部品と同じか又は非常に近い部品は、同一の参照番号で示し、その説明を省略する。
図４の回路は、複数の個別の回路セグメントＳＥＧ1 からＳＥＧn を有し、図４ではそのうちの１つのＳＥＧi のみを詳細に示している。各セグメントは、ソースがセグメントの共通ノードＣＮに接続され、ドレインがセグメントの第１の中間ノードＩＮ１に接続されている第１の主スイッチングトランジスタＳ１を有する。同様に、第２主スイッチングトランジスタＳ２は、共通ノードＣＮに接続されたソースと、セグメントの第２の中間ノードＩＮ２に接続されたドレインとを有する。各主スイッチングトランジスタは、この実施例ではＰＭＯＳ ＦＥＴである。スイッチングトランジスタＳ１とＳ２は、図３に示した駆動回路６1 と６2 のような駆動回路（図示せず）により発生される相補スイッチング信号ＳＷ１とＳＷ２を、そのゲートでそれぞれ受ける。
【００１６】
共通ノードＣＮと回路の正の電源ラインANALOG VDDの間には、回路の使用中に正の電源ラインANALOG VDDから共通ノードＣＮに供給される実質的に一定の電流Ｉを生じる定電流源１４が接続されている。
中間ノードＩＮ１とＩＮ２はそれぞれ抽気（ブリード:bleed）電流源１８又は２０にも接続されている。各ブリード電流源は、ANALOG VDDから接続される中間ノードに実質的に一定の電流ＩBLEED を供給する独自の定電流源を有する。ブリード電流源１８又は２０により中間ノードＩＮ１とＩＮ２に供給される定電流ＩBLEED は、例えば、それぞれ定電流源１４により共通ノードＣＮに供給される電流Ｉのほぼ１／４である。
【００１７】
図４の回路において、各個別のセグメントＳＥＧは、第１及び第２の出力ノードＯＮ１とＯＮ２も有している。すべてのセグメントＳＥＧ1 からＳＥＧ１n のそれぞれの第１の出力ノードは、回路の第１の接続ラインＡに共通に接続されており、すべてのセグメントＳＥＧ1 からＳＥＧ１n のそれぞれの第２の出力ノードは、回路の第２の接続ラインＢに共通に接続されている。回路の第１の出力端子ＯＵＴＡは第１の接続ラインＡに接続され、回路の第２の出力端子ＯＵＴＢは第２の接続ラインＢに接続されている。
【００１８】
回路の各セグメントは、それぞれの第１及び第２のカスケード・トランジスタ２２と２４も有している。各カスケード・トランジスタはＰＭＯＳ ＦＥＴである。第１のカスケード・トランジスタ２２のソースは第１の中間ノードＩＮ１に接続され、ドレインは第１の出力ノードＯＮ１に接続され、ゲートは回路のグランド電位供給ラインＧＮＤに接続される。同様に、第２のカスケード・トランジスタ２４のソースは第２の中間ノードＩＮ２に接続され、ドレインは第２の出力ノードＯＮ２に接続され、ゲートはＧＮＤに接続される。このように、各セグメントでは、共通ノードＣＮと第１の出力ノードＯＮ１の間の第１の分線（ブランチ）と、共通ノードＣＮと第２の出力ノードＯＮ２の間の第２の分線（ブランチ）とが存在する。
【００１９】
次に、図４の回路の動作を説明する。
各セグメントでは、定常状態において、２つのブランチの一方における主スイッチングトランジスタＳ１又はＳ２がオン状態になり、他方のブランチにおける主スイッチングトランジスタＳ１又はＳ２がオフ状態になる。両方のカスケード・トランジスタ２２と２４は、常にオン状態である。セグメントの共通ノードＣＮに供給される電流Ｉは、スイッチングトランジスタＳ１がオン状態の場合には他へ流れることなく第１の出力ノードＯＮ１に送られ、スイッチングトランジスタＳ２がオン状態の場合には他へ流れることなく第２の出力ノードＯＮ２に送られる。各中間ノードＩＮ１とＩＮ２に供給される定電流ＩBLEED は、カスケード・トランジスタ２２と２４を介して、出力ノードＯＮ１とＯＮ２にも供給される。ブリード電流ＩBLEED は、中間ノードＩＮ１とＩＮ２にも供給され、スイッチングトランジスタＳ１又はＳ２がオン状態のブランチにおいて、いくらかの電流（すなわち、ブリード電流ＩBLEED ）が関係するブランチのカスケード・トランジスタ２２又は２４を通して流れ続け、カスケード・トランジスタをオン状態に保持することを保証する。
【００２０】
カスケード・トランジスタ２２と２４の効果は、各中間ノードＩＮ１とＩＮ２を電位の変動から遮蔽（シールド）する。この電位の変動は、出力端子ＯＵＴＡとＯＵＴＢの電位の変動から発生する。これまで説明したように、各出力端子ＯＵＴＡ又はＯＵＴＢの電位ＶA 又はＶB は、回路を使用すると、関係する出力端子に流れる出力電流ＩA 又はＩB に応じて変動するのが避けられない。１つのサイクルから次のサイクルに変わる時、これらの出力電流における変化は大きくなることがあり、それゆえ出力電圧における変化も大きくなることがある。例えば、２値入力ワードがそのフル・スケールの負の値−ＦＳからフル・スケールの正の値＋ＦＳに変化する場合、出力電流ＩA は、例えば、５ｍＡ（すべてのセグメントにおけるスイッチングトランジスタＳ１がオフ状態の時の値）から２５ｍＡ（すべてのセグメントにおけるスイッチングトランジスタＳ１がオン状態の時の値）に変化することがあるが、同時に出力電流ＩB は２５ｍＡから５ｍＡに変化する。各出力端子に関係する出力負荷（ロード）インピーダンスに応じて、各出力端子の電位ＶA 又はＶB の変化は相対的に大きく、例えば、各出力ロードインピーダンスが２５Ωの時には０．５Ｖである。出力端子電位ＶA とＶB の間の差ΔＶは、この場合１Ｖだけ変化する。
【００２１】
図４の回路において、各セグメントにおけるカスケード・トランジスタ２２と２４によるシールド機能のため、各セグメントの中間ノードＩＮ１とＩＮ２の各電位の間の電位差における変化ΔＶINT は、出力電流ＩA とＩB における最大変化に応じて、典型的には強度の点で出力端子間の電位ΔＶにおける変化より２又はそれ以下の率（ファクタ:factor)である。
【００２２】
本発明の実施例におけるカスケード・トランジスタの有利な効果を理解するため、（前に説明した図３の回路のような）カスケード・トランジスタがない時の問題を詳細に説明する。
図５の（Ａ）は、回路の出力に生成される波形ＶA −ＶB の例を示す。この場合の波形は、例えば１００ＭＨｚの周波数ｆを有し、最大値が＋ＦＳで、最小値が−ＦＳの正弦波である。
【００２３】
本明細書の導入部分で示したように、カスケード・トランジスタを使用しない場合、セグメントは出力電圧に依存する切り換え（スイッチィング）遅延を有する。遅延ΔＶは、図５の（Ｂ）に示すように、近似的に出力電圧の２乗の関数、すなわち２ｆの周波数で変動する。その結果、図５の（Ａ）の波形のピークは、ゼロ強度の点に対してほぼ８ピコ秒（ｐｓ）だけ遅延する。図５の（Ｂ）における遅延は、すべて基準値に対して測定され、この例では、基準値は最小遅延が−２ｐｓで、最大遅延が＋６ｐｓであるように設定される。
【００２４】
出力電圧依存の遅延は、いかなる場合もそれ自体が出力電圧における誤差となる。この誤差は、（図５の（Ｃ）に示す）図５の（Ａ）の波形のスルーレートと図５の（Ｂ）に示す遅延ΔＴの積である。この誤差を、図５の（Ｄ）に示す。図５の（Ｄ）に示すように、誤差はゼロの付近で３ｆの周波数で振動している。これは、誤差が出力電圧の２乗の関数である強度を有する出力信号における第３の調和成分として現れることを意味している。
【００２５】
回路にカスケード・トランジスタが設けられる時には、図４に示すように、各セルにおける主スイッチングトランジスタＳ１とＳ２は、出力電圧の変動からシールドされ、その変化ΔＶINT は、出力電圧ΔＶに対して例えば２．５のファクタで減少される。図４の回路における誤差は、ΔＶよりむしろ変化ΔＶINT に依存しており、誤差の強度はΔＶとΔＶINT の間の比率の２乗で減少される。例えば、ΔＶ／ΔＶINT が２．５の時、誤差の強度はカスケード・トランジスタを設けない時より６倍（ほぼ２．５2 ）小さい。
【００２６】
カスケード・トランジスタ２２と２４は、各セグメントの出力にいくつかの信号依存遅延を付加する。従って、本発明の適用したカスケード・トランジスタを設けた回路を考える時には、２つの効果を考慮する必要がある。第１の効果は、出力電圧に依存するスイッチング時間に起因するパルス幅変調である。上記で説明した理由により、出力端子に接続されるカスケード・トランジスタは、第１の効果を低減又は除去するのに有効である。しかし、第２の効果はカスケード・トランジスタ自体が原因である。この第２の効果は、各カスケード・トランジスタ自体のバンド幅がそれを通って流れる電流、すなわち出力電流に依存することである。これは、各カスケード・トランジスタ出力コンダクタンスｇm がトランジスタを流れる電流の平方根に比例し、トランジスタのバンド幅はｇm ／Ｃに比例するためである。ここで、Ｃはカスケード・トランジスタのソース（中間ノードＩＮ１とＩＮ２）とＧＮＤの間の全容量である。この変動するバンド幅は、位相変調と強度変調の両方に起因する歪を生じる。
【００２７】
第２の効果の観点において、図４の実施例では各セグメントはカスケード・トランジスタ２２と２４の独自の組を有する。この理由は、図６に示す本発明の第２実施例と対比して説明される。第２実施例では、すべてのセグメントは単一の組のカスケード・トランジスタに共通に接続される。この構成は、これ以降、カスケード・トランジスタの「共通構成」と呼ばれる。各セグメントが独自に個別の１組のカスケード・トランジスタを有する図４の実施例の構成は、これ以降、カスケード・トランジスタの「分離構成」と呼ばれる。
【００２８】
図６を参照すると、本発明の第２実施例の電流スイッチング回路は、各セグメントにおいて、セグメントの共通ノードＣＮに実質的に一定の電流Ｉを供給する定電流源１４を有する。この場合、セグメントの第１の主スイッチングトランジスタＳ１は、セグメントの共通ノードＣＮと第１の出力ノードＯＮ１の間に直接接続され、第２の主スイッチングトランジスタＳ２は、セグメントの共通ノードＣＮと第２の出力ノードＯＮ２の間に直接接続される。図４の実施例のように、異なるセグメントのそれぞれの第１の出力ノードＯＮ１はすべて回路の第１の接続ラインＡに共通に接続され、セグメントのそれぞれの第２の出力ノードＯＮ２はすべて回路の第２の接続ラインＢに共通に接続される。第１の電流ブリード回路１８は、実質的に一定のブリード電流ＩBLEED を印加するように第１の接続ラインＡに接続され、第２の電流ブリード回路２０は、実質的に一定のブリード電流ＩBLEED を供給するように第２の接続ラインＢに接続される。この場合、各ブリード電流ＩBLEED は、例えばセグメントにより供給される個別の電流Ｉのすべての合計ΣＩの１／４にほぼ等しい。
【００２９】
この実施例では、単一の第１のカスケード・トランジスタ１２２のソースは第１の接続ラインＡに接続され、ドレインは回路の第１の出力端子ＯＵＴＡに接続され、ゲートはＧＮＤに接続される。同様に、単一の第２のカスケード・トランジスタ１２４のソースは第２の接続ラインＢに接続され、ドレインは回路の第２の出力端子ＯＵＴＢに接続され、ゲートはＧＮＤに接続される。
【００３０】
図６に示した第２実施例は、図４を参照して前に説明した第１実施例と基本的には同じように動作する。各カスケード・トランジスタ１２２又は１２４は、各セグメントにおいて、回路の動作中出力端子ＯＵＴＡとＯＵＴＢの電位の変動からスイッチングトランジスタＳ１とＳ２をシールドする。
図７は、カスケード・トランジスタ１２２と１２４のバンド幅が、出力電流でどのように変化するかを示す。第１のラインＬA は、出力端子ＯＵＴＡに関係するカスケード・トランジスタ１２２のバンド幅を示す。第２のラインＬB は、出力端子ＯＵＴＢに関係するカスケード・トランジスタのバンド幅を示す。図７の水平軸は、出力電圧ＶA −ＶB がそのフルスケールの負の値−ＦＳとフルスケールの正の値＋ＦＳの間で変化する時の各カスケード・トランジスタを通って流れる電流を示す。出力電圧が＋ＦＳの時、第１スイッチングトランジスタＳ１のすべてがオン状態になり、第２スイッチングトランジスタＳ２のすべてがオフ状態になる。このように、カスケード・トランジスタ１２２を通って流れる電流は、例えば２５ｍＡ（すべてのセグメントの＋ＩBLEED のΣＩ）の最大値を有するが、カスケード・トランジスタ１２４を通って流れる電流は、例えば５ｍＡ（ＩBLEED のみ）の最小値を有する。この場合、（前に言及したように）各カスケード・トランジスタのバンド幅はそれを流れる電流ＩDSの平方根に比例するので、カスケード・トランジスタ１２２のバンド幅は、例えば２．２ＧＨｚの最大値を有し、カスケード・トランジスタ１２４のバンド幅は、例えば１ＧＨｚの最小値を有する。
【００３１】
出力電圧ＶA −ＶB が＋ＦＳから−ＦＳにフルスケールの正の値に段々に変化するに従って、カスケード・トランジスタ１２４に流れる電流は一層増加し、カスケード・トランジスタ１２２に流れる電流は一層減少する。このように、カスケード・トランジスタ１２２のバンド幅は図７のラインＬA に沿って右から左に下がり、カスケード・トランジスタ１２４のバンド幅は図７のラインＬB に沿って右から左に上がる。出力電圧のフルスケールの負の値−ＦＳでは、カスケード・トランジスタのバンド幅は、＋ＦＳの状態に比べて逆である。
【００３２】
カスケード・トランジスタが図６の共通の構成に接続される時、カスケード・トランジスタのバンド幅の変動の効果は、曲線Ｌcommonで示すように、全体のバンド幅（差動バンド幅）が変動し、端で最低になり、中央で最大になることである。これは、カスケード・トランジスタの共通の構成の結果であり、異なるセグメントの出力電流はカスケード・トランジスタに到達する前に結合される。
【００３３】
従って、各カスケード・トランジスタを流れるすべてのセグメントからの結合された電流は、（少なくともセグメントの個数に対応するステップで）図７において５ｍＡから２５ｍＡの値の全範囲に渡って変動する。出力電流のいかなる変化に対しても、そのため１個のカスケード・トランジスタは電流（従ってバンド幅）が減少するが、他のカスケード・トランジスタは電流（従ってバンド幅）が上昇する。バンド幅が傾いたカスケード・トランジスタのバンド幅における損失は、バンド幅が増加するカスケード・トランジスタのバンド幅において利得に勝り、差動バンド幅は、曲線ＬCOMMONに沿った中心点で（ＩA ＝ＩB で）ピーク値をとり、カスケード・トランジスタのそれぞれのバンド幅の関数に従って減少する。従って、共通の構成の場合における差動バンド幅は、図７で曲線ＬCOMMONに沿い、出力電流に応じて変動する。
【００３４】
図４のカスケード・トランジスタの分離した構成を有する実施例では、回路の実効的な全バンド幅（差動バンド幅）は、図７の水平ラインＬsep に沿い、曲線ＬCOMMONの終点を通過する。
分離した構成の場合には、各セグメントでカスケード・トランジスタを通って流れる電流は、最小値（ＩBLEED ≒５０μＡ）から最大値（Ｉ＋ＩBLEED ≒３５０μＡ）まで変化するだけであり、共通構成の場合と同様に、中間電流値はない。これは、どのような全出力電流ＩA 又はＩB であっても、１個のカスケード・トランジスタは常に最小バンド幅状態から最大バンド幅状態に変化し、同時に他のカスケード・トランジスタは最大バンド幅状態から最小バンド幅状態に変化することを意味する。従って、すべてのセグメントに対する差動バンド幅（すなわち、全差動バンド幅）は、出力電流の全範囲に渡って平坦であり、ＬCOMMONに沿った端の値と同じ値を有する。これは分離構成の場合における差動バンド幅が共通構成の場合における最小差動バンド幅に等しいことを意味するが、それは歪になるバンド幅の変動であり、そのため分離構成の場合の性能は歪を低減するという点において遙に良好である。
【００３５】
次に、本発明の第３実施例を図８を参照して説明する。図８において、電流スイッチング回路６０は、各セグメントにおいて、これまでの実施例と同様に、相補のスイッチッグ信号ＳＷ１とＳＷ２を受けるように接続された１組の主スイッチングトランジスタＳ１とＳ２を有する。第１のスイッチングトランジスタＳ１は、第１実施例と同様に、セグメントの共通ノードＣＮと第１の中間ノードＩＮ１の間に接続される。同様に、第２のスイッチングトランジスタＳ２は、セグメントの共通ノードＣＮと第２の中間ノードＩＮ２の間に接続される。
【００３６】
各セグメントは、独自の個別の１組のカスケード・トランジスタ２２２と２２４を有する。第１のカスケード・トランジスタ２２２のソースは第１の中間ノードＩＮ１に接続され、ドレインはセグメントの第１の出力ノードＯＮ１に接続され、ゲートは第１のダミーＤＡＣ出力ノードＤＯＮ１に接続される。第２のカスケード・トランジスタ２２４のソースは中間ノードＩＮ２に接続され、ドレインはセグメントの第２の出力ノードＯＮ２に接続され、ゲートは第２のダミーＤＡＣ出力ノードＤＯＮ２に接続される。
【００３７】
（図４の）第１実施例と同様に、セグメントのそれぞれの出力ノードＯＮ１のすべては、回路の第１の接続ラインＡに共通に接続され、それには回路の第１の出力端子ＯＵＴＡが接続される。同様に、セグメントのそれぞれの出力ノードＯＮ２のすべては、回路の第２の接続ラインＢに共通に接続され、それには回路の第２の出力端子ＯＵＴＢが接続される。それぞれの電流ブリード回路１８と２０は、第１実施例と同様に、各セグメントの第１及び第２の中間ノードＩＮ１とＩＮ２にそれぞれ接続される。
【００３８】
図８の電流ステアリング回路の各セグメント（以下、「主セグメント」）では、関係する主セグメントにおけるカスケード・トランジスタ２２２と２２４のゲート電位を提供するのに使用されるダミーＤＡＣの対応するセグメントＤＳＥＧも設けられている。図８では、そのようなダミーセグメントＤＳＥＧが１個だけ示されている。ダミーＤＡＣセグメントＤＳＥＧは、その対応する主セグメントと同じ基本方法で構成される。このように、各ダミーＤＡＣセグメントＤＳＥＧは、ダミーセグメントの共通ノードＤＣＮに実質的に一定の電流Ｉdummy を供給する独自の定電流源２１６を備える。ダミーセグメントＤＳＥＧは、それぞれの第１及び第２のダミースイッチングトランジスタＤＳ１とＤＳ２を更に備える。第１のダミースイッチングトランジスタＤＳ１は、ダミーセグメントの共通ノードＤＣＮと第１のダミーＤＡＣ出力ノードＤＯＮ１の間に接続され、第２のダミースイッチングトランジスタＤＳ２は、ダミーセグメントの共通ノードＤＣＮと第２のダミーＤＡＣ出力ノードＤＯＮ２の間に接続される。主セグメントＳＥＧの第２のスイッチングトランジスタのゲートに印加されるスイッチング信号ＳＷ２は、ダミーセグメントＤＳＥＧの第１のダミースイッチングトランジスタＤＳ１のゲートに印加される。同様に、主セグメントの第１のスイッチングトランジスタに印加されるスイッチング信号ＳＷ１は、第２のダミースイッチングトランジスタＤＳ２のゲートに印加される。これにより、Ｓ１とＳ２がそれぞれオンとオフの時、ＤＳ１とＤＳ２はそれぞれオフとオンである。
【００３９】
更に、ダミーＤＡＣセグメントＤＳＥＧは、第１と第２の抵抗Ｒ１とＲ２を備え、各抵抗はカスケード・トランジスタ２２２と２２４の１つのゲートとＧＮＤの間に接続されている。
図８の実施例の動作を説明する。
これまでの実施例では、出力端子の電位ＶA とＶ Bは、印加される入力ワードに従って、回路の使用中に変動する。第１と第２のカスケード・トランジスタ２２２と２２４は、同一の基本的な目的、すなわち、各主セグメントにおける主スイッチングトランジスタＳ１とＳ２をそのような変動からシールドするのに使用される。しかしこの実施例では、各カスケード・トランジスタは能動的なカスケード機能を実行し、そこではカスケード・トランジスタのゲート電位は２値入力ワードに依存して変動し、第１実施例の「受動カスケード」配置に比べて各セグメントの中間ノードＩＮ１とＩＮ２における電位の変動を一層低減する。
【００４０】
能動カスケードは次のように動作する。
各主セグメントＳＥＧに対応するダミーＤＡＣセグメントＤＳＥＧでは、定電流源２１６により供給される電流Ｉdummy は、主セグメントのスイッチング信号ＳＷ１とＳＷ２の状態に応じて、抵抗Ｒ１又は抵抗Ｒ２に選択的に向けられる(steerされる) 。これにより、ＳＷ１が低論理レベルＬで、ＳＷ２が高論理レベルＨである時、電流Ｉdummy は第２のダミースイッチングトランジスタＤＳ２により抵抗Ｒ２に向けられ、第２のカスケード・トランジスタ２２４のゲート電位は、Ｉdummy と第２の抵抗Ｒ２の抵抗値の積に等しい正の値を有する。
【００４１】
各主セグメントにおいて、各カスケード・トランジスタを通って流れる電流は、関係する主スイッチングトランジスタＳ１又はＳ２がオン状態の時のＩ＋ＩBLEED に等しい高い値と、関係する主スイッチングトランジスタがオフ状態の時の低い値ＩBLEED の間で変化する。各カスケード・トランジスタのゲート−ソース電圧の強度は、関係するカスケード・トランジスタを通って流れる電流に応じて変動し、電流が増加するに従ってゲート−ソース電圧の強度も少しだけ増加する（すなわち、ソース電位がゲート電位に対してより正に大きくなる。）。これは、カスケード・トランジスタが接続される中間ノードＩＮ１又はＩＮ２の電位も、関係する主スイッチングトランジスタＳＷ１又はＳＷ２がオン状態の時には、少し上昇することを意味する。
【００４２】
関係する中間ノードＩＮ１又はＩＮ２の電位におけるこの上昇を相殺するために、図８の実施例では、ダミーＤＡＣセグメントは、関係する主スイッチングトランジスタがオン状態の各カスケード・トランジスタのゲート電位を、その関係する主スイッチングトランジスタがオフの時よりより小さくする。ゲート電位における関係する主スイッチングトランジスタのオフ状態からオン状態への変化は、例えば、１５０ｍＶ程度である。
【００４３】
図８の実施例におけるカスケード・トランジスタのゲート電位を変化させる能力のため、カスケード・トランジスタにより提供される中間ノードの電位のシールドは、第１実施例と比較して改善される。各中間ノードは、出力端子の電位ＶA とＶB の変動にかかわらず、例えば、ほぼ０．９Ｖの実質的に一定の電位に保持される。
【００４４】
電流Ｉdummy の強度は、ダミー出力ノードＤＯＮ１とＤＯＮ２を「移動」するのに十分高い電位で、カスケード・トランジスタを通って流れる電流の変化の結果生じる中間ノードにおける変化を相殺するのに十分に早いことが必要である。例えば、電流Ｉdummy は各主セグメントにより向けられる電流Ｉの半分の大きさである。電流Ｉdummy の精度は重要でない。これは、例えば、電流Ｉdummy を供給するのに使用される定電流源２１６が、主セグメントの電流源への正の供給より低い電位を有する正の供給ラインから供給できることを意味する。例えば、ダミーＤＡＣセグメントの電流源２１６は、ＤＡＣ内のデジタル回路への１．８Ｖ電位の電源に使用される正の電源ラインDIGITAL VDD から供給できる。ダミーセグメントへのより低い電源電圧を使用することにより、ダミーセグメントの電力消費を低減できる。
【００４５】
【表１】
【表２】
【表３】
【００４８】
列Ａの場合、入力パルスＩＰA は＋３１／３２ ＦＳから＋ＦＳの単位パルスである。列Ｂでは、入力パルスＩＰB は＋１５／３２ ＦＳから＋１６／３２ ＦＳの単位パルスである。列Ｃの場合、入力パルスＩＰC は０から＋１／３２ ＦＳの単位パルスである。列Ｄの場合、入力パルスＩＰD は−１６／３２ ＦＳから−１５／３２ ＦＳの単位パルスである。列Ｅの場合、入力パルスＩＰE は−ＦＳから−３１／３２ ＦＳの単位パルスである。このように、各入力パルスＩＰA からＩＰE は、丁度１個のセグメントの状態を変化させ、この１個のセグメントをスイッチングする時の遅延をシミュレートする。
【００４９】
図９に示すように、ＡからＥの各場合では、ＤＡＣの出力電圧ＶA −ＶB は、入力パルスＩＰA からＩＰE に応じて変化し、出力パルスＯＰA からＯＰE を生成する。各出力パルスＯＰA からＯＰE は、遅延時間ｔr だけ遅延された立ち上がりエッジと、遅延時間ｔf だけ遅延された立ち下がりエッジとを有する。各出力パルスの立ち上がりエッジの遅延時間ｔr は、出力パルスＯＰC の立ち上がりエッジに対して測定される。同様に、各出力パルスの立ち下がりエッジの遅延時間ｔf は、出力パルスＯＰC の立ち下がりエッジに対して測定される。遅延時間ｔr （単位ｐｓ）は各表の第１列に示される。遅延時間ｔf （単位ｐｓ）は各表の第２列に示される。第３列は、関係する入力パルスに対する遅延時間ｔr とｔf の平均遅延時間ｔav（単位ｐｓ）を示す。第４列は、関係する入力パルスに対する幅変調（単位ｐｓ）を示す。この幅変調は、出力パルスのパルス幅ｗOPと入力パルスのパルス幅ｗIPの間の差Δｗである。この差Δｗは、ｔr −ｔf に等しい。
【００５０】
表１から表３の結果を比較して、カスケードが無い時のパルス幅変調は、第１と第３実施例のそれぞれの場合のような受動又は能動のカスケードが設けられた時より、約１７倍のファクタで悪い。平均遅延の点では、若干の低下がある。受動又は能動のカスケードを使用する時、信号依存遅延は、カスケードを使用しない時に比べて約５のファクタで増加する。しかし、受動と能動のカスケードの両方を有する時の性能は、カスケードを使用しない時に比べて非常に改善される。
【００５１】
共通構成の場合には、最悪の場合の平均遅延ｔavは、分離構成の場合よりはるかに高く、例えば、最悪の場合ｔav＝３．４ｐｓである。しかし、幅変調Δｗは０．１ｐｓの低さである。共通構成の場合の高い平均遅延は、分離構成を更に好ましいものにする。
たまたま、この特別な比較例では、能動カスケード配置は、受動カスケード配置より平均遅延とパルス幅変調の点で、若干悪い性能である。この結果は、第１印象では驚かされるが、研究によれば次のようなことが分かった。能動カスケード配置は安定状態では主スイッチングトランジスタのドレイン電位を実質的に一定に保持する上で効果的であるが、カスケード・トランジスタのゲート電位は、カスケード・トランジスタを通って流れる電流の変化を完全に相殺するほど十分に速くは移動しないので、各セグメントの実際のスイッチングの間ドレインの電位に小さな変動が起きるため、この効果が起きることが分かった。
【００５２】
この効果を、図１０に示す。それは、（カスケード無しの）図３の回路と第１及び第３実施例での、出力端子ＯＵＴＡとＯＵＴＢの電位の差における変化ΔＶに応答する主スイッチングトランジスタのドレイン間の電位差ΔＶINT における変化を比較する図である。カスケードが無い時には、ΔＶINT はΔＶに等しい。受動カスケードが使用される時には、ΔＶINT はより小さい強度でΔＶと同じように変化する。しかし、能動カスケードが使用される時には、ΔＶ自体に比べて小さい強度であるが、ΔＶINT は相補変動を受けてΔＶになる。この相補変動は受動カスケード配置の信号依存遅延と同じような信号依存遅延を発生する。このため、多くの応用では、受動カスケード配置は、装着するのに簡単で、ダミーＤＡＣセグメントを有さないので電力消費が少なく、能動カスケード配置に比べて好ましい。
【００５３】
次に、本発明の第４実施例を図１１を参照して説明する。第３実施例の場合と同様に、第４実施例も能動カスケードを有するが、第３実施例の場合と異なり、能動カスケードは（図６の）第２実施例で使用された「共通構成」に設けられる。
図１１の実施例では、セグメントＳＥＧ1 からＳＥＧn は、第２実施例と同様の方法で一緒に接続される。第１及び第２のカスケード・トランジスタ３２２と３２４は、第２実施例と同様に、ラインＡとＢの接続部と出力端子ＯＵＴＡとＯＵＴＢの接続部の間に接続される。しかし、図１１の実施例では、各カスケード・トランジスタ３２２又は３２４のゲートはＧＮＤに接続されていない。代わりに、第１のカスケード・トランジスタ３２２のゲートはダミー回路３３０の第１の出力ノードＤＯＮ１に接続され、第２のカスケード・トランジスタ３２４のゲートはダミー回路３３０の第２の出力ノードＤＯＮ２に接続される。
【００５４】
ダミーＤＡＣ回路３３０は、その第１出力ノードＤＯＮ１に電流ＩDAを供給し、その第２出力ノードＤＯＮ２に電流ＩDBを供給する。ダミーＤＡＣ回路３３０は、その入力で主ＤＡＣに印加される同一の２値入力ワードを受ける。ダミーＤＡＣ回路３３０は、２値入力ワードがもっとも低い値の時に出力電流ＩDAがもっとも高い値になり、出力電流ＩDBがゼロになるという点で、主ＤＡＣとは異なる。２値入力ワードの値が段々に増加するに従って、２値入力ワードの最大値で、ＩDAがゼロでＩDBが最大値になるまで、出力電流ＩDAは減少し、出力電流ＩDBは増加する。
【００５５】
ダミーＤＡＣ回路３３０の効果は、第３実施例と同様に、各カスケード・トランジスタ３２２又は３２４のゲート電位がカスケード・トランジスタを通る電流が増加するに従って減少することである。これは、トランジスタを通る電流が増加するに従って各カスケード・トランジスタのゲート−ソース電位における上昇効果から、主セグメントの出力ノードＯＮ１とＯＮ２をシールドする。
【００５６】
ダミーＤＡＣ回路３３０は、いかなる適当な方法でも使用することができる。しかし、１つの好ましい可能性は、第３実施例と同様に、主ＤＡＣの各セグメントＳＥＧに、ダミーＤＡＣセグメントＤＳＥＧを設けることによって、ダミーＤＡＣ回路を作ることである。この場合、第３実施例に比べた唯一の変形例は、第３実施例のすべてのダミーＤＡＣセグメントのそれぞれの第１出力ノードＤＯＮ１が第１のカスケード・トランジスタ３２２のゲートに共通に接続されるようにし、すべてのダミーＤＡＣセグメントのそれぞれの第２出力ノードＤＯＮ２が第１のカスケード・トランジスタ３２４のゲートに共通に接続されるようにすることである。各ダミーＤＡＣセグメントが第３実施例のように抵抗Ｒ１とＲ２の組を含む必要はなく、一組の抵抗は第４実施例のカスケード・トランジスタのゲートに接続できる。
【００５７】
本発明のこれまでの実施例は、出力端子が負荷インピーダンス（抵抗）を介してＧＮＤに接続される差動出力構成での使用のために設計されていた。しかし、出力電圧が出力端子の一方からのみ発生され、他の出力端子は使用されないシングルエンディッド(single-ended)構成に本発明を適用した電流スイッチング回路を使用することが可能であるとも理解できる。
【００５８】
本発明の実施例のカスケード・トランジスタは、カスケード・トランジスタが定電流装置を近似する飽和した状態で維持されなければならない。実際、電界効果トランジスタの特性は、製造プロセスの変動及び温度変動で非常に変動することがあり、飽和モードでの使用に必要な最小ドレイン−ソース電圧の測定結果であるカスケード・トランジスタのパラメータＶDS(SAT) は、ファクタ２で変動し得る。このため、本発明の実施例では、使用する時に回路で生じるＶDS(SAT) の測定結果に依存するカスケード・トランジスタのゲート−ソース電位を調整することが望ましい。例えば、能動カスケードの実施例では、ダミーＤＡＣ出力電流が流れ込む抵抗Ｒ１とＲ２は、ＶDS(SAT) の測定結果に依存して変動可能にできる。これは、抵抗を横切って生じる電圧はＶDS(SAT) に沿うように調整できることを意味する。この場合の抵抗Ｒ１とＲ２は、ＮＭＯＳトランジスタを使用して実現できる。ＶDS(SAT) の測定結果に依存したＮＭＯＳトランジスタに組み込まれた抵抗の調整に適した制御回路の一例を、図１２を参照して説明する。
【００５９】
図１２において、制御回路６０は、回路の正の電源供給線ANALOG VDDと第１のノードＮ１の間に接続された第１の定電流源６２を有する。第１のＰＭＯＳ ＦＥＴ６４のソースはノードＮ１に接続され、ゲートとドレインはグランド電位の電源供給線ＧＮＤに接続される。
回路は、ソースがノードＮ１に接続された第２のＰＭＯＳ ＦＥＴ６６も有する。ＰＭＯＳ ＦＥＴ６６のゲートとドレインは第２のノードＮ２に接続され、定電流源６８はノードＮ２とＧＮＤの間に接続される。
【００６０】
定電流源６２により供給される電流Ｉ1 は、定電流源６８により供給される電流Ｉ2 に比べて大きい。更に、第１のＰＭＯＳ ＦＥＴ６４は、第２のＰＭＯＳＦＥＴ６６に比べて狭い。例えば、ＦＥＴ６４の幅がｗ、ＦＥＴ６６の幅が３ｗであり、Ｉ1 ＝４ＩSWであり、Ｉ2 ＝ＩSWである。但し、ＩSWは、オンの時に各トランジスタＳ１とＳ２を通って流れる電流である。
【００６１】
回路６０は、ノードＮ２に接続された第１の（負の）入力を有する高出力抵抗の相互コンダクタンスの増幅器７０を更に有する。増幅器７０の第２の（正の）入力は、回路のノードＮ３に接続される。第２の定電流源７２は、ANALOG VDDとノードＮ３の間に接続される。ＮＭＯＳ ＦＥＴ７６は、ノードＮ３とＧＮＤの間に直列に接続される。ＮＭＯＳ ＦＥＴ７６のドレインはノードＮ３に接続され、ゲートは増幅器７０の出力に接続され、ソースはＧＮＤに接続される。回路６０の出力ノードＮ４は、増幅器７０の出力に接続される。
【００６２】
各ダミーセグメントＤＳＥＧi の抵抗Ｒ１とＲ２の抵抗値を変化可能にするために、各ダミーセグメントの抵抗Ｒ１とＲ２は、それぞれ第１及び第２のＮＭＯＳ ＦＥＴ８２と８６を使用して実現される。第１のＮＭＯＳ ＦＥＴ８２のドレインはスイッチングトランジスタＤＳ１のドレインに接続され、ゲートは制御回路の出力ノードＮ４に接続され、ソースはＧＮＤに接続される。ＮＭＯＳ ＦＥＴ８６のドレインはダミースイッチングトランジスタＤＳ２のドレインに接続され、ゲートは出力ノードＮ４に接続され、ソースはＧＮＤに接続される。この実施例では、ＮＭＯＳ ＦＥＴ８２と８６は、それぞれＮＭＯＳ ＦＥＴ７６と同じサイズ（大きさ）である。いずれにしろ、２つのＦＥＴ８２／８６とＦＥＴ７６の間には所定のスケール・ファクタがある。
【００６３】
電流ノードＮ４は、ダミーＤＡＣの別のダミーセグメントの抵抗設定ＮＭＯＳＦＥＴにも接続され、制御回路がすべてのセグメントに対して共通に動作するのを可能にする。
図１２の制御回路の動作を説明する。要素６２から６８は、（図８の）主セグメントのカスケード・トランジスタ及び／又はスイッチングトランジスタのドレイン−ソース飽和電圧の測定結果である電位ＶDS(SAT)PをノードＮ２に発生させるように働く。ＦＥＴ６４と６６を流れる電流の差、及びその異なる幅のため、ＦＥＴ６４と６６における電流密度の比率は、９：１（＝（Ｉ1 −Ｉ2 ）／ｗ：Ｉ2 ／３ｗ）である。ＶDS(SAT) は電流密度の平方根に比例するため、ＦＥＴ６４と６６のそれぞれのＶDS(SAT) の間の比率は３：１である。ＦＥＴ６４と６６のそれぞれのＶT ｓは実質的に同じである。ノードＮ１の電位は、ＶDS(SAT)64 ＋ＶT64 に等しくなり、そこではＦＥＴ６４のドレイン−ソース飽和電圧ＶDS(SAT)64 は０．９Ｖであり、ＦＥＴ６４の閾値電圧ＶT64 は例えば１Ｖである。このため、ノードＮ１の電位ＶN1は、例えば１．９Ｖである。ＦＥＴ６６を横切って生じる電圧降下は、ＶDS(SAT)66 ＋ＶT66 であり、そこではＶDS(SAT)66 は０．３Ｖであり、ＶT66 は例えば１．３Ｖである。このため、ノードＮ２の電位はほぼＶDS(SAT)64 −ＶDS(SAT)66 に等しく、この電位が主セグメントのスイッチングトランジスタ及びカスケード・トランジスタのドレイン−ソース飽和電圧の測定結果ＶDS(SAT)Pとなる。
【００６４】
たまたま、測定結果ＶDS(SAT)PがＦＥＴ６４と６６のそれぞれのＶDS(SAT)sの間の差ＶDS(SAT)64 −ＶDS(SAT)66 から導出されるため、電流スイッチング回路の対象とするＦＥＴ、すなわちスイッチングトランジスタと（もし使用するなら）カスケード・トランジスタの実際のＶDS(SAT)sに正確に影響しないようにすることが可能である。しかし、対象とするＦＥＴの実際のＶDS(SAT)sが全体としては０．６Ｖであるのならば、それぞれのＶDS(SAT)sが、全体のＶDS(SAT) の一方の側に等しいオフセットになるようにＦＥＴ６４と６６の条件を設定することが望ましい。これが、この例でＶDS(SAT)64 を０．９Ｖに、ＶDS(SAT)66 を０．３Ｖにする理由である。
【００６５】
第２の定電流源７２は、この実施例では、ダミーセグメントの定電流源により供給される電流Ｉdummy に実質的に等しい電流Ｉ3 を供給する。この実施例では、ＮＭＯＳ ＦＥＴ７６は、第１の抵抗Ｒ１を提供するのに使用されるＮＭＯＳＦＥＴ８２及び第２の抵抗Ｒ２を提供するのに使用されるＮＭＯＳ ＦＥＴ８６と同じ（可変）抵抗値を有する。これは、ノードＮ３の電圧が、オンの時のダミースイッチングトランジスタのドレインの電圧が同じことを意味する。従って、増幅器７０の効果は、ノードＮ３の電位がノードＮ２の電位ＶDS(SAT)Pに等しくなるまで、ノードＮ４の出力電位を調整する。Ｎ４のノード電位を変えると、Ｎ４のノード電位は制御回路のＮＭＯＳ ＦＥＴトランジスタ７６の抵抗を決定するため、ノードＮ３の電位を変化させる。
【００６６】
このように、この実施例では、カスケード・トランジスタ２２２と２２４のゲート−ソース電圧は、測定結果ＶDS(SAT)Pに従って調整される。
いずれにしろ、抵抗は固定することができ、ダミーＤＡＣ出力電流は、ＶDS(SAT)Pの測定結果に依存して調整され、ＶDS(SAT) の変動を相殺するようにゲート−ソース電圧の調整を実行する。このようなゲート−ソース電圧調整は、カスケードがカスケード・トランジスタを通って流れる電流に基づいて（例えば、ダミーＤＡＣを使用して）動的に（アクティブに）調整されない時にも適用可能である。
【００６７】
この動的カスケードの実施例では、スイッチングトランジスタのドレインの間の電位差ΔＶINT における変化をゼロにするようにカスケード・トランジスタのゲート電圧を制御することは、本質的なことではない。例えば、ゲート電圧は、ΔＶINT の変化を、出力端子の電位差ΔＶの変化の半分にするように調整できる。
【００６８】
本発明をセグメントＤＡＣで使用される電流ステアリング回路に関係して説明したが、セグメント化された電流スイッチング回路を有するいかなる種類の回路にも本発明を適用することが可能である。例えば、本発明はプログラム可能な電流発生器及びミキサに適用可能である。
更に、これまで説明した本発明の実施例では、異なるセグメントでの切り換え電流は互いに等しかったが、本発明は異なるセグメントの電流が等しくない時も適用可能である。例えば、いくつかのＤＡＣでは、異なるセグメントの電流が１つのセグメントから次のセグメントで２のファクタで大きくなるようにできる。
【００６９】
上記の実施例ではｐチャンネルＦＥＴトランジスタを使用したが、本発明はｎチャンネルＦＥＴトランジスタの使用にも適用可能であることが容易に理解される。この場合、電流は回路の出力端子／ノードから流れ出るよりむしろそれらに流れ込み、セグメントは電流源回路よりむしろ電流の流れ込み先を有する。
更に、ＦＥＴトランジスタの代わりに、バイポーラトランジスタを使用することもでき、バルブ(valve) のようないかなる３端子電流デバイスも使用できる。
【００７０】
（付記１） 使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、
前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、
１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、
１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段とを備えることを特徴とする電流スイッチング回路。
【００７１】
（付記２） 前記第１の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第１の結合信号端子と前記スイッチング手段の間に接続され、
前記第２の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第１の結合信号端子と前記スイッチング手段の間に接続される付記１に記載の電流スイッチング回路。
【００７２】
（付記３） 前記遮蔽手段のそれぞれは、前記セグメントのすべてに共通に設けられた遮蔽要素を有し、前記結合手段のそれぞれは前記遮蔽要素を介してその前記結合信号端子に接続されている付記２に記載の電流スイッチング回路。
（付記４） 前記遮蔽手段のそれぞれは、各セグメント毎に遮蔽要素を有し、前記結合ノードはそのような遮蔽要素を介して前記スイッチング手段に接続されている付記１又は２に記載の電流スイッチング回路。
【００７３】
（付記５） 前記遮蔽要素は、カスケード・トランジスタを有する付記３又は４に記載の電流スイッチング回路。
（付記６） 少なくとも１つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は当該回路の使用中に実質的に一定に維持される付記５に記載の電流スイッチング回路。
【００７４】
（付記７） 少なくとも１つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は、当該回路の使用中に、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される付記５又は６に記載の電流スイッチング回路。
【００７５】
（付記８） 前記カスケード・トランジスタは電界効果トランジスタである付記５から７のいずれか１項に記載の電流スイッチング回路。
（付記９） 前記電界効果トランジスタのドレイン−ソース電圧の測定結果に基づいて、前記ドレイン−ソース飽和電圧の変動にかかわらず、前記電界効果トランジスタを飽和動作状態に維持するように、前記電界効果トランジスタのゲート電位を調整する飽和状態維持手段を更に備える付記８に記載の電流スイッチング回路。
【００７６】
（付記１０） 前記セグメントのそれぞれの前記スイッチング手段は、前記セグメントの前記第１の接続ノードと前記共通ノードの間に接続された第１のスイッチング要素と、前記第２の接続ノードと前記共通ノードの間に接続された第２のスイッチング要素とを備え、
前記セグメントのそれぞれは、前記セグメントの前記共通ノードに接続され、当該回路の使用中に前記共通ノードを通って流れる実質的に一定の電流を生じる定電流手段と、前記セグメントに印加される前記スイッチング信号にかかわわらず、前記第１のスイッチング要素がオン状態で前記第１のスイッチング要素がオフ状態の第１の状態から、前記第２のスイッチング要素がオフ状態で前記第２のスイッチング要素がオン状態の第２の状態に、前記スイッチング手段を変化させるように動作するスイッチング制御手段とを更に備える付記１から９のいずれかに記載の電流スイッチング回路。
【００７７】
（付記１１） 前記スイッチング要素のそれぞれは、スイッチングトランジスタを備える付記１０に記載の電流スイッチング回路。
（付記１２） 前記スイッチング要素のそれぞれは、電界効果トランジスタである付記１１に記載の電流スイッチング回路。
（付記１３） 前記結合手段は、関係する前記結合手段が接続される前記結合ノードを通って流れる各制御可能な電流を加算して前記結合信号を生成する付記１から１２のいずれかに記載の電流スイッチング回路。
【００７８】
（付記１４） 前記結合手段は、前記結合手段が接続される前記結合ノードを相互接続する接続ラインを有し、これによりこれらの接続ノードを流れる前記制御可能な電流を加算する付記１３に記載の電流スイッチング回路。
（付記１５） 前記遮蔽手段に接続され、前記スイッチング手段が前記第１の状態の時に前記第２の遮蔽手段を通る電流が所定の最小量になるように維持し、前記スイッチング手段が前記第２の状態の時に前記第２の遮蔽手段を通る電流が所定の最小量になるように維持する電流量維持手段を更に備える付記１０に記載の電流スイッチング回路。
【００７９】
（付記１６） デジタル入力信号を受けて対応するアナログ出力信号に変換するように接続された、請求項１から１５のいずれかに記載された電流スイッチング回路と、デコーダ回路とを備え、受けたデジタル入力信号から前記セグメントにそれぞれ印加する前記スイッチング信号の組を導出するデジタル−アナログ変換器。
【００８０】
（付記１７） 請求項１０に記載の電流スイッチング回路を備え、異なるセグメントの前記共通のノードを通って流れる前記実質的に一定の電流は、相互に実質的に一定である付記１６に記載のデジタル−アナログ変換器。
（付記１８） 請求項７に記載の電流スイッチング回路を備え、更に前記デジタル入力信号に応じて、前記カスケード・トランジスタのそれぞれに対して前記制御端子電位を発生するように動作するダミーデジタル−アナログ変換手段を備える付記１６に記載のデジタル−アナログ変換器。
【００８１】
（付記１９） 前記ダミーデジタル−アナログ変換手段は、前記電流スイッチング回路の前記セグメントにそれぞれ対応する複数のダミーセグメントを有し、前記ダミーセグメントのぞれぞれは、前記電流スイッチング回路の対応するセグメントの前記カスケード・トランジスタのために前記制御端子電位を発生するように働く付記１８に記載のデジタル−アナログ変換器。
【図面の簡単な説明】
【図１】従来技術の項で検討した電流テアリングＤＡＣの部分を示す図である。
【図２】従来技術の項で検討した、どのようにしてサーモメータコード化信号を図１のＤＡＣの２値入力ワードから導出するかを説明するのに使用される表を示す図である。
【図３】従来技術の項で検討した、ＤＡＣにおける使用をあらかじめ考慮した電流スイッチング回路の部分を示す図である。
【図４】本発明の第１実施例の電流スイッチング回路の部分を示す図である。
【図５】図４の回路によって発生される動作波形を示す図である。
【図６】本発明の第１実施例の電流スイッチング回路の部分を示す図である。
【図７】本発明の実施例におけるカスケード・トランジスタのバンド幅における変動を示す図である。
【図８】本発明の第３実施例の電流スイッチング回路の部分を示す図である。
【図９】テーブル１から３の理解のために使用される記載を説明する図である。
【図１０】本発明の実施例の性能を図３の回路と比較するのに使用される説明図である。
【図１１】本発明の第４実施例の電流スイッチング回路の部分を示す図である。
【図１２】本発明の実施例で使用されるのに適した制御回路の一例を示す図である。
【符号の説明】
１…ＤＡＣ
２、２1 〜２n 、１４…電流源
４、４1 〜４n …スイッチング回路
６…サーモメータデコーダ
１８、２０…ブリード電流源
２２、２４…カスケード・トランジスタ
Ｓ１…第１の主スイッチングトランジスタ
Ｓ２…第２の主スイッチングトランジスタ
ＳＷ１、ＳＷ２…相補のスイッチング信号
Claims (12)
- 使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、
前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、
１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、
１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段と、を備え、
前記第１の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第１の結合信号端子と前記スイッチング手段の間に接続され、
前記第２の遮蔽手段は、前記セグメントのそれぞれの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽するように、前記セグメントで前記第１の結合信号端子と前記スイッチング手段の間に接続され、
前記遮蔽手段のそれぞれは、前記セグメントのすべてに共通に設けられた遮蔽要素を有し、前記結合手段のそれぞれは前記遮蔽要素を介してその前記結合信号端子に接続されている、ことを特徴とする電流スイッチング回路。 - 使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、
前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、
１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、
１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段と、を備え、
前記遮蔽手段のそれぞれは、各セグメント毎に遮蔽要素を有し、前記結合ノードはそのような遮蔽要素を介して前記スイッチング手段に接続されており、
前記遮蔽要素は、カスケード・トランジスタを有し、
少なくとも１つの前記遮蔽要素の前記カスケード・トランジスタは制御端子を有し、該制御端子の電位は、当該回路の使用中に、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される、ことを特徴とする電流スイッチング回路。 - 使用中に第１及び第２の制御可能な電流がそれぞれ流れる第１及び第２の接続ノードと、印加されるスイッチング信号に応じて前記第１及び第２の制御可能な電流のそれぞれの強度を変化させるスイッチング手段とをそれぞれ有する複数の回路セグメントと、
前記セグメントのそれぞれの前記第１の接続ノード及び第１の結合信号端子に接続され、前記セグメントのそれぞれの前記第１の制御可能な電流を、前記第１の結合信号端子に第１の結合信号を生成するように結合する第１の結合手段と、
前記セグメントのそれぞれの前記第２の接続ノード及び第２の結合信号端子に接続され、前記セグメントのそれぞれの前記第２の制御可能な電流を、前記第２の結合信号端子に第２の結合信号を生成するように結合する第２の結合手段と、
１つ以上の前記セグメントの前記第１の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第１の遮蔽手段と、
１つ以上の前記セグメントの前記第２の結合信号端子と前記スイッチング手段の間に接続され、関係する前記セグメントの前記スイッチング手段を、その端子の電位の変動から起きる電位の変動から遮蔽する第２の遮蔽手段と、を備え、
前記セグメントのそれぞれの前記スイッチング手段は、前記セグメントの前記第１の接続ノードと前記共通ノードの間に接続された第１のスイッチング要素と、前記第２の接続ノードと前記共通ノードの間に接続された第２のスイッチング要素と、を備え、
前記セグメントのそれぞれは、前記セグメントの前記共通ノードに接続され、当該回路の使用中に前記共通ノードを通って流れる実質的に一定の電流を生じる定電流手段と、前記セグメントに印加される前記スイッチング信号にかかわらず、前記第１のスイッチング要素がオン状態で前記第１のスイッチング要素がオフ状態の第１の状態から、前記第２のスイッチング要素がオフ状態で前記第２のスイッチング要素がオン状態の第２の状態に、前記スイッチング手段を変化させるように動作するスイッチング制御手段と、を更に備える、ことを特徴とする電流スイッチング回路。 - 第１の電流及び第２の電流がそれぞれ流れる第１の接続ノード及び第２の接続ノードと、第１のスイッチング信号及び第２のスイッチング信号が印加される第１のスイッチング手段及び第２のスイッチング手段とを有する第１の回路セグメントと、
前記第１の接続ノードに接続された第１の結合信号端子と、
前記第２の接続ノードに接続された第２の結合信号端子と、
前記第１の結合信号端子と前記第１のスイッチング手段との間に接続された第１のトランジスタと、
前記第２の結合信号端子と前記第２のスイッチング手段との間に接続された第２のトランジスタと、
前記第１のトランジスタと前記第１のスイッチング手段との第１接続点に接続された第１の電流手段と、
前記第２のトランジスタと前記第２のスイッチング手段との第２接続点に接続された第２の電流手段と、
を備えることを特徴とする電流スイッチング回路。 - 前記第１のスイッチング手段及び前記第２のスイッチング手段は、共通ノードに接続されることを特徴とする請求項４に記載の電流スイッチング回路。
- 第３の電流及び第４の電流がそれぞれ流れる第３の接続ノード及び第４の接続ノードと、第３のスイッチング信号及び第４のスイッチング信号が印加される第３のスイッチング手段及び第４のスイッチング手段と、を有する第２セグメントをさらに有し、
前記第３のスイッチング手段は、前記第１のトランジスタを介して前記第１の結合信号端子に接続され、
前記第４のスイッチング手段は、前記第２のトランジスタを介して前記第２の結合信号端子に接続されている、ことを特徴とする請求項５に記載の電流スイッチング回路。 - 前記第１のトランジスタ又は前記第２のトランジスタは、カスケード・トランジスタを有する請求項６に記載の電流スイッチング回路。
- 前記カスケード・トランジスタは制御端子を有し、前記制御端子は第１の電源線に接続されることを特徴とする請求項７に記載の電流スイッチング回路。
- 前記カスケード・トランジスタは制御端子を有し、前記制御端子の電位は、前記カスケード・トランジスタを通って流れる電流の強度の変化により引き起こされる前記制御端子と前記カスケード・トランジスタの電流経路端子の間の電位差の変化を相殺するように、調整される請求項７又は８に記載の電流スイッチング回路。
- 前記カスケード・トランジスタは電界効果トランジスタである請求項７から９のいずれか１項に記載の電流スイッチング回路。
- 前記電界効果トランジスタのドレイン−ソース電圧の測定結果に基づいて、前記電界効果トランジスタを飽和動作状態に維持するように、前記電界効果トランジスタのゲート電位を調整する飽和状態維持手段を更に備える請求項１０に記載の電流スイッチング回路。
- 前記第１のスイッチング手段に入力される第１の制御信号と、前記第２のスイッチング手段に入力され、前記第１の制御信号の反転信号である第２の制御信号と、を制御するスイッチング制御手段を更に備える請求項４から１１のいずれか１項に記載の電流スイッチング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9926653A GB2356302B (en) | 1999-11-10 | 1999-11-10 | Current switching circuitry |
| GB9926653:8 | 1999-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160744A JP2001160744A (ja) | 2001-06-12 |
| JP4102016B2 true JP4102016B2 (ja) | 2008-06-18 |
Family
ID=10864313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334263A Expired - Lifetime JP4102016B2 (ja) | 1999-11-10 | 2000-11-01 | 電流スイッチング回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6329940B1 (ja) |
| JP (1) | JP4102016B2 (ja) |
| KR (1) | KR100590646B1 (ja) |
| FR (1) | FR2800937B1 (ja) |
| GB (1) | GB2356302B (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE522416C2 (sv) * | 2000-05-23 | 2004-02-10 | Ericsson Telefon Ab L M | Förfarande för scrambling av dataord och scrambler |
| JP2002094378A (ja) * | 2000-09-13 | 2002-03-29 | Fujitsu Ltd | Ｄ／ａコンバータ |
| TW531971B (en) * | 2000-11-24 | 2003-05-11 | Semiconductor Energy Lab | D/A converter circuit and semiconductor device |
| US6690154B2 (en) * | 2001-03-06 | 2004-02-10 | Joe David Jones | High-frequency tester for semiconductor devices |
| CN1197251C (zh) * | 2001-03-21 | 2005-04-13 | 诺基亚公司 | 数模变换器以及用于降低数模变换器中的谐波失真的方法 |
| US6600436B2 (en) | 2001-03-26 | 2003-07-29 | Semiconductor Energy Laboratory Co., Ltd, | D/A converter having capacitances, tone voltage lines, first switches, second switches and third switches |
| JP3928781B2 (ja) * | 2002-03-05 | 2007-06-13 | フリースケール セミコンダクター インコーポレイテッド | デジタル・アナログ変換器の入力コードに対するセル選択方法 |
| FR2843250A1 (fr) * | 2002-07-31 | 2004-02-06 | Koninkl Philips Electronics Nv | Convertisseur numerique-analogique comprenant des moyens pour ameliorer la linearite de conversion. |
| DE60312641T2 (de) * | 2003-03-31 | 2007-11-29 | Ami Semiconductor Belgium Bvba | Ein stromgesteuerter Digital Analog Wandler mit gleichbleibender Genauigkeit |
| US7052456B2 (en) * | 2003-04-16 | 2006-05-30 | Simon James S | Airway products having LEDs |
| US7095347B2 (en) * | 2003-06-20 | 2006-08-22 | Telasic Communication, Inc. | Digitally trimmed DAC cell |
| WO2005002058A1 (en) * | 2003-06-27 | 2005-01-06 | Koninklijke Philips Electronics N.V. | A current steering d/a converter with reduced dynamic non-linearities |
| JP4143588B2 (ja) * | 2003-10-27 | 2008-09-03 | 日本電気株式会社 | 出力回路及びデジタルアナログ回路並びに表示装置 |
| KR100549872B1 (ko) * | 2003-12-10 | 2006-02-06 | 삼성전자주식회사 | 차동 스위칭 회로 및 디지털 아날로그 변환기 |
| US6897798B1 (en) * | 2004-01-26 | 2005-05-24 | Lsi Logic Corporation | Method and apparatus for controlling switching noise in digital-to-analog interface |
| US6853323B1 (en) * | 2004-05-04 | 2005-02-08 | Integrated Programmable Communications, Inc. | Differential voltage output digital-to-analog converter |
| JP2006191197A (ja) * | 2004-12-28 | 2006-07-20 | Toshiba Corp | Ｄａ変換器 |
| US7081844B1 (en) * | 2005-04-22 | 2006-07-25 | Ess Technology, Inc. | Devices and methods for converting a digital signal into an analog signal |
| DE102006048278B4 (de) * | 2006-10-04 | 2008-11-20 | Fortuna Spezialmaschinen Gmbh | Vorrichtung zum Falten und Verkleben von kunstoffkaschierten Zuschnitten |
| EP2237425B1 (en) | 2007-07-27 | 2012-05-09 | Fujitsu Semiconductor Limited | Current switching circuitry |
| US7583216B2 (en) * | 2007-09-28 | 2009-09-01 | Sigmatel, Inc. | Adjustable DAC and applications thereof |
| US8169353B2 (en) * | 2009-09-30 | 2012-05-01 | Qualcomm, Incorporated | Wideband digital to analog converter with built-in load attenuator |
| JP5639106B2 (ja) * | 2012-03-30 | 2014-12-10 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| JP6227890B2 (ja) | 2012-05-02 | 2017-11-08 | 株式会社半導体エネルギー研究所 | 信号処理回路および制御回路 |
| JP2013239952A (ja) * | 2012-05-16 | 2013-11-28 | Sumitomo Electric Ind Ltd | 進行波型増幅器 |
| US8723712B1 (en) * | 2013-01-16 | 2014-05-13 | Freescale Semiconductor, Inc. | Digital to analog converter with current steering source for reduced glitch energy error |
| JP6093265B2 (ja) * | 2013-08-07 | 2017-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9231607B2 (en) * | 2014-02-26 | 2016-01-05 | Maxim Integrated Products, Inc. | Interconnect structures for minimizing clock and output timing skews in a high speed current steering DAC |
| US10447208B2 (en) * | 2017-12-15 | 2019-10-15 | Raytheon Company | Amplifier having a switchable current bias circuit |
| US10862500B1 (en) * | 2019-11-14 | 2020-12-08 | Xilinx, Inc. | Embedded variable output power (VOP) in a current steering digital-to-analog converter |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2914108C2 (de) * | 1979-04-07 | 1984-03-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte Schaltungsanordnung für einen Digital-Analog-Wandler |
| US4405916A (en) * | 1982-01-21 | 1983-09-20 | Hewlett-Packard Company | Digital-to analog converter having supplementary currents to enhance low current switching speed |
| JPH01227523A (ja) | 1988-03-07 | 1989-09-11 | Oki Electric Ind Co Ltd | 電流スイッチ回路 |
| JPH0522136A (ja) | 1990-11-16 | 1993-01-29 | Hitachi Ltd | アナログ／デイジタル変換器 |
| KR950008957B1 (ko) | 1992-12-31 | 1995-08-09 | 현대전자산업주식회사 | 디지탈/아날로그 변환회로 |
| US5450084A (en) | 1993-08-12 | 1995-09-12 | Analog Devices, Incorporated | D/A converter with differential switching circuit providing symmetrical switching |
| US5452014A (en) | 1994-03-21 | 1995-09-19 | Hewlett-Packard Company | Video dac rise time control and supply noise suppression |
| US5600319A (en) * | 1994-11-01 | 1997-02-04 | Ylsi Technology, Inc. | Thermometric-to-digital-to-analog converter occupying reduced chip area |
| JP2861843B2 (ja) | 1994-12-28 | 1999-02-24 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| US5689257A (en) | 1996-01-05 | 1997-11-18 | Analog Devices, Inc. | Skewless differential switch and DAC employing the same |
| JPH10276093A (ja) * | 1997-03-28 | 1998-10-13 | Sony Corp | Ｄ／ａ変換器 |
| GB2368209B (en) * | 1998-01-08 | 2002-06-12 | Fujitsu Ltd | Cell array circuitry |
| GB2333191A (en) | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
| JP4001421B2 (ja) * | 1998-07-23 | 2007-10-31 | 沖電気工業株式会社 | Ｄａ変換器 |
-
1999
- 1999-11-10 GB GB9926653A patent/GB2356302B/en not_active Expired - Fee Related
-
2000
- 2000-08-08 US US09/634,588 patent/US6329940B1/en not_active Expired - Lifetime
- 2000-10-25 FR FR0013670A patent/FR2800937B1/fr not_active Expired - Fee Related
- 2000-11-01 JP JP2000334263A patent/JP4102016B2/ja not_active Expired - Lifetime
- 2000-11-09 KR KR1020000066399A patent/KR100590646B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2356302B (en) | 2003-11-05 |
| KR20010060281A (ko) | 2001-07-06 |
| GB9926653D0 (en) | 2000-01-12 |
| FR2800937B1 (fr) | 2005-09-09 |
| US6329940B1 (en) | 2001-12-11 |
| GB2356302A (en) | 2001-05-16 |
| JP2001160744A (ja) | 2001-06-12 |
| FR2800937A1 (fr) | 2001-05-11 |
| KR100590646B1 (ko) | 2006-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4102016B2 (ja) | 電流スイッチング回路 | |
| EP2237425B1 (en) | Current switching circuitry | |
| US5764174A (en) | Switch architecture for R/2R digital to analog converters | |
| JP4102003B2 (ja) | 電気回路 | |
| JP4358450B2 (ja) | 高電圧ディジタル／アナログ変換器内の低電圧ｃｍｏｓスイッチを切り換える方法および装置 | |
| JP3845376B2 (ja) | 切換式電流源デジタル・アナログ・コンバータのためのトラッキング及び減衰回路及び方法 | |
| US8493251B2 (en) | Self-calibrated DAC with reduced glitch mapping | |
| WO1998017004A1 (en) | Digital-to-analog converter with dual resistor string | |
| US11863169B2 (en) | Current-mode circuits and calibration thereof | |
| JPH11220399A (ja) | 電圧発生回路、定電流回路、ｄ／ａ変換回路、及び、電流発生回路 | |
| US6909305B1 (en) | Digitally controlled impedance driver matching for wide voltage swings at input/output node and having programmable step size | |
| US10944417B1 (en) | Radio frequency DAC with improved linearity using shadow capacitor switching | |
| US6344769B1 (en) | Precision differential switched current source | |
| JPH04181817A (ja) | スイッチング定電流源回路 | |
| EP2518900B1 (en) | Current steering circuit with feedback | |
| Boiocchi et al. | Self-calibration in high speed current steering CMOS D/A converters | |
| CN115499009B (zh) | 采样开关电路 | |
| JP2000040965A (ja) | Ｄａ変換器 | |
| JP2002198755A (ja) | 可変利得増幅回路 | |
| US7639168B1 (en) | Systems and methods for switch resistance control in digital to analog converters (DACs) | |
| US10673449B1 (en) | Digital-to-analog converter with glitch-irrelevant reference voltage to increase linearity | |
| US7394310B2 (en) | System and method for programmable switching characteristics of an analog switch in a transconductance amplifier | |
| JP7165040B2 (ja) | 可変抵抗回路 | |
| CN117856792A (zh) | 数模转换器 | |
| Przyborowski et al. | Development of a general purpose low-power small-area 10 bit current steering CMOS DAC |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070326 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071029 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071219 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080321 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |