JP4135594B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関する。

固体撮像装置、例えばＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置では、画素に含まれるトランジスタのしきい値電圧のばらつきによる固定パターンノイズを除去するために、画素アレイ部の画素列ごとにノイズ除去手段、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路を設けた構成が採られている。このＣＤＳ回路は、画素アレイ部の選択画素列の各画素から順に出力されるリセットレベルと信号レベルとを順次受け取り、両者のレベル差を取ることによって画素ごとの固定パターンノイズを除去する。

図７は、ＣＤＳ回路の構成の一例を示す回路図である。同図から明らかなように、本例に係るＣＤＳ回路は、２つのコンデンサ１０１，１０２、サンプリングトランジスタ１０３およびクランプトランジスタ１０４を有する構成となっており、画素が行列状に２次元配置されてなる画素アレイ部１００の各垂直画素列ごとに配線され、各画素の信号を出力する垂直信号線１０５ごとに１つずつ配置される。ここでは、トランジスタ１０３，１０４として、例えばＮｃｈＭＯＳトランジスタを用いた例を示している。

コンデンサ１０１は、一端が垂直信号線１０５に接続されている。サンプリングトランジスタ１０３は、ドレインがコンデンサ１０１の他端に接続されており、ゲートに制御線１０６を通してサンプリングパルスφＳＰが与えられる。コンデンサ１０２は、一端がサンプリングトランジスタ１０３のソースに接続され、他端がグランドに接続されている。クランプトランジスタ１０４は、ソースがサンプリングトランジスタ１０３のソースに接続されており、ドレインに所定のクランプ電圧Ｖｃｌｐが印加され、ゲートに制御線１０７を通してクランプパルスφＣＬＰが与えられる。以下、サンプリングトランジスタ１０３のソース、コンデンサ１０２の一端およびクランプトランジスタ１０４のソースが共通に接続されたノードをノードＮと呼ぶ。

上記構成のＣＤＳ回路に対して、水平選択トランジスタ１０８が１つずつ配置されている。すなわち、水平選択トランジスタ１０８は、ドレインがノードＮに接続され、ソースが水平信号線１０９に接続されている。この水平選択トランジスタ１０８のゲートには、水平走査回路１１０から水平走査に同期して順次出力される水平選択パルスφＨが与えられる。水平選択トランジスタ１０８は、ゲートに水平走査パルスφＨから与えられることによってオン状態となり、ノードＮの電位を水平信号線１０９に出力する。

続いて、上記構成のＣＤＳ回路の回路動作について説明する。先ず、画素がリセットされた状態で、サンプリングトランジスタ１０３およびクランプトランジスタ１０４をオン状態にし、水平選択トランジスタ１０８をオフ状態にする。これにより、垂直信号線１０５を通して出力される画素のリセット電圧Ｖｒｓｔに基づいて、コンデンサ１０１，１０２が充電される。このとき、コンデンサ１０１，１０２の各容量をＣ１，Ｃ２とすると、これらコンデンサ１０１，１０２には、次式で表される電荷Ｑ１，Ｑ２が溜まる。
Ｑ１＝Ｃ１（Ｖｒｓｔ−Ｖｃｌｐ）
Ｑ２＝Ｃ２×Ｖｃｌｐ

次に、クランプトランジスタ１０４をオフにしてから、画素において光電変換素子から信号電荷を読み出す。その後、画素の信号電圧Ｖｓｉｇが垂直信号線１０５を通して出力されることにより、ノードＮの電圧Ｖｏｕｔは次のように変化する。
Ｖｏｕｔ＝Ｖｃｌｐ＋Ｃ１（Ｖｓｉｇ−Ｖｒｓｔ）／（Ｃ１＋Ｃ２）
上記の式から明らかなように、もし画素にトランジスタのしきい値電圧のばらつきがあったとしても、（Ｖｓｉｇ−Ｖｒｓｔ）によって固定パターンノイズを除去できる。

これまでの説明では、ＣＤＳ回路を１本の垂直信号線１０５につき１つずつ配置することを前提としている。これに対して、近年、例えば光検出におけるダイナミックレンジを拡大するのを目的として、１本の垂直信号線１０５につきＣＤＳ回路を複数、例えば２つずつ配置した構成の固体撮像装置が提案されている（例えば、特許文献１参照）。このように、１本の垂直信号線１０５につきＣＤＳ回路を複数配置する構成を採ることにより、例えば、１水平ブランキング期間内に複数行の画素の信号を読み出し、この読み出した複数行の画素の信号を並列的に読み出すことにより、フレームレートの高速化を図ることも可能になる。

特開２００３−８７６６５号公報

しかしながら、１本の垂直信号線１０５につきＣＤＳ回路を複数配置すると、当該ＣＤＳ回路を含む画素エリア部周辺の回路部分が占める面積が大きくなるため、画素エリア部およびその周辺回路が集積される半導体チップ（半導体基板）のサイズが大型化するとともに、本固体撮像装置を実装できるアプリケーションが制限されるという課題がある。特に、ノイズ除去の効果を上げるには、コンデンサ１０１，１０２としては大きな容量のものを用いる必要があり、容量を大きくするとその分だけコンデンサ１０１，１０２の占有面積が大きくなるため、チップサイズがさらに大型化する。

また、１本の垂直信号線１０５につきＣＤＳ回路を例えば２個ずつ配置する場合を考えると、近年の固体撮像装置の多画素化に伴って画素ピッチが極めて狭くなってきており、横方向（水平方向）に配置スペースを十分に確保できないことから、２つのＣＤＳ回路を横方向に並べて配置する構成を採ることができず、したがって２つのＣＤＳ回路を縦方向（垂直方向）に並べて配置する構成を採らざるを得ないのが現状である。そのため、多画素化に伴って画素ピッチが狭く、横方向に配置スペースを十分に確保できないという制約の下では、１つのＣＤＳ回路につき２つずつ設けられるコンデンサ１０１，１０２の形状を細長くして、これらコンデンサ１０１，１０２を垂直信号線１０５の配線方向において順に並べて配置せざるを得なく、したがってチップサイズが特に縦方向に大型化することになる。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、１本の垂直信号線につきＣＤＳ回路を複数配置するに当たって、これら複数のＣＤＳ回路の占有面積を最小限に抑え、チップサイズの縮小化を可能にした固体撮像装置を提供することにある。

本発明による固体撮像装置は、光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、各画素列に対応して配線された信号線と、前記信号線の各々に対して配設された複数のノイズ除去手段とを備えた固体撮像装置であって、各々の前記ノイズ除去手段は、前記信号線に一端が接続された第１のコンデンサと、前記第１のコンデンサの他端に入力端が接続された第１のスイッチ手段と、前記第１のスイッチ手段の出力端と基準電位との間に接続された第２のコンデンサと、前記第１のスイッチ手段の入力端と前記第１のコンデンサの他端との接続ノードの電位を所定の電位にクランプするクランプ手段とを有し、前記複数のノイズ除去手段が前記第１のコンデンサを相互間で共有し、前記信号線が前記複数のノイズ除去手段の各々の前記第２のコンデンサが前記画素アレイ部から最も離れたノイズ除去手段が形成された領域まで等間隔で延在した構成となっている。

上記構成の固体撮像装置において、ノイズ除去手段は、信号線を通して順に供給される画素のリセットレベルと信号レベルとのレベル差を取ることにより、画素に起因するノイズ、具体的には画素に含まれるトランジスタのしきい値電圧のばらつきによる固定パターンノイズを除去する。そして、信号線の各々に対して複数配置されたノイズ除去手段の各々では、画素から異なるタイミングで出力される複数系統の信号に対してノイズ除去処理が行われる。換言すれば、複数のノイズ除去手段の各々では、複数系統の信号に対して同じタイミングでノイズ除去処理が行われることはない。したがって、第１のコンデンサを複数のノイズ除去手段の相互間で共有（共用）することができる。

本発明によれば、第１のコンデンサを複数のノイズ除去手段の相互間で共有し、コンデンサの数を削減することにより、その分だけノイズ除去手段の占有面積を小さくすることができるため、当該ノイズ除去手段を含む周辺回路を画素アレイ部と共に集積する半導体チップのサイズを縮小化できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る固体撮像装置の構成を模式的に示したブロック図である。図１から明らかなように、本実施形態に係る固体撮像装置は、半導体チップ（半導体基板）１０上に、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部１１と共に、垂直走査回路１２、ノイズ除去回路部１３、水平走査回路１４、出力部１５、タイミングジェネレータ（ＴＧ）１６および通信部１７等の周辺回路が集積された構成となっている。

図２は、本実施形態に係る固体撮像装置が例えばＣＭＯＳイメージセンサの場合の画素の具体的な構成の一例を示す回路図である。

図２から明らかなように、本例に係る画素２０は、入射光を光電変換して蓄積する光電変換素子、例えばフォトダイオード２１と、フォトダイオード２１に蓄積された信号電荷をフローティングディフュージョン部（以下、「ＦＤ部」と記す）２２に転送する転送トランジスタ２３と、ＦＤ部２２の電位を電源電圧Ｖｄｄにリセットするリセットトランジスタ２４と、ＦＤ部２２の電位を増幅する増幅トランジスタ２５と、画素を選択する選択トランジスタ２６とを有する構成となっている。

図２において、画素２０には正側電源Ｖｄｄと負側電源（本例では、グランド）とが与えられている。フォトダイオード２１は、アノードがグランドに接続されている。転送トランジスタ２３は、フォトダイオード２１のカソードとＦＤ部２２との間に接続され、ゲートが転送制御線２７に接続されている。リセットトランジスタ２４は、正側電源ＶｄｄとＦＤ部２２との間に接続され、ゲートがリセット制御線２８に接続されている。増幅トランジスタ２５は、ゲートがＦＤ部２２に接続され、ドレインが正側電源Ｖｄｄに接続されている。選択トランジスタ２６は、増幅トランジスタ２５のソースと垂直信号線２９との間に接続され、ゲートが走査線３０に接続されている。

上記構成の画素回路において、本例では、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５および選択トランジスタ２６としてＮｃｈＭＯＳトランジスタを用いた場合を例に挙げたが、これに限られるものではなく、これらトランジスタの一部または全部としてＰｃｈＭＯＳトランジスタを用いることも可能である。また、選択トランジスタ２６を省略して、増幅トランジスタ２５に選択トランジスタの機能をも持たせた画素構成を採ることも可能である。

かかる構成の画素２０が行列状に２次元配置されてなる画素アレイ部１１において、垂直信号線２９は画素配列の画素列ごとに配線される。また、転送制御線２７、リセット制御線２８および走査線３０は画素配列の画素行ごとに配線され、これら制御線を通して垂直走査回路１２から各画素２０に対して転送パルスφＴＲ、リセットパルスφＲＳＴおよび走査パルスφＳＥＬが適当なタイミングで与えられる。図３は、転送パルスφＴＲ、リセットパルスφＲＳＴおよび走査パルスφＳＥＬのタイミング関係の一例を示すタイミングチャートである。

具体的には、先ず、選択行の画素２０に対して走査パルスφＳＥＬが与えられることにより、選択行の画素２０の選択トランジスタ２６が一定の期間オン状態となり、当該画素２０から信号の読み出しが可能な状態になる。この状態において、選択行の画素２０に対してリセットパルスφＲＳＴが与えられることにより、リセットトランジスタ２４がオンするため、ＦＤ部２２の電位が電源電圧Ｖｄｄにリセットされる。このリセットパルス後のＦＤ部２２の電位を示すリセット電圧Ｖｒｓｔは、増幅トランジスタ２５および選択トランジスタ２６を通して垂直信号線２９に出力される。

次に、選択行の画素２０に対して転送パルスφＴＲが与えられると、転送トランジスタ２３がオン状態になり、設定された露光期間においてフォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積されていた信号電荷をＦＤ部２２に転送する。すると、ＦＤ部２２の電位が信号電荷の電荷量に応じて変化する。この転送パルス後のＦＤ部２２の電位を示す信号電圧Ｖｓｉｇは、増幅トランジスタ２５および選択トランジスタ２６を通して垂直信号線２９に出力される。すなわち、選択行の画素２０からは垂直信号線２９に対して、最初にリセット電圧Ｖｒｓｔが出力され、次いで信号電圧Ｖｓｉｇが出力されることになる。

再び図１において、垂直走査回路１２はシフトレジスタ等によって構成され、画素アレイ部１１の各画素２０に対して、転送パルスφＴＲ、リセットパルスφＲＳＴおよび走査パルスφＳＥＬを、選択する画素行ごとに適当なタイミングで与える。その結果、上述したように、選択行の画素２０から垂直信号線２９を通して最初にリセット電圧Ｖｒｓｔが出力され、次いで信号電圧Ｖｓｉｇが出力される。

このリセット電圧Ｖｒｓｔおよび信号電圧Ｖｓｉｇは、ノイズ除去回路部１３に供給される。ノイズ除去回路部１３は、複数のＣＤＳ回路、例えば２つのＣＤＳ回路１３１，１３２によって構成され、ＣＤＳ回路１３１，１３２の各々において、リセット電圧Ｖｒｓｔと信号電圧Ｖｓｉｇとの差分をとることにより、画素２０に起因するノイズ、具体的には画素２０に含まれるトランジスタのしきい値電圧のばらつきによる固定パターンノイズを除去する作用をなす。

ＣＤＳ回路１３１，１３２は、画素アレイ部１１の信号線２９ごとに配置される。しかも、図１から明らかなように、これらＣＤＳ回路１３１，１３２は、図の縦方向（上下方向）、画素アレイ部１１の垂直画素列ごとに配線される垂直信号線２９（図２を参照）の配線方向において画素アレイ部１１側から順に、即ちＣＤＳ回路１３１、ＣＤＳ回路１３２の順に配置される。本発明では、ＣＤＳ回路１３１，１３２の具体的な構成を特徴としており、その具体的な構成については後で詳細に説明する。

なお、１本の信号線２９につき例えば２つのＣＤＳ回路１３１，１３２を配置した構成を採るのは、例えば、１水平ブランキング期間内に複数行の画素の信号を読み出し、この読み出した複数行の画素の信号を並列的に読み出すことによってフレームレートの高速化を図ったり、同一の画素から複数回（本例では、２回）読み出すことによって光検出におけるダイナミックレンジの拡大を図ったりするためである。

水平走査回路１４は、シフトレジスタ等によって構成され、水平走査に同期して水平走査パルスφＨを順次出力し、２つのＣＤＳ回路１３１，１３２に与えることにより、当該ＣＤＳ回路１３１，１３２でノイズ除去された２系統の信号を同じタイミングで水平信号線１８−１，１８−２にそれぞれ読み出す。水平信号線１８−１，１８−２に読み出された２系統の信号は、出力部１５の２つの出力アンプ１５１，１５２および出力端子１９−１，１９−２を通して並列的にチップ１０の外部に出力される。

タイミングジェネレータ１６は、垂直走査回路１２での垂直走査、ＣＤＳ回路１３１，１３２でのノイズ除去、水平走査回路１４での水平走査などの各種の処理を実行するための各種のタイミング信号を、垂直走査回路１２、ＣＤＳ回路１３１，１３２および水平走査回路１４等の周辺回路に対して与える。通信部１７は、制御端子１９−３を通してチップ１０の外部から入力されるモード制御信号ＭＯＤＥに基づいて、タイミングジェネレータ１６の動作を制御することにより、本固体撮像装置の動作モード（駆動モード）を制御する。

図４は、ノイズ除去回路部１３の例えば２つのＣＤＳ回路１３１，１３２の具体的な構成の一例を示す回路図である。

図４において、第１のコンデンサ３１は、一端が垂直信号線２９に接続されている。クランプ手段であるクランプトランジスタ３２は、ソースが第１のコンデンサ３１の他端に接続されており、ドレインに所定のクランプ電圧Ｖｃｌｐが印加され、ゲートに制御線３３を通してクランプパルスφＣＬＰが与えられる。以下、第１のコンデンサ３１の他端とクランプトランジスタ３２のソースとの接続ノードをノードＮ１と呼ぶ。本例に係るＣＤＳ回路１３１，１３２は、第１のコンデンサ３１およびクランプトランジスタ３２をＣＤＳ回路１３１，１３２相互間で共有する構成を採っている。

ＣＤＳ回路１３１は、ＣＤＳ回路１３２と共有する第１のコンデンサ３１およびクランプトランジスタ３２に加えて、第１のスイッチ手段であるサンプリングトランジスタ３４および第２のコンデンサ３５を有する構成となっている。サンプリングトランジスタ３４は、ドレイン（入力端）がノードＮ１に接続されており、ゲートに制御線３６を通してサンプリングパルスφＳＰ１が与えられる。第２のコンデンサ３５は、一端がサンプリングトランジスタ３４のソース（出力端）に接続され、他端が基準電位であるグランドに接続されている。以下、サンプリングトランジスタ３４のソースと第２のコンデンサ３５の一端との接続ノードをノードＮ２と呼ぶ。

ＣＤＳ回路１３２は、ＣＤＳ回路１３１と共有する第１のコンデンサ３１およびクランプトランジスタ３２に加えて、第２のスイッチ手段であるサンプリングトランジスタ３７および第２のコンデンサ３８を有する構成となっている。サンプリングトランジスタ３７は、ドレイン（入力端）がノードＮ１に接続されており、ゲートに制御線３９を通してサンプリングパルスφＳＰ２が与えられる。第２のコンデンサ３８は、一端がサンプリングトランジスタ３７のソース（出力端）に接続され、他端がグランドに接続されている。以下、サンプリングトランジスタ３７のソースと第２のコンデンサ３８の一端との接続ノードをノードＮ３と呼ぶ。

上記構成のＣＤＳ回路１３１，１３２において、コンデンサ３５，３８としては、略同一容量のものが用いられる。ここで、図４から明らかなように、垂直信号線２９の配線方向において画素アレイ部１１側から順に配置されたＣＤＳ回路１３１，１３２に対して、垂直信号線２９は画素アレイ部１１から離れた方のＣＤＳ回路１３２の領域まで延在するように配線されている。

なお、本例に係るＣＤＳ回路１３１，１３２では、クランプトランジスタ３２およびサンプリングトランジスタ３４，３７としてＮｃｈＭＯＳトランジスタを用いた構成を採っているが、ＰｃｈＭＯＳトランジスタを用いた構成を採ることも可能である。

ＣＤＳ回路１３１のノードＮ２と水平信号線１８−１との間には、出力手段である水平選択トランジスタ４１が接続されている。同様に、ＣＤＳ回路１３２のノードＮ３と水平信号線１８−２との間には、水平選択トランジスタ４２が接続されている。そして、水平選択トランジスタ４１，４２の各ゲートには、水平走査回路１４から水平走査に同期して順次出力される水平走査パルスφＨが共通に与えられる。

続いて、上記構成のＣＤＳ回路１３１，１３２の回路動作について、例えば、フレームレートの高速化を目的として、１水平ブランキング期間内に２つの画素行の画素の信号を読み出し、この読み出した２行の画素の信号を並列的に読み出す場合を例に採って図５のタイミングチャートに基づいて説明する。

ある１水平ブランキング期間において、ｎ行目の画素行の画素に対して走査パルスφＳＥＬｎを与えることで、画素行ｎを選択する（時刻ｔ１）。この選択画素行ｎにおいて、先ずリセットパルスφＲＳＴｎを与えることで、選択画素行ｎの画素のＦＤ部２２（図２を参照）をリセットする（時刻ｔ２）。このリセット状態において、ＦＤ部２２の電位はリセット電圧Ｖｒｓｔ１として垂直信号線２９に出力される。

画素行ｎの画素のリセット電圧Ｖｒｓｔ１が出力されたら、一方のＣＤＳ回路１３１に対してサンプリングパルスφＰＳ１およびクランプパルスφＣＬＰを与える（時刻ｔ３）。すると、ＣＤＳ回路１３１において、サンプリングトランジスタ３４およびクランプトランジスタ３２がオンする。これにより、垂直信号線２９を通して出力される選択画素行ｎの画素のリセット電圧Ｖｒｓｔ１に基づいてコンデンサ３１，３５が充電される。

このとき、コンデンサ３１，３５の各容量をＣ１１，Ｃ１２とすると、これらコンデンサ３１，３５には、次式で表される電荷Ｑ１１，Ｑ１２が溜まる。
Ｑ１１＝Ｃ１１（Ｖｒｓｔ１−Ｖｃｌｐ）
Ｑ１２＝Ｃ１２×Ｖｃｌｐ

次に、選択画素行ｎの画素において、転送パルスφＴＲｎを与えることで、フォトダイオード２１（図２を参照）で光電変換され、蓄積された信号電荷をＦＤ部２２に転送する（時刻ｔ４）。この信号電荷の転送により、ＦＤ部２２の電位が信号電荷の電荷量に応じて変化し、当該電位は選択画素行ｎの画素の信号電圧Ｖｓｉｇ１として垂直信号線２９に出力される。

画素行ｎの画素の信号電圧Ｖｓｉｇ１が出力されたら、ＣＤＳ回路１３１に対して再びサンプリングパルスφＰＳ１を与える（時刻ｔ５）。すると、ＣＤＳ回路１３１において、サンプリングトランジスタ３４がオンする。このとき、クランプトランジスタ３２はオフ状態にある。そして、垂直信号線２９を通して信号電圧Ｖｓｉｇ１が与えられることで、ノードＮ２の電圧Ｖｏｕｔ１は次のように変化する。
Ｖｏｕｔ１＝Ｖｃｌｐ＋Ｃ１１（Ｖｓｉｇ１−Ｖｒｓｔ１）／（Ｃ１１＋Ｃ１２）

その結果、選択画素行ｎの画素にトランジスタのしきい値電圧のばらつきがあったとしても、（Ｖｓｉｇ１−Ｖｒｓｔ１）によって固定パターンノイズが除去される。ノードＮ２の電圧Ｖｏｕｔ１はそのままコンデンサ３５に保持される。

画素行ｎが選択された同じ水平ブランキング期間において引き続き、ｎ＋１行目の画素行の画素に対して走査パルスφＳＥＬｎ＋１を与えることで画素行ｎ＋１を選択する（時刻ｔ６）。この選択画素行ｎ＋１において、先ずリセットパルスφＲＳＴｎ＋１を与えることで、選択画素行ｎ＋１の画素のＦＤ部２２をリセットする（時刻ｔ７）。このリセット動作により、ＦＤ部２２の電位がリセット電圧Ｖｒｓｔ２として垂直信号線２９に出力される。

画素行ｎ＋１の画素のリセット電圧Ｖｒｓｔ２の出力後、他方のＣＤＳ回路１３２に対してサンプリングパルスφＰＳ２およびクランプパルスφＣＬＰを与える（時刻ｔ８）。すると、ＣＤＳ回路１３２において、サンプリングトランジスタ３７およびクランプトランジスタ３２がオンする。これにより、垂直信号線２９を通して出力される選択画素行ｎ＋１の画素のリセット電圧Ｖｒｓｔ２に基づいてコンデンサ３１，３８が充電される。

このとき、コンデンサ３８の容量をＣ１３とすると、コンデンサ３１，３８には、次式で表される電荷Ｑ１３，Ｑ１４が溜まる。
Ｑ１３＝Ｃ１１（Ｖｒｓｔ２−Ｖｃｌｐ）
Ｑ１４＝Ｃ１３×Ｖｃｌｐ

次に、選択画素行ｎ＋１の画素において、転送パルスφＴＲｎ＋１を与えることで、フォトダイオード２１の信号電荷をＦＤ部２２に転送する（時刻ｔ９）。このときのＦＤ部２２の電位は選択画素行ｎ＋１の画素の信号電圧Ｖｓｉｇ２として垂直信号線２９に出力される。画素行ｎ＋１の画素の信号電圧Ｖｓｉｇ２が出力されたら、ＣＤＳ回路１３２に対して再びサンプリングパルスφＰＳ２を与える（時刻ｔ１０）。すると、ＣＤＳ回路１３１において、サンプリングトランジスタ３７がオンする。このとき、クランプトランジスタ３２はオフ状態にある。

そして、垂直信号線２９を通して選択画素行ｎ＋１の画素の信号電圧Ｖｓｉｇ２が与えられることで、ノードＮ３の電圧Ｖｏｕｔ２は次のように変化する。
Ｖｏｕｔ２＝Ｖｃｌｐ＋Ｃ１１（Ｖｓｉｇ２−Ｖｒｓｔ２）／（Ｃ１１＋Ｃ１３）
その結果、選択画素行ｎ＋１の画素にトランジスタのしきい値電圧のばらつきがあったとしても、（Ｖｓｉｇ２−Ｖｒｓｔ２）によって固定パターンノイズが除去される。ノードＮ３の電圧Ｖｏｕｔ２はそのままコンデンサ３８に保持される。なお、コンデンサ３５，３８の容量Ｃ１２，Ｃ１３は略同一である。

以上の一連の動作により、１水平ブランキング期間内において、先ず、選択画素列ｎの画素についてＣＤＳ回路１３１によってＣＤＳ処理が行われ、当該画素についての信号電圧Ｖｏｕｔ１がコンデンサ３５に保持され、次いで選択画素列ｎ＋１の画素についてＣＤＳ回路１３２によってＣＤＳ処理が行われ、当該画素についての信号電圧Ｖｏｕｔ２がコンデンサ３８に保持される。

水平ブランキング期間が終了し、水平有効期間に入ると、水平走査回路１４による水平走査により、当該水平走査回路１４から水平走査パルスφＨ１，φＨ２，……が順次出力される。これらの水平走査パルスφＨ１，φＨ２，……は、対応する垂直信号線２９の２つのＣＤＳ回路１３１，１３２と水平信号線１８−１，１８−２との間に接続された水平選択トランジスタ４１，４２の各ゲートに対して同時に与えられる。その結果、コンデンサ３５，３８に保持されている画素列ｎ，ｎ＋１の各画素の信号電圧Ｖｏｕｔ１，Ｖｏｕｔ２が水平選択トランジスタ４１，４２によって２本の水平信号線１８−１，１８−２に一斉に読み出され、これら水平信号線１８−１，１８−２を通して並列的に出力される。

上述したように、１本の垂直信号線２９につき複数（本例では、２つ）配置されたＣＤＳ回路１３１，１３２において、信号電圧Ｖｓｉｇとリセット電圧Ｖｒｓｔとの差分をとるためのコンデンサ３１と、ノードＮ１の電位を所定のクランプ電位Ｖｃｌｐにクランプするためのスイッチ手段（トランジスタ３２）を、ＣＤＳ回路１３１，１３２相互間で共有し、互いに異なるタイミングで供給される２系統の信号（本例では、画素列ｎ，ｎ＋１の各信号）に対してそれぞれＣＤＳ処理を行うことにより、コンデンサおよびトランジスタを１個ずつ削減できるため、その分だけ半導体チップ１０上のＣＤＳ回路１３１，１３２の占有面積を小さくできる。

特に、多画素化に伴って画素ピッチが狭く、横方向（水平方向）にＣＤＳ回路の配置スペースを十分に確保できないという制約の下、コンデンサの形状を細長くして当該コンデンサを垂直信号線２９の配線方向に沿って配置する構成を採ったとしても、大きな面積を必要とするコンデンサを削減できることにより、半導体チップ１０のサイズが特に縦方向に大型化するのを抑制することができる。換言すれば、コンデンサ３１をＣＤＳ回路１３１，１３２相互間で共有することで、共有しない場合に比べて、半導体チップ１０の縦サイズの小型化を図ることができる。

なお、２つのＣＤＳ回路１３１，１３２の配置に関して、本例では、図１から明らかなように、画素アレイ部１１側にＣＤＳ回路１３１を配置し、２つのＣＤＳ回路１３１，１３２の間に共有するコンデンサを配置する構成を採っているが、これらの配置関係については自由に変更可能であり、任意の配置形態を採ることができる。

また、複数のＣＤＳ回路を垂直信号線２９の配線方向において画素アレイ部１１側から順に配置した場合において、垂直信号線２９を画素アレイ部１１から最も離れたＣＤＳ回路（本例では、ＣＤＳ回路１３２）の領域まで延在させるように配線していることで、２つのＣＤＳ回路１３１，１３２の各コンデンサ３５，３８と垂直信号線２９との間の距離がほぼ等しくなるため、コンデンサ３５，３８に蓄えられる電荷量に対して垂直信号線２９との間の寄生容量による影響が均等に及ぶことになる。その結果、２つのＣＤＳ回路１３１，１３２では、両者間で差の無いＣＤＳ処理を行うことができる。

なお、上記実施形態では、信号電圧とＶｓｉｇとリセット電圧Ｖｒｓｔとの差分をとるためのコンデンサ３１と、ノードＮ１の電位を所定のクランプ電位Ｖｃｌｐにクランプするためのトランジスタ３２の双方を、ＣＤＳ回路１３１，１３２相互間で共有するとしたが、トランジスタ３２については共有せずに、コンデンサ３１のみを共有する構成を採ることも可能である。コンデンサ３１のみを共有する構成を採った場合でも、ノイズ除去の効果を上げるにはコンデンサとして大きな面積のものを用いる必要があることから、当該コンデンサの削減によるチップサイズの縮小化の効果は大である。

トランジスタ３２を共有せず、コンデンサ３１のみを共有する構成を採る場合には、図６に示すように、ＣＤＳ回路１３１において、クランプトランジスタ３２−１のソースをノードＮ２に、ゲートを制御線３３−１にそれぞれ接続し、ドレインにクランプ電圧Ｖｃｌｐを印加するようにし、ＣＤＳ回路１３２において、クランプトランジスタ３２−２のソースをノードＮ３に、ゲートを制御線３３−２にそれぞれ接続し、ドレインにクランプ電圧Ｖｃｌｐを印加するように構成すれば良い。このとき、クランプトランジスタ３２−１，３２−２の各ゲートには、クランプパルスφＣＬＰ１，２が別々のタイミングで与えられることになる。

また、上記各実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、Ｘ−Ｙアドレス型固体撮像装置全般、さらには画素で光電変換された信号電荷を垂直画素列ごとに配された垂直転送部によって垂直転送し、各垂直画素列毎に垂直転送部の後段に設けられた電荷検出部で電気信号に変換し、水平走査によって出力する構成の固体撮像装置にも適用可能である。

本発明に係る固体撮像装置は、例えば、デジタルスチルカメラ、ビデオカメラなどのカメラモジュールの撮像デバイスとして、さらにはカメラ機能を搭載した携帯電話機に代表される携帯端末装置の撮像デバイスとして用いられる。

本発明の一実施形態に係る固体撮像装置の構成を模式的に示したブロック図である。 ＣＭＯＳイメージセンサの場合の画素の具体的な構成の一例を示す回路図である。 転送パルスφＴＲ、リセットパルスφＲＳＴおよび走査パルスφＳＥＬのタイミング関係の一例を示すタイミングチャートである。 ２つのＣＤＳ回路の具体的な構成の一例を示す回路図である。 ２つのＣＤＳ回路の回路動作を説明するためのタイミングチャートである。 ２つのＣＤＳ回路の具体的な構成の変形例を示す回路図である。 ＣＤＳ回路の基本的な構成の一例を示す回路図である。

符号の説明

１１…画素アレイ部、１２…垂直走査回路、１３…ノイズ除去回路部、１４…水平走査回路、１５…出力部、１６…タイミングジェネレータ、２０…画素、２１…フォトダイオード、２２…フローティングディフュージョン（ＦＤ）部、２３…転送トランジスタ、２４…リセットトランジスタ、２５…増幅トランジスタ、２６…選択トランジスタ、２９…垂直信号線、３１…第１のコンデンサ、３２，３２−１，３２−２…クランプトランジスタ、３４，３７…サンプリングトランジスタ、３５，３８…第２のコンデンサ、１３１，１３２…ＣＤＳ回路

Claims (2)

1. 光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、各画素列に対応して配線された信号線と、前記信号線の各々に対して配設された複数のノイズ除去手段とを備えた固体撮像装置であって、
   各々の前記ノイズ除去手段は、
   前記信号線に一端が接続された第１のコンデンサと、
   前記第１のコンデンサの他端に入力端が接続された第１のスイッチ手段と、
   前記第１のスイッチ手段の出力端と基準電位との間に接続された第２のコンデンサと、
   前記第１のスイッチ手段の入力端と前記第１のコンデンサの他端との接続ノードの電位を所定の電位にクランプするクランプ手段とを有し、
   前記複数のノイズ除去手段は、前記第１のコンデンサを相互間で共有し、
   前記信号線は、前記複数のノイズ除去手段の各々の前記第２のコンデンサが前記画素アレイ部から最も離れたノイズ除去手段が形成された領域まで等間隔で延在している
   ことを特徴とする固体撮像装置。
2. 光電変換素子を含む画素が行列状に配置されてなる画素アレイ部の各画素列ごとに配線された信号線を含む固体撮像装置であって、
   前記信号線に一端が接続された第１のコンデンサと、
   前記第１のコンデンサの他端に入力端が接続された第１のスイッチ手段と、
   前記第１のスイッチ手段の出力端と基準電位との間に接続された第２のコンデンサと、
   前記第１のスイッチ手段の出力端と前記第２のコンデンサとの接続ノードの電位を所定の電位にクランプする第１のクランプ手段と、
   前記第１のスイッチ手段の出力端に接続され、前記画素により得られた信号を出力する第１の出力手段と、
   前記第１のコンデンサの他端に入力端が接続された第２のスイッチ手段と、
   前記第２のスイッチ手段の出力端と基準電位との間に接続された第３のコンデンサと、
   前記第２のスイッチ手段の出力端と前記第３のコンデンサとの接続ノードの電位を所定の電位にクランプする第２のクランプ手段と
   前記第２のスイッチ手段の出力端に接続され、前記画素により得られた信号を出力する第２の出力手段と、
   を備えたことを特徴とする固体撮像装置。

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