JP7765186B2 - 光電変換装置、電子機器および基板 - Google Patents

Description

本発明は、光電変換装置、電子機器および基板に関する。

特許文献１には、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持つサンプル＆ホールド部と、サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル部と、を備えた個体撮像装置が示されている。

国際公開第２０１９／０６９６１４号

特許文献１に示される構成は、１つの垂直信号線に接続される回路が多いため、回路規模が大きくなりうる。また、画質を向上させるために画素信号のノイズ耐性を考慮すると、サンプル＆ホールド回路の容量を小さくすることは難しい。さらに、多画素化などに応じて画素信号の読み出し速度を高速化するために垂直信号線の数を増やした場合、増加した垂直信号線に応じてサンプル＆ホールド部およびアナログ－デジタル部の数が増加し、さらに回路規模が大きくなる。回路規模が大きくなると、基板上に形成されるこれらの回路の配置や構成に制約が多くなりうる。

本発明は、光電変換装置における回路規模の増大に対して有利な技術を提供することを目的とする。

上記課題に鑑みて、本発明の実施形態に係る光電変換装置は、光電変換素子をそれぞれ含む複数の画素が行列状に配された画素部と、前記光電変換素子で生成された信号を前記画素部から垂直信号線を介してサンプリングし保持するサンプルホールド部と、前記サンプルホールド部から出力される信号をアナログデジタル変換する変換部と、を含む光電変換装置であって、前記サンプルホールド部において、前記光電変換素子をリセットした際の信号をサンプリングする第１サンプルホールド回路と、前記光電変換素子で光電変換動作を行った際の信号をサンプリングする第２サンプルホールド回路と、が１つの垂直信号線に接続され、前記画素部が第１基板に配され、前記サンプルホールド部が第２基板に配され、かつ、前記変換部が第３基板に配されていることを特徴とする。

本発明によれば、光電変換装置における回路規模の増大に対して有利な技術を提供することができる。

本実施形態の光電変換装置の構成の概略を示すブロック図。 図１の光電変換装置の画素の構成例を示す回路図。 図１の光電変換装置のサンプルホールド部および変換部の構成例を示す回路図。 図１の光電変換装置の各構成の配置例を示す図。 図１の光電変換装置のサンプルホールド回路の各スイッチの動作例を示すタイミング図。 図１の光電変換装置の光電変換装置のサンプルホールド部および変換部の構成例を示す回路図。 図１の光電変換装置の各構成の配置例を示す図。 図１の光電変換装置の光電変換装置のサンプルホールド部および変換部の構成例を示す回路図。 図１の光電変換装置の各構成の配置例を示す図。 図１の光電変換装置の各構成の配置例を示す図。 図１の光電変換装置の各構成の配置例を示す図。 図１の光電変換装置の容量素子の配置例を示す図。 図１の光電変換装置の光電変換装置のサンプルホールド部および変換部の構成例を示す回路図。 本実施形態の光電変換装置が組み込まれたカメラの構成例を示す図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

図１～図１４を参照して、本開示の実施形態による光電変換装置について説明する。図１は、本実施形態の光電変換装置１０００の構成例を示すブロック図である。光電変換装置１０００は、画素部５、電流源４０、サンプルホールド部５０、変換部６０、データ処理部９０、出力部１００を含む。光電変換装置１０００は、所謂、ＣＭＯＳイメージセンサであってもよい。

画素部５には、光電変換素子をそれぞれ含む複数の画素１０が行列状に配されている。ここで、行方向は、図１において左右の方向を指し、列方向は、図１において上下の方向を指す。画素１０は、入射した光に応じた信号電荷を生成する。

画素部５には、画素１０が配されている画素列に対応して、垂直信号線３０が列方向に沿って配される。垂直信号線３０は、画素１０の光電変換素子によって生成された信号電荷に応じた信号を画素１０からサンプルホールド部５０に転送する。

電流源４０は、垂直信号線３０のそれぞれに対応して配される。電流源４０は、信号を読み出すために選択された画素１０に対して、垂直信号線３０を介してバイアス電流を供給する。

サンプルホールド部５０は、それぞれの画素１０の光電変換素子で生成された信号を画素部５から垂直信号線３０を介してサンプリングし保持する。本実施形態において、サンプルホールド部５０において、光電変換素子をリセットした際の信号をサンプリングするサンプルホールド回路と、光電変換素子で光電変換動作を行った際の信号をサンプリングするサンプルホールド回路と、の２つのサンプルホールド回路が１つの垂直信号線３０に接続されている。

変換部６０は、サンプルホールド部５０から出力される信号をアナログデジタル変換する。変換部において、それぞれの垂直信号線に対応して、アナログデジタル変換回路が接続されている。アナログデジタル変換回路として、スロープ型アナログデジタル変換回路、逐次比較型アナログデジタル変換回路、デルタシグマ（ΔΣ）型アナログデジタル変換回路などが用いられるが、これらに限定されるものではない。

データ処理部９０は、変換部６０から出力されるデジタル信号を処理するデジタル信号処理部である。例えば、変換部６０から出力されたデジタル信号に対して、補正処理や補完処理などを行ってもよい。出力部１００は、データ処理部９０で処理された信号を光電変換装置１０００から光電変換装置１０００の外部へ出力する。

図２は、画素１０の構成例を示す回路図である。画素１０は、光電変換素子４００、転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０を含む。光電変換素子４００は、例えば、フォトダイオードでありうる。光電変換素子４００は、主電極のうち一方が、グランド電位４５０に接続されており、受光した光をその光量に応じた電荷量の信号電荷（例えば、光電子）に光電変換し蓄積する。光電変換素子４００の主電極のうち他方は、転送トランジスタ４１０を介して増幅トランジスタ４３０のゲート電極に電気的に接続されている。増幅トランジスタ４３０のゲート電極が電気的に繋がったノード４２０は、フローティングディフュージョンとして機能する。フローティングディフュージョンは、光電変換素子４００で生成された信号電荷を信号電圧に変換する電荷電圧変換部である。

転送トランジスタ４１０のゲート電極には、転送信号ＴＸが供給される。転送トランジスタ４１０が転送信号ＴＸに応じて導通状態になることによって、光電変換素子４００で光電変換され、光電変換素子４００に蓄積された信号電荷が、フローティングディフュージョンであるノード４２０に転送される。

リセットトランジスタ４５５は、電源電位４６０とノード４２０との間に接続されている。ここで、トランジスタが、ＡとＢとの間に接続されている、と表現した場合、トランジスタの主電極のうち一方がＡに接続され、主電極のうち他方がＢに接続されていることを示す。また、トランジスタのゲート電極が、ＡまたはＢに接続されていない。

リセットトランジスタ４５５のゲート電極には、リセット信号ＲＥＳが供給される。リセットトランジスタ４５５がリセット信号ＲＥＳに応じて導通状態になることによって、ノード４２０（フローティングディフュージョン）の電位が、電源電位４６０にリセットされ、フローティングディフュージョンに溜まった電荷を掃き出す。

増幅トランジスタ４３０は、ゲート電極がノード４２０に、主電極のうち一方が電源電位４６０に、主電極のうち他方が選択トランジスタ４４０に、それぞれ接続されている。増幅トランジスタ４３０は、光電変換素子４００の光電変換によって得られた信号を読み出すソースフォロワの入力部になる。つまり、増幅トランジスタ４３０は、主電極のうち他方が、選択トランジスタ４４０を介して垂直信号線３０に接続される。増幅トランジスタ４３０と垂直信号線３０に接続された上述の電流源４０とは、ノード４２０の電圧を垂直信号線３０の電位に変換するソースフォロワを構成している。

選択トランジスタ４４０は、増幅トランジスタ４３０と垂直信号線３０との間に接続されている。選択トランジスタ４４０のゲート電極には、選択信号ＳＥＬが供給される。選択トランジスタ４４０が選択信号ＳＥＬに応じて導通状態になることによって、画素１０を選択状態とし、増幅トランジスタ４３０から出力される信号が、垂直信号線３０に伝達される。

画素１０の回路構成は、図２に示される構成に限定されるものではない。例えば、選択トランジスタ４４０、電源電位４６０と増幅トランジスタ４３０との間に接続されていてもよい。また、図２に示される構成では、画素１０として、転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０を備える、所謂、４Ｔｒａｎｓｉｓｔｏｒ（４Ｔｒ．）型の構成を示したが、これに限られるものではない。例えば、選択トランジスタ４４０を省略し、増幅トランジスタ４３０が選択トランジスタとしても機能する３Ｔｒ．型の構成としてもよい。また、光電変換装置１０００に要求される仕様などに応じて、トランジスタの数を増やした５Ｔｒ．型以上の構成にしてもよい。画素１０からは、リセットトランジスタ４５５によってノード４２０の電位をリセットし、光電変換素子４００をリセットした際のリセット信号と、光電変換素子４００で光電変換を行った際の信号レベルであるデータ信号と、が順に出力されうる。

次いで、図３、４を用いて、光電変換装置１０００の構造について説明する。図３は、光電変換装置１０００のうちサンプルホールド部５０および変換部６０に着目した回路の構成例を示す図である。図３は、サンプルホールド部５０および変換部６０のうち１つの垂直信号線３０に対応して配されているサンプルホールド回路およびアナログデジタル変換回路が示されている。図４は、光電変換装置１０００の各構成の基板への配置例を示す図である。図４に示されるように、本実施形態の光電変換装置１０００は、複数の基板が積層された、積層構造のイメージセンサである。

図３に示されるように、１つの垂直信号線３０に、サンプルホールド部５０のうちリセット信号をサンプリングし保持するサンプルホールド回路２１０およびデータ信号をサンプリングし保持するサンプルホールド回路２１１が接続されている。また、１つの垂直信号線３０に対応して、変換部６０のうち１つのアナログデジタル変換回路３９０が接続されている。多画素化などによって垂直信号線３０の本数が増えた場合、サンプルホールド回路２１０、２１１やアナログデジタル変換回路３９０の数が、垂直信号線３０の数だけ増加する。このため、光電変換装置１０００の回路規模が大きくなる。そこで、本実施形態において、複数の半導体基板を積層した構成を有することによって、回路規模の増大に対して、基板上に形成される各構成要素の配置などの制約を小さくし、また、チップ面積を小型化することが可能となる。

本実施形態において、図３、図４に示されるように、光電変換装置１０００は、３つの基板１、２、３が積層されている。基板１、２、３は、シリコンなどの半導体を用いた半導体基板と配線層とを含む構成でありうる。基板１は、画素１０がアレイ状に配された画素部５を含む。また、基板２、３には、電流源４０、サンプルホールド部５０、変換部６０、データ処理部９０などの各構成要素が配されている。上述したように、サンプルホールド部５０および変換部６０は、垂直信号線３０の数に対応して、回路規模が増大しうる。そこで、本実施形態において、サンプルホールド部５０および変換部６０によって構成されるグループのうち一部と、他の一部と、が互いに異なる基板２、３に配されるようにする。これによって、基板上に形成される各構成要素の配置などの制約を小さくし、また、チップ面積を小型化することが可能となる。また、チップ面積の小型化は、回路集積度を向上させ、信号を転送する配線パターンを短くすることによる高速化にも寄与しうる。

図４に示されるように、基板１には、画素部５が配されている。基板２には、電流源４０と、サンプルホールド部５０のうち一部である部分６３０が配されている。また、基板２には、画素部５の動作を制御するための垂直走査回路６００、電流源４０および部分６３０を制御するための制御部６１０が配されている。基板１と基板２との間には、画素部５とサンプルホールド部５０とを電気的に接続するためのビア５００が並ぶビア部５０１が配されている。基板３には、サンプルホールド部５０の残りの一部である部分６４０、変換部６０、データ処理部９０が配されている。また、基板３には、部分６４０、変換部６０、データ処理部９０を制御するための制御部６２０が配されている。図４に示される構成において、変換部６０は、１つの基板３に配されている。基板２と基板３との間には、サンプルホールド部５０の部分６３０と部分６４０とを電気的に接続するためのビア５１０、５２０が並ぶビア部５１１、５２１が配されている。

次いで、サンプルホールド部５０および変換部６０の回路構成について、図３を用いて説明する。基板２には、サンプルホールド部５０のうち一部である部分６３０に対応して、リセット信号用のサンプルホールド回路２１０が配されている。サンプルホールド回路２１０は、容量素子１２０および反転増幅器２２０を含む。スイッチ１１０は、制御信号Ｓｍｐ＿ｎに従って、垂直信号線３０と容量素子１２０との間の接続を制御する。反転増幅器２２０は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２０は、トランジスタ１３０、１４０、１５０、１６０、スイッチ１７０、１８０、１９０、電流源２００を含む。スイッチ１７０は、反転増幅器２２０の反転入力端と出力端との間に接続されており、制御信号Ｓｍｐａ＿ｎによって制御される。反転増幅器２２０からリセット信号が、制御信号Ｈｏｌｄ＿ｎに従って出力される。基板２は、基板１の画素１０からアナログ信号が入力される入力部であるビア５００と、アナログ信号を、アナログデジタル変換回路を備える基板３に出力する出力部であるビア５２０と、を備える。ビア５００とビア５２０とは接続構造が異なる。具体的には、ビア５００は、基板１の配線層に設けられた金属部と、基板２の配線層に設けられた金属部同士が接合する。そして、基板１、基板２のそれぞれの金属部と同じレイヤーに位置する、基板１の配線層の絶縁層と、基板２の配線層の絶縁層同士もまた接合する。このような金属部同士、絶縁層同士の接合を行う、いわゆるハイブリッドボンディングを採用することができる。この金属部は、典型的には銅で形成される。一方、ビア５２０は、基板２の半導体基板を貫通する金属部材を設け、この金属部材が基板３の配線層あるいは半導体基板に達する構成とすることができる。このような金属部材は、半導体基板がシリコンを主とする場合、ＴＳＶ構造（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）とも呼ばれる。ビア５１０についても同様に、ＴＳＶ構造を用いることができる。なお、ビア５００をＴＳＶ構造とし、ビア５１０、５２０をハイブリッドボンディング構造としてもよい。このように、基板１と基板２との間で基板同士を接続する構造と、基板２と基板３との間で基板同士を接続する構造と、が互いに異なっていてもよい。

基板３には、サンプルホールド部５０のうち一部である部分６４０に対応して、データ信号用のサンプルホールド回路２１１が配されている。サンプルホールド回路２１１は、リセット信号用のサンプルホールド回路２１０と同様の構成を有しうる。具体的には、サンプルホールド回路２１１は、容量素子１２１および反転増幅器２２１を含む。スイッチ１１１は、制御信号Ｓｍｐ＿ｓに従って、垂直信号線３０と容量素子１２１との間の接続を制御する。反転増幅器２２１は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２１は、トランジスタ１３１、１４１、１５１、１６１、スイッチ１７１、１８１、１９１、電流源２０１を含む。スイッチ１７１は、反転増幅器２２１の反転入力端と出力端との間に接続されており、制御信号Ｓｍｐａ＿ｎによって制御される。反転増幅器２２１からデータ信号が、制御信号Ｈｏｌｄ＿ｓに従って出力される。

基板２と基板３との間には、サンプルホールド部５０のうちサンプルホールド回路２１１に入力する信号が転送されるビア５１０が配されている。ビア５１０は、垂直信号線３０の一部を構成しているともいえる。また、基板２と基板３との間には、サンプルホールド部５０のうちサンプルホールド回路２１０の出力端とサンプルホールド回路２１１の出力端とを接続するビア５２０が配されている。つまり、１つの垂直信号線３０に対して、図３、図４に示される光電変換装置１０００の基板２と基板３とは、２つのビア５１０、ビア５２０によって電気的に接続されている。

図３に示されるように、リセット信号用のサンプルホールド回路２１０の出力端とデータ信号用のサンプルホールド回路２１１の出力端との間には、抵抗素子２４０が配されている。これによって、抵抗素子１４３に流れる電流Ｉは、サンプルホールド回路２１０の出力端の電位、つまりリセット信号の電位をＶｎ、サンプルホールド回路２１１の出力端の電位、つまりデータ信号の電位をＶｓ、抵抗素子１４３の抵抗値をＲとすると、
Ｉ＝（Ｖｎ－Ｖｓ）／Ｒ
と表される。この電流Ｉは、アナログデジタル変換回路３９０へと入力される。このとき、抵抗素子１４３に流れる電流Ｉは、画素信号のリセット信号の電位Ｖｎとデータ信号の電位Ｖｓとの差分に比例することから、電流Ｉが変換部６０のアナログデジタル変換回路３９０に入力される段階でＣＤＳが行われていることになる。

基板３には、変換部６０として、１つの垂直信号線３０に対応するように、ΔΣ型のアナログデジタル変換回路３９０が配されている。変換部６０は、それぞれの垂直信号線３０に対応してΔΣ型のアナログデジタル変換回路３９０が配されたΔΣ型アナログデジタル変換部であってもよい。ΔΣ型のアナログデジタル変換回路３９０は、第１積分器、第２積分器、量子化器３７０、デシメーションフィルタ３８０を含む。アナログデジタル変換回路３９０において、第１積分器は、積分容量３２０によって構成されている。第２積分器は、電圧を電流に変換するＧｍセル３３０および積分容量３６０によって構成されている。第１積分器の入力ノードには、電流源３００およびスイッチ３１０を含むデジタルアナログ変換器３０５が接続されている。デジタルアナログ変換器３０５は、第２積分器および量子化器３７０を介したデジタル信号に応じて第１積分器への電流を制御する。第２積分器の入力ノードには、電流源３４０およびスイッチ３５０を含むデジタルアナログ変換器３４５が接続されている。デジタルアナログ変換器３４５は、第２積分器の出力を、量子化器３７０で量子化した結果に応じて、第２積分器への電流を制御する。

ΔΣ型のアナログデジタル変換回路３９０では、量子化器３７０で前の量子化値を、デジタルアナログ変換器３０５、３４５を通して、第２積分器および第１積分器にフィードバックする動作が行われる。このように、前の量子化値をデジタルアナログ変換器３０４、３４５にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。さらに、量子化器３７０の後段に配されているデシメーションフィルタ３８０によって高域ノイズを除去することで、精度が高いアナログデジタル変換出力を得ることができる。

図５は、サンプルホールド回路２１０、２１１の各スイッチの動作例を示すタイミング図である。図５には、垂直信号線３０の電位、サンプルホールド回路２１０、２１１の各スイッチの制御信号Ｓｍｐ＿ｎ、Ｓｍｐａ＿ｎ，Ｈｌｏｄ＿ｎ，ｓｍｐ＿ｓ，ｓｍｐａ＿ｓ，ｈｌｏｄ＿ｓのそれぞれ波形が示されている。図５の波形において、制御信号がハイレベルの間、対応するスイッチがオン状態（導通状態）になり、制御信号がローレベルの間、対応するスイッチがオフ状態（不導通状態）になるとして説明する。

まず、時刻ｔ１で、制御信号Ｓｍｐ＿ｎ，Ｓｍｐａ＿ｎがハイレベルになり、リセット信号用のサンプルホールド回路２１０において、スイッチ１１０、１７０がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｎがハイレベルからローレベルに遷移する時刻ｔ２で、リセット信号の電位Ｖｎがサンプリングされ、容量素子１２０に蓄積される。

次に、時刻ｔ３において、制御信号Ｓｍｐ＿ｎがハイレベルからローレベルへ遷移し、時刻ｔ４で、垂直信号線３０に画素１０から光電変換素子４００で生成された信号が出力される。次いで、時刻ｔ５で、制御信号Ｓｍｐ＿ｓ、Ｓｍｐａ＿ｓがハイレベルになり、データ信号用のサンプルホールド回路２１１において、スイッチ１１０、１７０がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ６で、データ信号Ｖｓがサンプリングされ、容量素子１２０に蓄積される。

データ信号をサンプリングする期間において、制御信号Ｈｏｌｄ＿ｎがハイレベルとなり、スイッチ１８０、１９０がオン状態になることによって、サンプルホールド回路２１０において、容量素子１２０がリセット信号の電位Ｖｎを保持する。この容量素子１２０にサンプリングされ保持された電荷が、リセット信号用のサンプルホールド回路２１０から出力される。

次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ２で、データ信号の電位Ｖｎがサンプリングされ、容量素子１２０に蓄積される。時刻ｔ８において、制御信号Ｈｏｌｄ＿ｎがハイレベルとなり、スイッチ１８１、１９１がオン状態になることによって、サンプルホールド回路２１１において、容量素子１２１がデータ信号の電位Ｖｓを保持する。この容量素子１２１にサンプリングされ保持された電荷が、データ信号用のサンプルホールド回路２１０から出力される。

上述したように、サンプルホールド回路２１０の出力端のリセット信号の電位Ｖｎとサンプルホールド回路２１１の出力端のデータ信号の電位Ｖｓとの差に応じた電流が、アナログデジタル変換回路３９０へと入力される。次いで、時刻ｔ９において、制御信号Ｈｏｌｄ＿ｎ、Ｈｏｌｄ＿ｓがローレベルになり、次の画素１０のリセット信号およびデータ信号のサンプリングが開始される。

以上のように、光電変換装置１０００において、サンプルホールド部５０の一部が、変換部６０が配された基板３に配される。これによって、光電変換装置１０００の回路規模が大きくなった場合であっても、基板上に形成されるこれらの回路の配置などの構成の制約が少なくなり、光電変換装置１０００の設計の自由度が高まる。また、画素部５が配された基板１と、サンプルホールド部５０および変換部６０が配された基板２、３と、を積層することによって、回路集積度を向上させ、チップ面積の小型化や高速化が実現できる。結果として、光電変換装置１０００の性能向上を実現することができる。

図３、４に示される構成において、リセット信号用のサンプルホールド回路２１０が基板２に配され、データ信号用のサンプルホールド回路２１１が基板３に配される例を説明したが、これに限られることはない。例えば、データ信号用のサンプルホールド回路２１１が基板２に配され、リセット信号用のサンプルホールド回路２１０が基板３に配されていてもよい。換言すると、サンプルホールド回路２１０とサンプルホールド回路２１１とが、互いに異なる基板２、３に配されており、サンプルホールド回路２１０およびサンプルホールド回路２１１のうち一方が、変換部６０が配された基板３に配されていてもよい。

また、例えば、光電変換装置１０００に配される複数の垂直信号線３０のうち一部に接続されたサンプルホールド回路２１０およびサンプルホールド回路２１１が基板２に配され、垂直信号線３０のうち他の一部に接続されたサンプルホールド回路２１０およびサンプルホールド回路２１１が基板３に配されていてもよい。製造時のばらつきの傾向など、光電変換装置１０００を構成するトランジスタなどの各素子の特性のばらつきが、基板間で異なってしまう可能性がある。このため、サンプルホールド回路２１０とサンプルホールド回路２１１とが別々の基板に配されている場合、サンプルホールド回路２１０とサンプルホールド回路２１１とで特性が変化してしまい、ＣＤＳ性能が低下してしまう可能性がある。一方、リセット信号用のサンプルホールド回路２１０とデータ信号用のサンプルホールド回路２１１とが、同じ基板２に配されている場合、近接する回路において、素子の特性のばらつきは、同様の傾向となりうる。このため、サンプルホールド回路２１０およびサンプルホールド回路２１１を接続された垂直信号線３０に応じて、基板２と基板３とに分散して配する。これによって、同じ垂直信号線３０に接続されたサンプルホールド回路２１０とサンプルホールド回路２１１とを別々の基板に配した場合よりもＣＤＳ特性が向上しうる。

次いで、図３、４に示される光電変換装置１０００の構成の変形例について説明する。図６は、光電変換装置１０００のうちサンプルホールド部５０および変換部６０に着目した回路の構成例を示す図である。図７は、光電変換装置１０００の各構成の基板への配置例を示す図である。図３、４に示される構成において、サンプルホールド部５０が２つの基板２および基板３にわたって配される構成について説明した。一方、図６、７に示される構成において、サンプルホールド部５０は、１つの基板２に配されている。一方、変換部６０が、２つの基板２および基板３にわたって配されている。

基板２には、変換部６０のうち一部である部分６５０に対応して、アナログデジタル変換回路３９０のうち積分容量３２０によって構成される第１積分器およびデジタルアナログ変換器３０５が配されている。基板３には、変換部６０のうち一部である部分６６０に対応して、アナログデジタル変換回路３９０のうち第１積分器およびデジタルアナログ変換器３０５以外の構成が配されている。このため、基板２と基板３との間には、サンプルホールド部５０とＧｍセル３３０とを電気手に接続するためのビア５１０が並ぶビア部５１１と、デジタルアナログ変換器３０５の制御信号を転送するためのビア５２０が並ぶビア部５２１と、が配される。また、図６、７に示される構成において、基板２に配される制御部６１０は、電流源４０、サンプルホールド部５０、変換部６０のうち部分６５０を制御し、基板３に配される制御部６２０は、変換部６０のうち部分６６０、データ処理部９０を制御しうる。

図６、７に示される構成において、リセット信号用のサンプルホールド回路２１０と、データ信号用のサンプルホールド回路２１１と、が同じ基板２に配されている。上述したように、光電変換装置１０００を構成するトランジスタなどの各素子の特性のばらつきが、基板間で異なってしまう可能性がある。このため、同じ垂直信号線３０に接続されたサンプルホールド回路２１０とサンプルホールド回路２１１とが１つの基板２に配される図６、７に示される構成は、図２、３に示される構成と比較してＣＤＳ特性が向上しうる。

また、図６、７に示される構成において、アナログデジタル変換回路３９０として２次のΔΣ型アナログデジタル変換回路が示されているが、アナログデジタル変換の精度をより高めるために３次以上の構成が必要とされる場合がある。また、例えば、光電変換装置１０００において、各種の処理を実行するために、データ処理部９０の回路規模を大きくする必要性が生じる場合がある。このような場合、変換部６０の一部が、サンプルホールド部５０が配された基板２に配されることによって、光電変換装置１０００の設計の自由度を高くすることが可能となる。また、図６に示されるように、アナログデジタル変換回路３９０のうち第１積分器およびデジタルアナログ変換器３０５が、基板２に配されているが、これに限られることはない。例えば、アナログデジタル変換回路３９０のうち第１積分器およびデジタルアナログ変換器３０５以外の構成が、基板２に配されていてもよい。また、例えば、光電変換装置１０００に配される複数の垂直信号線３０のうち一部に接続されたデジタル変換回路３９０が基板２に配され、垂直信号線３０のうち他の一部に接続されたデジタル変換回路３９０が基板３に配されていてもよい。

次いで、図８、９を用いて、光電変換装置１０００のさらなる変形例について説明する。図８は、光電変換装置１０００のうちサンプルホールド部５０および変換部６０に着目した回路の構成例を示す図である。図９は、光電変換装置１０００の各構成の基板への配置例を示す図である。図８、９に示される構成において、サンプルホールド部５０が１つの基板に配され、かつ、変換部６０が１つの基板３に配されている。このため、基板２と基板３との間には、サンプルホールド部５０と変換部６０とを電気的に接続するためのビア５１０が並ぶビア部５１１が配されている。また、図８、９に示される構成において、基板２に配される制御部６１０は、電流源４０、サンプルホールド部５０を制御し、基板３に配される制御部６２０は、変換部６０、データ処理部９０を制御しうる。

図８、９に示される構成において、リセット信号用のサンプルホールド回路２１０と、データ信号用のサンプルホールド回路２１１と、が同じ基板２に配されている。このため、上述したように、同じ垂直信号線３０に接続されたサンプルホールド回路２１０とサンプルホールド回路２１１とが別々の基板に配される場合と比較してＣＤＳ特性が向上しうる。

また、上述の図３、図６に示される構成において、基板２と基板３との間の接続は、１つの垂直信号線３０に対して、２つのビア５１０、５１１によって接続されている。一方、図８に示される構成において、基板２と基板３との間での接続が、１つの垂直信号線３０に対して、サンプルホールド回路２１０、２１１とアナログデジタル変換回路３９０との間の、１つのビア５１０によって行われる。換言すると、サンプルホールド回路２１０およびサンプルホールド回路２１１から出力される信号が、サンプルホールド部５０が配された基板２と、サンプルホールド部５０が配されず、かつ、変換部６０が配された基板と、を接続する同じビア５１０を介して変換部６０に転送されている。

複数の基板を用いて積層構造を有する光電変換装置１０００において、基板間を電気的に接続するためのビアの数を減少させることによって、光電変換装置１０００の製造プロセスにおいて、歩留まりが向上しうる。また、ビア５１０、５２０が並ぶビア部５１１、５１２が半減することによって、光電変換装置１０００に配される他の構成要素の配置や構成の自由度が向上し、また、光電変換装置１０００の小型化を実現することが可能になる。

図１０は、図９に示される光電変換装置１０００の変形例を示す図である。上述の図４、図７、図９において、画素部５に行列状に配される画素１０のそれぞれの画素列に対応して１つの垂直信号線３０が配されることを想定した配置を示した。一方、図１０には、画素部５の１つの画素列に対して、複数の垂直信号線３０が配されることを想定した配置が示されている。１つの画素列に対して、複数の垂直信号線３０を配し、同時に読出動作を行うことによって、１つの画素列に１つの垂直信号線３０を配した場合と比較して、画素部５に配された複数の画素１０から信号を読み出すのに必要な時間を短縮することが可能となる。つまり、光電変換装置１０００をより高速化することが可能となる。

図１０に示される構成は、１つの画素列に対して、２つの垂直信号線３０を配した場合を示している。画素部５の１つの画素列に配された画素１０のうち一部は、ビア部５０１ａに配されたビア５００ａを介してサンプルホールド部５０ａに接続されている。サンプルホールド部５０ａによってサンプリングされ保持された信号は、ビア部５１１ａに配されたビア５１０ａを介して変換部６０ａに転送される。また、画素部５の１つの画素列に配された画素１０のうち他の一部は、ビア部５０１ｂに配されたビア５００ｂを介してサンプルホールド部５０ｂに接続されている。サンプルホールド部５０ｂによってサンプリングされ保持された信号は、ビア部５１１ｂに配されたビア５１０ｂを介して変換部６０ｂに転送される。変換部６０ａ、６０ｂでアナログデジタル変換された信号は、データ処理部９０において適当な処理が実施され、出力部１００（不図示）から出力される。

例えば、１つの画素列に配された画素１０のうち半分の画素１０から出力された信号が、サンプルホールド部５０ａ、変換部６０ａを介してデータ処理部９０に入力されてもよい。この場合、１つの画素列に配された画素１０のうち残りの半分の画素から出力された信号が、サンプルホールド部５０ｂ、変換部６０ｂを介してデータ処理部９０に入力されうる。１つの画素列に配された画素１０を２つの垂直信号線３０に分配する割合は、光電変換装置１０００の仕様などに応じて、適宜、決定すればよい。

さらに、図１１に示されるように、１つの画素列に対応してより多くの垂直信号線３０を配置し、それぞれの垂直信号線３０に対応して、サンプルホールド回路２１０、２１１、アナログデジタル変換回路３９０が配されていてもよい。図１１には、１つの画素列に対応して６つの垂直信号線３０が配される場合が示されている。また、垂直信号線３０は、画素列に応じて配されることに限られることはない。画素部５に配された複数の画素１０が、１つ以上の画素をそれぞれ含む複数の画素ユニットを構成し、垂直信号線３０が、複数の画素ユニットにそれぞれ対応して配されていてもよい。例えば、カラー画像を得るために、隣接して配された赤色、青色、緑色にそれぞれ感度を有する複数の画素１０を１つの画素ユニットとして、この画素ユニットごとに垂直信号線３０が配されていてもよい。さらに、例えば、１つ１つの画素１０ごとに垂直信号線３０が配されていてもよい。

上述したように、１つの垂直信号線３０に対して、サンプルホールド部５０において２つのサンプルホールド回路２１０、２１１、変換部６０においてアナログデジタル変換回路３９０が配される。このため、垂直信号線３０を図１０、１１に示される構成のように多くした場合、回路規模が増大する。これに対して、本実施形態において、サンプルホールド部５０および変換部６０によって構成されるグループのうち一部と、グループのうち他の一部と、が互いに異なる基板２、３に配される。また、サンプルホールド部５０および変換部６０によって構成されるグループが配された基板２、３が、積層して配されている。これによって、基板上に形成されるサンプルホールド回路２１０やアナログデジタル変換回路３９０、また、光電変換装置１０００の他の構成要素の配置や構成の制約が少なくなり、光電変換装置１０００の設計の自由度が高まる。また、画素部５が配された基板１やサンプルホールド部５０および変換部６０が配された基板２、３を積層することによって、回路集積度を向上させ、チップ面積の小型化や高速化が実現できる。結果として、光電変換装置１０００の性能向上を実現することができる。

図１２は、サンプルホールド回路２１０、２１１に配される容量素子１２０、１２１の配置例を示す図である。図１２には、サンプルホールド部５０に配された、垂直信号線３０ａ（不図示）に接続されたサンプルホールド回路２１０ａの容量素子１２０ａおよびサンプルホールド回路２１１ａの容量素子１２１ａと、垂直信号線３０ａとは別の垂直信号線３０ｂ（不図示）に接続されたサンプルホールド回路２１０ｂの容量素子１２０ｂおよびサンプルホールド回路２１１ｂの容量素子１２１ｂと、が示されている。この場合、サンプルホールド回路２１０ａに含まれる容量素子１２０ａとサンプルホールド回路２１１ａに含まれる容量素子１２１ａとの間の距離が、サンプルホールド回路２１０ａまたは２１１ａに含まれる容量素子１２０ａまたは１２１ａと、サンプルホールド回路２１０ｂまたは２１１ｂに含まれる容量素子１２０ｂまたは１２１ｂとの間の距離よりも短くてもよい。基板間だけでなく基板内においても、光電変換装置１０００を構成するトランジスタなどの各素子の特性がばらついてしまう場合がある。したがって、ＣＤＳ処理を行う同じ垂直信号線３０に接続されたサンプルホールド回路２１０、２１１の容量素子１２０と容量素子１２１との間の距離を、同じ垂直信号線３０に接続された容量素子１２０、１２１から、他の垂直信号線３０に接続されたサンプルホールド回路２１０、２１１の容量素子１２０、１２１までの距離よりも近接して配する。この配置によって、ＣＤＳ特性が向上しうる。

サンプルホールド回路２１０、２１１の構成は、上述の構成に限られることはない。例えば、図１３に示されるサンプルホールド回路９１０、９１１は、容量素子７２０、７３０、出力バッファ７４０、７５０、垂直信号線３０と容量素子７２０、７３０との間に接続されたスイッチ７００、７１０、出力バッファ７４０、７５０と変換部６０のアナログデジタル変換回路９９０との間に接続されたスイッチ７６０、７７０を含む。図１３に示されるサンプルホールド回路９１０、９１１は、上述のサンプルホールド回路２１０、２１１と比較して、素子数が少なく簡易な構成となっている。

また、変換部６０に配されるアナログデジタル変換回路も上述のΔΣ型のアナログデジタル変換回路３９０に限られることはない。例えば、図１３に示されるように、アナログデジタル変換回路９９０が、スロープ型（シングルスロープ型）のアナログデジタル変換回路であってもよい。アナログデジタル変換回路９９０は、ランプ波生成部７８０、カウンタ７９０、コンパレータ８００、出力部８１０を含みうる。また、例えば、アナログデジタル変換回路として、並列比較型や逐次比較型のアナログデジタル変換回路が用いられてもよい。サンプルホールド部５０に用いられるサンプルホールド回路２１０、２１１や変換部６０に用いられるアナログデジタル変換回路など、光電変換装置１０００の各構成は、光電変換装置１０００の仕様などに応じて、適宜、設定されればよい。

上述の実施形態に係る光電変換装置１０００の応用例を以下に説明する。図１４は、光電変換装置１０００を搭載した電子機器ＥＱＰの模式図である。図１４は、電子機器ＥＱＰの一例としてカメラを示している。ここで、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータや、スマートフォンなどの携帯端末）も含まれる。

光電変換装置１０００は、画素部５が設けられた積層構造の半導体チップでありうる。光電変換装置１０００は、図１４に示されるように、半導体パッケージＰＫＧに収容されている。パッケージＰＫＧは、光電変換装置１０００が固定された基体と、光電変換装置１０００に対向するガラスなどの蓋体と、基体に設けられた端子と光電変換装置１０００に設けられた端子とを接続するボンディングワイヤやバンプなどの導電性の接続部材と、を含みうる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備えていてもよい。

光学系ＯＰＴは、光電変換装置１０００に結像するものであり、例えば、レンズやシャッタ、ミラーでありうる。制御装置ＣＴＲＬは、光電変換装置１０００の動作を制御するものであり、例えば、ＡＳＩＣなどの半導体デバイスでありうる。処理装置ＰＲＣＳは、光電変換装置１０００から出力された信号を処理するものであり、ＣＰＵやＡＳＩＣなどの半導体デバイスでありうる。表示装置ＤＳＰＬは、光電変換装置１０００で得られた画像データを表示する、ＥＬ表示装置や液晶表示装置でありうる。記憶装置ＭＭＲＹは、光電変換装置１０００で得られた画像データを記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリでありうる。機械装置ＭＣＨＮはモーターやエンジンなどの可動部あるいは推進部を有する。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッタ動作のために光学系ＯＰＴの部品を駆動することができる。機器ＥＱＰでは、光電変換装置１０００から出力された画像データを表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。このため、機器ＥＱＰは、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを備えていてもよい。

光電変換装置１０００が組み込まれたカメラは、監視カメラや、自動車や鉄道車両、船舶、航空機あるいは産業用ロボットなどの輸送機器に搭載される車載カメラなどにも適用されうる。加えて、光電変換装置１０００が組み込まれたカメラは、輸送機器に限らず、高度道路交通システム（ＩＴＳ）など、広く物体認識を利用する機器に適用することができる。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

５：画素部、１０：画素、３０：垂直信号線、５０：サンプルホールド部、６０：変換部、２１０，２１１：サンプルホールド回路、１０００：光電変換装置

Claims (24)

1. 光電変換素子をそれぞれ含む複数の画素が行列状に配された画素部と、
   前記光電変換素子で生成された信号を前記画素部から垂直信号線を介してサンプリングし保持するサンプルホールド部と、
   前記サンプルホールド部から出力される信号をアナログデジタル変換する変換部と、を含む光電変換装置であって、
   前記サンプルホールド部において、前記光電変換素子をリセットした際の信号をサンプリングする第１サンプルホールド回路と、前記光電変換素子で光電変換動作を行った際の信号をサンプリングする第２サンプルホールド回路と、が１つの垂直信号線に接続され、
   前記画素部が第１基板に配され、
   前記サンプルホールド部および前記変換部によって構成されるグループのうち一部が第２基板に配され、
   前記グループのうち他の一部が第３基板に配されており、
   前記サンプルホールド部において、第３サンプルホールド回路が、前記１つの垂直信号線とは別の垂直信号線に接続され、
   前記第１サンプルホールド回路に含まれる容量素子と前記第２サンプルホールド回路に含まれる容量素子との間の距離が、前記第１サンプルホールド回路に含まれる容量素子と前記第３サンプルホールド回路に含まれる容量素子との間の距離よりも短いことを特徴とする光電変換装置。
2. 前記サンプルホールド部に電流を供給する第１電流源が前記第２基板に配され、前記変換部に電流を供給する第２電流源が前記第３基板に配されることを特徴とする請求項１に記載の光電変換装置。
3. 前記サンプルホールド部に電流を供給する第３電流源が前記第２基板に配されることを特徴とする請求項２に記載の光電変換装置。
4. 前記サンプルホールド部が、前記第２基板に配されていることを特徴とする請求項１乃至３の何れか１項に記載の光電変換装置。
5. 前記サンプルホールド部が前記第２基板に配され、かつ、前記変換部が前記第３基板に配されていることを特徴とする請求項１乃至４の何れか１項に記載の光電変換装置。
6. 前記サンプルホールド部が配された前記第２基板と、前記サンプルホールド部が配されず、かつ、前記変換部が配された前記第３基板と、を接続するビアを含み、
   前記第１サンプルホールド回路および前記第２サンプルホールド回路から出力される信号が、同じ前記ビアを介して前記変換部に転送されることを特徴とする請求項４または５に記載の光電変換装置。
7. 前記変換部に電流を供給する第４電流源が前記第３基板に配されることを特徴とする請求項３および請求項３に直接的または間接的に従属する請求項４乃至６の何れか１項に記載の光電変換装置。
8. 前記変換部の一部が、前記サンプルホールド部が配された前記第２基板に配されていることを特徴とする請求項４に記載の光電変換装置。
9. 前記変換部において、アナログデジタル変換回路が、前記１つの垂直信号線に接続され、
   前記アナログデジタル変換回路の一部が、前記サンプルホールド部が配された前記第２基板に配されていることを特徴とする請求項８に記載の光電変換装置。
10. 前記変換部に電流を供給する第４電流源が前記第２基板に配されることを特徴とする請求項３および請求項３に直接的または間接的に従属する請求項４、８および９の何れか１項に記載の光電変換装置。
11. 前記変換部が、前記第３基板に配されていることを特徴とする請求項１または２に記載の光電変換装置。
12. 前記サンプルホールド部の一部が、前記変換部が配された前記第３基板に配されていることを特徴とする請求項１１に記載の光電変換装置。
13. 前記第１サンプルホールド回路および前記第２サンプルホールド回路のうち一方が前記第２基板に配され、前記第１サンプルホールド回路および前記第２サンプルホールド回路のうち他方が前記第３基板に配されていることを特徴とする請求項１２に記載の光電変換装置。
14. 前記サンプルホールド部に電流を供給する第３電流源と、前記変換部に電流を供給する第４電流源と、が前記第３基板に配されることを特徴とする請求項２および請求項２に直接的または間接的に従属する請求項１１乃至１３の何れか１項に記載の光電変換装置。
15. 前記画素部の１つの画素列に対して、複数の前記垂直信号線が配されていることを特徴とする請求項１乃至１４の何れか１項に記載の光電変換装置。
16. 前記複数の画素は、１つ以上の画素をそれぞれ含む複数の画素ユニットを構成し、
    前記垂直信号線が、前記複数の画素ユニットにそれぞれ対応して配されていることを特徴とする請求項１乃至１４の何れか１項に記載の光電変換装置。
17. 前記変換部が、ΔΣ型アナログデジタル変換回路を含むことを特徴とする請求項１乃至１６の何れか１項に記載の光電変換装置。
18. 前記変換部が、スロープ型アナログデジタル変換回路を含むことを特徴とする請求項１乃至１６の何れか１項に記載の光電変換装置。
19. 前記グループが配された基板が、積層して配されていることを特徴とする請求項１乃至１８の何れか１項に記載の光電変換装置。
20. 前記第１基板と前記第３基板との間に、前記第２基板が積層されていることを特徴とする請求項１乃至１９の何れか１項に記載の光電変換装置。
21. 前記変換部がΔΣ型アナログデジタル変換部であることを特徴とする請求項１乃至２０のいずれか１項に記載の光電変換装置。
22. 請求項１乃至２１の何れか１項に記載の光電変換装置と、
    前記光電変換装置の動作を制御する制御装置と、
    を備えることを特徴とする電子機器。
23. 入力部と、出力部と、サンプルホールド部と、を備え、他の複数の基板と積層するための基板であって、
    前記入力部には前記複数の基板のうち第１基板に配された光電変換素子から垂直信号線を介してアナログ信号が入力され、
    前記サンプルホールド部は、前記入力部に入力された前記アナログ信号を保持する構成を備え、
    前記出力部は、前記サンプルホールド部が保持したアナログ信号を前記複数の基板のうち前記第１基板とは別の第２基板に出力し、
    前記サンプルホールド部において、前記光電変換素子をリセットした際の信号をサンプリングする第１サンプルホールド回路と、前記光電変換素子で光電変換動作を行った際の信号をサンプリングする第２サンプルホールド回路と、が１つの垂直信号線に接続され、
    前記サンプルホールド部において、第３サンプルホールド回路が、前記１つの垂直信号線とは別の垂直信号線に接続され、
    前記第１サンプルホールド回路に含まれる容量素子と前記第２サンプルホールド回路に含まれる容量素子との間の距離が、前記第１サンプルホールド回路に含まれる容量素子と前記第３サンプルホールド回路に含まれる容量素子との間の距離よりも短いことを特徴とする基板。
24. 前記入力部と前記出力部とは、基板同士を接続する構造が互いに異なることを特徴とする請求項２３に記載の基板。