JP4136040B2 - ロード／リセット・シーケンスを自動的に供給する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は空間光変調器（ＳＬＭ）を使うディジタル画像表示装置、更に具体的に言えば、ＳＬＭの表示素子にデータをロードし、ロードの合間にそれらをリセットする制御信号のシーケンスを発生することに関する。
【０００２】
【従来の技術及び課題】
空間光変調器（ＳＬＭ）に基づくビデオ表示装置が、陰極線管（ＣＲＴ）を使う表示装置の代りとして、次第に使われるようになっている。ＳＬＭ装置は、ＣＲＴ装置の嵩及び消費電力を伴わずに、高い解像度で表示をする。
【０００３】
ディジタル・マイクロミラー装置（ＤＭＤ）はＳＬＭの１形式であり、直視形又は投影形表示の用途の何れにも使うことができる。ＤＭＤは、何れも電子信号によって個別にアドレス可能な小さな鏡を持つ微小機械式表示素子のアレイを持っている。そのアドレス信号の状態に応じて、各々の鏡が傾動して、それが画像平面に対して光を反射したり、あるいは反射しなかったりする。鏡が一般的に「表示素子」と呼ばれており、これはそれらが発生する画像の画素に対応する。一般的に、画素データの表示は、表示素子に接続されたメモリ・セルにロードすることによって行われる。表示素子のメモリ・セルがロードされた後、表示素子がリセットされ、表示素子がメモリ・セルにある新しいデータによって表されるオン又はオフ位置に傾動する。表示素子は、制御された表示時間の間、そのオン又はオフ状態を保つことができる。
この他のＳＬＭも同じ原理に基づいて動作し、同時に光を放出又は反射し得る表示素子のアレイを用いて、スクリーンを走査するのではなく、表示素子をアドレスすることによって、完全な画像が発生される。ＳＬＭの別の例は個別に駆動される表示素子を持つ液晶表示装置（ＬＣＤ）である。
【０００４】
白（オン）及び黒（オフ）の間の中間レベルの照明を達成する為、パルス幅変調（ＰＷＭ）方式が使われる。基本的なＰＷＭ方式は、最初に、観察者に画像を提示する速度を決定する。これによってフレーム速度及び対応するフレーム周期が決まる。例えば、標準テレビジョン方式では、画像が毎秒３０フレーム伝送され、各フレームは約３３．３ミリ秒持続する。次に、各々の画素に対する強度の分解能を定める。簡単な例では、ｎビットの分解能を想定すると、フレーム時間が（２ⁿ −１）個の等しい時間スライスに分割される。フレーム周期が３３．３ミリ秒で、強度値がｎビットであると、時間スライスは３３．３／（２ⁿ −１）ミリ秒である。
こういう時間を決めたら、各フレームの各画素に対し、画素の強度を量子化して、黒は時間スライスがゼロであり、ＬＳＢによって表される強度レベルは時間スライス１個であり、最大の輝度が（２ⁿ −１）個の時間スライスになるようにする。各々の画素の量子化された強度が、フレーム周期中のそのオン時間を決定する。従って、あるフレーム周期の間、量子化された値が０より大きい各々の画素は、その強度に対応する数の時間スライスの間、オンである。観察者の目が画素の強度を積分する為に、画像はアナログ・レベルの光で発生されたのと同じように映る。
【０００５】
ＳＬＭをアドレスするには、ＰＷＭはデータを「ビット平面」のフォーマットにすることを必要とする。各々のビット平面が強度値のビットの重みに対応する。即ち、各々の画素の強度がｎビットの値で表される場合、各々のデータ・フレームはｎ個のビット平面を持っている。各々のビット平面が、各々の表示素子に対する０又は１の値を有する。前段に述べた簡単なＰＷＭの例では、あるフレームの間、各々のビット平面が別々にロードされ、表示素子がそれに関連したビット平面の値に従ってアドレスされる。例えば、各々の画素のＬＳＢを表すビット平面が１個の時間スライスの間で表示され、これに対して、ＭＳＢを表すビット平面は２ｎ／２個の時間スライスの間表示される。時間スライスが僅か３３．３／（２ⁿ −１）ミリ秒に過ぎないから、ＳＬＭはこの時間内にＬＳＢビット平面をロードすることができなければならない。ＬＳＢビット平面をロードする時間が「ピーク・データ速度」である。
【０００６】
出願人に譲渡された米国特許第５，２７８，６５２号、発明の名称「パルス幅変調表示装置に用いるＤＭＤアーキテクチュアとタイミング」には、ＤＭＤを基本とする表示装置のＤＭＤをアドレスする為のパルス幅変調が記載されている。これは「大域リセット」方法を対象としており、別のビット平面の先行する表示時間の間に、ビット平面データがロードされる。表示時間を開始する為、アレイ全体の表示素子が同時にリセットされる。
【０００７】
ＳＬＭをアドレスする別の方法が、「分割リセット」アドレス方式である。表示素子が群に分けられるが、各々の表示素子はそれ自身のメモリ・セルを持っている。１つの群のメモリ・セルにビット平面からそのデータがロードされた後、次の群のメモリ・セルにそのビット平面からデータがロードされる。全ての群が同じビット平面からのデータをロードされるまで、これが続けられる。この「段階形」ロードの後、段階形リセットが続き、この為、全ての群がビット平面の表示を引続いて開始する。この方法は、出願人に譲渡された係属中の米国特許出願通し番号第０８／７２１，８６２号、発明の名称「空間光変調器をアドレスする為の分割リセット」に記載されている。
【０００８】
【課題を解決するための手段及び作用】
この発明の一面は、その表示素子にデータがロードされると共に、ロードの合間にリセットされるような空間光変調器を持つ分割リセット形表示装置に対するロード／リセット・シーケンスを自動的に供給する方法である。データがビット平面のフォーマットにされ、各々のビット平面があるフレーム時間内に１つ又は更に多くのセグメントとして表示される。空間光変調器は、全ての表示素子をロードする為の最小ロード時間のようなあるタイミング・パラメータを持っている。セグメントの表示順序を記憶する。セグメントが正常又は短表示時間を持つものとして分類される。正常表示時間は少なくとも最小ロード時間と同じ長さであり、短表示時間は最小ロード時間より短い。最小ロード時間を各々の正常表示時間から減算し、こうして各々の正常表示時間に対する余剰時間を決定する。フレーム時間が実際の表示時間に分割され、各々の正常表示時間には最小ロード時間だけが与えられる。その後、短表示時間の前に発生する正常表示時間があれば、それに対して十分な余剰時間を加算し、短表示時間に対するデータをロードする為の時間を持たせる。最後に、残っている余剰時間があれば、それが適当なセグメントに分配される。その後、遅延時間が各々のロード及び各々のリセットに対して割当られ、こうしてシーケンスを発生する。
【０００９】
この発明の別の特徴は、リセット解放表示時間を確認し、必要なロード、リセット及びリセット解放をシーケンスに設けることである。更に、リセットの競合を確認して避けることができる。
【００１０】
この発明の利点は、ロード／リセット・シーケンスを発生する過程が自動化されることである。この発明の特徴は、暗時間を最小にすると共に、セグメントへのビット平面の分割の数をできるだけ最大にする点で、タイミングを最適にする。この過程は、分割又は大域リセット・シーケンスに対するシーケンスを発生することができるし、あるいは同じシーケンス内で大域及び分割ロード／リセットを組合せることができる。
【００１１】
【発明の実施の形態】
ＰＷＭを使うＳＬＭ表示装置の概説
ＳＬＭを基本とするディジタル表示装置の包括的な説明が、米国特許第５，０７９，５４４号、発明の名称「標準的な独立ディジタル化ビデオ装置」、係属中の米国特許出願通し番号第０８／１４７，２４９号、発明の名称「ディジタル・テレビジョン方式」及び同第０８／１４６，３８５号、発明の名称「ＤＭＤ表示装置」に述べられている。こういう装置は、ＳＬＭの１形式であるディジタル・マイクロミラー装置（ＤＭＤ）に使うように特別に設計されている。これらの特許並びに特許出願は何れも出願人に譲渡されていて、ここで引用する。こういう装置の概説を図１に関連して次に説明する。
【００１２】
図１は、放送テレビジョン信号のような入力信号から、実時間の画像を発生する為にＳＬＭ １５を使う投影形表示装置１０のブロック図である。ここで説明する例では、入力信号がアナログであるが、他の実施例では、入力信号がディジタルであって、Ａ／Ｄ変換器１２ａの必要がない。
主スクリーン画素データ処理に関係する部品だけが示されている。同期及びオーディオ信号の処理、又は閉じた見出しの囲い込みのような２次的なスクリーンの特徴の為に使われるようなその他の部品は図面に示してない。
【００１３】
ここで説明するこの発明の一面は、装置１０のＳＬＭ １５をアドレスするタイミング・シーケンスを発生する方法である。ＳＬＭ １５の各々の表示素子がメモリ・セルを持っており、これに一度に１つのデータ・ビットでロードされる。全ての表示素子に対するメモリにあるこの１つのデータ・ビットがビット平面を構成する。所定のビット平面を表示する場合をこの明細書では「セグメント」と呼び、ビット平面は、１つの連続的なセグメントとして、又はフレーム全体に分布した多数のセグメントとして表示することができる。
【００１４】
そのメモリ・セルがロードされた後、表示素子が、メモリ・セルにあるデータによって表される状態にリセットされる。このロード及びリセット過程が、ロード及びリセットの特定のシーケンスで行われる。シーケンス制御器１８は、この発明に従って発生されたシーケンスがプログラムされる。シーケンス制御器１８は、このシーケンスに従う制御信号をフレーム・メモリ１４に（ロードの為）並びにＳＬＭ１５に（リセットの為）送出する。
【００１５】
ここで説明する例では、装置１０が分割リセット形である。これから説明するが、シーケンス発生過程が、セグメントをその初期表示時間の長さに従って分類する。次に、一層短い表示時間を持つセグメントを先行するセグメントの間にロードすることができるように、実際の表示時間を割当てる。こういう短表示時間の内で一番短いものが「リセット解放」表示時間として取扱われ、これはシーケンスにリセット解放を必要とする。更にこの過程は、任意の２つ又は更に多くの群のリセット・シーケンスの間のリセットの競合をも防止する。
【００１６】
前段にまとめて述べた同じシーケンス発生の多くの考えは、大域リセット方式にも用いることができる。大域リセット方式の場合、この過程がセグメントを分類し、短及びリセット解放表示時間を定める。
信号インターフェース１１がアナログ・ビデオ信号を受取り、ビデオ、同期及びオーディオ信号を分離する。この装置がビデオ信号をＡ／Ｄ変換器１２ａ及びＹ／Ｃ分離器１２ｂに送出すが、これらは夫々データを画素データ・サンプルに変換すると共に、輝度（Ｙ）データをクロミナンス（Ｃ）データから分離する。図１では、信号がＹ／Ｃ分離の前に、ディジタル・データに変換されるが、他の実施例では、Ｙ／Ｃ分離をＡ／Ｄ変換の前に行うことができる。
【００１７】
プロセッサ・システム１３が、種々の画素データ処理タスクを実施することにより、データを表示の為に備える。プロセッサ・システム１３は、フィールド及びライン・バッファのように、どんな処理メモリでも、このタスクに役立つ処理メモリを含んでいて良い。プロセッサ・システム１３によって実施されるタスクは、直線化（ガンマ補正を補償する）、色空間の変換、及びインターレース走査からプログレッシブ走査への変換を含むことができる。これらのタスクが実施される順序は変り得る。
【００１８】
表示メモリ１４がプロセッサ・システム１３から処理済み画素データを受取る。それが入力又は出力で、このデータを「ビット平面」フォーマットにし、ビット平面ＳＬＭ １５に送出す。明細書の最初の部分で述べたように、ビット平面フォーマットは、ＳＬＭ １５の各々の表示素子を、１つのデータ・ビットの値に応答して、ターンオン又はターンオフすることができるようにする。
表示メモリ１４は、選定された群に関係するＳＬＭのどの行に表示されるビット平面データでも供給することができる。分割リセット・アドレス方式では、最初のセグメントを表示する一連の群に対するビット平面データを供給し、その後次のセグメントを表示する群に対するビット平面データを供給するというふうになる。
【００１９】
典型的な表示装置１０では、表示メモリ１４は「二重バッファ」メモリである。つまり、少なくとも２つの表示フレームに対する容量を持っている。一方の表示フレームに対するバッファをＳＬＭ １５に読出す間、別の表示フレームに対するバッファを書込むことができる。２つのバッファが「ピンポン式」に制御され、この為、ＳＬＭ １５には連続的にデータを利用し得る。
表示メモリ１４からのビット平面データがＳＬＭ １５に送り出される。ここで説明するのはＤＭＤ形のＳＬＭ １５であるが、表示装置１０にこの他の形式のＳＬＭを代りに用いることができる。前に述べたように、この発明は、その表示素子にデータがロードされ、ロードの合間にリセットされるＳＬＭを想定している。適当なＳＬＭ １５の詳細が、出願人に譲渡された米国特許第４，９５６，６１９号、発明の名称「空間光変調器」に記載されている。
【００２０】
本質的には、ＳＬＭ １５は、表示メモリ１４からのデータを使って、その表示素子アレイの各々の表示素子をアドレスする。各々の表示素子のオン又はオフ状態が画像を形成する。この発明の実施例では、ＳＬＭ １５の各々の表示素子が関連したメモリ・セルを持ち、「分割リセット形」に構成されている。
表示光学装置１６が、ＳＬＭ １５からの画像を受取って、表示スクリーンのような画像平面を照射する光学部品を持っている。カラー表示では、表示光学装置１６がカラー・ホィールを持ち、これに対して各々の色に対する一連のビット平面が同期している。別の実施例では、異なる色に対するビット平面を多数のＳＬＭに同時に表示し、表示光学装置によって組合せることができる。
【００２１】
マスタ・タイミング装置１７が種々のシステム制御機能をする。
シーケンス制御器１８が、ＳＬＭ １５に対するリセット制御信号及び表示メモリ１４に対するロード制御信号を供給する。これらの信号は、この発明に従って発生されたシーケンスで並べられている。適当なシーケンス制御器の例が、係属中の米国特許出願通し番号第６０／０２９，７５２号、発明の名称「空間光変調器に対するロード／リセット・シーケンス制御器」（出願人に譲渡されている）に記載されている。
【００２２】
分割リセット・アドレス方式
図２は分割リセット・アドレス方式で構成されたＳＬＭ １５の表示素子アレイの一部分を示す。これから説明するが、表示素子２１をアドレスするには、各々の表示素子のメモリ・セルにデータをロードし、ロードの合間にリセットすることが必要である。表示素子は、選定された表示時間の間、オン又はオフになることにより、データを表示する。
少数の表示素子２１しか示してないが、前に述べたように、ＳＬＭ １５はこの他の行及び列の表示素子２１を持っている。典型的なＳＬＭ １５は何百個又は何千個ものこのような表示素子２１を持っている。前に述べたように、各々の表示素子２１がメモリ・セルを持ち、その為、表示素子２１と同数のメモリ・セルがある。
【００２３】
ＳＬＭ １５が表示素子２１の「群」に分けられる。群は、表示素子２１が１本のリセット線２４に接続されることによって限定される。図２の例では、相次ぐ３２行の表示素子２１が夫々１本のリセット線２４に接続されており、その為、これら３２行の表示素子が１つの群である。４８０行のＳＬＭ １５が１つの群あたり３２行を持っていれば、１５の群がある。
ＳＬＭ １５をいくつの群に構成するかは或る程度任意である。一般的に、最小ビット平面表示時間は、群の数に反比例する。一方で、ビット時間が短ければ、可視的な人為効果を軽減する融通性が一層良くなるので、ビット時間が短いほうが望ましい。他方で、表示装置１０の全体的な複雑さは、余分の駆動回路、パッケージ・ピン及び制御回路を必要とする為に、群の数が増えると高くなる。しかし、一般的に、ここで説明する原理は、２つ以上の任意の数の群を持つＳＬＭ１５に当てはまる。
【００２４】
各々の群の行は続いている必要はない。ｎ本のリセット線に対し、ｎ番目の行毎のインターリーブ形パターンのような任意のパターンが可能である。パターンは垂直又は対角線の列にすることができる。更に、パターンは行毎にする必要はなく、連続していてもインターリーブであっても、ブロックにすることができる。しかし、実験によると、可視的な人為効果は、相次ぐ水平の行で構成された群の場合に、最小になることが分かった。
群に対するビット平面データが、群データのフォーマットにされる。即ち、ｐをＳＬＭ １５の能動的な表示素子の数、ｑを群の数とすると、ｐ個のビットを持つビット平面がｑ個のデータ群のフォーマットにされ、各々の群はｐ／ｑ個のデータ・ビットを持つ。
【００２５】
図３（Ａ）は、図２の１５群を、ビット平面ｊを表示する為に、どのようにロードしてリセットするかを示している。最初に、各々の群はロード時間１ｄの間にデータがロードされる。次に、この群の表示素子がリセットされる。リセット時間ｒは、その群に接続されたリセット線にリセット信号が印加される時間を表す。リセット信号により、この群にある各々のミラーが、そのメモリ・セルに記憶されているデータに従って、状態を変える。リセットされた後、群がその表示時間を開始する。表示時間の初めに、表示素子が「保持」時間ｈ１ｄを経由し、この間、データは安定でなければならない。
１つの群がロードされるや否や、次の群のロードを開始することができる。このロード、リセット及び表示過程が、１５群の各々に対して繰返され、各々の群がロードされた後、次の群のロードが開始され、その間、前の群はリセットされて表示される。
【００２６】
図３（Ａ）では、各々の群に対するロード及びリセットが相次いで行われ、その結果「段階的なリセット」になる。ビット平面に対する群の表示時間は、表示時間の初めと終りでスキューする。しかし、観察者は、全ての表示素子がビット時間の間、同時にオンであったのと殆ど同じように、表示素子の「オン」時間を知覚する。
図３（Ａ）で、各々の群のリセットは、その群のロードの直後に行われる。その結果、表示時間は、全ての群をロードする合計時間と同じ長さである。これが「公称表示時間」である。図３（Ａ）の特定の例では、ビット平面ｊに対する表示時間は、群０のリセットから群１４のリセットまで、全ての群をロードする時間と同じである。次のビット平面に対するロードを遅延させることにより、表示時間を一層長くすることができる。
【００２７】
図３（Ｂ）は、公称表示時間より短い表示時間をどのように達成し得るかを例示している。一層短い表示時間では、リセットをロードに対して遅延させることができる。
更に、ロードとリセットの間の時間は群の間で同じでなくても良い。この為、ビット平面表示時間の初めにそれらをスキューさせる代りに、リセットをそろえることが可能である。
前段に述べたような分割リセット・アドレス方式の変形が、前に引用した係属中の米国特許出願通し番号第０８／７２１，８６２号に記載されている。
【００２８】
ロード／リセット・シーケンスの発生
前に述べたように、シーケンス制御器１８は、ロード及びリセット命令のシーケンスでプログラムされている。この「シーケンス」は、全ての群に対するロード及びリセットのフレーム周期にわたる特定の順序である。例えば、時刻０に、リセット・シーケンスの一部分は下記の２つの命令を含むことがある。
リセット［１７０，１］
リセット［１６，２］
ここで引数は［遅延，群番号］である。ロード・シーケンスの一部分は下記の２つの命令を含むことがある。
ロード［３００，５］
ロード［１９８，６］
ここで引数は［遅延，ビット平面番号］である。普通、ビット平面のロードは、全ての群に対して中断なしに行われる。そういう場合、群の選定は不必要であり、ロード命令は、連続的な一連の全ての群に対するものと含意される。しかし、後で説明するように、ビット平面に対する群のロードが独立に開始される状況があることがある。
【００２９】
リセット・シーケンス及びロード・シーケンスを互いに調整して、ロード及びリセットが適正な時刻に行われるようにする。上に述べたリセット及びロード・シーケンスの例では、遅延は共通の基準からの遅延である。
シーケンス制御器１８にプログラムされるシーケンスは、この発明の対象であるシーケンス発生過程の結果である。このシーケンス発生過程が、これから説明するようにプログラムされたコンピュータによって実施される。このようにプログラムされたコンピュータをこの明細書では「シーケンス発生器」と呼び、汎用又は専用コンピュータであって良い。
【００３０】
図４はこの発明によるシーケンス発生器４０を示す。それが、種々の「ＤＭＤパラメータ」及び「セグメント順序」を受取る。これらの用語をここで定義する。シーケンス発生器４０が、リセット及びロードのシーケンス並びにそれらの相対的なタイミングを発生する。後で図７について説明するが、シーケンス発生器４０の作用は、セグメントを分類し、「リセットの重なり」を防止し、あるセグメントの「余剰時間」を分配することを含む。
「ＤＭＤパラメータ」は、リセット及びロードに影響を与える種々の制約及びＳＬＭ １５のダイナミックスを表す。こういうＤＭＤパラメータが、リセット又はロードするセグメントの「分類」を決定する。
【００３１】
図５は、８ビット画素値に対するビット平面セグメント並びにそれらの分類を例示する。前に述べたように、ビット平面が１つ又は更に多くのセグメントとして表示される。ビット平面が多数のセグメントを持つ場合、その表示時間が分割され、フレーム周期内で分配される。典型的には、１つ又は更に多くの上位ビットのビット平面がセグメントに分割される。ビット平面が多数のセグメントを持つ場合、典型的にはセグメントは長さが等しく、同じ形式であるが、必ずしもそうではない。図５では、ビット平面３〜７が多数のセグメントを持っている。
分類は、セグメントの初期表示時間、即ち、この発明による再配分がない場合にセグメントが持つ表示時間に基づく。（３種類の表示時間に対応する）３種類のセグメント、即ち、正常、短及びリセット解放のセグメントがある。正常表示時間は「公称」表示時間と同じ長さか又はそれより長い。図３（Ａ）について再び説明すると、公称表示時間は、全ての群が、あるものの直後に別のをというように逐次的にロードされる時、ＳＬＭをロードするのに要する時間に等しい。これによって、前にロードされているセグメントが全ての群で表示される間、セグメントを全ての群にロードすることができる。短表示時間及びリセット解放表示時間は、公称表示時間より短い。
【００３２】
図３（Ｂ）に示すように、そのセグメントのロードに対してリセットを遅延させることにより、短表示時間を達成することができる。保持時間の終りが次のロードの初めと出会うまでリセットを遅延させた場合、短表示時間は、リセット時間、保持時間、群ロード時間及びデータ設定時間の和と同じ短さにすることができる。
リセット解放表示時間は、リセット時間、保持時間、群ロード時間及びデータ設定時間の和はより短い。リセット解放表示時間は、表示素子が「浮動」するように、リセット解放パルスで終了する。この浮動時間の間、次のビット平面がロードされてから、バイアスが再び印加される。大域リセット方式でリセット解放表示時間を使うことが、出願人に譲渡された係属中の米国特許出願通し番号 （出願人控え番号ＴＩ‐２０，６０４）、発明の名称「空間光変調器に対する改良されたリセット方式」に記載されている。
【００３３】
図５では、ビット平面７（ＭＳＢ）及びビット平面６のセグメントは「正常」セグメントである。ビット平面５、４、３及び２のセグメントは「短」セグメントである。ビット平面１及び０のセグメントが「リセット解放」セグメントである。
下記の表は、シーケンス発生器４０で使われる種々のＤＭＤパラメータを列挙している。
【００３４】
【表１】

【００３５】
上に述べたパラメータは、１つの色あたり１つより多くの区分を持つことができるカラー・ホィールを有する装置１０に対するものである。各々の色は、カラー・ホィールの１回転の合計時間の一部分である「フレーム時間」を有する。各々の色は、カラー・ホィールの各々の区分に対するシーケンスを有する。
【００３６】
図６（Ａ）及び図６（Ｂ）は、上の表に列挙したリセット・タイミング・パラメータのいくつかを示している。「リセット時間」は、パルス、オフセット電圧及びバイアス電圧への復帰で構成された正常リセット信号を用いてリセットされる正常及び短セグメントに対するものである。「リセット解放時間」は、オフセット電圧の時間を延長したリセット解放セグメントに対するものである。「バイアス・オン時間」は、ミラーをバイアス電圧に復帰させる時間である。「データ保持時間」は図３（Ａ）に示されている。リセット解放セグメントでは、リセット解放信号の後にリセット解放保持時間がある。「ミラー変化時間」は、表示素子が状態を変えつつある間の光の損失を表す。この値は、所望の強度レベルが知覚されるように保証する為、実験的に決定される。「データ設定時間」は、リセットを開始することができるようになる前に、その間データが安定でなければならない時間である。「クリア」は、全てのメモリ・セルを０に設定して、それらが大域リセットの後に全部オフになるようにする方法である。「最小のリセットからリセットまでの時間」は、シーケンス制御器１８の制約であって、シーケンス制御器は、前のリセット後この長さの時間、次のリセットを行うことができる。
【００３７】
再び図４について、シーケンス発生器４０に対する入力データを具体的に説明すると、「セグメント順序」は、あるフレームの間、セグメントがロードされる（従って表示される）順序である。多数のセグメントを持つビット平面は多数回ロードされる。前に図１について説明したように、フレーム・メモリ１４が各々のビット平面を、ＳＬＭ表示素子の一連の群に対するデータとして送出する。フレームメモリは、ＭＳＢのセグメントを送出し、次にＭＳＢ‐２のセグメントを送出し、その後ＬＳＢに対するセグメントを送出し、その後ＭＳＢの別のセグメントを送出するというようにして、全てのビット平面に対する全てのセグメントがロードされる。典型的には、各々のフレームは同じセグメント順序を繰返す。
【００３８】
図７は、ＤＭＤパラメータの制約に合うシーケンスを発生する為に、シーケンス発生器４０によって実施される過程を示す。
工程７０１で、セグメントが正常、短又はリセット解放として分類される。各々のセグメントを記述する為に異なるデータ構造が設定される。
工程７０２で、各々のセグメントに対して余剰時間及び補償時間が計算される。図５について言うと、「余剰時間」は公称表示時間を超える時間である。「補償時間」は、セグメントが公称表示時間を持つようにするのに必要な時間である。図５の例では、ビット平面６及び７のセグメントは余剰時間を持ち、他のセグメントは補償時間を必要とする。
工程７０３は、各々のセグメントに実際の表示時間を割当てる。こういう表示時間は、入力パラメータ、使用済みフレーム時間から計算され、使用済み計算時間はビット平面の数及びそれらの重みに従って分割される。過程のこの時点で、正常セグメントにはその公称表示時間だけが与えられる。
【００３９】
工程７０４はフレームに対するミラー‐時間‐オフ値を計算する。この計算は、ミラーの変化、リセット解放及び大域クリアから生ずる暗時間を含む。ミラー‐時間‐オフ値をフレーム時間から減算して、計算された使用済みフレーム時間を決定する。
工程７０５で、計算された使用済みフレーム時間を、パラメータとして入力された使用済みフレーム時間と比較する。それらが等しければ、過程が続けられる。それらが等しくなければ、使用済みフレーム時間は計算された使用済みフレーム時間に等しいと設定され、工程７０１〜７０５が繰返される。これによって、使用済みフレーム時間が初期時間に分割される時、リセット解放ビットに対する暗時間が正しく考慮されるように保証される。
【００４０】
工程７０６で、リセットの競合を検査する。これが起るのは、任意の２つ又は更に多くの群のリセット信号が時間的に重なる時である。例えば、短セグメントでは、リセットが遅延する時、次のセグメントに対するリセットは、短セグメントの全てのリセットが終る前に開始することがある。この結果、異なる群で起ることであるが、２つのセグメントのリセットの間に１つ又は更に多くの重なりが生ずる。１つ又は更に多くの重なりが存在することが「リセットの競合」である。セグメントの表示時間及びリセット時間に基づく計算により、リセットの競合が起る惧れを決定することができる。
【００４１】
図８は、リセットの競合をはっきりさせる過程を示す。リセットの競合が起った場合、工程８０１が競合に関係する短又はリセット解放セグメントのビット平面が多数のセグメントを持つかどうかを判定する。多数のセグメントを持てば、リセットの競合は「反復的なセグメント」の競合である。工程８０２で、同じビット平面のセグメント表示時間を調節することにより、この競合を避ける。具体的に言うと、重なりが発生したセグメントを短くし（又は長くし）、同じビット平面の別のセグメントを長く（又は短く）して補償する。この補償により、ビット平面に対する合計表示時間は影響を受けない。
【００４２】
リセットの競合が反復的なセグメントの競合でない場合、工程８０３が、リセット・タイミングのスキュー（「リセット・スキュー」）を調節することによってその競合を避けることができるかどうかを判定する。リセットの競合が短セグメントの間のものであれば、この解決が可能である。解決が可能であれば、工程８０４で、リセット・スキューを調節する。通常、リセット・スキューは、１つの直後に別の１つというように、群から群に連続的にロードする場合のロード・スキューと同形である。従って、リセット・スキューを調節する場合、より水平になる、即ち、各々のリセットの間の時間がより長くなる。
【００４３】
図９（Ａ）及び９（Ｂ）は工程８０３及び８０４を示す。図９（Ａ）で、セグメント（ｎ＋１）が短セグメントであり、セグメント（ｎ＋２）とリセットの重なりを有する。図９（Ｂ）では、両方のセグメントのリセット・スキューを変えることにより、重なりが是正されている。しかし、その結果、セグメントｎはそのある群に対する表示時間が長くなり、セグメント（ｎ＋２）もそうである。セグメントｎ及び（ｎ＋２）が、同じビット平面のセグメントであれば、観察者の画像に対する知覚には影響しない。しかし、それらが同じビット平面のセグメントでなければ、フレーム内の他のどこかに「逆スキュー」を設けなければならない。これは、ビット平面ｎのセグメントに先行するビット平面（ｎ＋２）のセグメントを突止め、その間の任意の境界をスキューさせることによって達成される。即ち、それらが隣接していれば、その境界がスキューされ、中間に介在するセグメントがあれば、それらの間の全ての境界がスキューされる。
【００４４】
工程８０４の結果として、リセット・スキューが調節される場合、影響を受ける各々のビット平面に対するロード・スキューも変えられる。ロード・スキューをより水平にする（各々のロードの間の時間をより長くする）時、そのビット平面のロードを次のビット平面のリセットに対して散在させることが必要になることがある。図７の過程は、ロード及びリセットを追跡し、ビット平面に対する連続的なロードの代りに、群のロードでシーケンスを作る。
リセット解放ビット平面にリセットの重なりがある場合、工程８０６が用いられる。この場合、リセット解放保持時間が調節される。
【００４５】
図１０は工程８０６を例示する。図示のように、リセット解放保持時間は、リセット解放信号とバイアス・オンの間の時間である。この時間を調節して、バイアス・オンを含むリセットの重なりを防止することができる。
【００４６】
図７に戻って説明すると、工程７０７はフレームの初めのセグメントに対処する為に余剰時間を使う。更に具体的に言うと、フレームの初めに、最初のセグメントが暗時間の間にロードされ、その後全ての群が大域リセットされる。データ保持時間が大域リセットに続く。このデータ保持時間を余剰時間で補償する。
工程７０８で、余剰時間を使い切ったかどうかを判断する。使い切っていれば、この過程は「解決策なし」状態を宣言して終了する。
工程７０９で、残っている余剰時間を使って、短及びリセット解放セグメントに対処する。例えば、ビット平面７のセグメントがビット平面４のセグメントに先行し、ビット平面４のセグメントがｘの補償時間を持っていると仮定する。この場合、ｘ時間をビット平面７の余剰時間から取出し、そのセグメントの表示時間に加算する。
【００４７】
工程７１０で、余剰時間を使い切ったかどうかを判定する。使い切っていれば、過程は「解決策なし」状態を宣言して終了する。
カラー・ホィールが１つの色について１つより多くのホィール区分を持つ場合、工程７１１が用いられる。前に述べたように、カラー・ホィール表示装置では、図７の過程が各々の色に対して繰返される。各々の色は１つより多くのホィール区分を持つことがあり、その場合、この過程によって各々のホィール区分に対するシーケンスが発生される。工程７１１で、それまでの工程で加算された任意の余剰時間を含めて、合計のホィール区分に対して使われた合計時間が計算される。
【００４８】
工程７１２は残っている余剰時間を配分する。カラー・ホィールが１つの区分しか持たない場合、余剰時間がセグメントに均一に分配される。カラー・ホィールが１つより多くのホィール区分を持つ場合、各々のホィール区分が適正な配分の表示時間を手に入れることを保証するような形で、余剰時間が分配される。各々のホィール区分に対する目標時間が、ＤＭＤパラメータとして、シーケンス発生器４０に入力される。
【００４９】
工程７１３は、リセット及びロードのスキューを定める為に、初め及び終りのビット平面を調節する。前に述べたように、フレームの初めに、大域リセットが最初のセグメントの全ての群の表示時間を同時に開始する。この最初のセグメントにある各々の群に対し、表示時間は、フレーム内の残りのセグメントに対するロード・スキューに見合うように、次第に一層長くされる。シーケンスの段階的な部分の最後のセグメントが「最後の段階のセグメント」である。このセグメントは大域リセットで終り、その後任意の数の大域セグメントを表示することができる。最後の段階のセグメントは、最初のセグメントと同じビット平面からのものである。最後の段階のセグメントは、各々の群に対し表示時間が次第に短くなる。この結果、対応するビット平面に対する全体的な表示時間が適正になる。
【００５０】
工程７１４及び７１５は、セグメントの表示時間に基づいて、ロード及びリセットに対する遅延を計算する。前に述べたように、ロードでは、通常セグメントは全ての群に連続的にロードされる。従って、ロード命令は、そのセグメントに関連したビット平面を確認することによって行われる。例外は、リセット・スキューを調節する時であり、この場合、ロード命令がビット平面及び群を確認する。工程７１４は、リセット解放に対する遅延を設定すると共に、リセット解放セグメントに対するバイアス・オンを行う。
【００５１】
工程７１６は任意の大域リセットの設定をする。カラー・ホィール表示装置では、各々のホィール区分の終り（カラー・ホィールの「スポーク」）に「クリア」を使う。これによってスポークが通過する時、暗時間ができる。この暗時間の必要がある為、短セグメント又はリセット解放セグメントが、シーケンスの最後のセグメントとして配置される場合が多い。こうすると、短セグメント又はリセット解放セグメントに余剰時間が必要になることが避けられる。リセット解放セグメントの場合、これによって、リセット解放ビットがフレーム内の他の場所に配置された場合に必要になる追加の暗時間（ミラーの「浮動」中の）がなくなる。工程７１６で、全ての大域リセットに対する大域リセット遅延が計算される。
【００５２】
図７の過程について上に述べたのは、分割リセット形表示装置の場合である。多くの同じ考えは、大域リセット方式にも当てはまる。大域リセット方式では、全てのセグメントが、前のセグメントの表示時間の間にロードされ、その後大域リセットされる。従って、問題は、短い表示時間にしても、次のセグメントをロードするのに十分な時間が得られるようにできることである。分割リセット方式の場合の分類と同様に、大域リセット方式のセグメントが、それらの表示時間で判定して、正常、短又はリセット解放と分類される。正常表示時間は、公称表示時間、例えば、保持時間、全ての表示素子をロードする時間、リセット時間及びデータ設定時間の和と同じ長さかそれより長い。短表示時間は公称表示時間より短い。短表示時間の後、データをクリアし、暗時間の間に次のビット平面をロードすることが続く。短表示時間は、保持時間、クリア時間、リセット時間及びデータ設定時間の和と同じ短さにすることができる。リセット解放表示時間はリセット解放で終了し、この為、表示素子が「浮動」状態にある間にクリアを開始することができ、その後暗時間の間に、次のセグメントに対するデータのロードが行われる。
【００５３】
他の実施例
この発明を特定の実施例について説明したが、この説明はこの発明を制約するものと解してはならない。当業者には、ここで開示した実施例の種々の変形並びにその他の実施例が容易に考えられよう。従って、特許請求の範囲は、この発明の範囲に属するこのような全ての変形を包括することを承知されたい。
【００５４】
以上の説明に関し、更に以下の項目を開示する。
（１） その表示素子がロード及びリセットによってデータがアドレスされるような分割リセット形空間光変調器を持ち、前記データがビット平面フォーマットになっていて、各々のビット平面があるフレーム時間の間に１つ又は更に多くのセグメントとしてロードされ、前記空間光変調器が最小ロード時間を持つような分割リセット形表示装置に対するロード／リセット・シーケンスを自動的に供給する方法に於て、
前記セグメントの表示順序を記憶し、
各々の前記セグメントを正常表示時間又は短表示時間を持つものとして分類し、前記正常表示時間が少なくとも前記最小ロード時間と同じ長さであり、前記短表示時間は前記最小ロード時間より短く、
前記最小ロード時間を各々の前記正常表示時間から減算して、各々の前記正常表示時間に対して余剰時間を決定し、
実際の表示時間を各々の前記セグメントに割当て、各々の正常表示時間には前記最小ロード時間だけが与えられるようにし、
１つの前記短表示時間の前に発生する任意の前記正常表示時間に対して、前記余剰時間の少なくとも一部分を加算し、
残っている余剰時間があればそれを分配し、
各々の前記セグメントのロード及びリセットの夫々に対する開始時間を設定する工程を含む方法。
【００５５】
（２） 第１項に記載の方法に於て、更に、少なくとも１つの前記セグメントをリセット解放表示時間を持つものとして分類する工程を含む方法。
（３） 第２項に記載の方法に於て、前記設定する工程が、１つ又は更に多くのリセット解放信号に対する開始時間を設定することを含む方法。
（４） 第２項に記載の方法に於て、更に、リセット解放表示時間を持つ１つのセグメントを前記フレーム時間の終りに置く工程を含む方法。
【００５６】
（５） 第１項に記載の方法に於て、更に、前記表示素子の大域リセットをして、少なくとも１つのセグメントの表示時間を開始する工程を含む方法。
（６） 第１項に記載の方法に於て、更に、合計表示時間を表す使用済みフレーム時間を計算して、該使用済みフレーム時間を所望のフレーム時間と比較する工程を含む方法。
（７） 第１項に記載の方法に於て、前記加算する工程が、前記短表示時間及び前記最小表示時間の間の差を補償するのに十分な長さの余剰時間を加算することによって行われる方法。
（８） 第１項に記載の方法に於て、前記表示素子が保持時間及びロード時間を持ち、前記短表示時間が少なくとも前記リセット時間に前記保持時間を加えた時間と同じ長さである方法。
【００５７】
（９） その表示素子がロード及びリセットによってデータがアドレスされるような大域リセット形空間光変調器を持ち、前記データはビット平面フォーマットにされ、各々のビット平面があるフレーム時間の間に１つ又は更に多くのセグメントとしてロードされ、前記空間光変調器が最小ロード時間を持つような表示装置に対するロード／リセット・シーケンスを自動的に供給する方法に於て、前記セグメントの表示順序を記憶し、
各々の前記セグメントを正常表示時間又は短表示時間を持つものとして分類し、前記正常表示時間は少なくとも前記最小ロード時間と同じ長さであり、前記短表示時間は前記最小ロード時間より短く、
前記フレーム時間を表示時間に分割し、
短表示時間を持つ各々の前記セグメントの後にクリアを置き、
各々の前記セグメントのロード、リセット及びクリアに対して夫々開始時間を設定する工程を含む方法。
【００５８】
（１０） 第９項に記載の方法に於て、更に、少なくとも１つのセグメントをリセット解放表示時間を持つものとして分類する工程を含む方法。
（１１） 第１０項に記載の方法に於て、前記設定する工程が、１つ又は更に多くのリセット解放信号に対する開始時間を設定することを含む方法。
（１２） 第９項に記載の方法に於て、更に、合計表示時間を表す使用済みフレーム時間を計算し、該使用済みフレーム時間を所望のフレーム時間と比較する工程を含む方法。
（１３） 第９項に記載の方法に於て、前記表示素子が保持時間を持ち、前記正常表示時間が少なくとも前記保持時間に前記最小ロード時間を加えた時間と同じ長さである方法。
（１４） 第１２項に記載の方法に於て、前記短表示時間が少なくとも前記保持時間に前記クリアに対する時間を加えた時間と同じ長さである方法。
【００５９】
（１５） その表示素子がロード及びリセットによってデータがアドレスされるような分割リセット形空間光変調器を持ち、前記データがビット平面フォーマットにされ、各々のビット平面があるフレーム時間の間に、１つ又は更に多くのセグメントとしてロードされ、前記空間光変調器が最小ロード時間を持つような表示装置に対するロード／リセット・シーケンスを自動的に供給する方法に於て、
前記セグメントの表示順序を記憶し、
何れかの前記セグメントのリセットによって、次のセグメントのリセットに対してリセットの競合を生ずるかどうかを判定して、競合するセグメントを確認し、
前記競合するセグメントが多数のセグメントを持つビット平面のものであるかどうかを判定し、
前記競合するセグメントが多数のセグメントを持つビット平面のものであれば、前記競合するセグメントの表示時間を調節すると共に、関連するビット平面の別のセグメントを逆に調節することにより、前記リセットの競合を避け、
各々の前記セグメントのロード及びリセットに対して夫々開始時間を設定する工程を含む方法。
【００６０】
（１６） 第１５項に記載の方法に於て、更に、前記競合するセグメントが多数のセグメントを持つビット平面のものでなければ、前記競合するセグメント及び次のセグメントのリセット・スキューを調節することにより、前記リセットの競合を避ける工程を含む方法。
（１７） 第１５項に記載の方法に於て、更に、前記競合するセグメントが同じビット平面のセグメントと境界を接するかどうかを判定し、境界を接していなければ、前記フレーム時間内の他の場所で、リセット・スキューを逆に調節する工程を含む方法。
（１８） 第１５項に記載の方法に於て、前記競合するセグメントがリセット解放表示時間を持ち、該セグメントがリセット解放信号で終了し、前記リセットの競合を避ける工程は、前記競合するセグメントの保持時間を調節することによって達成される方法。
【００６１】
（１９） その表示素子にデータがロードされ、ロードの合間にリセットされるような空間光変調器を持つ表示装置に対するロード／リセット・シーケンスを自動的に発生する方法（図７）を説明した。ビット平面のデータは、その表示時間に従って、正常、短又はリセット解放を分類される（図５）。正常ビット平面の余剰時間を計算する（図５）。正常ビット平面の表示時間は、余剰時間を減算するか加算することによって調節され、短又はリセット解放のビット平面の前に表示される任意の正常ビット平面は、短又はリセット解放ビット平面をロードすることができるようにするのに十分な余剰時間を含むようにする（図７）。更に、リセットの競合を検出して避ける（図７、８、９（Ａ）及び９（Ｂ））。
【図面の簡単な説明】
【図１】この発明に従って発生されたシーケンスを用いてプログラムされたシーケンス制御器を持つ投影形表示装置のブロック図。
【図２】分割リセット・アドレス方式用に構成された、図１のＳＬＭの表示素子アレイの一部分を示す図。
【図３】（Ａ）は分割リセット方式の段階的なロード及びリセットを示す図、（Ｂ）は短表示時間に対するロード及びリセットを示す図。
【図４】この発明によるシーケンス発生器の略図。
【図５】ビット平面、それらのセグメント分割並びにそれらの分類を示す図。
【図６】図４のいくつかの入力パラメータを示す図。
【図７】図４のシーケンス発生器によって実施される過程を示すフローチャート。
【図８】リセットの重なりを解決する過程を示すフローチャート。
【図９】リセット・スキューを調節することによって、リセットの重なりを解決する方法を示す図。
【図１０】リセット解放ビット平面に対してリセットの重なりを解決する方法を示す図。
【符号の説明】
１０ 投影表示装置
１２ａ Ａ／Ｄ変換器
１２ｂ Ｙ／Ｃ分離器
１３ プロセッサ・システム
１５ ＳＬＭ
１８ シーケンス制御器
４０ シーケンス発生器

Claims (1)

1. 分割リセット形空間光変調器を有する分割形リセット表示装置に対してロード及びリセット・シーケンスを自動的に提供する方法であって、
   前記分割リセット形空間光変調器の表示素子にはロード及びリセットによってデータがアドレスされ、
   前記データはビット平面のフォーマットであり、各々の前記ビット平面はひとつ以上のセグメントとしてフレーム時間中にロードされ、
   前記分割リセット形空間光変調器は最小ロード時間を有し、
   前記方法は、
   前記セグメントの表示順序を記憶するステップと、
   各々の前記セグメントを正常表示時間または短表示時間に分類するステップであって、前記正常表示時間は少なくとも前記最小ロード時間と同じ長さであり、前記短表示時間は前記最小ロード時間より短い、前記分類するステップと、
   各々の前記正常表示時間から前記最小ロード時間を減算して、各々の前記正常表示時間に対する余剰時間を決定するステップと、
   各々の前記正常表示時間に前記最小ロード時間だけが与えられるように、各々の前記セグメントに実際の表示時間が割当てられるステップと、
   １つの前記短表示時間より前に発生する任意の前記表示時間に対して、前記余剰時間の少なくとも一部分を加算するステップと、
   前記余剰時間の残りを分配するステップと、
   各々の前記セグメントのロード及びリセットのそれぞれに対する開始時間を設定するステップと、
   を備える前記方法。

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