JP4137922B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明はアナログ入力電流をデジタル値に変換するＡ／Ｄ変換回路に関するものである。
近年、アナログ量をデジタル値に変換するアナログ／デジタル変換回路（Ａ／Ｄ変換回路）において、アナログ量を電流として扱うツリー構造を持つ電流モードＡ／Ｄ変換回路が用いられるようになってきている。このツリー構造を持つＡ／Ｄ変換回路において、デジタル値のビット数を増加させると、１ビット増加する毎に回路規模（面積）がほぼ２倍となる。このようなＡ／Ｄ変換回路は、１つのチップ、又は他の回路と集積化されたチップに用いにくい。このため、Ａ／Ｄ変換回路のビット数の増加に対する回路規模の増加を抑えることが求められている。

従来、アナログ量をデジタル値に変換するＡ／Ｄ変換回路において、アナログ量として入力信号電流をデジタル値に変換する電流モードＡ／Ｄ変換回路が例えば特許文献１に開示されている。このＡ／Ｄ変換回路は、カレントミラー回路を用いて形成された階層的ツリー構造（木構造）を持ち、入力信号電流をツリー状に分散させ、信号がそれぞれの電流経路を伝搬していく途中で、伝搬された電流と比較電流との減算／加算を階層的に行い、それらの結果得られる電流を比較電流と比較してデジタル値を出力する。
特開平８−７９０８０号公報

ところで、上記のＡ／Ｄ変換回路では、アナログ量に対する分解能を高くする、つまりデジタル値のビット数を増加させると、１ビットの増加に対応して１段の階層を付加する必要がある。そして、上記のＡ／Ｄ変換回路はツリー構造を持つため、追加する回路段の回路規模は、追加前の最終回路段の回路規模の２倍となり、Ａ／Ｄ変換回路全体の回路面積は、追加前の全回路面積のほど２倍となる。このため、上記のＡ／Ｄ変換回路のみを搭載した半導体チップ、又は上記Ａ／Ｄ変換回路と他の回路を搭載した半導体チップにおいて、Ａ／Ｄ変換の分解能を高くすることは、Ａ／Ｄ変換回路における回路規模を増加量が極めて大きいため、回路規模の増大を抑えつつデジタル値のビット数を多くすることは困難であった。

また、上記のＡ／Ｄ変換回路では、各段において大きさの等しい比較電流が必要である。そして、段数が多く末端へ行くほど必要な比較電流の数（定電流源の数）が多くなる。このため、各段における複数の比較電流を等しくすることは困難でありバラツキも大きくなることから、変換結果に於ける精度が低下するという問題がある。

本発明は上記問題点を解決するためになされたものであって、その目的はビット数の増加に対する回路規模の増加と精度の低下を抑えることのできるＡ／Ｄ変換回路を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、デジタル値のビット数と同数の演算セルを直列接続し、各段の演算セルは入力電流と基準電流との差を演算し、該差の絶対値を持つ電流を出力するようにした。従って、入力電流と基準電流との相互の差に応じて後段の回路を設ける必要がない、つまり入力電流が大きい場合の電流を受ける回路と、基準電流が大きい場合の電流を受ける回路を設ける必要がない。このため、デジタル値のビット数を増やすためには１つの演算セルを直列に接続すればよいため、逐次比較型Ａ／Ｄ変換回路において後段の回路の数を少なくすることができ、回路規模の増加が抑えられる。また、後段における回路数が少なくなるため、基準電流を流すための定電流源の数も少なくなる。従って、多くの定電流源を作成する必要がないため、バラツキによる精度の低下が抑えられる。

また、演算セルは、入力電流から基準電流を減算して第１電流を生成する第１比較部と、基準電流から入力電流を減算して第２電流を生成する第２比較部とを備え、入力電流と基準電流との相互の差を持つ電流が容易に生成される。

請求項２に記載の発明によれば、第１比較部は、基準電流を流す定電流源と、入力電流から前記基準電流を減算して第１電流を生成する第１カレントミラー回路と、前記第１カレントミラー回路を構成するトランジスタと異なる導電型のトランジスタにより構成され前記第１電流をミラーした電流を生成する第２カレントミラー回路とを備え、第２比較部は、基準電流を流す定電流源と、前記基準電流から入力電流を減算して第２電流を生成する第１カレントミラー回路と、前記第１カレントミラー回路を構成するトランジスタと異なる導電型のトランジスタにより構成され前記第２電流をミラーした電流を生成する第２カレントミラー回路とを備えた。従って、カレントミラー回路に対する定電流源の接続形態により入力電流と基準電流との相互の差を持つ第１電流と第２電流とを容易に生成することができる。そして、第１比較部と第２比較部それぞれの第２カレントミラー回路は、電流の流れる方向によってミラーすることができないため、該第２カレントミラー回路を構成するトランジスタの導電型に対応する正の符号を持つ電流が出力され、導電型に対応しない負の符号を持つ電流が出力されない。従って、絶対値を持つ電流を容易に出力することができる。

請求項３に記載の発明によれば、第２カレントミラー回路は、増幅率が２に設定され、各段の前記演算セルに備えられた定電流源は同じ値の基準電流を流すように構成されている。従って、逐次比較型Ａ／Ｄ変換回路のビット数を多くする、つまり演算セルの段数を多くしても、各段の演算セルにおける基準電流が段数に応じて小さくならないため、微少な基準電流を流す定電流源を作成する必要が無く、下位ビットにおける精度の低下を抑えることができる。

請求項４に記載の発明によれば、第２カレントミラー回路は、増幅率が１に設定され、２段目以降の前記演算セルに備えられた定電流源はそれぞれ前段の演算セルに備えられた定電流源が流す基準電流の１／２の基準電流を流すように構成されている。従って、各段の第２カレントミラー回路を構成する複数のトランジスタが同じ電気的特性を持つように構成すればよく、形成が容易である。

請求項５に記載の発明によれば、初段の演算セルは、前記アナログ入力電流から前記第１比較部に供給する第１電流と前記第２比較部に供給する第２電流とを生成する入力部を備えた。従って、１つのアナログ入力電流から第１比較部と第２比較部に供給する電流を容易に作成することができる。そして、入力部を備えた演算セルと、入力部を備えていない少なくとも１つの演算セルを直列に接続することで、逐次比較型Ａ／Ｄ変換回路を構成することができる。

請求項６に記載の発明によれば、入力回路は、前記アナログ入力電流を入力し、該アナログ入力電流をミラーして前記第１比較部に供給する第１電流と前記第２比較部に供給する第２電流とを生成する。従って、複数の演算セルの構成を同じにすることができる。

請求項７に記載の発明によれば、エンコーダは、各段の演算セルに対応するエンコーダ部を備える。初段の演算セルに対応するエンコーダ部は、第１比較部により生成された第１電流と第２比較部により生成された第２電流が入力され、該第１電流及び第２電流を差動増幅して初段の演算セルに対応するビットを決定する差動増幅回路を備える。２段目以降の演算セルに対応するエンコーダ部は、第１比較部により生成された第１電流と第２比較部により生成された第２電流が入力され、該第１電流及び第２電流を差動増幅した信号を出力する差動増幅回路と、該差動増幅回路の出力信号と前段のエンコーダ部のデジタル値に基づいてデジタル値のビットを決定するビット調整回路とを備える。このビット調整回路により、各段の演算セルにおいて絶対値を持つ電流を次段の演算セルに対して出力すればよくなる。

請求項８に記載の発明によれば、ビット調整回路は、前段のエンコーダ部のデジタル値が「０」の場合に前記差動増幅回路の出力信号を反転した値を当該ビットとする。このビット調整回路により、各段の演算セルにおいて絶対値を持つ電流を次段の演算セルに対して出力すればよくなる。

以上記述したように、本発明によれば、ビット数の増加に対する回路規模の増加と精度の低下を抑えることのできるＡ／Ｄ変換回路を提供することができる。

以下、本発明を具体化した一実施形態を図１〜図３に従って説明する。
図１は、アナログ量としての入力電流Ａｉを複数ビット（本実施形態では４ビット）のデジタル値を持つ信号Ｄｏに変換するＡ／Ｄ変換回路の回路図である。

Ａ／Ｄ変換回路１０は、直列接続された複数（本実施形態では４つ）の演算セル１１〜１４と、エンコーダ１５とを備えている。
初段の第１演算セル１１にはアナログ量として入力電流Ａｉが入力される。第１演算セル１１は、入力電流Ａｉと基準電流とを比較し、該比較結果に応じた量を持ち互いに逆方向に流れる電流Ｉ１ａ，Ｉ１ｂを生成する。両出力電流Ｉ１ａ，Ｉ１ｂが流れる方向は入力電流Ａｉと基準電流との比較結果に応じて決定される。第１演算セル１１はカレントミラー回路（以下、ミラー回路という）を有し、電流Ｉ１ａ，Ｉ１ｂのうち、ミラー回路にてミラー可能な電流と実質的に等しい電流Ｉ１ｃを出力する。

次段（２段目）の第２演算セル１２は、第１演算セル１１の出力電流Ｉ１ｃと基準電流とを比較し、該比較結果に応じた量を持ち互いに逆方向に流れる電流Ｉ２ａ，Ｉ２ｂを生成する。両出力電流Ｉ２ａ，Ｉ２ｂが流れる方向は、電流Ｉ１ａ，Ｉ１ｂと基準電流との比較結果に応じて決定される。第２演算セル１２はミラー回路を有し、電流Ｉ２ａ，Ｉ２ｂのうち、ミラー回路にてミラー可能な電流と実質的に等しい電流Ｉ２ｃを出力する。

同様に、次段（３段目）の第３演算セル１３は、第２演算セル１２の出力電流Ｉ２ｃと基準電流とを比較し、該比較結果に応じた量を持ち互いに逆方向に流れる電流Ｉ３ａ，Ｉ３ｂを生成し、電流Ｉ３ａ，Ｉ３ｂのうち、ミラー回路にてミラー可能な電流と実質的に等しい電流Ｉ３ｃを出力する。同様に、次段（４段目）の第４演算セル１４は、第３演算セル１３の出力電流Ｉ３ｃと基準電流とを比較し、該比較結果に応じた量を持ち互いに逆方向に流れる電流Ｉ４ａ，Ｉ４ｂを生成する。

エンコーダ１５は、各演算セル１１〜１４の電流Ｉ１ａ，Ｉ１ｂ〜Ｉ４ａ，Ｉ４ｂに基づいて決定した４ビットのデジタル値を持つ信号Ｄｏを出力する。詳しくは、エンコーダ１５は、各演算セル１１〜１４の出力電流Ｉａ，Ｉｂ〜Ｉ４ａ，Ｉ４ｂを互いに比較し、その比較結果と前段の比較結果とに基づいて各ビットにおける値を決定する。尚、初段の第１演算セル１１に対する前段は存在しないため、エンコーダ１５は、初段の第１演算セル１１の電流Ｉ１ａ，Ｉ１ｂの比較結果に基づいてビットの値を決定する。

先ず、演算セル１１〜１４について説明する。
図２は、初段の演算セル（第１演算セル）１１と、２段目の演算セル（第２演算セル）１２の回路図である。

第１演算セル１１は、入力回路としての入力部１１ａと演算部１１ｂとを備えている。入力部１１ａは、入力電流Ａｉと同じ値を持つ２つの電流Ｉａ，Ｉｂを生成するカレントミラー回路である。即ち、入力部１１ａは、互いにゲートが接続され同じ電気的特性を持つ３つのＮチャネルＭＯＳトランジスタＴ１１，Ｔ１２，Ｔ１３により構成されている。第１トランジスタＴ１１のドレインには入力電流Ａｉが供給され、ゲートはドレインと接続され、ソースは低電位電源ＶＳＳに接続されている。第２トランジスタＴ１２のゲートは第１トランジスタＴ１１のゲートに接続され、ソースは低電位電源ＶＳＳに接続され、ドレインは演算部１１ｂに接続されている。第２トランジスタＴ１２ドレイン−ソース間には、入力電流Ａｉと同じ値を持つ第１電流Ｉａが流れる。第３トランジスタＴ１３のゲートは第１トランジスタＴ１１のゲートに接続され、ソースは低電位電源ＶＳＳに接続され、ドレインは演算部１１ｂに接続されている。第３トランジスタＴ１３のドレイン−ソース間には、入力電流Ａｉと同じ値を持つ第２電流Ｉｂが流れる。

演算部１１ｂは、入力部１１ａから出力される第１電流Ｉａ及び第２電流Ｉｂと基準電流とを比較し、該比較結果に応じた量を持ち互いに逆方向に流れる電流Ｉ１ａ，Ｉ１ｂを生成する。両出力電流Ｉ１ａ，Ｉ１ｂが流れる方向は入力電流Ａｉと基準電流との比較結果に応じて決定される。更に、演算部１１ｂはミラー回路を有し、電流Ｉ１ａ，Ｉ１ｂのうち、ミラー回路にてミラー可能な電流と実質的に等しい電流Ｉ１ｃ（図１参照）を出力する。

演算部１１ｂは、第１電流Ｉａに対応する第１比較部２１ａと、第２電流Ｉｂに対応する第２比較部２１ｂとから構成されている。
第１比較部２１ａは、第１ミラー回路Ｍ１１ａと第２ミラー回路Ｍ１２ａと定電流源Ｃ１ａとを備えている。第１ミラー回路Ｍ１１ａは互いにゲートが接続され同じ電気的特性を持つ２つのＰチャネルＭＯＳトランジスタＴ２１ａ，Ｔ２２ａにより構成されている。第１トランジスタＴ２１ａのソースは高電位電源ＶＤＤに接続され、ドレインは入力部１１ａの第２トランジスタＴ１２に接続されている。第２トランジスタＴ２２ａのソースは高電位電源ＶＤＤに接続され、ドレインはゲートと定電流源Ｃ１ａの第１端子に接続され、定電流源Ｃ１ａの第２端子は低電位電源ＶＳＳに接続されている。そして、第１トランジスタＴ２１ａのドレインは第２ミラー回路Ｍ１２ａに接続されている。定電流源Ｃ１ａは所定量の基準電流Ｉｒ１を流すように構成されている。基準電流Ｉｒ１の値は、例えばＡ／Ｄ変換回路１０に入力されるアナログ量の範囲に応じて設定される。例えば、アナログ量の範囲を０〜１６０μＡとした場合、基準電流Ｉｒ１の値はその範囲の１／２の値（＝（最大値＋最小値）／２）に設定される。

第１ミラー回路Ｍ１１ａは、定電流源Ｃ１ａに流れる基準電流Ｉｒ１と実質的に同じ量の電流を第１トランジスタＴ２１ａに流す。そして、第１トランジスタＴ２１ａのドレインには、入力部１１ａの第２トランジスタＴ１２と第２ミラー回路Ｍ１２ａが接続されている。従って、第１比較部２１ａは、基準電流Ｉｒ１から第１電流Ｉａを減じた値を持つ電流Ｉ１ａ（＝Ｉｒ１−Ｉａ）を第２ミラー回路Ｍ１２ａに供給する。

第２ミラー回路Ｍ１２ａは、互いにゲートが接続され同じ電気的特性を持つ３つのＮチャネルＭＯＳトランジスタＴ２３ａ，Ｔ２４ａ，Ｔ２５ａにより構成されている。第３トランジスタＴ２３ａのソースは低電位電源ＶＳＳに接続され、ドレインは第１ミラー回路Ｍ１１ａの第１トランジスタＴ２１ａに接続されている。第３トランジスタＴ２３ａのゲート及びドレインは互いに接続されている。第４トランジスタＴ２４ａ及び第５トランジスタＴ２５ａのソースは低電位電源ＶＳＳに接続されている。第２ミラー回路Ｍ１２ａの第４トランジスタＴ２４ａ及び第５トランジスタＴ２５ａには、第３トランジスタＴ２３ａに流れる電流と実質的に同じ値を持つ電流がそれぞれ流れる。

第２比較部２１ｂは、第１ミラー回路Ｍ１１ｂと第２ミラー回路Ｍ１２ｂと定電流源Ｃ１ｂとを備えている。定電流源Ｃ１ｂは、第１比較部２１ａの定電流源Ｃ１ａと同じ電気的特性を持つ、即ち基準電流Ｉｒ１を流すように構成されている。そして、第２比較部２１ｂは、第２電流Ｉｂと定電流源Ｃ１ｂが流す基準電流Ｉｒ１との比較が、第１比較部２１ａと逆になるように構成されている。

即ち、第１ミラー回路Ｍ１１ｂは互いにゲートが接続され同じ電気的特性を持つ２つのＰチャネルＭＯＳトランジスタＴ２１ｂ，Ｔ２２ｂにより構成されている。第１トランジスタＴ２１ｂのソースは高電位電源ＶＤＤに接続され、ドレインはゲートと入力部１１ａの第３トランジスタＴ１３に接続されている。第２トランジスタＴ２２ｂのソースは高電位電源ＶＤＤに接続され、ドレインは定電流源Ｃ１ｂの第１端子に接続され、定電流源Ｃ１ｂの第２端子は低電位電源ＶＳＳに接続されている。そして、第２トランジスタＴ２２ｂのドレインは第２ミラー回路Ｍ１２ｂに接続されている。

第１ミラー回路Ｍ１１ｂは、第１トランジスタＴ２１ｂに流れる第２電流Ｉｂと実質的に同じ量の電流を第２トランジスタＴ２２ｂに流す。そして、第２トランジスタＴ２２ｂのドレインには、定電流源Ｃ１ｂと第２ミラー回路Ｍ１２ｂが接続されている。従って、第２比較部２１ｂは、第２電流Ｉｂから基準電流Ｉｒ１を減じた値を持つ電流Ｉ１ｂ（＝Ｉｂ−Ｉｒ１）を第２ミラー回路Ｍ１２ｂに供給する。

第２ミラー回路Ｍ１２ｂは、互いにゲートが接続され同じ電気的特性を持つ３つのＮチャネルＭＯＳトランジスタＴ２３ｂ，Ｔ２４ｂ，Ｔ２５ｂにより構成されている。第３トランジスタＴ２３ｂのソースは低電位電源ＶＳＳに接続され、ドレインは第１ミラー回路Ｍ１１ｂの第２トランジスタＴ２２ｂに接続されている。第３トランジスタＴ２３ｂのゲート及びドレインは互いに接続されている。第４トランジスタＴ２４ｂのソースは低電位電源ＶＳＳに接続され、ドレインは第１比較部２１ａの第２ミラー回路Ｍ１２ａを構成する第４トランジスタＴ２４ａのドレインと次段の第２演算セル１２に接続されている。第５トランジスタＴ２５ｂのソースは低電位電源ＶＳＳに接続され、ドレインは第１比較部２１ａの第２ミラー回路Ｍ１２ａを構成する第５トランジスタＴ２５ａのドレインと次段の第２演算セル１２に接続されている。第２ミラー回路Ｍ１２ｂの第４トランジスタＴ２４ｂ及び第５トランジスタＴ２５ｂには、第３トランジスタＴ２３ｂに流れる電流と実質的に同じ値を持つ電流がそれぞれ流れる。

第１電流Ｉａと第２電流Ｉｂは同じ値であり、両比較部２１ａ，２１ｂの定電流源Ｃ１ａ，Ｃ１ｂは同じ基準電流Ｉｒ１を流すように構成されている。従って、第１比較部２１ａと第２比較部２１ｂのそれぞれにおける比較結果である電流Ｉ１ａと電流Ｉ１ｂは、実質的に同じ値（電流量）を持ち、流れる方向が逆である。つまり、第１ミラー回路Ｍ１１ａ，Ｍ１１ｂから第２ミラー回路Ｍ１２ａ，Ｍ１２ｂに向かって流れる電流に「＋」の符号を付して表し、その逆向きに流れる電流に「−」の符号を付して表すと、電流ｉ１ａと電流Ｉ１ｂの関係は、Ｉ１ａ＝−Ｉ１ｂ（又は−Ｉ１ａ＝Ｉ１ｂ）となる。

ところで、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂは、「−」の符号を持つ電流、即ち第２ミラー回路Ｍ１２ａ，Ｍ１２ｂから第１ミラー回路Ｍ１１ａ，Ｍ１１ｂに向かって流れる電流をミラーすることができない、つまり出力側のトランジスタＴ２４ａ，Ｔ２５ａ，Ｔ２４ｂ，Ｔ２５ｂに電流を流すことができない。従って、演算部１１ｂは、第１比較部２１ａと第２比較部２１ｂのうち、「＋」の符号を持つ電流（Ｉ１ａ又はＩ１ｂ）が流れる側の比較部から同じ量を持つ第１電流Ｉｃ１ａ及び第２電流Ｉｃ１ｂを出力し、「−」の符号を持つ電流を出力しない。つまり、演算部１１ｂは、第１比較部２１ａの第１ミラー回路Ｍ１１ａにより生成した電流Ｉ１ａ、又は第２比較部２１ｂの第１ミラー回路Ｍ１１ｂにより生成した電流Ｉ１ｂと等しい電流量の第１電流Ｉｃ１ａ及び第２電流Ｉｃ１ｂを出力する。尚、第１電流Ｉｃ１ａは第１比較部２１ａの第４トランジスタＴ２４ａ又は第２比較部２１ｂの第４トランジスタＴ２４ｂにより流れる電流であり、第２電流Ｉｃ１ｂ第１比較部２１ａの第５トランジスタＴ２５ａ又は第２比較部２１ｂの第５トランジスタＴ２５ｂにより流れる電流である。第１電流Ｉｃ１ａ及び第２電流Ｉｃ１ｂが図１に示す電流Ｉ１ｃに相当する。即ち、演算部１１ｂは、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂにより、基準電流Ｉｒ１と入力電流（第１電流Ｉａ、第２電流Ｉｂ）の差の絶対値を持つ第３電流Ｉ１ｃ（第１電流Ｉｃ１ａ及び第２電流Ｉｃ１ｂ）を出力する。

第２演算セル１２について説明する。尚、第２演算セル１２を構成するトランジスタは、第１演算セル１１を構成するトランジスタと同じ符号を付して説明する。
第２演算セル１２は、第１演算セル１１を構成する演算部１１ｂと同様に構成されている。詳述すると、第２演算セル１２は、第１演算セル１１から出力される第１電流Ｉｃ１ａに対応する第１比較部２２ａと、第１演算セル１１から出力される第２電流Ｉｃ１ｂに対応する第２比較部２２ｂとから構成されている。第１比較部２２ａは演算部１１ｂを構成する第１比較部２１ａと同様に構成され、第１ミラー回路Ｍ２１ａと第２ミラー回路Ｍ２２ａと定電流源Ｃ２ａとを備えている。第２比較部２２ｂは演算部１１ｂを構成する第２比較部２１ｂと同様に構成され、第１ミラー回路Ｍ２１ｂと第２ミラー回路Ｍ２２ｂと定電流源Ｃ２ｂとを備えている。

定電流源Ｃ２ａ，Ｃ２ｂは、演算セルの段数に応じて設定された電流を流すように構成されている。本実施形態では、定電流源Ｃ２ａ，Ｃ２ｂは、第１演算セル１１の定電流源Ｃ１ａ，Ｃ１ｂが流す基準電流Ｉｒ１の１／２の基準電流Ｉｒ２を流すように構成されている。

従って、第１比較部２２ａは、基準電流Ｉｒ２から第１電流Ｉｃ１ａを減じた値を持つ電流Ｉ２ａ（＝Ｉｒ２−Ｉｃ１ａ）を生成する。また、第２比較部２２ｂは、第２電流Ｉｃ１ｂから基準電流Ｉｒ２を減じた値を持つ電流Ｉ２ｂ（＝Ｉｃ１ｂ−Ｉｒ２）を生成する。そして、第２演算セル１２は、生成した２つの電流Ｉ２ａ，Ｉ２ｂのうち、第２ミラー回路Ｍ２２ａ，Ｍ２２ｂにてミラー可能な電流（Ｉ２ａ又はＩ２ｂ）と実質的に等しい第１電流Ｉｃ２ａ及び第２電流Ｉｃ２ｂを出力する。第１電流Ｉｃ２ａ及び第２電流Ｉｃ２ｂが図１に示す電流Ｉ２ｃに相当する。

ところで、第１ミラー回路Ｍ１１ａ，Ｍ１１ｂはＰチャネルＭＯＳトランジスタＴ２１ａ，Ｔ２２ａ，Ｔ２１ｂ，Ｔ２２ｂにより構成され、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂはＮチャネルＭＯＳトランジスタＴ２３ａ〜Ｔ２５ａ，Ｔ２３ｂ〜Ｔ２５ｂにより構成されている。即ち、第１ミラー回路Ｍ１１ａ，Ｍ１１ｂを構成するトランジスタの導電型と、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂを構成するトランジスタの導電型は異なっている。この関係は、第１演算セル１１の演算部１１ｂを構成する第２ミラー回路Ｍ１２ａ，Ｍ１２ｂと、第２演算セル１２を構成する第１ミラー回路Ｍ２１ａ，Ｍ２１ｂとの間においても同じである。つまり、第１演算セル１１の第２ミラー回路Ｍ１２ａ，Ｍ１２ｂにおいてミラー可能な電流は、その第２ミラー回路Ｍ１２ａ，Ｍ１２ｂを構成するＮチャネルＭＯＳトランジスタＴ２３ａ〜Ｔ２５ａ，Ｔ２３ｂ〜Ｔ２５ｂのドレインからソースに向かって流れる電流である。この電流が流れる方向は、次段の演算セルを構成する第１ミラー回路Ｍ２１ａ，Ｍ２１ｂのＰチャネルＭＯＳトランジスタＴ２１ａ，Ｔ２１ｂにおいて流れる電流の方向と一致している。従って、第１演算セル１１は、第１ミラー回路Ｍ１１ａ，Ｍ１１ｂ及び定電流源Ｃ１ａ，Ｃ１ｂにより生成し流れる方向が互いに異なる２つの電流Ｉ１ａ，Ｉ１ｂのうち、次段の第２演算セル１２の第１ミラー回路Ｍ２１ａ，Ｍ２１ｂに適合した、つまり第１ミラー回路Ｍ２１ａ，Ｍ２１ｂにおいて流れる電流の向きに対応する電流を選択する。そして、第１演算セル１１は、選択された電流に対応する第２ミラー回路の第４トランジスタ及び第５トランジスタにより、その選択された電流と実質的に等しい２つの第１電流及び第２電流を出力する。

尚、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂを構成するトランジスタと第１ミラー回路Ｍ１１ａ，Ｍ１１ｂを構成するトランジスタとにおける導電型の関係は、入力部１１ａと第１ミラー回路Ｍ１１ａ，Ｍ１１ｂとにおける導電型の関係と同じである。つまり、入力部１１ａを構成するトランジスタの導電型と、第１ミラー回路Ｍ１１ａ，Ｍ１１ｂを構成するトランジスタの導電型は、互いにこと異なっている。

第３演算セル１３及び第４演算セル１４は、第２演算セル１２と同様に構成されている。つまり、第２演算セル１２と第３演算セル１３と第４演算セル１４は、第１演算セル１１を構成する演算部１１ｂと同一構成を持つ。従って、換言すれば、Ａ／Ｄ変換回路１０は、入力部１１ａと、同一構成を持つ４つの演算セルと、から構成されているとみることもできる。

第３演算セル１３及び第４演算セル１４にそれぞれ含まれる定電流源は、前段の演算セルに含まれる定電流源が流す基準電流の１／２の電流を流すように構成されている。つまり、第３演算セル１３の第１比較部と第２比較部を構成する定電流源は、前段の回路である第２演算セル１２の定電流源Ｃ２ａ，Ｃ２ｂが流す基準電流Ｉｒ２の１／２の基準電流Ｉｒ３を流すように構成されている。そして、第４演算セル１４の第１比較部と第２比較部を構成する定電流源は、前段の回路である第３演算セル１３の定電流源が流す基準電流Ｉｒ３の１／２の基準電流Ｉｒ４を流すように構成されている。

図３は、エンコーダ１５の一部回路図であり、第１演算セル１１と第２演算セル１２に対応するエンコーダ部１５ａ，１５ｂの回路図である。
第１エンコーダ部１５ａは、差動増幅回路５１とインバータ回路５２とを有している。差動増幅回路５１は、定電流源５１ａ、差動入力部５１ｂ、カレントミラー部５１ｃとから構成されている。定電流源５１ａの第１端子は高電位電源ＶＤＤに接続され、第２端子は差動入力部５１ｂに接続されている。差動入力部５１ｂは一対のＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｔ５１，Ｔ５２により構成され、両トランジスタＴ５１，Ｔ５２のソースは互いに接続され、その接続点は共に定電流源５１ａに接続され、ドレインはカレントミラー部５１ｃに接続されている。第１トランジスタＴ５１のゲートには第１電流Ｉ１ａが供給され、第２トランジスタＴ５２のゲートには第２電流Ｉ１ｂが供給されている。カレントミラー部５１ｃは一対のＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）Ｔ５３，Ｔ５４により構成され、両トランジスタＴ５３，Ｔ５４のソースは低電位電源ＶＳＳに接続されている。第３トランジスタＴ５３のドレインは第１トランジスタＴ５１のドレインに接続されている。第４トランジスタＴ５４のドレインは第２トランジスタＴ５２のドレインに接続され、第４トランジスタＴ５４のゲートは第３トランジスタＴ５３のゲートに接続されている。カレントミラー部５１ｃを構成する第３トランジスタＴ５３のドレインは第３トランジスタＴ５３のゲートに接続され、第４トランジスタＴ５４のドレインはインバータ回路５２に接続されている。

上記のように構成された第１エンコーダ部１５ａは、第１電流Ｉ１ａと第２電流Ｉ１ｂの大小に応じたレベルを持つ、つまり「１」又は「０」の値を持つ１ビットの信号Ｄ３を出力する。例えば、第１エンコーダ部１５ａは、第１電流Ｉ１ａが第２電流Ｉ１ｂより大きい場合にＬレベル（０）の信号Ｄ３を出力し、第１電流Ｉ１ａが第２電流Ｉ１ｂより小さい場合にＨレベル（１）の信号Ｄ３を出力する。

第２エンコーダ部１５ｂは、差動増幅回路６１とインバータ回路６２とビット調整回路６３とを有している。差動増幅回路６１は、第１エンコーダ部１５ａの差動増幅回路５１と同じ構成であるため、同じ符号を付して説明を省略する。

ビット調整回路６３は、例えば、スリーステートタイプの反転バッファ６３ａ及び非反転バッファ６３ｂにより構成されている。両バッファ６３ａ，６３ｂの入力端子にはインバータ回路６２の出力信号Ｓ１が入力され、両バッファ６３ａ，６３ｂの制御端子には第１エンコーダ部１５ａの出力信号Ｄ３が入力される。そして、反転バッファ６３ａ又は非反転バッファ６３ｂの出力信号が信号Ｄ２として出力される。

ビット調整回路６３は、信号Ｄ３がＨレベル「１」の場合には非反転バッファ６３ｂの出力信号を信号Ｄ２として出力し、信号Ｄ３がＬレベル「０」の場合には反転バッファ６３ａの出力信号を信号Ｄ２として出力する。両バッファ６３ａ，６３ｂには共通してインバータ回路６２の出力信号が入力される。従って、ビット調整回路６３は、信号Ｄ３がＨレベル「１」の場合にインバータ回路６２の出力信号Ｓ１と実質的に同じレベルを持つ信号Ｄ２を出力し、信号Ｄ３がＬレベル「０」の場合には出力信号Ｓ１をレベル反転した信号Ｄ２を出力する。

即ち、ビット調整回路６３は、インバータ回路６２の出力信号Ｓ１と、第１エンコーダ部１５ａの出力信号Ｄ３とに基づいて決定したレベルを持つ、つまり「１」又は「０」の値を持つ１ビットの信号Ｄ２を出力する。詳述すると、ビット調整回路６３は、前段の第１演算セル１１における演算結果が負の場合、即ち第１演算セル１１に対応するエンコーダ部１５ａの出力が「０」（Ｌレベル）の場合にインバータ回路６２の出力値を反転させ、その値を持つ信号Ｄ２を出力する。

上記したように、第１電流Ｉ１ａと第２電流Ｉ１ｂは、入力電流（第１電流Ｉａ、第２電流Ｉｂ）と基準電流Ｉｒ１との比較結果であり、同じ絶対値を持ち流れる方向が異なる電流である。第１ミラー回路Ｍ１１ａ，Ｍ１１ｂから第２ミラー回路Ｍ１２ａ，Ｍ１２ｂに向かって流れる電流に「＋」の符号を付して表し、その逆向きに流れる電流に「−」の符号を付して表すと、第１演算セル１１の演算部１１ｂにおける電流Ｉ１ａと電流Ｉ１ｂの関係は、Ｉ１ａ＝−Ｉ１ｂ（又は−Ｉ１ａ＝Ｉ１ｂ）となる。そして、演算部１１ｂは、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂにより、基準電流Ｉｒ１と入力電流（第１電流Ｉａ、第２電流Ｉｂ）の差の絶対値を持つ第３電流Ｉ１ｃ（第１電流Ｉｃ１ａ及び第２電流Ｉｃ１ｂ）を出力する。

逐次比較型Ａ／Ｄ変換回路において、各段の回路における入力電流と基準電流との差分を次段の回路に伝達する必要がある。従って、前段（第１演算セル１１の演算部１１ｂ）における演算結果である第１電流Ｉ１ａが正の符号を持つ（Ｉ１ａ＞Ｉ１ｂ）、つまり電流Ｉａ（Ｉｂ）が基準電流Ｉｒ１よりも小さい場合、実際には次段（第２演算セル１２）に負の符号を持つ電流を供給しなければならない。しかし、本実施形態のＡ／Ｄ変換回路１０では、第１〜第３演算セル１１〜１３において、入力電流と基準電流との差の絶対値を持つ電流を次段の第２〜第４演算セル１２〜１４にそれぞれ伝達している。このため、第２〜第４演算セル１２〜１４における比較結果の符号（第１電流と第２電流の大小関係）が逆転し、対応するビットの値が異なる。

このため、第２演算セル１２に対応するエンコーダ部１５ｂは、前段の第１演算セル１１における演算結果が負の場合、即ち第１演算セル１１に対応するエンコーダ部１５ａの出力が「０」（Ｌレベル）の場合に第２演算セル１２にて生成される第１電流と第２電流を比較した結果に基づく値を反転させる。値の反転は、その値が「０」の場合は「１」に、「１」の場合には「０」にすることである。そして、第２演算セル１２に対応するエンコーダ部１５ｂは、その値を持つ信号Ｄ２を出力する。

同様に、第３演算セル１３に対応するエンコーダ部１５ｃは、第２演算セル１２における演算結果が負の場合、即ち第２演算セル１２に対応するエンコーダ部１５ｂの出力が「０」の場合に値を反転させ、その値を持つ信号Ｄ１を出力する。同様に、第４演算セル１４に対応するエンコーダ部１５ｄは、第３演算セル１３における演算結果が負の場合、即ち第３演算セル１３に対応するエンコーダ部１５ｃの出力が「０」の場合に値を反転させ、その値を持つ信号Ｄ０を出力する。

次に、上記のように構成されたＡ／Ｄ変換回路１０の作用を説明する。
今、入力電流Ａｉの範囲が０〜１６０μＡであり、第１演算セル１１における基準電流Ｉｒ１を８０μＡ、第２演算セル１２における基準電流Ｉｒ２を４０μＡ、第３演算セル１３における基準電流Ｉｒ３を２０μＡ、第４演算セル１４における基準電流Ｉｒ４を１０μＡ、とする。

＜入力電流Ａｉが５５μＡの場合＞
第１演算セル１１の入力部１１ａは、入力電流Ａｉ（＝５５）から第１電流Ｉａ（＝５５）と第２電流Ｉｂ（＝５５）を生成し、演算部１１ｂは第１電流Ｉａ、第２電流Ｉｂと基準電流Ｉｒ１（＝８０）とを比較する。この場合、第１演算セル１１の第１比較部２１ａにおける第１電流Ｉ１ａは２５μＡ、第２比較部２１ｂにおける第２電流Ｉ１ｂは−２５μＡとなる。従って、第１演算セル１１は、第１電流Ｉ１ａを第２ミラー回路によりミラーした電流Ｉｃ１（第１電流Ｉｃ１ａ、第２電流Ｉｃ１ｂ）を第２演算セル１２に供給する。第１演算セル１１に対応する第１エンコーダ部１５ａは、第１電流Ｉ１ａと第２電流Ｉ１ｂを差動増幅してＬレベル「０」の信号Ｄ３を出力する。

次に、第２演算セル１２は第１電流Ｉｃ１ａ（＝２５）、第２電流Ｉｃ１ｂ（＝２５）と基準電流Ｉｒ２（＝４０）とを比較する。この場合、第２演算セル１２の第１比較部２２ａにおける第１電流Ｉ２ａは１５μＡ、第２比較部２２ｂにおける第２電流Ｉ２ｂは−１５μＡとなる。従って、第２演算セル１２は、第１電流Ｉ２ａを第２ミラー回路によりミラーした電流Ｉｃ２（第１電流Ｉｃ２ａ、第２電流Ｉｃ２ｂ）を第３演算セル１３に供給する。第２演算セル１２に対応する第２エンコーダ部１５ｂは、第１電流Ｉ２ａと第２電流Ｉ２ｂを差動増幅してＬレベルの信号Ｓ１を生成する。そして、第２エンコーダ部１５ｂは、前段の回路である第１演算セル１１に対応する第１エンコーダ部１５ａの出力信号Ｄ３がＬレベルであるため、信号Ｓ１を反転してＨレベル「１」の信号Ｄ２を出力する。

次に、第３演算セル１３は第１電流（＝１５）、第２電流（＝１５）と基準電流Ｉｒ３（＝２０）とを比較する。この場合、第３演算セル１３の第１比較部における第１電流は５μＡ、第２比較部における第２電流は−５μＡとなる。従って、第３演算セル１３は、第１電流を第２ミラー回路によりミラーした電流を第４演算セル１４に供給する。第３演算セル１３に対応する第３エンコーダ部１５ｃは、前段の回路である第２演算セル１２に対応する第２エンコーダ部１５ｂの出力信号Ｄ２がＨレベルであるため、第１電流と第２電流を差動増幅して生成したＬレベルの信号と同じレベルを持つ、つまり「０」の信号Ｄ１を出力する。

次に、第４演算セル１４は第１電流（＝５）、第２電流（＝５）と基準電流Ｉｒ４（＝１０）とを比較する。この場合、第４演算セル１４における第１電流は５μＡ、第２比較部における第２電流は−５μＡとなる。第４演算セル１４に対応する第４エンコーダ部１５ｄは、前段の回路である第３演算セル１３に対応する第３エンコーダ部１５ｃの出力信号Ｄ１がＬレベルであるため、第１電流と第２電流を差動増幅して生成したＬレベルの信号を反転してＨレベル「１」の信号Ｄ０を出力する。

以上の動作により、Ａ／Ｄ変換回路１０は、５５μＡの入力電流Ａｉをデジタル値に変換して各ビットＤ３〜Ｄ０（＝０１０１）を持つデジタル信号Ｄｏを出力する。
＜入力電流Ａｉが８５μＡの場合＞
第１演算セル１１において、第１電流Ｉ１ａはー５μＡ、第２電流Ｉ１ｂは５μＡとなる。従って、第１演算セル１１は、第２電流Ｉ１ｂを第２ミラー回路によりミラーした電流Ｉｃ１（第１電流Ｉｃ１ａ、第２電流Ｉｃ１ｂ）を第２演算セル１２に供給する。そして、第１エンコーダ部１５ａは、第１電流Ｉ１ａと第２電流Ｉ１ｂを差動増幅してＨレベル「１」の信号Ｄ３を出力する。

次に、第２演算セル１２において、第１電流Ｉ２ａは３５μＡ、第２電流Ｉ２ｂは−３５μＡとなる。従って、第２演算セル１２は、第１電流Ｉ２ａを第２ミラー回路によりミラーした電流Ｉｃ２（第１電流Ｉｃ２ａ、第２電流Ｉｃ２ｂ）を第３演算セル１３に供給する。そして、第２エンコーダ部１５ｂは、第１電流Ｉ２ａと第２電流Ｉ２ｂを差動増幅して生成したＬレベルの信号Ｓ１に対し、第１エンコーダ部１５ａの出力信号Ｄ３（Ｈレベル）に基づき、信号Ｓ１と同じレベル（Ｌレベル）「０」の信号Ｄ２を出力する。

同様に、第３演算セル１３において、第１電流は−１５μＡ、第２電流は１５μＡとなる。従って、第３演算セル１３は、第２電流を第２ミラー回路によりミラーした電流を第４演算セル１４に供給する。そして、第３エンコーダ部１５ｃは、前段の回路である第２演算セル１２に対応する第２エンコーダ部１５ｂの出力信号Ｄ２に基づき、第１電流Ｉ２ａと第２電流Ｉ２ｂを差動増幅して生成した信号と同じＬレベル「０」の信号Ｄ１を出力する。

同様に、第４演算セル１４において、第１電流は−５μＡ、第２電流は５μＡとなる。従って、第４エンコーダ部１５ｄは、前段の回路である第３演算セル１３に対応する第３エンコーダ部１５ｃの出力信号Ｄ１に基づき、第１電流と第２電流を差動増幅して生成した信号を反転してＨレベル「１」の信号Ｄ０を出力する。

以上の動作により、Ａ／Ｄ変換回路１０は、８５μＡの入力電流Ａｉをデジタル値に変換して各ビットＤ３〜Ｄ０（＝１０００）を持つデジタル信号Ｄｏを出力する。
以上記述したように、本実施形態によれば、以下の効果を奏する。

（１）Ａ／Ｄ変換回路１０は、直列接続された出力信号Ｄｏのビット数と同数の演算セル１１〜１４を有している。各段の演算セル１１〜１４は入力電流と基準電流との差を演算し、該差の絶対値を持つ電流を出力する。従って、入力電流と基準電流との相互の差に応じて後段の回路を設ける必要がない、つまり入力電流が大きい場合の電流を受ける回路と、基準電流が大きい場合の電流を受ける回路を設ける必要がない。このため、デジタル値のビット数を増やすためには１つの演算セルを直列に接続すればよいため、逐次比較型Ａ／Ｄ変換回路において後段の回路の数を少なくすることができ、回路規模の増加が抑えられる。また、後段における回路数が少なくなるため、基準電流を流すための定電流源の数も少なくなる。従って、多くの定電流源を作成する必要がないため、バラツキによる精度の低下が抑えられる。

（２）第１演算セル１１は、電流Ｉａから基準電流Ｉｒ１を減算して第１電流Ｉ１ａを生成する第１比較部２１ａと、基準電流Ｉｒ１から電流Ｉｂを減算して第２電流Ｉ１ｂを生成する第２比較部２１ｂとを備えている。第２〜第４演算セル１２〜１４は、第１演算セル１１と同様に第１比較部と第２比較部とを備えている。従って、入力電流と基準電流との相互の差を持つ電流を並行して容易に生成することができる。

（３）第１比較部２１ａは、基準電流Ｉｒ１を流す定電流源Ｃ１ａと、電流Ｉａから基準電流Ｉｒ１を減算して第１電流Ｉ１ａを生成する第１ミラー回路Ｍ１１ａと、第１ミラー回路Ｍ１１ａを構成するトランジスタと異なる導電型のトランジスタにより構成され第１電流Ｉ１ａをミラーした電流を生成する第２ミラー回路Ｍ１２ａとを備えている。第２比較部２１ｂは、基準電流Ｉｒ１を流す定電流源Ｃ１ｂと、基準電流Ｉｒ１から電流Ｉｂを減算して第２電流Ｉ１ｂを生成する第１ミラー回路Ｍ１１ｂと、第１ミラー回路Ｍ１１ｂを構成するトランジスタと異なる導電型のトランジスタにより構成され第２電流Ｉ１ｂをミラーした電流を生成する第２ミラー回路Ｍ１２ｂとを備えた。従って、第１ミラー回路Ｍ１１ａ，Ｍ１１ｂに対する定電流源Ｃ１ａ，Ｃ１ｂの接続形態により電流Ｉａ，Ｉｂと基準電流Ｉｒ１との相互の差を持つ第１電流Ｉ１ａと第２電流Ｉ１ｂとを容易に生成することができる。そして、第２ミラー回路Ｍ１２ａ，Ｍ１２ｂは、電流の流れる方向によってミラーすることができないため、該第２ミラー回路Ｍ１２ａ，Ｍ１２ｂを構成するトランジスタＴ２３ａ〜Ｔ２５ａ，Ｔ２３ｂ〜Ｔ２５ｂの導電型に対応する正の符号を持つ電流が出力され、導電型に対応しない負の符号を持つ電流が出力されない。従って、絶対値を持つ電流を容易に出力することができる。

（４）第２ミラー回路Ｍ１２ａ、Ｍ１２ｂは、増幅率が１に設定され、２段目以降の演算セル１２〜１４に備えられた定電流源は、それぞれの前段の演算セル１１〜１３に備えられた定電流源が流す基準電流の１／２の基準電流を流すように構成されている。従って、各段の第２ミラー回路Ｍ１２ａ，Ｍ１２ｂを構成する複数のトランジスタＴ２３ａ〜Ｔ２５ａ，Ｔ２３ｂ〜Ｔ２５ｂが同じ電気的特性を持つように構成すればよく、形成が容易である。

（５）入力部１１ａは、アナログ入力電流Ａｉをミラーして第１比較部２１ａに供給する第１電流Ｉａと第２比較部２１ｂに供給する第２電流Ｉｂとを生成するようにした。従って、第１演算セル１１を構成する演算部１１ｂを第２〜第４演算セル１２〜１４と同じ構成にすることができる、つまり、同じパターンをビット数に応じて繰り返し形成することで演算部１１ｂ及び第２〜第４演算セル１２〜１４を生成することができ、容易に複数ビットのＡ／Ｄ変換回路を構成することができる。

（６）エンコーダ１５は、各段の演算セル１１〜１４に対応するエンコーダ部１１ａ〜１１ｄを備える。初段の演算セル１１に対応するエンコーダ部１５ａは、第１比較部２１ａにより生成された第１電流Ｉ１ａと第２比較部２１ｂにより生成された第２電流Ｉ１ｂが入力され、該第１電流Ｉ１ａ及び第２電流Ｉ１ｂを差動増幅して初段の演算セル１１に対応するビットを決定する差動増幅回路５１を備えた。２段目の演算セル１２に対応するエンコーダ部１５ｂには、第１比較部２２ａにより生成された第１電流Ｉ２ａと第２比較部２２ｂにより生成された第２電流Ｉ２ｂが入力される。エンコーダ部１５ｂは、第１電流Ｉ２ａ及び第２電流Ｉ２ｂを差動増幅した信号Ｓ１を出力する差動増幅回路６１と、該差動増幅回路６１の出力信号Ｓ１と前段のエンコーダ部１５ａの出力信号Ｄ３に基づいてデジタル値のビットを決定するビット調整回路６３とを備える。このビット調整回路６３により、各段の演算セル１１〜１４において絶対値を持つ電流を次段の演算セルに対して出力すればよくなり、各段における回路規模を小さくすることができる。

尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態において、各段の演算セルにおける基準電流の値を、Ａ／Ｄ変換の分解能により設定しても良い。例えば、分解能を５μＡとした場合、４ビットのＡ／Ｄ変換回路１０では、第１演算セル１１における基準電流Ｉｒ１を４０μＡ、第２演算セル１２における基準電流Ｉｒ２を２０μＡ、第３演算セル１３における基準電流Ｉｒ３を１０μＡ、第４演算セル１４における基準電流Ｉｒ４を５μＡに設定する。

○上記実施形態では、エンコーダ１５に各段に対応し各段の演算セルの出力電流を互いに比較する差動増幅回路を備えたが、該差動増幅回路を各段の演算セル１１〜１４に含める構成としてもよい。

○上記実施形態では、各演算セル１１〜１４の第２ミラー回路を、同じ電気的特性を持つ３つのＭＯＳトランジスタにより構成したが、第２ミラー回路の増幅率（入力電流値に対してミラーされる２つの電流の比）を変更しても良い。同じ電気的特性を持つＭＯＳトランジスタにより第２ミラー回路を構成した場合の増幅率は「１」（入力電流に対する出力電流の比が「１」）である。この増幅率を、例えば「２」に設定する、つまり、入力電流の２倍の電流を流すようにＭＯＳトランジスタを形成する。このように第２ミラー回路を構成した場合、各段の演算セルに含まれる定電流源が流す基準電流を同じ値に設定することができ、比較精度の低下を抑えることができる。

通常、逐次比較型Ａ／Ｄ変換回路の場合、比較回路の段数が多い、又は比較回数が多くなると、その段の回路（回数）における入力電流（アナログ量）と比較する基準電流の値が極めて小さくなる。例えば、１０ビットのＡ／Ｄ変換回路の場合、初段の回路における基準電流を５１２μＡ（マイクロアンペア）とした場合、最終段の回路における基準電流は１μＡとなる。このように微少な基準電流を流す定電流源を作成することは困難であり、基準電流にバラツキを生じる。このため、ＬＳＢ(Least Significant Bit )側のビットの精度が悪くなる。

しかし、上記のように第２ミラー回路の増幅率を例えば２倍に設定することで、各段における基準電流を同じ値に設定することができる。このため、微少電流を流すことができる定電流源を作成する必要もなく、ＬＳＢ側におけるビットの精度低下を抑えることができる。

○上記各実施形態では、Ａ／Ｄ変換回路１０をＭＯＳトランジスタにより構成したが、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタ等により構成してもよい。

一実施形態のＡ／Ｄ変換回路のブロック回路図である。 初段の演算セルと２段目の演算セルの回路図である。 エンコーダの一部回路図である。

符号の説明

１１〜１４ 演算セル
１１ａ 入力部（入力回路）
１１ｂ 演算部（演算セル）
１５ エンコーダ
１５ａ〜１５ｄ エンコーダ部
２１ａ，２２ａ 第１比較部
２１ｂ，２２ｂ 第２比較部
Ａｉ アナログ入力電流
Ｄｏ デジタル信号
Ｉｒ１〜Ｉｒ４ 基準電流
Ｉａ，Ｉ１ａ 第１電流
Ｉｂ，Ｉ１ｂ 第２電流
Ｃ１ａ，Ｃ１ｂ 定電流源
Ｍ１１ａ，Ｍ１１ｂ 第１カレントミラー回路（第１ミラー回路）
Ｍ１２ａ，Ｍ１２ｂ 第２カレントミラー回路（第２ミラー回路）

Claims (8)

1. アナログ入力電流を複数ビットのデジタル値を持つ信号に変換するＡ／Ｄ変換回路であって、
   前記デジタル値のビット数と同数設けられ、直列接続され、入力電流と基準電流との差を演算し、該差の絶対値を持つ電流を出力する演算セルと、
   前記各演算セルの演算結果に基づき前記デジタル値の各ビットを決定するエンコーダと、を備え、
   前記演算セルは、
   入力電流から基準電流を減算して第１電流を生成する第１比較部と、
   基準電流から入力電流を減算して第２電流を生成する第２比較部と、
   を備え、前記第１電流又は前記第２電流を前記差の絶対値を持つ電流として出力することを特徴とするＡ／Ｄ変換回路。
2. 前記第１比較部は、基準電流を流す定電流源と、入力電流から前記基準電流を減算して第１電流を生成する第１カレントミラー回路と、前記第１カレントミラー回路を構成するトランジスタと異なる導電型のトランジスタにより構成され前記第１電流をミラーした電流を生成する第２カレントミラー回路とを備え、
   前記第２比較部は、基準電流を流す定電流源と、前記基準電流から入力電流を減算して第２電流を生成する第１カレントミラー回路と、前記第１カレントミラー回路を構成するトランジスタと異なる導電型のトランジスタにより構成され前記第２電流をミラーした電流を生成する第２カレントミラー回路とを備えた
   ことを特徴とする請求項１記載のＡ／Ｄ変換回路。
3. 前記第２カレントミラー回路は、増幅率が２に設定され、
   各段の前記演算セルに備えられた定電流源は同じ値の基準電流を流すように構成されたことを特徴とする請求項２に記載のＡ／Ｄ変換回路。
4. 前記第２カレントミラー回路は、増幅率が１に設定され、
   ２段目以降の前記演算セルに備えられた定電流源はそれぞれ前段の演算セルに備えられた定電流源が流す基準電流の１／２の基準電流を流すように構成された
   ことを特徴とする請求項２に記載のＡ／Ｄ変換回路。
5. 初段の演算セルは、
   前記アナログ入力電流から前記第１比較部に供給する第１電流と前記第２比較部に供給する第２電流とを生成する入力部を備えた
   ことを特徴とする請求項１〜４のうちの何れか一項に記載のＡ／Ｄ変換回路。
6. 前記アナログ入力電流を入力し、該アナログ入力電流をミラーして前記第１比較部に供給する第１電流と前記第２比較部に供給する第２電流とを生成する入力回路を備えた
   ことを特徴とする請求項１〜４のうちの何れか一項に記載のＡ／Ｄ変換回路。
7. 前記エンコーダは、各段の演算セルに対応するエンコーダ部を備え、
   初段の演算セルに対応するエンコーダ部は、前記第１比較部により生成された第１電流と前記第２比較部により生成された第２電流が入力され、該第１電流及び第２電流を差動増幅して初段の演算セルに対応するビットを決定する差動増幅回路を備え、
   ２段目以降の演算セルに対応するエンコーダ部は、前記第１比較部により生成された第１電流と前記第２比較部により生成された第２電流が入力され、該第１電流及び第２電流を差動増幅した信号を出力する差動増幅回路と、該差動増幅回路の出力信号と前段のエンコーダ部のデジタル値に基づいてデジタル値のビットを決定するビット調整回路とを備えた
   ことを特徴とする請求項１〜６のうちの何れか一項に記載のＡ／Ｄ変換回路。
8. 前記ビット調整回路は、前段のエンコーダ部のデジタル値が「０」の場合に前記差動増幅回路の出力信号を反転した値を当該ビットとすることを特徴とする請求項７記載のＡ／Ｄ変換回路。

Images