JP4162801B2 - ドミノ論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明の技術分野は、ドミノ論理又は予備充電／条件付き放電論理と呼ばれる動的論理回路型であり、特にドミノ論理回路に関する。
【０００２】
【従来の技術】
本発明は、ドミノ論理と呼ばれるドミノ論理回路型についての問題に関係する。ドミノ論理においては、回路ノードは、予備充電時間の間予備充電電圧へ充電される。典型的な応用において、ＰチャネルＭＯＳＦＥＴが回路ノードを供給電圧へ充電する。評価段階の間は予備充電は止まっている。その代わり、論理ブロックが条件付きで回路ノードを放電する。もし論理ブロックの論理条件が、「１」出力に対応して満足されると、そこで少なくとも１つの導電経路が、予備充電ノードと接地の間に形成される。この導電経路は、予備充電ノード上の電荷を放電し、その電圧を接地電位に近くする。もし論理ブロックの論理条件が、「０」出力に対応して満足されなければ、そこで予備充電ノードと接地との間には導電経路は存在しない。論理ブロックは、典型的には１つ又はそれより多いＮチャネルＭＯＳＦＥＴで構成される。電荷は予備充電ノード上に残留するのでその電圧は変化しない。評価段階の終わりにおいて、感知回路、典型的にはインバータは予備充電ノード上の電圧を感知し、出力をそれに従い駆動する。
【０００３】
ドミノ論理の良好な特徴の１つは、論理ブロックにおいて任意に複雑な論理項を形成する能力である。典型的なデ−タ処理装置は、ＡＮＤ及びＯＲ項の両方を持つ多くの論理項を必要とする少なくとも幾つかの機能を持つであろう。ドミノ論理は、比較的小さな論理ブロック内で複雑な論理機能を形成する機会を提供する。
【０００４】
ドミノ論理について、ワイド入力のＡＮＤゲートを具体化するためその使用を禁止するという問題が存在する。ＡＮＤゲートに対して、論理ブロックはＮチャネルＭＯＳＦＥＴの縦続直列である。ＡＮＤ条件は、全部のＮチャネルＭＯＳＦＥＴが評価段階の間ターンＯＮしたときのみ満足される。そのときだけ放電経路が予備充電ノードと接地の間に存在する。ワイド入力ＡＮＤゲートは、この様なＮチャネルＭＯＳＦＥＴの長い連鎖を必要とする。この様なドミノ論理に付いての問題は、電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）と呼ばれる。ＮチャネルＭＯＳＦＥＴの全部ではなく幾つかがＯＮである時、予備充電ノードのキャパシタンス上の電荷は、このように接続された中間ノードの寄生キャパシタンスの全部と共有される。この電荷共有は、予備充電ノード上の電荷を減少させ、従ってその電圧を減少させる。電荷共有に起因する電圧減少は、感知回路の雑音余裕（ｎｏｉｓｅ ｍａｒｇｉｎ）を減少させる。苛酷な場合においては、この電荷共有はそれ程電圧を減少させるので、感知回路は、誤った状態を感知し、誤った信号を発生する。注目すべきは、この電荷共有問題は、ＯＦＦである接地に最も近いＮチャネルＭＯＳＦＥＴを除いてＮチャネルＭＯＳＦＥＴの連鎖の全部がＯＮである時一層悪化する。この最も悪い場合は、予備充電ノードを放電することなく最大数のノードを予備充電ノードに結合する。従って、予備充電ノード上の電荷は、その最大キャパシタンス上に分布されなければならず、予備充電ノードが放電されない時電圧の最大限の減少に寄与する。
【０００５】
ワイド入力ＯＲゲートは、電荷共有の問題を生じない。これらＯＲゲートは、典型的には予備充電ノードと接地の間の並列ＮチャネルＭＯＳＦＥＴにより実施される。ＯＲ条件を満足するには、全部のＯＲゲートがＯＦＦでなければならない。もしＮチャネルＭＯＳＦＥＴのどれかがＯＮであれば、そこで予備充電ノードは放電される。電荷を共有するための追加のノードを持つ直列連鎖はＯＲに対しては現れない。従って、ＯＲゲートは問題ではない。ＡＮＤ及びＯＲ項の両方を持つ論理機能は、ＡＮＤ項の数に依存しては電荷共有の問題を生じるかも知れない。
【０００６】
この問題に対する１つの解答は、いずれか特定のゲート回路により評価されるＡＮＤ項の数を制限することである。ＡＮＤ項の数を制限することは、電荷共有に関与するノードの数を制限する。この制限は、次に電荷共有中に生じる電圧降下を制限し、問題の苛酷さを減少する。不利な電荷共有とならない直列連鎖の最大の長さは、回路の型に依存する。最大の長さは、その回路の型に対する設計の制限として働く。もし論理動作が、この設計制限により許されるより多くの項を持つＡＮＤ機能を要求するならば、そこで追加のゲートが使用される。このことはその論理機能を遂行するために、必要とするゲートの深さ、又はゲートの数を増加させる不利がある。ゲートの深さを増加させると、典型的には同じ機能に対してより多くの回路を要求し、またその結果を生じるためより多くの時間を要求する。これは不利益である。ドミノ論理の１つの利点は、単一のゲートにおける任意の論理機能を遂行する能力である。従って、この不利益は、ドミノ論理の採用に対する１つの根拠を否定する。
【０００７】
この技術においては、電荷共有の問題を軽減するため追加の回路ノードを予備充電することは知られている。典型的にはＮチャネルＭＯＳＦＥＴの直列連鎖における直ぐ次のノードが予備充電ノードと同時に予備充電される。この場合、電荷共有が問題かも知れないという状態の下では、当該次のノードにおいては追加の電荷がある。この追加の電荷がＮチャネルＭＯＳＦＥＴの直列連鎖の中にあると、最悪の場合の予備充電ノードから流出する電荷の量は減少する。この結果、予備充電ノード上の最大電圧降下は減少する。これは電荷共有の問題を軽減する。この技術においては、複数の中間ノードを予備充電することは知られている。これは予備充電ノードが放電すべき時に不利益を生じさせるが、何故ならば論理条件が満足されるからである。他のノード上又は直列連鎖内の追加の電荷もまた、ＮチャネルＭＯＳＦＥＴの全部がＯＮの時に放電される。予備充電ノードの電荷及びこの追加の電荷の放電は、予備充電ノードの電荷だけを放電するよりも多くの時間を必要とする。ドミノ論理も１つの利点は、その動作速度である。従って、この不利益はドミノ論理を採用するための１つの根拠を否定する。
【０００８】
【発明が解決しようとする課題】
本発明は、従来技術における種々の不利益を克服し、速い動作速度を保持できるドミノ論理回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のドミノ論理回路は、予備充電ノードと、クロック信号の予備充電段階の間動作し、前記予備充電ノードを第１の所定の電圧源に接続し、これにより前記予備充電ノードを予備充電する第１の予備充電素子と、複数の入力信号を受け、前記予備充電ノードと、前記第１の所定の電圧源とは異なる電圧を持つ第２の所定の電圧源との間に配置される論理ブロックであって、前記論理ブロックは前記予備充電ノードと前記第２の所定の電圧源との間に導電経路を形成し、これにより前記複数の入力信号が一つの所定の論理条件を満足する時前記予備充電ノードを放電し、また前記論理ブロックは相隣接する論理素子の間に少なくとも１つの中間ノードを画定する少なくとも１つの直列連鎖の中に配置された複数の論理素子を含み、各論理素子は前記論理素子が導電するか又は導電しないかを制御する一つの対応する入力信号を受け、これによりもし前記入力信号が前記少なくとも１つの直列連鎖の中の前記全部の対応する論理素子を前記クロック信号の評価段階の間に導電させるならば前記予備充電ノードを放電させる、前記論理ブロックと、一つの所定の入力信号が前記少なくとも１つの直列連鎖の中の一つの対応する論理素子を導電しない様に制御する時、一つの所定の中間ノードを前記第１の所定の電圧源に接続し、これにより前記所定の中間ノードを予備充電する第２の予備充電素子と、前記予備充電ノードの電圧を感知し、前記予備充電ノードが予備充電されたか放電されたかに依存して夫々異なる論理出力を形成する感知回路とから成る。
【００１０】
本発明はドミノ論理回路において有益である。ドミノ論理回路においては、予備充電素子が、クロック信号の予備充電段階の間予備充電ノードを予備充電する。論理ブロックは、複数の入力信号を受け、予備充電ノードを条件付きで放電する。この改良において、第２の予備充電素子が、特定の入力信号がその対応する論理素子を非導電に制御する時、中間ノードを予備充電する。この第２の予備充電素子により予備充電されるこの中間ノードは、予備充電ノードに最も近い中間ノードでも良い。代替として、この中間ノードは、予備充電ノードから直列連鎖における最後のものを含むいかなる中間ノードを含んでも良い。第２の予備充電素子を制御する入力信号は、予備充電ノードから直列連鎖における最後の論理素子を制御するのが好ましい。この第２の予備充電素子は、既知の技術に従い第３の予備充電素子と共に使用しても良く、この第３の予備充電素子は予備充電段階の間中間ノードを予備充電する。
【００１１】
このドミノ論理回路は、第１の入力信号とは異なる第２の入力信号により制御される別の予備充電素子と共に使用しても良い。この追加の予備充電素子は、同じ中間ノード又は別の中間ノードを予備充電するために使用しても良い。
【００１２】
もし第２の予備充電素子を制御している入力信号が、束縛されないのであれば、そこでその中間ノードが予備充電段階の間に予備充電されるかは確かではない。その場合、この回路は、予備充電段階の間に中間ノードを予備充電するため動作するクロックにより制御される予備充電素子を含むのが好ましい。この回路は、また前記論理ブロックと接地の間に配置され、予備充電段階の間前記論理ブロックを接地から隔離し放電を防止する放電制御素子を含むのが好ましい。この放電制御素子は、予備充電ノードの放電を許すため評価段階の間導電している。この代わりに、入力信号が、予備充電段階の間クロック制御され低状態に保証されても良い。この場合、中間ノードのクロック制御された予備充電は随意である。更に、放電制御素子は除外しても良い。
【００１３】
【発明の実施の形態】
図１は、この発明を採用するドミノ論理ＡＮＤゲートの１つの実施例を示す。ドミノ論理ＡＮＤゲート１００は、予備充電ＰチャネルＭＯＳＦＥＴ１０１を含み、このソースは供給電圧ＶDDに接続され、そのドレインは予備充電ノード１１０に接続される。予備充電ＰチャネルＭＯＳＦＥＴ１０１のゲートは、クロック信号を受ける。このクロック信号が低の時、即ち、接地に近いと、そこで予備充電ＰチャネルＭＯＳＦＥＴ１０１は、予備充電ノード１１０を供給電圧ＶDDに接続する。これは予備充電ノード１１０を供給電圧ＶDDに予備充電するように働く。クロック信号が高の時、即ち、予備充電ＰチャネルＭＯＳＦＥＴ１０１のスイッチングしきい値の上にあると、そこでこのＭＯＳＦＥＴは遮断され、予備充電ノード１１０は電圧供給から隔離される。
【００１４】
ドミノ論理ＡＮＤゲート１００は、放電制御ＮチャネルＭＯＳＦＥＴ１０３を含む。放電制御ＮチャネルＭＯＳＦＥＴ１０３は、論理ブロック１２０に接続されたソースを持ち、これについては以下に更に詳細に述べる。ＮチャネルＭＯＳＦＥＴ１０３のドレインは接地に接続される。ＮチャネルＭＯＳＦＥＴ１０３のゲートは、クロック信号を受ける。このクロック信号が低で、予備充電ＰチャネルＭＯＳＦＥＴ１０１がＯＮの時、放電制御ＮチャネルＭＯＳＦＥＴは遮断される。従って、予備充電ノード１１０は接地から隔離されるが、何故なら予備充電ノード１１０から接地への全部の経路は放電制御ＮチャネルＭＯＳＦＥＴ１０３を通るからである。クロック信号が高で、予備充電ＰチャネルＭＯＳＦＥＴ１０１が遮断であると、そこでこのＭＯＳＦＥＴはＯＮになる。従って、論理ブロック１２０の論理状態に依存して放電経路が予備充電ノード１１０と接地との間に存在することが出来る。
【００１５】
インバータ１０５は、予備充電ノード１１０の上の電圧を感知し、回路出力を与える。ドミノ論理ＡＮＤゲート回路１００はまた、キ−パ（ｋｅｅｐｅｒ）ＰチャネルＭＯＳＦＥＴ１０７を含む。キ−パＰチャネルＭＯＳＦＥＴ１０７は、そのソースが供給電圧ＶDDに接続され、そのドレインが予備充電ノード１１０に接続される。キ−パＰチャネルＭＯＳＦＥＴ１０７のゲートは、インバータ１０５の出力を受ける。インバータ１０５の出力が高であると、キ−パＰチャネルＭＯＳＦＥＴ１０７は遮断され、予備充電ノード１１０の上に電圧に影響しない。インバータ１０５の出力が低であると、キ−パＰチャネルＭＯＳＦＥＴ１０７はＯＮになる。これは予備充電ノード１１０を、供給電圧ＶDDに結合する働きをし、このノード上の電荷を維持する。この技術において知られた様に、キ−パＰチャネルＭＯＳＦＥＴ１０７のチャネル幅は、論理ブロック１２０におけるＮチャネルＭＯＳＦＥＴと相対的に小さい。このチャネル幅は、もし論理ブロック１２０の論理状態が満足されず、また論理ブロック１２０が導電していなければ、予備充電ノード１１０上の予備充電電圧を維持するのに丁度十分な様に選択される。
【００１６】
ドミノ論理ＡＮＤゲート１００は追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４を含む。追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、そのソースが供給電圧ＶDDに接続され、そのドレインは中間ノード１２２に接続される。追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４のゲートは、クロック信号を受ける。追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、予備充電ＰチャネルＭＯＳＦＥＴ１０１の様に動作する。クロック信号が低である時、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、中間ノード１２２を供給電圧ＶDDに接続する。クロック信号が高である時、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、遮断され、中間ノード１２２上の電荷に影響しない。これは上に述べた従来技術の追加のノード充電である。以下に述べるＰチャネルＭＯＳＦＥＴ１５０の追加について注目すべきは、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４を含めることは随意である。
【００１７】
図１は、論理ブロック１２０を示す。一般に、論理ブロック１２０は、並列及び直列の両方の接続の複数のＮチャネルＭＯＳＦＥＴを含むことが出来る。選択される特定の数及び接続は、実行されるべき論理機能に依存する。電荷共有は、並列及び直列の両方の接続に発生し得る。注目すべきは、１つ又はそれより多い並列経路の存在は、共通ノードにおいて大きな寄生キャパシタンス生じるかも知れず、従って電荷共有に寄与する。以下の例の回路は、論理ブロック１２０に対して大部分が直列連鎖を示すが、この発明は、論理ブロックが予備充電ノードと接地の間に中間ノードを含む時は何時でも有益である。
【００１８】
この例において、論理ブロック１２０は、４個の直列に接続されたＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７を含む。ＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７のゲートは、夫々の入力信号Ａ、Ｂ、Ｃ及びＤを受ける。クロック信号の評価段階の間、即ち、クロック信号が高の時、予備充電ＰチャネルＭＯＳＦＥＴ１０１及び追加のノードＰチャネルＭＯＳＦＥＴ１１４の両方は遮断され、また放電制御ＮチャネルＭＯＳＦＥＴ１０３は導電している。もし全部の入力信号Ａ、Ｂ、Ｃ及びＤが高であれば、そこで放電経路が、予備充電ノード１１０と接地の間に、論理ブロックＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７及び放電制御ＮチャネルＭＯＳＦＥＴ１０３を経由して存在する。予備充電ノード１１０上の電荷は放電される。インバータ１０５は、この放電の結果としての低電圧を感知し、高出力電圧を駆動する。注目すべきは、この放電経路の抵抗は、インバータ１０５の状態を切り替えるためキ−パＰチャネルＭＯＳＦＥＴ１０７により供給される電荷をオ−バドライブするため十分に低くなければならない。もし入力信号Ａ、Ｂ、Ｃ及びＤの全部が高とは限らないときは、そこで放電経路は存在せず、インバータ１０５は、電圧の変化を感知すべきではない。従来技術で知られる様に、ドミノ論理ＡＮＤゲートは、従って論理動作Ａ ＡＮＤ Ｂ ＡＮＤ Ｃ ＡＮＤ Ｄを形成する。
【００１９】
ドミノ論理ＡＮＤゲート１００は、追加のＰチャネルＭＯＳＦＥＴ１５０を含む。このＰチャネルＭＯＳＦＥＴ１５０は、最悪の場合の電荷共有状態の間中間ノード１２２に追加の電荷を提供する。ＰチャネルＭＯＳＦＥＴ１５０は、そのソースが供給電圧ＶDDに接続され、そのドレインが中間ノード１２２に接続される。ＰチャネルＭＯＳＦＥＴ１５０のゲートは、入力信号Ｄを受け、同じ入力信号は、直列ＮチャネルＭＯＳＦＥＴ連鎖の最後のＮチャネルＭＯＳＦＥＴ１２７に供給される。予備充電ＰチャネルＭＯＳＦＥＴ１１４は、クロック信号の予備充電段階の間中間ノード１２２を予備充電することを思い出す。評価段階の間、予備充電ＰチャネルＭＯＳＦＥＴ１１４は、予備充電ＰチャネルＭＯＳＦＥＴ１０１の様に遮断される。この回路に対して、もし入力信号Ａ、Ｂ及びＣが全部が高で、入力信号Ｄが低であれば、最悪の場合の電荷共有が結果として生じる。入力信号Ｄが低の時、ＰチャネルＭＯＳＦＥＴ１５０はターンＯＮする。これは、追加の電荷を中間ノード１２２へ供給する。注目すべきは、この追加の電荷は、丁度必要とされる時に供給され、即ち、入力信号Ｄが低の時最悪の場合の電荷共有に対する要求がある。入力信号Ｄが高の時、ＮチャネルＭＯＳＦＥＴ１２７はターンＯＮし、ＰチャネルＭＯＳＦＥＴ１５０は遮断される。従って、追加の電荷は中間ノード１２２へ供給されない。そのため、論理ブロック１２０の論理状態が満足され、そしてＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７が全部ＯＮであると、この技術は追加の電荷を中間ノードへ導入しない。従って放電動作は遅くはならない。
【００２０】
注目すべきは、ある状況の下では、ＰチャネルＭＯＳＦＥＴの追加は、先行技術のＰチャネルＭＯＳＦＥＴ１１４の必要性を除去するかも知れない。これは、もし入力信号Ｄが、クロック信号の予備充電段階の間低であることが知られていれば真実であろう。これは、図２にドミノ論理ＡＮＤゲート２００として示される。図２において、放電制御ＮチャネルＭＯＳＦＥＴ１０３は除外される。図２から気が付く様に、入力信号Ｄはクロック制御される。これは、入力信号Ｄは、クロックの予備充電段階の間低であることを意味する。これはＮチャネルＭＯＳＦＥＴ１２７をこの間隔の間ターンＯＦＦする。ＮチャネルＭＯＳＦＥＴ１２７のターンＯＦＦは、予備充電ノード１１０から接地への放電経路を妨げる。これは、ＰチャネルＭＯＳＦＥＴ１０１がノード１１０を予備充電出来るように予備充電段階の間必要となる。クロックの評価段階の間、入力信号Ｄは、低に残り又は高に変化するかも知れない。もし入力信号Ｄが低のまま残ると、そこで最悪の場合の電荷共有が可能となる。しかし、ＰチャネルＭＯＳＦＥＴ１５０はＯＮに残り、電荷を中間ノード１２２へ供給する。これは、電荷共有に起因して予備充電ノード１１０における電圧低下（ｄｉｐ）を減らす。この代わりに、もし入力信号Ｄが高に切替わると、ＮチャネルＭＯＳＦＥＴ１２７はターンＯＮし、ＰチャネルＭＯＳＦＥＴ１５０はターンＯＦＦする。従って、論理ブロック１２０の論理状態が満足され且つ予備充電ノード１１０が放電されることが可能な期間においては、追加の電荷は中間ノード１２２へは供給されない。
【００２１】
図３は、この発明の、デュアルレール（ｄｕａｌ ｒａｉｌ）入力及び出力論理回路への応用を示す。ドミノ論理ＡＮＤゲート３００は、真の入力信号Ａ、Ｂ、Ｃ及びＤと共にそれらの逆のＡ（バー）、Ｂ（バー）、Ｃ（バー）及びＤ（バー）の両方を受ける。ドミノ論理ＡＮＤゲート３００は、真の出力信号（ＯＵＴＰＵＴ）及びその逆のＯＵＴＰＵＴ（バー）を発生する。ドミノ論理ＡＮＤゲート３００は、クロックの予備充電段階の間ＰチャネルＭＯＳＦＥＴ２０１により予備充電される別の予備充電ノード２１０を含む。この予備充電ノード２１０における電圧は、キ−パＰチャネルＭＯＳＦＥＴ２０７を含むインバータ２０５により感知される。インバータ２０５は、逆出力信号ＯＵＴＰＵＴ（バー）を発生する。ドミノ論理ＡＮＤゲート３００は、条件付き放電ＮチャネルＭＯＳＦＥＴ２２１、２２３、２２５及び２２７を含む。これらの各々は、対応する逆入力信号Ａ（バー）、Ｂ（バー）、Ｃ（バー）、又はＤ（バー）を受け、それらのソースドレイン経路は、予備充電ノード２１０とＮチャネルＭＯＳＦＥＴ１０３のソースとの間に接続される。もし逆入力信号Ａ（バー）、Ｂ（バー）、Ｃ（バー）、又はＤ（バー）のどれかが高であり、入力信号の全部が低とは限らないことを示していれば、そこで予備充電ノード２１０は放電され、逆出力信号ＯＵＴＰＵＴ（バー）は高になる。交差接続されるＰチャネルＭＯＳＦＥＴ２１１と２１３は、第１の予備充電ノードが放電するのを感知し、他方の予備充電ノードを高に保持するためスイッチオンする。注目すべきは、追加の予備充電ＰチャネルＭＯＳＦＥＴは、ドミノ論理ＡＮＤゲート３００の真の側においてのみ必要であるが、何故ならこれはＡＮＤ機能であるからである。予備充電ノード２１０に関しては、入力の状態に拘らず電荷共有は発生しない。もしこのゲートが、ＯＲ機能を遂行するように構成されたとすると、その直列ＮチャネルＭＯＳＦＥＴは、ゲートの逆側上にあったであろう。この場合、入力信号によりゲートされる追加の予備充電ＰチャネルＭＯＳＦＥＴは、ゲートの逆側上で最も良く使用されるであろう。上の図１の場合の様に、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、随意であり、全部の設計において必要とは限らない。
【００２２】
図４は、５入力ドミノ論理ＡＮＤゲート４００を示す。ドミノ論理ＡＮＤゲート４００は、追加の直列に接続されたＮチャネルＭＯＳＦＥＴ１２９を含む。ＮチャネルＭＯＳＦＥＴ１２９のゲートは、第５の入力信号Ｅを受ける。ドミノ論理ＡＮＤゲート４００は、更に別の予備充電ＰチャネルＭＯＳＦＥＴ１５５を含む。この追加の予備充電ＰチャネルＭＯＳＦＥＴ１５５は、入力信号Ｅが低の時に中間ノード１２２を予備充電する。この状態の下では、ＮチャネルＭＯＳＦＥＴ１２９はＯＦＦであり、最悪の場合の電荷共有を可能にする。注目すべきは、より長い直列連鎖は、追加の潜在的な内部寄生キャパシタンスを提供し、これは予備充電ノード１１０と電荷を共有するかも知れない。入力信号Ｄ又は入力信号Ｅのいずれかが低の時は、２個のＰチャネルＭＯＳＦＥＴが中間ノード１２２を予備充電する。入力信号Ｄと入力信号Ｅの両方が高の時は、ＰチャネルＭＯＳＦＥＴ１５０と１５５は両方共ＯＦＦである。従って、予備充電ノード１１０の放電を要求する論理ブロック条件の満足に一致する状態の下では、電荷は中間ノードへは供給されない。上の図１の場合の様に、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、随意であり、全部の設計において必要とは限らない。
【００２３】
図５は、更に別の代わりの実施例のドミノ論理ＡＮＤゲート５００を示す。ドミノ論理ＡＮＤゲート４００の場合の様に、ドミノ論理ＡＮＤゲート５００は、５入力ＡＮＤゲートである。ドミノ論理ＡＮＤゲート５００は、ＰチャネルＭＯＳＦＥＴ１５７が、中間ノード１２２ではなく中間ノード１２８を予備充電することを除いてドミノ論理ＡＮＤゲート４００と類似である。この発明に従い入力信号によりどちらの中間ノードを予備充電するかの選択は設計による。入力がゲートされるＰチャネルＭＯＳＦＥＴでどの中間ノードを予備充電するかの選択においては、雑音免疫（ｉｍｍｕｎｉｔｙ）と速度の間で一般的なトレードオフがある。電荷共有に対する最大の雑音免疫は、予備充電ノードにより近い中間ノードを予備充電することにより達成される。しかし、もし論理条件が満足され、その予備充電ノードは放電されるべきであれば、この追加の電荷は接地からより遠くに位置する。電荷は、より多くのソースドレインチャネルを通過しなければならず、従って遅くなる。直列連鎖における接地に近い中間ノードの予備充電は、丁度それに等しいだけの電荷共有の軽減を提供しない。しかし、この追加された電荷は、接地により近く、そして放電されるためより少ないソースドレインチャネルを通って流れなければならない。従って、直列連鎖の接地端により近い中間ノードを予備充電することは、より速い動作を与える。この追加の予備充電を受けるため選択される特定の中間ノードは、雑音免疫又は動作の速度が主要な設計目標かどうかにより決定されるであろう。注目すべきは、図４及び５において、同一の中間ノードを予備充電するため１個より多い予備充電素子は実行可能であるが、これらの追加の予備充電素子の２個は夫々異なるノードを予備充電してもよい。
【００２４】
この発明は、直ちには明らかでない追加の利点を提供する。マイクロプロセッサ及びデイジタル信号処理装置の様な現在の論理回路設計において、集積回路の全部の部分へのクロック信号の分配には、綿密な計画と特種化された技術を必要とする。これらの設計は、しばしば綿密に平衡をとったクロック分配トリー（ｔｒｅｅ）を要求する。集積回路を横切るクロック分配に対するこの要求は、クロック信号に極めて依存するドミノ論理にとり特に重要である。この発明は、クロックによりゲートされる中間ノード予備充電を入力信号によりゲートされる中間ノード予備充電で置換することを可能にする。この様な置換は、クロック信号上のローディングを軽減する。このクロックローディングにおける軽減は、クロック分配トリー内においてより少ないドライバ回路を可能にする。これは電力消費と集積回路面積の減少となる。この様に解放された資源は、有益な回路に採用され、又は全体的な集積回路電力消費又は費用の削減に寄与するであろう。
【００２５】
以上の説明に関して更に以下の項を開示する。
（１）ドミノ論理回路であって、予備充電ノードと、クロック信号の予備充電段階の間動作し、前記予備充電ノードを第１の所定の電圧源に接続し、これにより前記予備充電ノードを予備充電する第１の予備充電素子と、複数の入力信号を受け、前記予備充電ノードと、前記第１の所定の電圧源とは異なる電圧を持つ第２の所定の電圧源との間に配置される論理ブロックであって、前記論理ブロックは前記予備充電ノードと前記第２の所定の電圧源との間に導電経路を形成し、これにより前記複数の入力信号が一つの所定の論理条件を満足する時前記予備充電ノードを放電し、また前記論理ブロックは相隣接する論理素子の間に少なくとも１つの中間ノードを画定する少なくとも１つの直列連鎖の中に配置された複数の論理素子を含み、各論理素子は前記論理素子が導電するか又は導電しないかを制御する一つの対応する入力信号を受け、これによりもし前記入力信号が前記少なくとも１つの直列連鎖の中の前記全部の対応する論理素子を前記クロック信号の評価段階の間に導電させるならば前記予備充電ノードを放電させる、前記論理ブロックと、一つの所定の入力信号が前記少なくとも１つの直列連鎖の中の一つの対応する論理素子を導電しない様に制御する時、一つの所定の中間ノードを前記第１の所定の電圧源に接続し、これにより前記所定の中間ノードを予備充電する第２の予備充電素子と、前記予備充電ノードの電圧を感知し、前記予備充電ノードが予備充電されたか放電されたかに依存して異なる論理出力を形成する感知回路とから成るドミノ論理回路。
【００２６】
（２）第１項に記載のドミノ論理回路であって、そこに前記第２の予備充電素子により予備充電される前記所定の中間ノードは、前記予備充電ノードに最も近い前記少なくとも１つの直列連鎖における中間ノードであるドミノ論理回路。
（３）第２項に記載のドミノ論理回路であって、更に、前記クロック信号の予備充電段階の間前記所定の中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含むドミノ論理回路。
（４）第１項に記載のドミノ論理回路であって、そこに前記により予備充電される前記所定の中間ノードは、前記予備充電ノードから最も遠い前記少なくとも１つの直列連鎖における中間ノードであるドミノ論理回路。
【００２７】
（５）第４項に記載のドミノ論理回路であって、更に、前記クロック信号の予備充電段階の間前記所定の中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含むドミノ論理回路。
（６）第１項に記載のドミノ論理回路であって、更に、前記所定の入力信号と異なる第２の所定の入力信号が対応する論理素子を非導電に制御する時、前記所定の中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含み、これにより前記所定の中間ノードを予備充電するドミノ論理回路。
（７）第１項に記載のドミノ論理回路であって、更に、前記所定の入力信号と異なる第２の所定の入力信号が対応する論理素子を非導電に制御する時、前記所定の入力ノードと異なる第２の所定の中間ノードを前記第１の所定の電圧源に接続して、前記第２の所定の中間ノードを予備充電する第３の予備充電素子を含むドミノ論理回路。
【００２８】
（８）第１項に記載のドミノ論理回路であって、そこに、前記所定の入力信号は、前記少なくとも１つの直列連鎖におる前記対応する論理素子を、前記予備充電段階の間導電か又は非導電かのいずれかに制御し、これにより前記第２の予備充電素子は、前記予備充電段階の間、前記予備充電ノードを予備充電しないか又は前記予備充電ノードを予備充電するかのいずれかであり、前記ドミノ論理回路は、更に、前記クロック信号の前記予備充電段階の間前記予備充電ノードに最も近い前記少なくとも１つの直列連鎖における中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含み、これにより前記最も近いノードを予備充電し、また前記ドミノ論理回路は、更に、前記論理ブロックと前記第２の所定の電圧源の間に配置され、前記予備充電段階の間前記論理ブロックを前記第２の所定の電圧源から隔離するように動作し、これにより前記予備充電ノードの放電を防止し、また前記予備充電段階の間前記論理ブロックを前記第２の所定の電圧源に接続するように動作する、これにより前記予備充電ノードの放電を可能にする放電制御素子を含むドミノ論理回路。
（９）第１項に記載のドミノ論理回路であって、そこに、前記所定の入力信号は、前記予備充電段階の間前記少なくとも１つの直列連鎖における前記対応する論理素子を随意的に制御し、これにより前記第２の予備充電は前記予備充電段階の間前記予備充電ノードを常に予備充電し、また前記論理ブロックは、論理素子の介入なしに前記第２の所定の電圧源に直接接続されるドミノ論理回路。
【００２９】
（１０）ドミノ論理回路４００は、予備充電ノード１１０を予備充電段階の間予備充電する予備充電素子１０１及び予備充電ノードを条件付きで放電するため複数の入力信号Ａ、Ｂ、Ｃ、Ｄ、Ｅを受ける論理ブロック１２１、１２３、１２５、１２７、１２９を含む。この改良において、特定の入力信号Ｅがその対応する論理素子を制御する時、第２の予備充電素子１５５が中間ノード１２２を予備充電する。この第２の予備充電素子により予備充電される中間ノードは、予備充電ノードから直列連鎖における最後を含むどの中間ノードでもよい。この第２の予備充電素子は、予備充電段階の間予備充電する先行技術による第３の予備充電素子１１４と共に使用できる。このドミノ論理回路は、第１の入力信号と異なる第２の入力信号Ｄにより制御される別の予備充電素子１５０と共に使用できる。この追加の予備充電素子は、同一の中間ノード又は別の中間ノードを予備充電するため使用できる。もし第２の予備充電素子を制御する入力信号が束縛されなければ、そこでこの回路は、予備充電段階の間中間ノードを予備充電するためのクロック制御予備充電素子及び予備充電段階の間放電を防止する前記論理ブロックと接地の間に接続される放電制御素子を含むのが好ましい。代わりに、入力信号はクロック制御されまた予備充電段階の間低に保証されても良い。この場合、中間ノードのクロック制御予備充電及び放電制御素子は随意である。
【図面の簡単な説明】
【図１】この発明を採用するドミノ論理ＡＮＤ回路の１つの実施例を示す図。
【図２】クロック制御入力信号を採用するドミノ論理ゲートの第１の代わりの実施例を示す図。
【図３】デュアルレール入力及び出力を採用するドミノ論理ゲートの第２の代わりの実施例を示す図。
【図４】２個の追加の素子が同一中間ノードを予備充電することを除き図１に示すものと類似の第３の代わりの実施例を示す図。
【図５】２個の追加の素子が異なる中間ノードを予備充電することを除き図４に示すものと類似の第４の代わりの実施例を示す図。
【符号の説明】
１０１ 予備充電素子
１１０ 予備充電ノード
１１４ 予備充電素子
１２１、１２３、１２５、１２７、１２９ 論理ブロック
１２２ 中間ノード
１５０ 予備充電素子
Ａ、Ｂ、Ｃ、Ｄ、Ｅ 入力信号
【発明の属する技術分野】
本発明の技術分野は、ドミノ論理又は予備充電／条件付き放電論理と呼ばれる動的論理回路型であり、特にドミノ論理回路に関する。
【０００２】
【従来の技術】
本発明は、ドミノ論理と呼ばれるドミノ論理回路型についての問題に関係する。ドミノ論理においては、回路ノードは、予備充電時間の間予備充電電圧へ充電される。典型的な応用において、ＰチャネルＭＯＳＦＥＴが回路ノードを供給電圧へ充電する。評価段階の間は予備充電は止まっている。その代わり、論理ブロックが条件付きで回路ノードを放電する。もし論理ブロックの論理条件が、「１」出力に対応して満足されると、そこで少なくとも１つの導電経路が、予備充電ノードと接地の間に形成される。この導電経路は、予備充電ノード上の電荷を放電し、その電圧を接地電位に近くする。もし論理ブロックの論理条件が、「０」出力に対応して満足されなければ、そこで予備充電ノードと接地との間には導電経路は存在しない。論理ブロックは、典型的には１つ又はそれより多いＮチャネルＭＯＳＦＥＴで構成される。電荷は予備充電ノード上に残留するのでその電圧は変化しない。評価段階の終わりにおいて、感知回路、典型的にはインバータは予備充電ノード上の電圧を感知し、出力をそれに従い駆動する。
【０００３】
ドミノ論理の良好な特徴の１つは、論理ブロックにおいて任意に複雑な論理項を形成する能力である。典型的なデ−タ処理装置は、ＡＮＤ及びＯＲ項の両方を持つ多くの論理項を必要とする少なくとも幾つかの機能を持つであろう。ドミノ論理は、比較的小さな論理ブロック内で複雑な論理機能を形成する機会を提供する。
【０００４】
ドミノ論理について、ワイド入力のＡＮＤゲートを具体化するためその使用を禁止するという問題が存在する。ＡＮＤゲートに対して、論理ブロックはＮチャネルＭＯＳＦＥＴの縦続直列である。ＡＮＤ条件は、全部のＮチャネルＭＯＳＦＥＴが評価段階の間ターンＯＮしたときのみ満足される。そのときだけ放電経路が予備充電ノードと接地の間に存在する。ワイド入力ＡＮＤゲートは、この様なＮチャネルＭＯＳＦＥＴの長い連鎖を必要とする。この様なドミノ論理に付いての問題は、電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）と呼ばれる。ＮチャネルＭＯＳＦＥＴの全部ではなく幾つかがＯＮである時、予備充電ノードのキャパシタンス上の電荷は、このように接続された中間ノードの寄生キャパシタンスの全部と共有される。この電荷共有は、予備充電ノード上の電荷を減少させ、従ってその電圧を減少させる。電荷共有に起因する電圧減少は、感知回路の雑音余裕（ｎｏｉｓｅ ｍａｒｇｉｎ）を減少させる。苛酷な場合においては、この電荷共有はそれ程電圧を減少させるので、感知回路は、誤った状態を感知し、誤った信号を発生する。注目すべきは、この電荷共有問題は、ＯＦＦである接地に最も近いＮチャネルＭＯＳＦＥＴを除いてＮチャネルＭＯＳＦＥＴの連鎖の全部がＯＮである時一層悪化する。この最も悪い場合は、予備充電ノードを放電することなく最大数のノードを予備充電ノードに結合する。従って、予備充電ノード上の電荷は、その最大キャパシタンス上に分布されなければならず、予備充電ノードが放電されない時電圧の最大限の減少に寄与する。
【０００５】
ワイド入力ＯＲゲートは、電荷共有の問題を生じない。これらＯＲゲートは、典型的には予備充電ノードと接地の間の並列ＮチャネルＭＯＳＦＥＴにより実施される。ＯＲ条件を満足するには、全部のＯＲゲートがＯＦＦでなければならない。もしＮチャネルＭＯＳＦＥＴのどれかがＯＮであれば、そこで予備充電ノードは放電される。電荷を共有するための追加のノードを持つ直列連鎖はＯＲに対しては現れない。従って、ＯＲゲートは問題ではない。ＡＮＤ及びＯＲ項の両方を持つ論理機能は、ＡＮＤ項の数に依存しては電荷共有の問題を生じるかも知れない。
【０００６】
この問題に対する１つの解答は、いずれか特定のゲート回路により評価されるＡＮＤ項の数を制限することである。ＡＮＤ項の数を制限することは、電荷共有に関与するノードの数を制限する。この制限は、次に電荷共有中に生じる電圧降下を制限し、問題の苛酷さを減少する。不利な電荷共有とならない直列連鎖の最大の長さは、回路の型に依存する。最大の長さは、その回路の型に対する設計の制限として働く。もし論理動作が、この設計制限により許されるより多くの項を持つＡＮＤ機能を要求するならば、そこで追加のゲートが使用される。このことはその論理機能を遂行するために、必要とするゲートの深さ、又はゲートの数を増加させる不利がある。ゲートの深さを増加させると、典型的には同じ機能に対してより多くの回路を要求し、またその結果を生じるためより多くの時間を要求する。これは不利益である。ドミノ論理の１つの利点は、単一のゲートにおける任意の論理機能を遂行する能力である。従って、この不利益は、ドミノ論理の採用に対する１つの根拠を否定する。
【０００７】
この技術においては、電荷共有の問題を軽減するため追加の回路ノードを予備充電することは知られている。典型的にはＮチャネルＭＯＳＦＥＴの直列連鎖における直ぐ次のノードが予備充電ノードと同時に予備充電される。この場合、電荷共有が問題かも知れないという状態の下では、当該次のノードにおいては追加の電荷がある。この追加の電荷がＮチャネルＭＯＳＦＥＴの直列連鎖の中にあると、最悪の場合の予備充電ノードから流出する電荷の量は減少する。この結果、予備充電ノード上の最大電圧降下は減少する。これは電荷共有の問題を軽減する。この技術においては、複数の中間ノードを予備充電することは知られている。これは予備充電ノードが放電すべき時に不利益を生じさせるが、何故ならば論理条件が満足されるからである。他のノード上又は直列連鎖内の追加の電荷もまた、ＮチャネルＭＯＳＦＥＴの全部がＯＮの時に放電される。予備充電ノードの電荷及びこの追加の電荷の放電は、予備充電ノードの電荷だけを放電するよりも多くの時間を必要とする。ドミノ論理も１つの利点は、その動作速度である。従って、この不利益はドミノ論理を採用するための１つの根拠を否定する。
【０００８】
【発明が解決しようとする課題】
本発明は、従来技術における種々の不利益を克服し、速い動作速度を保持できるドミノ論理回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のドミノ論理回路は、予備充電ノードと、クロック信号の予備充電段階の間動作し、前記予備充電ノードを第１の所定の電圧源に接続し、これにより前記予備充電ノードを予備充電する第１の予備充電素子と、複数の入力信号を受け、前記予備充電ノードと、前記第１の所定の電圧源とは異なる電圧を持つ第２の所定の電圧源との間に配置される論理ブロックであって、前記論理ブロックは前記予備充電ノードと前記第２の所定の電圧源との間に導電経路を形成し、これにより前記複数の入力信号が一つの所定の論理条件を満足する時前記予備充電ノードを放電し、また前記論理ブロックは相隣接する論理素子の間に少なくとも１つの中間ノードを画定する少なくとも１つの直列連鎖の中に配置された複数の論理素子を含み、各論理素子は前記論理素子が導電するか又は導電しないかを制御する一つの対応する入力信号を受け、これによりもし前記入力信号が前記少なくとも１つの直列連鎖の中の前記全部の対応する論理素子を前記クロック信号の評価段階の間に導電させるならば前記予備充電ノードを放電させる、前記論理ブロックと、一つの所定の入力信号が前記少なくとも１つの直列連鎖の中の一つの対応する論理素子を導電しない様に制御する時、一つの所定の中間ノードを前記第１の所定の電圧源に接続し、これにより前記所定の中間ノードを予備充電する第２の予備充電素子と、前記予備充電ノードの電圧を感知し、前記予備充電ノードが予備充電されたか放電されたかに依存して夫々異なる論理出力を形成する感知回路とから成る。
【００１０】
本発明はドミノ論理回路において有益である。ドミノ論理回路においては、予備充電素子が、クロック信号の予備充電段階の間予備充電ノードを予備充電する。論理ブロックは、複数の入力信号を受け、予備充電ノードを条件付きで放電する。この改良において、第２の予備充電素子が、特定の入力信号がその対応する論理素子を非導電に制御する時、中間ノードを予備充電する。この第２の予備充電素子により予備充電されるこの中間ノードは、予備充電ノードに最も近い中間ノードでも良い。代替として、この中間ノードは、予備充電ノードから直列連鎖における最後のものを含むいかなる中間ノードを含んでも良い。第２の予備充電素子を制御する入力信号は、予備充電ノードから直列連鎖における最後の論理素子を制御するのが好ましい。この第２の予備充電素子は、既知の技術に従い第３の予備充電素子と共に使用しても良く、この第３の予備充電素子は予備充電段階の間中間ノードを予備充電する。
【００１１】
このドミノ論理回路は、第１の入力信号とは異なる第２の入力信号により制御される別の予備充電素子と共に使用しても良い。この追加の予備充電素子は、同じ中間ノード又は別の中間ノードを予備充電するために使用しても良い。
【００１２】
もし第２の予備充電素子を制御している入力信号が、束縛されないのであれば、そこでその中間ノードが予備充電段階の間に予備充電されるかは確かではない。その場合、この回路は、予備充電段階の間に中間ノードを予備充電するため動作するクロックにより制御される予備充電素子を含むのが好ましい。この回路は、また前記論理ブロックと接地の間に配置され、予備充電段階の間前記論理ブロックを接地から隔離し放電を防止する放電制御素子を含むのが好ましい。この放電制御素子は、予備充電ノードの放電を許すため評価段階の間導電している。この代わりに、入力信号が、予備充電段階の間クロック制御され低状態に保証されても良い。この場合、中間ノードのクロック制御された予備充電は随意である。更に、放電制御素子は除外しても良い。
【００１３】
【発明の実施の形態】
図１は、この発明を採用するドミノ論理ＡＮＤゲートの１つの実施例を示す。ドミノ論理ＡＮＤゲート１００は、予備充電ＰチャネルＭＯＳＦＥＴ１０１を含み、このソースは供給電圧ＶDDに接続され、そのドレインは予備充電ノード１１０に接続される。予備充電ＰチャネルＭＯＳＦＥＴ１０１のゲートは、クロック信号を受ける。このクロック信号が低の時、即ち、接地に近いと、そこで予備充電ＰチャネルＭＯＳＦＥＴ１０１は、予備充電ノード１１０を供給電圧ＶDDに接続する。これは予備充電ノード１１０を供給電圧ＶDDに予備充電するように働く。クロック信号が高の時、即ち、予備充電ＰチャネルＭＯＳＦＥＴ１０１のスイッチングしきい値の上にあると、そこでこのＭＯＳＦＥＴは遮断され、予備充電ノード１１０は電圧供給から隔離される。
【００１４】
ドミノ論理ＡＮＤゲート１００は、放電制御ＮチャネルＭＯＳＦＥＴ１０３を含む。放電制御ＮチャネルＭＯＳＦＥＴ１０３は、論理ブロック１２０に接続されたソースを持ち、これについては以下に更に詳細に述べる。ＮチャネルＭＯＳＦＥＴ１０３のドレインは接地に接続される。ＮチャネルＭＯＳＦＥＴ１０３のゲートは、クロック信号を受ける。このクロック信号が低で、予備充電ＰチャネルＭＯＳＦＥＴ１０１がＯＮの時、放電制御ＮチャネルＭＯＳＦＥＴは遮断される。従って、予備充電ノード１１０は接地から隔離されるが、何故なら予備充電ノード１１０から接地への全部の経路は放電制御ＮチャネルＭＯＳＦＥＴ１０３を通るからである。クロック信号が高で、予備充電ＰチャネルＭＯＳＦＥＴ１０１が遮断であると、そこでこのＭＯＳＦＥＴはＯＮになる。従って、論理ブロック１２０の論理状態に依存して放電経路が予備充電ノード１１０と接地との間に存在することが出来る。
【００１５】
インバータ１０５は、予備充電ノード１１０の上の電圧を感知し、回路出力を与える。ドミノ論理ＡＮＤゲート回路１００はまた、キ−パ（ｋｅｅｐｅｒ）ＰチャネルＭＯＳＦＥＴ１０７を含む。キ−パＰチャネルＭＯＳＦＥＴ１０７は、そのソースが供給電圧ＶDDに接続され、そのドレインが予備充電ノード１１０に接続される。キ−パＰチャネルＭＯＳＦＥＴ１０７のゲートは、インバータ１０５の出力を受ける。インバータ１０５の出力が高であると、キ−パＰチャネルＭＯＳＦＥＴ１０７は遮断され、予備充電ノード１１０の上に電圧に影響しない。インバータ１０５の出力が低であると、キ−パＰチャネルＭＯＳＦＥＴ１０７はＯＮになる。これは予備充電ノード１１０を、供給電圧ＶDDに結合する働きをし、このノード上の電荷を維持する。この技術において知られた様に、キ−パＰチャネルＭＯＳＦＥＴ１０７のチャネル幅は、論理ブロック１２０におけるＮチャネルＭＯＳＦＥＴと相対的に小さい。このチャネル幅は、もし論理ブロック１２０の論理状態が満足されず、また論理ブロック１２０が導電していなければ、予備充電ノード１１０上の予備充電電圧を維持するのに丁度十分な様に選択される。
【００１６】
ドミノ論理ＡＮＤゲート１００は追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４を含む。追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、そのソースが供給電圧ＶDDに接続され、そのドレインは中間ノード１２２に接続される。追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４のゲートは、クロック信号を受ける。追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、予備充電ＰチャネルＭＯＳＦＥＴ１０１の様に動作する。クロック信号が低である時、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、中間ノード１２２を供給電圧ＶDDに接続する。クロック信号が高である時、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、遮断され、中間ノード１２２上の電荷に影響しない。これは上に述べた従来技術の追加のノード充電である。以下に述べるＰチャネルＭＯＳＦＥＴ１５０の追加について注目すべきは、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４を含めることは随意である。
【００１７】
図１は、論理ブロック１２０を示す。一般に、論理ブロック１２０は、並列及び直列の両方の接続の複数のＮチャネルＭＯＳＦＥＴを含むことが出来る。選択される特定の数及び接続は、実行されるべき論理機能に依存する。電荷共有は、並列及び直列の両方の接続に発生し得る。注目すべきは、１つ又はそれより多い並列経路の存在は、共通ノードにおいて大きな寄生キャパシタンス生じるかも知れず、従って電荷共有に寄与する。以下の例の回路は、論理ブロック１２０に対して大部分が直列連鎖を示すが、この発明は、論理ブロックが予備充電ノードと接地の間に中間ノードを含む時は何時でも有益である。
【００１８】
この例において、論理ブロック１２０は、４個の直列に接続されたＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７を含む。ＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７のゲートは、夫々の入力信号Ａ、Ｂ、Ｃ及びＤを受ける。クロック信号の評価段階の間、即ち、クロック信号が高の時、予備充電ＰチャネルＭＯＳＦＥＴ１０１及び追加のノードＰチャネルＭＯＳＦＥＴ１１４の両方は遮断され、また放電制御ＮチャネルＭＯＳＦＥＴ１０３は導電している。もし全部の入力信号Ａ、Ｂ、Ｃ及びＤが高であれば、そこで放電経路が、予備充電ノード１１０と接地の間に、論理ブロックＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７及び放電制御ＮチャネルＭＯＳＦＥＴ１０３を経由して存在する。予備充電ノード１１０上の電荷は放電される。インバータ１０５は、この放電の結果としての低電圧を感知し、高出力電圧を駆動する。注目すべきは、この放電経路の抵抗は、インバータ１０５の状態を切り替えるためキ−パＰチャネルＭＯＳＦＥＴ１０７により供給される電荷をオ−バドライブするため十分に低くなければならない。もし入力信号Ａ、Ｂ、Ｃ及びＤの全部が高とは限らないときは、そこで放電経路は存在せず、インバータ１０５は、電圧の変化を感知すべきではない。従来技術で知られる様に、ドミノ論理ＡＮＤゲートは、従って論理動作Ａ ＡＮＤ Ｂ ＡＮＤ Ｃ ＡＮＤ Ｄを形成する。
【００１９】
ドミノ論理ＡＮＤゲート１００は、追加のＰチャネルＭＯＳＦＥＴ１５０を含む。このＰチャネルＭＯＳＦＥＴ１５０は、最悪の場合の電荷共有状態の間中間ノード１２２に追加の電荷を提供する。ＰチャネルＭＯＳＦＥＴ１５０は、そのソースが供給電圧ＶDDに接続され、そのドレインが中間ノード１２２に接続される。ＰチャネルＭＯＳＦＥＴ１５０のゲートは、入力信号Ｄを受け、同じ入力信号は、直列ＮチャネルＭＯＳＦＥＴ連鎖の最後のＮチャネルＭＯＳＦＥＴ１２７に供給される。予備充電ＰチャネルＭＯＳＦＥＴ１１４は、クロック信号の予備充電段階の間中間ノード１２２を予備充電することを思い出す。評価段階の間、予備充電ＰチャネルＭＯＳＦＥＴ１１４は、予備充電ＰチャネルＭＯＳＦＥＴ１０１の様に遮断される。この回路に対して、もし入力信号Ａ、Ｂ及びＣが全部が高で、入力信号Ｄが低であれば、最悪の場合の電荷共有が結果として生じる。入力信号Ｄが低の時、ＰチャネルＭＯＳＦＥＴ１５０はターンＯＮする。これは、追加の電荷を中間ノード１２２へ供給する。注目すべきは、この追加の電荷は、丁度必要とされる時に供給され、即ち、入力信号Ｄが低の時最悪の場合の電荷共有に対する要求がある。入力信号Ｄが高の時、ＮチャネルＭＯＳＦＥＴ１２７はターンＯＮし、ＰチャネルＭＯＳＦＥＴ１５０は遮断される。従って、追加の電荷は中間ノード１２２へ供給されない。そのため、論理ブロック１２０の論理状態が満足され、そしてＮチャネルＭＯＳＦＥＴ１２１、１２３、１２５及び１２７が全部ＯＮであると、この技術は追加の電荷を中間ノードへ導入しない。従って放電動作は遅くはならない。
【００２０】
注目すべきは、ある状況の下では、ＰチャネルＭＯＳＦＥＴの追加は、先行技術のＰチャネルＭＯＳＦＥＴ１１４の必要性を除去するかも知れない。これは、もし入力信号Ｄが、クロック信号の予備充電段階の間低であることが知られていれば真実であろう。これは、図２にドミノ論理ＡＮＤゲート２００として示される。図２において、放電制御ＮチャネルＭＯＳＦＥＴ１０３は除外される。図２から気が付く様に、入力信号Ｄはクロック制御される。これは、入力信号Ｄは、クロックの予備充電段階の間低であることを意味する。これはＮチャネルＭＯＳＦＥＴ１２７をこの間隔の間ターンＯＦＦする。ＮチャネルＭＯＳＦＥＴ１２７のターンＯＦＦは、予備充電ノード１１０から接地への放電経路を妨げる。これは、ＰチャネルＭＯＳＦＥＴ１０１がノード１１０を予備充電出来るように予備充電段階の間必要となる。クロックの評価段階の間、入力信号Ｄは、低に残り又は高に変化するかも知れない。もし入力信号Ｄが低のまま残ると、そこで最悪の場合の電荷共有が可能となる。しかし、ＰチャネルＭＯＳＦＥＴ１５０はＯＮに残り、電荷を中間ノード１２２へ供給する。これは、電荷共有に起因して予備充電ノード１１０における電圧低下（ｄｉｐ）を減らす。この代わりに、もし入力信号Ｄが高に切替わると、ＮチャネルＭＯＳＦＥＴ１２７はターンＯＮし、ＰチャネルＭＯＳＦＥＴ１５０はターンＯＦＦする。従って、論理ブロック１２０の論理状態が満足され且つ予備充電ノード１１０が放電されることが可能な期間においては、追加の電荷は中間ノード１２２へは供給されない。
【００２１】
図３は、この発明の、デュアルレール（ｄｕａｌ ｒａｉｌ）入力及び出力論理回路への応用を示す。ドミノ論理ＡＮＤゲート３００は、真の入力信号Ａ、Ｂ、Ｃ及びＤと共にそれらの逆のＡ（バー）、Ｂ（バー）、Ｃ（バー）及びＤ（バー）の両方を受ける。ドミノ論理ＡＮＤゲート３００は、真の出力信号（ＯＵＴＰＵＴ）及びその逆のＯＵＴＰＵＴ（バー）を発生する。ドミノ論理ＡＮＤゲート３００は、クロックの予備充電段階の間ＰチャネルＭＯＳＦＥＴ２０１により予備充電される別の予備充電ノード２１０を含む。この予備充電ノード２１０における電圧は、キ−パＰチャネルＭＯＳＦＥＴ２０７を含むインバータ２０５により感知される。インバータ２０５は、逆出力信号ＯＵＴＰＵＴ（バー）を発生する。ドミノ論理ＡＮＤゲート３００は、条件付き放電ＮチャネルＭＯＳＦＥＴ２２１、２２３、２２５及び２２７を含む。これらの各々は、対応する逆入力信号Ａ（バー）、Ｂ（バー）、Ｃ（バー）、又はＤ（バー）を受け、それらのソースドレイン経路は、予備充電ノード２１０とＮチャネルＭＯＳＦＥＴ１０３のソースとの間に接続される。もし逆入力信号Ａ（バー）、Ｂ（バー）、Ｃ（バー）、又はＤ（バー）のどれかが高であり、入力信号の全部が低とは限らないことを示していれば、そこで予備充電ノード２１０は放電され、逆出力信号ＯＵＴＰＵＴ（バー）は高になる。交差接続されるＰチャネルＭＯＳＦＥＴ２１１と２１３は、第１の予備充電ノードが放電するのを感知し、他方の予備充電ノードを高に保持するためスイッチオンする。注目すべきは、追加の予備充電ＰチャネルＭＯＳＦＥＴは、ドミノ論理ＡＮＤゲート３００の真の側においてのみ必要であるが、何故ならこれはＡＮＤ機能であるからである。予備充電ノード２１０に関しては、入力の状態に拘らず電荷共有は発生しない。もしこのゲートが、ＯＲ機能を遂行するように構成されたとすると、その直列ＮチャネルＭＯＳＦＥＴは、ゲートの逆側上にあったであろう。この場合、入力信号によりゲートされる追加の予備充電ＰチャネルＭＯＳＦＥＴは、ゲートの逆側上で最も良く使用されるであろう。上の図１の場合の様に、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、随意であり、全部の設計において必要とは限らない。
【００２２】
図４は、５入力ドミノ論理ＡＮＤゲート４００を示す。ドミノ論理ＡＮＤゲート４００は、追加の直列に接続されたＮチャネルＭＯＳＦＥＴ１２９を含む。ＮチャネルＭＯＳＦＥＴ１２９のゲートは、第５の入力信号Ｅを受ける。ドミノ論理ＡＮＤゲート４００は、更に別の予備充電ＰチャネルＭＯＳＦＥＴ１５５を含む。この追加の予備充電ＰチャネルＭＯＳＦＥＴ１５５は、入力信号Ｅが低の時に中間ノード１２２を予備充電する。この状態の下では、ＮチャネルＭＯＳＦＥＴ１２９はＯＦＦであり、最悪の場合の電荷共有を可能にする。注目すべきは、より長い直列連鎖は、追加の潜在的な内部寄生キャパシタンスを提供し、これは予備充電ノード１１０と電荷を共有するかも知れない。入力信号Ｄ又は入力信号Ｅのいずれかが低の時は、２個のＰチャネルＭＯＳＦＥＴが中間ノード１２２を予備充電する。入力信号Ｄと入力信号Ｅの両方が高の時は、ＰチャネルＭＯＳＦＥＴ１５０と１５５は両方共ＯＦＦである。従って、予備充電ノード１１０の放電を要求する論理ブロック条件の満足に一致する状態の下では、電荷は中間ノードへは供給されない。上の図１の場合の様に、追加のノード予備充電ＰチャネルＭＯＳＦＥＴ１１４は、随意であり、全部の設計において必要とは限らない。
【００２３】
図５は、更に別の代わりの実施例のドミノ論理ＡＮＤゲート５００を示す。ドミノ論理ＡＮＤゲート４００の場合の様に、ドミノ論理ＡＮＤゲート５００は、５入力ＡＮＤゲートである。ドミノ論理ＡＮＤゲート５００は、ＰチャネルＭＯＳＦＥＴ１５７が、中間ノード１２２ではなく中間ノード１２８を予備充電することを除いてドミノ論理ＡＮＤゲート４００と類似である。この発明に従い入力信号によりどちらの中間ノードを予備充電するかの選択は設計による。入力がゲートされるＰチャネルＭＯＳＦＥＴでどの中間ノードを予備充電するかの選択においては、雑音免疫（ｉｍｍｕｎｉｔｙ）と速度の間で一般的なトレードオフがある。電荷共有に対する最大の雑音免疫は、予備充電ノードにより近い中間ノードを予備充電することにより達成される。しかし、もし論理条件が満足され、その予備充電ノードは放電されるべきであれば、この追加の電荷は接地からより遠くに位置する。電荷は、より多くのソースドレインチャネルを通過しなければならず、従って遅くなる。直列連鎖における接地に近い中間ノードの予備充電は、丁度それに等しいだけの電荷共有の軽減を提供しない。しかし、この追加された電荷は、接地により近く、そして放電されるためより少ないソースドレインチャネルを通って流れなければならない。従って、直列連鎖の接地端により近い中間ノードを予備充電することは、より速い動作を与える。この追加の予備充電を受けるため選択される特定の中間ノードは、雑音免疫又は動作の速度が主要な設計目標かどうかにより決定されるであろう。注目すべきは、図４及び５において、同一の中間ノードを予備充電するため１個より多い予備充電素子は実行可能であるが、これらの追加の予備充電素子の２個は夫々異なるノードを予備充電してもよい。
【００２４】
この発明は、直ちには明らかでない追加の利点を提供する。マイクロプロセッサ及びデイジタル信号処理装置の様な現在の論理回路設計において、集積回路の全部の部分へのクロック信号の分配には、綿密な計画と特種化された技術を必要とする。これらの設計は、しばしば綿密に平衡をとったクロック分配トリー（ｔｒｅｅ）を要求する。集積回路を横切るクロック分配に対するこの要求は、クロック信号に極めて依存するドミノ論理にとり特に重要である。この発明は、クロックによりゲートされる中間ノード予備充電を入力信号によりゲートされる中間ノード予備充電で置換することを可能にする。この様な置換は、クロック信号上のローディングを軽減する。このクロックローディングにおける軽減は、クロック分配トリー内においてより少ないドライバ回路を可能にする。これは電力消費と集積回路面積の減少となる。この様に解放された資源は、有益な回路に採用され、又は全体的な集積回路電力消費又は費用の削減に寄与するであろう。
【００２５】
以上の説明に関して更に以下の項を開示する。
（１）ドミノ論理回路であって、予備充電ノードと、クロック信号の予備充電段階の間動作し、前記予備充電ノードを第１の所定の電圧源に接続し、これにより前記予備充電ノードを予備充電する第１の予備充電素子と、複数の入力信号を受け、前記予備充電ノードと、前記第１の所定の電圧源とは異なる電圧を持つ第２の所定の電圧源との間に配置される論理ブロックであって、前記論理ブロックは前記予備充電ノードと前記第２の所定の電圧源との間に導電経路を形成し、これにより前記複数の入力信号が一つの所定の論理条件を満足する時前記予備充電ノードを放電し、また前記論理ブロックは相隣接する論理素子の間に少なくとも１つの中間ノードを画定する少なくとも１つの直列連鎖の中に配置された複数の論理素子を含み、各論理素子は前記論理素子が導電するか又は導電しないかを制御する一つの対応する入力信号を受け、これによりもし前記入力信号が前記少なくとも１つの直列連鎖の中の前記全部の対応する論理素子を前記クロック信号の評価段階の間に導電させるならば前記予備充電ノードを放電させる、前記論理ブロックと、一つの所定の入力信号が前記少なくとも１つの直列連鎖の中の一つの対応する論理素子を導電しない様に制御する時、一つの所定の中間ノードを前記第１の所定の電圧源に接続し、これにより前記所定の中間ノードを予備充電する第２の予備充電素子と、前記予備充電ノードの電圧を感知し、前記予備充電ノードが予備充電されたか放電されたかに依存して異なる論理出力を形成する感知回路とから成るドミノ論理回路。
【００２６】
（２）第１項に記載のドミノ論理回路であって、そこに前記第２の予備充電素子により予備充電される前記所定の中間ノードは、前記予備充電ノードに最も近い前記少なくとも１つの直列連鎖における中間ノードであるドミノ論理回路。
（３）第２項に記載のドミノ論理回路であって、更に、前記クロック信号の予備充電段階の間前記所定の中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含むドミノ論理回路。
（４）第１項に記載のドミノ論理回路であって、そこに前記により予備充電される前記所定の中間ノードは、前記予備充電ノードから最も遠い前記少なくとも１つの直列連鎖における中間ノードであるドミノ論理回路。
【００２７】
（５）第４項に記載のドミノ論理回路であって、更に、前記クロック信号の予備充電段階の間前記所定の中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含むドミノ論理回路。
（６）第１項に記載のドミノ論理回路であって、更に、前記所定の入力信号と異なる第２の所定の入力信号が対応する論理素子を非導電に制御する時、前記所定の中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含み、これにより前記所定の中間ノードを予備充電するドミノ論理回路。
（７）第１項に記載のドミノ論理回路であって、更に、前記所定の入力信号と異なる第２の所定の入力信号が対応する論理素子を非導電に制御する時、前記所定の入力ノードと異なる第２の所定の中間ノードを前記第１の所定の電圧源に接続して、前記第２の所定の中間ノードを予備充電する第３の予備充電素子を含むドミノ論理回路。
【００２８】
（８）第１項に記載のドミノ論理回路であって、そこに、前記所定の入力信号は、前記少なくとも１つの直列連鎖におる前記対応する論理素子を、前記予備充電段階の間導電か又は非導電かのいずれかに制御し、これにより前記第２の予備充電素子は、前記予備充電段階の間、前記予備充電ノードを予備充電しないか又は前記予備充電ノードを予備充電するかのいずれかであり、前記ドミノ論理回路は、更に、前記クロック信号の前記予備充電段階の間前記予備充電ノードに最も近い前記少なくとも１つの直列連鎖における中間ノードを前記第１の所定の電圧源に接続するため動作する第３の予備充電素子を含み、これにより前記最も近いノードを予備充電し、また前記ドミノ論理回路は、更に、前記論理ブロックと前記第２の所定の電圧源の間に配置され、前記予備充電段階の間前記論理ブロックを前記第２の所定の電圧源から隔離するように動作し、これにより前記予備充電ノードの放電を防止し、また前記予備充電段階の間前記論理ブロックを前記第２の所定の電圧源に接続するように動作する、これにより前記予備充電ノードの放電を可能にする放電制御素子を含むドミノ論理回路。
（９）第１項に記載のドミノ論理回路であって、そこに、前記所定の入力信号は、前記予備充電段階の間前記少なくとも１つの直列連鎖における前記対応する論理素子を随意的に制御し、これにより前記第２の予備充電は前記予備充電段階の間前記予備充電ノードを常に予備充電し、また前記論理ブロックは、論理素子の介入なしに前記第２の所定の電圧源に直接接続されるドミノ論理回路。
【００２９】
（１０）ドミノ論理回路４００は、予備充電ノード１１０を予備充電段階の間予備充電する予備充電素子１０１及び予備充電ノードを条件付きで放電するため複数の入力信号Ａ、Ｂ、Ｃ、Ｄ、Ｅを受ける論理ブロック１２１、１２３、１２５、１２７、１２９を含む。この改良において、特定の入力信号Ｅがその対応する論理素子を制御する時、第２の予備充電素子１５５が中間ノード１２２を予備充電する。この第２の予備充電素子により予備充電される中間ノードは、予備充電ノードから直列連鎖における最後を含むどの中間ノードでもよい。この第２の予備充電素子は、予備充電段階の間予備充電する先行技術による第３の予備充電素子１１４と共に使用できる。このドミノ論理回路は、第１の入力信号と異なる第２の入力信号Ｄにより制御される別の予備充電素子１５０と共に使用できる。この追加の予備充電素子は、同一の中間ノード又は別の中間ノードを予備充電するため使用できる。もし第２の予備充電素子を制御する入力信号が束縛されなければ、そこでこの回路は、予備充電段階の間中間ノードを予備充電するためのクロック制御予備充電素子及び予備充電段階の間放電を防止する前記論理ブロックと接地の間に接続される放電制御素子を含むのが好ましい。代わりに、入力信号はクロック制御されまた予備充電段階の間低に保証されても良い。この場合、中間ノードのクロック制御予備充電及び放電制御素子は随意である。
【図面の簡単な説明】
【図１】この発明を採用するドミノ論理ＡＮＤ回路の１つの実施例を示す図。
【図２】クロック制御入力信号を採用するドミノ論理ゲートの第１の代わりの実施例を示す図。
【図３】デュアルレール入力及び出力を採用するドミノ論理ゲートの第２の代わりの実施例を示す図。
【図４】２個の追加の素子が同一中間ノードを予備充電することを除き図１に示すものと類似の第３の代わりの実施例を示す図。
【図５】２個の追加の素子が異なる中間ノードを予備充電することを除き図４に示すものと類似の第４の代わりの実施例を示す図。
【符号の説明】
１０１ 予備充電素子
１１０ 予備充電ノード
１１４ 予備充電素子
１２１、１２３、１２５、１２７、１２９ 論理ブロック
１２２ 中間ノード
１５０ 予備充電素子
Ａ、Ｂ、Ｃ、Ｄ、Ｅ 入力信号
Claims (2)
- ドミノ論理回路であって、
予備充電ノードと、
クロック信号の予備充電段階の間動作し、前記予備充電ノードを第１の所定の電圧源に接続し、これにより前記予備充電ノードを予備充電する第１の予備充電素子と、
複数の入力信号（ A 、 B 、 C 、 D ）を受信し、かつ前記予備充電ノードと前記第１の所定の電圧源とは異なる電圧を有する第２の電圧源との間に配置された論理ブロックであって、前記論理ブロックは前記予備充電ノードと前記第２の所定の電圧源との間に伝導路を形成し、前記複数入力が所定の論理条件を満たす時は前記予備充電ノードを放電させ、前記論理ブロックは隣接論理素子間の少なくとも１つの中間ノードを定義する少なくとも１つの直列連鎖に配置された複数の論理素子をふくみ、各々の論理素子は当該論理素子が導通するか否かを制御する対応する入力信号を受信し、前記入力信号が前記少なくとも１つの直列連鎖の対応する全ての論理素子を前記クロック信号の評価段階の間導通させる場合には、前記少なくとも１つの直列連鎖の論理素子が前記予備充電ノードを放電する論理ブロックと、
前記複数の入力信号の所定の1つが前記直列連鎖の少なくとも1つの対応する論理素子を制御して前記所定の中間ノードを前記第１の電圧源に非導通に接続する時に前記所定の中間ノードを予備充電する第２の予備充電装置と、
前記クロック信号の予備充電段階の間前記所定の中間ノードと前記第１の所定の電圧源とを接続し、第２の予備充電装置とは独立に前記所定の中間ノードを予備充電する第３の予備充電装置と、
前記予備充電回路の電圧を検知し、前記予備充電ノードが予備充電されたか又は放電されたかの何れかに従って異なる論理出力を形成する検知回路とを備えるドミノ論理回路。 - ドミノ論理回路であって、
予備充電ノードと、
クロック信号の予備充電段階の間動作し、前記予備充電ノードを第１の所定の電圧源に接続し、これにより前記予備充電ノードを予備充電する第１の予備充電素子と、
複数の入力信号（ A 、 B 、 C 、 D ）を受信し、かつ前記予備充電ノードと前記第１の所定の電圧源とは異なる電圧を有する第２の電圧源との間に配置された論理ブロックであって、前記論理ブロックは前記予備充電ノードと前記第２の所定の電圧源との間に伝導路を形成し、前記複数入力が所定の論理条件を満たす時は前記予備充電ノードを放電させ、前記論理ブロックは隣接論理素子間の少なくとも１つの中間ノードを定義する少なくとも１つの直列連鎖に配置された複数の論理素子をふくみ、各々の論理素子は当該論理素子が導通するか否かを制御する対応する入力信号を受信し、前記入力信号が前記少なくとも１つの直列連鎖の対応する全ての論理素子を前記クロック信号の評価段階の間導通させる場合には、前記少なくとも１つの直列連鎖の論理素子が前記予備充電ノードを放電する論理ブロックと、
前記複数の入力信号の所定の 1 つが前記直列連鎖の少なくとも 1 つの対応する論理素子を制御して前記所定の中間ノードを前記第１の電圧源に非導通に接続する時に前記所定の中間ノードを予備充電し、前記複数の入力の内の前記所定の１つがクロックを受け、それによって前記第２の予備充電装置が常に前記所定の中間ノードを前記第１の所定の電圧源に接続し、前記クロック信号の前記予備充電段階の間前記所定の中間ノードを予備充電する第２の予備充電装置と、
前記クロック信号の予備充電段階の間前記所定の中間ノードと前記第１の所定の電圧源とを接続し、第２の予備充電装置とは独立に前記所定の中間ノードを予備充電する第３の予備充電装置と、
前記予備充電回路の電圧を検知し、前記予備充電ノードが予備充電されたか又は放電されたかの何れかに従って異なる論理出力を形成する検知回路とを備えるドミノ論理回路。
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