JPH0793026B2 - デコーダ回路 - Google Patents

デコーダ回路

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JPH0793026B2
JPH0793026B2 JP24390989A JP24390989A JPH0793026B2 JP H0793026 B2 JPH0793026 B2 JP H0793026B2 JP 24390989 A JP24390989 A JP 24390989A JP 24390989 A JP24390989 A JP 24390989A JP H0793026 B2 JPH0793026 B2 JP H0793026B2
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Description

【発明の詳細な説明】 〔概要〕 メモリのデコーダ回路に関し、 寄生容量によるデコーダ回路の誤動作を、アクセスタイ
ムの増加や消費電力が増加を招くことなく、防止するデ
コーダ回路の提供を目的とし、 高電位側の電源線（４）とデコーダ出力端（Ｘ）との間
に接続された負荷素子（D1）と、 該デコード出力端（Ｘ）と低電位側の電源線（５）との
間に直列に接続された複数のデコード用トランジスタ
（Q1〜Qn）と、 前記複数のデコード用トランジスタ（Q1〜Qn）の相互接
続点のうち前記デコード出力端（Ｘ）に最も近い位置の
相互接続点に接続された電流供給手段（２）とを具備
し、 前記複数のデコード用トランジスタ（Q1〜Qn）はそれぞ
れ対応する入力信号によて制御され、 前記複数のデコード用トランジスタ（Q1〜Qn）のうち、
前記デコード出力端（Ｘ）に最も近いデコード用トラン
ジスタ以外の少なくとも１つのデコード用トランジスタ
が非導通のとき、前記電流供給手段（２）が電流供給を
行うように構成されている。
〔産業上の利用分野〕
本発明は、メモリのデコーダ回路に関する。
書き込み時に高電圧を必要とするメモリには、例えばEP
ROM（電気的にプログラム可能なメモリ）がある。EPROM
は、例えばFAMOSのトランジスタで形成された記憶素子
のマトリクスと、記憶素子を選択するためのビット線、
ワード線と、これを駆動するデコーダ回路からなる。
通常、このようなEPROMのデコーダ回路では、読み出し
時には電源電圧が低電圧（5V）となり、アドレス（０又
は5V）に対する記憶素子を選択してデータの出力を行
う。一方、書き込み時には、電源電圧を高電圧（12.5
V）として、書き込みを行う。
〔従来の技術〕
従来のEPROM用のデコーダ回路（例えば特開昭61−45496
号公報参照）を第３図に示す。
図中、１はCMOSインバータ、３はワード線出力、５はグ
ランド、６はナンドゲート回路、４は高電圧VPP及び低
電圧VCCの切り替え可能な電源線、VCCは低電圧電源線、
D2はデプレッション型のｎチャネルMOSトランジスタ、Q
21〜Q24,Q27はエンハンスメント型のｎチャネルMOSトラ
ンジスタ、Q26はエンハンスメント型のｐチャネルMOSト
ランジスタ、a0〜a3はアドレス信号、X,A1〜A3は接続
線、C1〜C3は寄生容量である。
このデコーダ回路では、ナンドゲート回路６の負荷トラ
ンジスタD2はデプリション型トランジスタであり、定電
流源として働く。ナンドゲート回路及びCOMSインバータ
の電源電圧は、書き込み時には高電圧VPP（12.5V）と
し、読み込み時には低電圧VCC（5V）に切り換える構成
になっている。CMOSインバータ１の出力は、例えばワー
ド線に接続される。
〔発明が解決しようとする課題〕
ところが、最近の半導体記録装置では、記憶容量の増大
に伴うアドレス入力ビット数の増加により、ナンドゲー
ト回路を構成するトランジスタ数も増加している。
そのため、従来のデコーダ回路では、第３図中の破線で
示されるような、寄生容量C1〜C3がデコーダ回路を誤動
作させることが分かった。
それを、第４図を参照にして説明する。第４図は従来の
デコーダ回路の誤動作を説明するための波形図である。
図中、a0,a3はアドレス信号の電位レベル、ＸはCMOSイ
ンバータの入力電位レベルを示している。なお、電源電
圧はVCC（5V）とする。
アドレスa0に“L"（0V）、a1〜a3に“H"（5V）が入力し
ているとき、Q21はオフ、Q22〜Q24はオンであり、Ｘ点
は“H"、インバータの出力は“L"となる。このとき、ナ
ンドゲート回路のトランジスタQ22はオフ状態、トラン
ジスタQ23〜Q25はオン状態であるので、寄生容量C1〜C3
の電荷はグランドに放電される。
その後、アドレスが、a1〜a3が“H"、a4が“L"に変化す
ると、トランジスタQ21〜Q23がオン、Q24がオフと変化
する。その瞬間、負荷トランジスタD2から寄生容量C1〜
C3へ電流が流れ、寄生容量C1〜C3が充電される。このと
き、D2からの電流供給能力は小さいため、Ｘ点の電位、
即ち、インバータの入力電圧を瞬間低下させる。この電
圧低下は、ナンドゲート回路を構成するトランジスタ数
が多くなる程顕著になる。
この瞬時の電圧低下が、インバータの出力を“L"から
“H"へ反転して、一時的な選択レベルを出力してしま
う。そのため、本来選択すべきでないワード線が誤選択
されてしまい、EPROMを誤動作させる。これを防ぐに
は、寄生容量が完全に充電された時間に見計らってセン
ス動作をさせれば良いが、それではアドレス入力からデ
ータ出力までの読み出しタイミングが長くなり、ときに
は約20nsもアクセスタイムが遅くなる。
また、負荷の抵抗値を下げて、寄生容量を速やかに充電
することも考えられるが、それでは消費電力が増加して
しまう。
従って、本発明は、寄生容量によるデコーダ回路の誤動
作を、アクセスタイムの増加や消費電力が増加を招くこ
となく、防止するデコーダ回路の提供を目的とする。
〔課題を解決するための手段〕
本発明の目的は、高電位側の電源線４とデコード出力端
Ｘとの間に接続された負荷素子D1と、デコード出力端Ｘ
と低電位側の電源線５との間に直列に接続された複数の
デコード用トランジスタQ1〜Qnと、複数のデコード用ト
ランジスタQ1〜Qnの相互接続点のうちデコード出力端Ｘ
に最も近い位置の相互接続点に接続された電流供給手段
２とを具備し、複数のデコード用トランジスタQ1〜Qnは
それぞれ対応する入力信号によって制御され、複数のデ
コード用トランジスタQ1〜Qnのうち、デコード出力端Ｘ
に最も近いデコード用トランジスタ以外の少なくとも１
つのデコード用トランジスタが非導通のときに、電流供
給手段２が電流供給を行うように構成されることで達成
できる。
このとき、複数のデコード用トランジスタQ1〜Qnは一導
電チャネルMOSトランジスタで構成され、電流供給手段
２は、デコード出力端Ｘに最も近い接続点と高電位側の
電源線と間に接続された反対導電チャネルMOSトランジ
スタを具備し、デコード出力端Ｘに最も近いデコード用
トランジスタが受ける入力信号以外の入力信号によっ
て、反対導電チャネルMOSトランジスタが制御されても
よい。
また、電流供給手段２の出力は、高電位側の電源線と複
数のデコード用トランジスタQ1〜Qnの各相互接続点との
間に接続され、デコード出力端Ｘに最も近いデコードト
ランジスタが受ける入力信号以外の入力信号によって、
デコード用トランジスタが非導通となるときに、非導通
となるデコード用トランジスタよりもデコード出力端Ｘ
に最も近い相互接続点に電流を供給するようにしてもよ
い。
〔作用〕
本発明では、ナンドゲート回路を構成する直列接続され
たデコードトランジスタ間に寄生的に形成される容量
を、負荷トランジスタからの電流のみで充電をせず、デ
コードトランジスタに入力するアドレス信号で制御され
る電流供給回路からも充電するようにする。
具体的には、複数のアドレス信号で制御される反対導電
型トランジスタをナンドゲートを形成する一導電型のデ
コードトランジスタ間に接続して電流供給回路とする。
これにより、寄生容量へ流れ込む電流は、負荷トランジ
スタ及び電流供給回路から充電される。
〔実施例〕
第１の実施例 第１図に本発明の第１実施例であるEPROMにおけるワー
ド線デコーダ回路を示す。図において、電源線４は書き
込み時に高電圧VPP（12.5V）となり、読出し時に低電圧
VCC（5V）となるものである。５はグランド、D1はｎチ
ャネルのデプレッション型MOSトランジスタで構成され
た負荷、Q1〜Q4はｎチャネルのエンハンスメント型MOS
トランジスタであり、各々のトランジスタゲートにはア
ドレス信号a0〜a3が入力する。A1〜A3はMOSトランジス
タQ1〜Q4間の接続点である。１はCMOSインバータ回路で
あり、ｐチャネルMOSトランジスタQ6,nチャネルMOSトラ
ンジスタQ7を直列に接続し、かつその入力をMOSトラン
ジスタQ1のドレインに接続して、出力をワード線に接続
している。
２は電流供給回路であり、ここでは、各ゲートにアドレ
スa1〜a3が接続され、ソースが電源VCC（5V）に接続さ
れ、ドレインが共通に接続点A1に接続されたｐチャネル
エンハンスメント型MOSトランジスタ（Q8〜Q10）で構成
されている。
また、アドレスa0〜a3には、“H"（5V）或いは“L"（0
V）のレベルの信号が入力する。
なお、本実施例では、説明を簡単にするためにアドレス
信号はa0〜a3の４本としているが、実際にはアドレス信
号は２本以上、何本でもよく、それに対応するｎチャネ
ルMOSトランジスタも２個以上、何個であってもよい。
以下に、第１実施例のデコーダ回路の誤動作防止につい
て説明する。
まず、読み出し動作を説明する。
アドレス信号a0が“L"、アドレス信号a1〜a3が“H"の場
合、MOSトランジスタQ1はオフ、Q2〜Q4はオンとなっ
て、CMOSインバータには“H"が入力し、出力端子３には
“L"が出力する。このとき、MOSトランジスタQ1〜Q4間
の寄生容量C1〜C3は全て放電状態である。電流供給回路
２は、トランジスタQ8〜Q10が全てオフのため、接続点
Ａへの電流の供給を行わない。
その後、アドレス信号a0〜a2が“H"、アドレス信号a3が
“L"に変化すると、MOSトランジスタQ1〜Q3はオン、Q4
はオフとなり、出力端子３には“L"が出力する。
このとき、アドレス信号a3が“L"であるから電流供給回
路２のトランジスタQ10はオンし、接続点Ａからの寄生
容量C1〜C3の充電を補助する。
従って、本発明によれば、寄生容量C1〜C3の充電は、負
荷であるトランジスタD1に加えてトランジスタQ8〜Q10
によっても行われるので、Ｘ点の電位、即ちCMOSインバ
ータ回路１の入力の電圧の瞬時の落ち込みは低減され
る。その結果、非選択であるべきワード線が一時的に誤
って選択することは防がれる。
また、アドレス信号a0〜a3が“L",“H",“H",“H"が入
力している状態から、アドレス信号a0〜a3が“H",“L",
“H",“L"変化したときは、トランジスタQ2,Q4はオフと
なる。このときは、トランジスタQ8がオンして、寄生容
量C2の充電が行われるため、前述の場合と同様にＸ点の
電位の瞬時の落ち込みは低減される。
この様に、アドレス信号a0〜a3が変わっても、Ｘ点のデ
コーダ出力が非選択出力をすべき場合で、かつ寄生容量
C1〜C3の充電が必要なる場合には、少なくともアドレス
信号a0〜a3の内の１つが“L"であるから、トランジスタ
Q8〜Q10のいずれかがオンして寄生容量C1〜C3の充電が
補助される。
なお、アドレス信号a0〜a3が“L",“H",“H",“H"でＸ
点の出力が非選択レベルであるときは、トランジスタQ8
〜Q10はオンしないが、このときは、寄生容量C1〜C3は
Ｘ点から切り離されているから支障はない。
次に、書き込み時の動作について説明する。
書き込み時は、ナンドゲート回路６とCMOSインバータの
電源電圧は高電圧VPP（12.5V）となる。これにより、CM
OSインバータ１の論理しきい値は約VPP/2（Ｖ）となり
読み出し時よりも高くなるので、寄生容量C1〜C3の充電
によるＸ点の電圧の瞬時の落ち込みがあっても語動作に
は至らない。
なお、電源電圧が高電圧VPP、トランジスタQ8〜Q10には
低電圧VCC（5V）が印加されているため、例えば、アド
レス信号a1〜a3に“H",“L",“L",“L"が入力されてい
るとき、トランジスタQ8がオンしてA1点、つまりトラン
ジスタQ1のソース電位はほぼ5Vになる。アドレス信号a0
は5Vであるので、トランジスタQ1は、そのゲート・ソー
ス間電圧Vgsに電位差がないためにオフとなる。従っ
て、高電圧VPPの電源線からトランジスタD1及び接続点A
1を介してトランジスタQ8〜Q10の電源線へは電流は流れ
ない。
従って、書き込み時において、電流供給回路２であるト
ランジスタQ8〜Q10をナンドゲート回路６に付加するこ
とに対し、不都合は生じない。
第２の実施例 第２図に本発明の第２の実施例を示す。図は、第１実施
例と同様、EPROMにおけるワード線デコーダ回路を示し
ており、図中、第１図と同一のものには同一の記号を付
けている。
第２実施例の特徴は、電流供給回路を構成する各ｐチャ
ネルトランジスタQ8〜Q10のドレインが、トランジスタQ
1〜Q4の各トランジスタ間（A1〜A3）に接続されている
ことである。
このデコーダ回路の動作は、アドレスが非選択アドレス
から別の非選択アドレスに変わったときにデコーダ用の
トランジスタQ1〜Q4の内、オフとなるトランジスタのド
レイン側の寄生容量を、ｐチャネルトランジスタQ8〜Q
10によって個々に充電するものである。
これにより、第１実施例のアドレス信号a0〜a3が“L",
“H",“H",“H"の状態から、アドレスa0〜a3が“H",
“L",“H",“L"の状態に変化し、トランジスタQ3,Q4は
オフの状態でも、寄生容量C3,C4への電流の供給がで
き、Ｘ点の電位の瞬時の落ち込みの影響を小さくするこ
とが可能となる。このように、本実施例では、ナンドゲ
ート回路６を形成するトランジスタQ2〜Q4がオフすると
きには、それらのドレイン側の寄生容量C1〜C3がトラン
ジスタQ8〜Q10により自動的に充電される。
以上の通り、アドレスが入力される各デコード用トラン
ジスタ間に形成された寄生容量が放電状態から充電状態
になるとき、負荷トランジスタのみでなく、電流供給回
路からも寄生容量を充電し、ナンドゲート回路６の出
力、即ち、CMOSインバータ回路の入力電圧の瞬時の落ち
込みを小さくしているので、アドレスが切り換わって
も、本来非選択出力を出力すべきときに、一時的に選択
出力が出力されることが無くなり、デコーダ回路の誤動
作を低減できる。
なお、本実施例のデコーダ回路は従来のデコーダ回路と
比べて素子数は増えている。しかし、ｐチャネルトラン
ジスタをQ8〜Q10と、電流供給回路のトランジスタQ1〜Q
4と並べてレイアウトできるので、デコーダの幅は従来
と比べてそれ程増加させなくてすむ。
上述においては、第１実施例では電源供給回路の出力
を、デコード用トランジスタQ1,Q2間に接続している
が、デコード用トランジスタQ2,Q3間、またはQ3,Q4間に
接続してもよい。但し、その場合は、負荷トランジスタ
D1が、その電源供給回路の出力された接続点よりも負荷
トランジスタD1に近いトランジスタ間の寄生容量を充電
しても、CMOSインバータ回路のしきい値を越えて反転し
ないような、十分な電流供給能力を持っていることが必
要である。また、本実施例では、デコーダ回路をEPROM
に採用したときの例で説明しているが、電源電圧がVcc
であって切り換えがないSRAM等に採用してもよい。
〔発明の効果〕
以上のように、本発明では、アドレスが入力するデコー
ダ用の各トランジスタ間に寄生的に形成される容量を、
負荷トランジスタからの電流に加えて、アドレス信号で
制御される電流供給回路からも充電するようにしてい
る。そのため、アクセスタイムの増加や消費電力の増加
を招くことなく、寄生容量によるデコーダ回路の誤動作
を防止することができる。
【図面の簡単な説明】
第１図は第１実施例であるデコーダ回路図、第２図は第
２実施例であるデコーダ回路図、第３図は従来のデコー
ダ回路図、第４図は従来のデコーダ回路の誤動作を説明
するための波形図である。 図において、１はCMOSインバータ、２は電流供給回路、
３はワード線出力、４は電源線、５はグランド、６はナ
ンドゲート回路、VPP/VCCは高電圧及び低電圧の切り替
え可能な電源、VCCは低電圧電源線、D1,D2はデプレッシ
ョン型のｎチャネルMOSトランジスタ、Q1〜Q4,Q7,Q21〜
Q24,Q27はエンハンスメント型のｎチャネルMOSトランジ
スタ、Q6,Q8〜Q10,Q26はエンハンスメント型のｐチャネ
ルMOSトランジスタ、a0〜a3はアドレス信号、A1〜Anは
接続点、C1〜C3は寄生容量を示している。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】高電位側の電源線（４）とデコード出力端
    （Ｘ）との間に接続された負荷素子（D1）と、該デコー
    ド出力端（Ｘ）と低電位側の電源線（５）との間に直列
    に接続された複数のデコード用トランジスタ（Q1〜Qn）
    と、 前記複数のデコード用トランジスタ（Q1〜Qn）の相互接
    続点のうち前記デコード出力端（Ｘ）に最も近い位置の
    相互接続点に接続された電流供給手段（２）とを具備
    し、 前記複数のデコード用トランジスタ（Q1〜Qn）はそれぞ
    れ対応する入力信号によって制御され、 前記複数のデコード用トランジスタ（Q1〜Qn）のうち、
    前記デコード出力端（Ｘ）に最も近いデコード用トラン
    ジスタ以外の少なくとも１つのデコード用トランジスタ
    が非導通のとき、前記電流供給手段（２）が電流供給を
    行うように構成されていることを特徴とするデコーダ回
    路。
  2. 【請求項２】前記複数のデコード用トランジスタ（Q1〜
    Qn）は一導電チャネルMOSトランジスタよりなり、 前記電流供給手段（２）は、前記デコード出力端（Ｘ）
    に最も近い接続点と前記高電位側の電源線と間に接続さ
    れた反対導電チャネルMOSトランジスタを具備し、 前記デコード出力端（Ｘ）に最も近いデコード用トラン
    ジスタが受ける入力信号以外の入力信号によって、前記
    反対導電チャネルMOSトランジスタが制御されることを
    特徴とする請求項（１）記載のデコーダ回路。
  3. 【請求項３】高電位側の電源線（４）とデコード出力端
    （Ｘ）との間に接続された負荷素子（D1）と、 該デコード出力端（Ｘ）と低電位側の電源線（５）との
    間に直列に接続された複数のデコード用トランジスタ
    （Q1〜Qn）と、 前記高電位側の電源線と前記複数のデコード用トランジ
    スタ（Q1〜Qn）の各相互接続点との間に接続された電流
    供給手段（２）とを具備し、 前記複数のデコード用トランジスタ（Q1〜Qn）はそれぞ
    れ対応する入力信号によって制御され、 前記デコード出力端（Ｘ）に最も近いデコード用トラン
    ジスタが受ける入力信号以外の入力信号によって、デコ
    ード用トランジスタが非導通となるときに、非導通とな
    るデコード用トランジスタよりも前記デコード出力端
    （Ｘ）に近い相互接続点に電流を供給するようにしたこ
    とを特徴とするデコーダ回路。
JP24390989A 1989-09-20 1989-09-20 デコーダ回路 Expired - Lifetime JPH0793026B2 (ja)

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