JP4163473B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、詳しくはメモリセルアレイが複数のブロックに分割された不揮発性半導体記憶装置に関する。
【従来の技術】
不揮発性メモリ装置においては、メモリセルから読み出したデータレベルを決定する際の比較対象として、メモリセルとは別個にレファレンス用のメモリセルが設けられる。レファレンスセルは、一般にメモリセルアレイの一部としてではなく、メモリセルアレイの周辺回路部分に配置され、一つのメモリ装置に対して一つのセットが設けられる。メモリセルアレイが複数のブロックに分割されている場合には、各々のブロックのセンスアンプにレファレンスセルの出力を分配して供給する必要がある。
【０００２】
図１は、フラッシュメモリ装置におけるデータ読み出しについて説明する図である。
【０００３】
図１においてメモリセルアレイ１１は、複数のメモリセルトランジスタ２１、複数のワード線ＷＬ及び複数のビット線ＭＢＬを含む。メモリセルアレイ１１は、仮想接地メモリアレイとしてビット線が拡散層で形成されており、一対のビット線のうちグラウンド電位に設定した側がソースとなり電源電位に設定した側がドレインとなる。このような仮想接地メモリアレイにおいては、ワード線方向に隣接するメモリセル間でビット線が共有される。
【０００４】
Ｙゲート１２は、複数のトランジスタ２２及び２３を含み、ビット線を選択するアドレスに応じたデコード信号ＣＳ（０）、ＣＳ（１）、ＣＳ（２）、ＢＳＤ（０）、ＢＳＧ（０）、及びＢＳＰ（０）により、メモリセルアレイのビット線ＭＢＬを選択する。デコード信号ＣＳ（ｎ）の電源としては、電源電圧ＶＣＣを内部でブーストした昇圧電位ＶＢＯＯＳＴ＿ＣＳＧが用いられる。図１においてＹゲート１２は簡略化した構成で示されるが、実際には、多数のビット線ＭＢＬから一つのメモリセルに対応するビット線ＭＢＬを選択可能なように、複数のトランジスタ２２及び２３が配置されている。
【０００５】
センス回路１３は、トランジスタ２４乃至２６、センスアンプ２７、電流電圧変換回路２８、及びプリチャージ回路２９を含む。
【０００６】
メモリセルアレイ１１の読み出し対象メモリセルのドレインとなるビット線ＭＢＬは、Ｙゲート１２においてＢＳＤ（０）が接続されたトランジスタ２３を介し、ＤＡＴＡＢとして電流電圧変換回路２８に接続される。ＢＳＤ（０）の電源には昇圧電位ＶＢＯＯＳＴ＿ＣＳＧが用いられる。電流電圧変換回路２８の出力ＳＡＩはセンスアンプ２７に供給される。
【０００７】
メモリセルアレイ１１の読み出し対象メモリセルのソースとなるビット線ＭＢＬは、Ｙゲート１２においてＢＳＧ（０）が接続されたトランジスタ２３を介し、ＡＲＶＳＳとしてトランジスタ２５のドレインに接続される。ＢＳＧ（０）の電源には電源電圧ＶＣＣが用いられる。通常の読み出し動作では、トランジスタ２５のゲート端子電位であるＳＰＶＢがＨＩＧＨとなり、ＡＲＶＳＳは接地電位ＶＳＳへ接続される。
【０００８】
読み出し対象メモリセルのドイレンとなるビット線の隣りのビット線は、Ｙゲート１２においてＢＳＰ（０）が接続されたトランジスタ２３を介し、ＤＡＴＡＢＰとしてプリチャージ回路２９に接続される。ＢＳＰ（０）の電源には昇圧電位ＶＢＯＯＳＴ＿ＣＳＧが用いられる。プリチャージ回路２９は、メモリセルの読み出し時に、ドレインとなるビット線の隣りのビット線を充電する。プリチャージ回路２９は電流電圧変換回路２８と同一の回路構成であり、ドレインとなるビット線と同一電位をその隣のビット線に供給する。従って、これらのビット線間には電流が流れずに、読み出し対象のメモリセルの電流のみが電流電圧変換回路２８により検出されることになる。
【０００９】
以上説明したメモリセル側の動作と同様の動作を実現するために、レファレンス側にも同様の回路が設けられる。
【００１０】
レファレンスセル回路１４は、メモリセルトランジスタ２１と同一構成の複数のセルトランジスタ３１と、そのうちの一つであるレファレンスセル３１（丸で囲んで示す）を読み出すためのワード線ＳＢＳＲを含む。
【００１１】
レファレンスＹゲート１５は、複数のトランジスタ３２及び３３を含む。トランジスタ３２は、昇圧電位ＶＢＯＯＳＴ＿ＣＳＧにより駆動されている。またトランジスタ３３のうちで、ドレイン側ビット腺及びその隣のビット線に対応するトランジスタ３３は昇圧電位ＶＢＯＯＳＴ＿ＣＳＧにより駆動され、ソース側ビット線に対応するトランジスタ３３は電源電圧ＶＣＣにより駆動される。
【００１２】
レファレンス負荷回路１６は、トランジスタ３４、電流電圧変換回路３５、及びプリチャージ回路３６を含む。このレファレンス負荷回路１６は、メモリセルアレイ１１の読み出し対象メモリセルから読み出した信号と同一の負荷をレファレンスセルから読み出した信号に対して与えることで、メモリデータ信号とレファレンス信号とを同一の条件で比較可能にするために設けられる。
【００１３】
レファレンスセル３１のドレインとなるビット線は、レファレンスＹゲート１５を介しＤＡＴＡＢＸとして電流電圧変換回路３５に接続される。電流電圧変換回路３５の出力ＳＡＲＥＦは、センス回路１３のセンスアンプ２７に供給される。
【００１４】
レファレンスセル３１のソースとなるビット線は、Ｙゲート１２を介しＧＡＲＶＳＳとしてトランジスタ３４のドレインに接続される。通常の読み出し動作では、トランジスタ３４のゲート端子電位であるＳＰＶＢ＿ＲＥＦＥＸがＨＩＧＨとなり、ＧＡＲＶＳＳは接地電位ＶＳＳへ接続される。
【００１５】
レファレンスセル３１のドイレンとなるビット線の隣りのビット線は、Ｙゲート１２を介しＤＡＴＡＢ＿ＰＲＥとしてプリチャージ回路３６に接続される。プリチャージ回路３６は、メモリセルの読み出し時に、ドレインとなるビット線の隣りのビット線を充電する。プリチャージ回路３６は電流電圧変換回路３５と同一の回路構成であり、ドレインとなるビット線と同一電位をその隣のビット線に供給する。従って、これらのビット線間には電流が流れずに、レファレンスセル３１の電流のみが電流電圧変換回路３５により検出されることになる。
【００１６】
丸で囲まれたメモリセルトランジスタ２１を読み出す場合、ＷＬ（２）を選択活性化し、更にＹゲート１２でビット線を選択する。またレファレンスセル回路１４のワード線ＳＢＳＲを活性化する。ＳＰＶＢ、ＳＰＶＰ＿ＲＥＦＥＸ、ＰＧＭＤＢ、及びＭＵＸＤＡＴＡＰＢを全てＨＩＧＨにして、ＧＡＲＶＳＳとＡＲＶＳＳを接地電位ＶＳＳとすると共に、ＤＡＴＡＢＰとＤＡＴＡＢ＿ＰＲＥとを短絡する。センスアンプ２７によりレファレンスセル３１の電流とメモリセル２１の電流Ｉｃとを比較して、Ｉｃの方が大きい場合には“１”と判断し、小さい場合は“０”と判断する。
【００１７】
仮にＡＲＶＳＳに電流が多く流れてＡＲＶＳＳの電圧が上昇した場合であっても、ＡＲＶＳＳとＧＡＲＶＳＳとを短絡しているのでＧＡＲＶＳＳも同様に電圧が上昇し、レファレンスセルと読み出し対象メモリセルセルについてリード条件が常に同一となる。また同様に、ＤＡＴＡＢＰとＤＡＴＡＢ＿ＰＲＥが短絡しているので、レファレンスセルと読み出し対象メモリセルのリード条件が常に同一となる。
【００１８】
なお上記記載に関わる出願人が知っている先行技術は、公知・公用の技術である既存の装置に関するものであり、先行技術調査に基づく文献公知発明に関するものではない。
【００１９】
また従来技術として、複数のセルアレイと１つのリファレンスセルアレイを有するものがある（特許文献１参照）。
【００２０】
【特許文献１】
特開２００１−１４３４８７
【００２１】
【発明が解決しようとする課題】
例えばメモリセルアレイ１１が４つのブロックに分割されている場合、各々のブロックに対してセンス回路１３を設けることになる。この際、レファレンスセル回路１４、レファレンスＹゲート１５、及びレファレンス負荷回路１６を一セット設け、これらのレファレンス回路を４つのブロックで共通に使用することとすると、以下に述べるような問題が生じる。
【００２２】
回路素子の特性は、素子の配置位置におけるレイアウトの相違等により影響され各素子毎にバラツキがある。従って、レファレンス回路と第１のブロックとで特性が一致して適性にデータ判定が可能であったとしても、当該レファレンス回路と他のブロックとでは特性が一致せずに適性なデータ判定が出来ない可能性がある。特に昇圧電圧ＶＢＯＯＳＴ＿ＣＳＧについては、距離的に離れたレファレンスＹゲート１５と各ブロックのＹゲート１２との間で差が生じてしまうと、レファレンスＹゲート１５及びＹゲート１２の出力同士が適切な比較対象とならない結果となる。
【００２３】
このように各ブロック間で回路特性及び駆動電位にバラツキが生じるので、レファレンスセルと各ブロックのメモリセルとの間で適切なデータ判定のための比較動作が出来ないという問題がある。
【００２４】
以上を鑑みて本発明は、メモリセルアレイを複数のブロックに分割した構成においてレファレンス回路と各ブロックとの間で適切な比較動作が実行可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、各々が１つのメモリセルアレイを含む複数のブロックと、レファレンスセルと、該レファレンスセルから読み出すレファレンス信号を該複数のブロックの各々に供給する信号線と、該複数のブロックの各々に設けられ、該メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷を該レファレンス信号に与えるレファレンス負荷回路と、該複数のブロックの各々に設けられ、該レファレンス負荷回路により負荷が与えられた該レファレンス信号と該読み出しデータとを比較して該読み出しデータを判定するセンス回路を含むことを特徴とする。
【００２５】
上記不揮発性半導体記憶装置においては、比較対象となる読み出しデータ信号及びレファレンス信号の電圧・電流レベルに影響する負荷（例えば、電流電圧変換回路、プリチャージ回路、パスゲート等）が、読み出しデータ信号及びレファレンス信号間で近接するように各ブロック内に設けられている。従って、複数のブロック間において各素子の特性、センスアンプのタイミング、昇圧電圧の電位等にバラツキが生じても、各ブロック内での読み出しデータ信号及びレファレンス信号に対する比較条件は同一となり、安定した適切なデータ判定動作が可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２６】
図２は、本発明による不揮発性半導体記憶装置を構成するコア回路周辺を示す図である。図２において、図１と同一の要素は同一の番号で参照し、その説明は省略する。
【００２７】
図２の不揮発性半導体記憶装置は、複数のブロック５１乃至５４、制御回路６１、レファレンスセル回路６２、レファレンスＹゲート６３、及び昇圧回路６４を含む。複数のブロック５１乃至５４の各々は、メモリセルアレイ１１、Ｙゲート１２、センス回路１３、レファレンス負荷回路７１、及びスイッチ回路７２を含む。
【００２８】
制御回路６１は、読み出し動作、書き込み動作、及び消去動作の各動作モードに応じて適切な信号を各部に供給することにより、複数のブロック５１乃至５４及びレファレンスセル回路６２の動作を制御する。レファレンスセル回路６２は、図１のレファレンスセル回路１４と同様の回路でありレファレンスセルを含む。レファレンスＹゲート６３は、図１のレファレンスＹゲート１５の一部（トランジスタ３２）に相当する。図１のレファレンスＹゲート１５の残り（トランジスタ３３）に相当する部分は、各ブロック５１乃至５４に分配されている。同様に、図１のレファレンス負荷回路１６に相当する部分は、各ブロック５１乃至５４に分配されておいる。各ブロック５１乃至５４におけるレファレンス負荷回路７１が、レファレンスＹゲート１５の一部分とレファレンス負荷回路１６に相当する部分とを含んだ構成となっている。
【００２９】
昇圧回路６４は、外部電源電圧に基づいて昇圧電圧を生成し、この昇圧電圧ＶＢＯＯＳＴ＿ＣＳＧを各ブロック５１乃至５４に供給する。各ブロック５１乃至５４においては、当該ブロックが選択されたときに限りスイッチ回路７２が導通される。これにより、昇圧回路６４からの昇圧電圧ＶＢＯＯＳＴ＿ＣＳＧが、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）（ｎ＝０〜３：各ブロックに対応する番号）として、Ｙゲート１２とレファレンス負荷回路７１とに供給される。
【００３０】
図３は、レファレンスセル回路６２とレファレンスＹゲート６３との構成を示す図である。
【００３１】
図３に示されるようにレファレンスセル回路６２は、メモリセルトランジスタ２１と同一構成の複数のセルトランジスタ８１と、そのうちの一つであるレファレンスセル８１（丸で囲んで示す）を読み出すためのワード線ＳＢＳＲとを含む。レファレンスＹゲート６３は、複数のトランジスタ８２を含む。トランジスタ８２は、昇圧回路６４からの昇圧電位ＶＢＯＯＳＴ＿ＣＳＧをゲート端子に受け取り導通し、レファレンスセル８１のソースの電位をＡＲＶＳＳＸＧ、ドレインの電流をＤＡＴＡＢＸＧ、ドレインの隣のビット線の電流をＤＡＴＡＢＰＸＡＧとして各ブロック５１乃至５４に供給する。
【００３２】
図４は、複数のブロック５１乃至５４のうちで任意の１つのブロックにおけるレファレンス負荷回路７１とセンス回路１３とを纏めて示す回路図である。
【００３３】
図４において、センス回路１３は、トランジスタ２４乃至２５、センスアンプ２７、電流電圧変換回路２８、及びプリチャージ回路２９を含む。レファレンス負荷回路７１は、ＡＮＤ回路９１乃至９３、レベルシフト回路９４及び９５、トランジスタ９６乃至９９、電流電圧変換回路１００、及びプリチャージ回路１０１を含む。
【００３４】
トランジスタ９６乃至９８は、図１のレファレンスＹゲート１５のトランジスタ３３に対応する。各ＡＮＤ回路９１乃至９３の第１の入力には、当該ブロックが選択されるとＨＩＧＨになる信号ＱＳＥＬが入力される。ＡＮＤ回路９１乃至９３の第２の入力には、それぞれ信号ＢＳＰＡ＿ＸＲＥＦ、ＢＳＤ＿ＸＲＥＦ、及びＢＳＧ＿ＸＲＥＦが供給される。これらの信号は制御回路６１から供給され、それぞれ対応する信号ＡＲＶＳＳＸＧ、ＤＡＴＡＢＸＧ、及びＤＡＴＡＢＰＸＡＧをレファレンス負荷回路７１に供給する場合にＨＩＧＨになる信号である。当該ブロックが選択され信号ＱＳＥＬがＨＩＧＨとなり、且つ信号ＢＳＰＡ＿ＸＲＥＦ、ＢＳＤ＿ＸＲＥＦ、及びＢＳＧ＿ＸＲＥＦがＨＩＧＨである場合に、ＡＮＤ回路９１乃至９３の出力がＨＩＧＨになる。
【００３５】
レベルシフタ９４及び９５は、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）及びＡＮＤ回路９１及び９２の出力を受け取り、ＡＮＤ回路の出力を昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）のレベルに電圧変換する。レベルシフタ９４及び９５の出力である電圧変換された信号は、それぞれパスゲートであるトランジスタ９６及び９７のゲート端子に印加される。これによりトランジスタ９６及び９７において充分な閾値電圧を確保して、レファレンスＹゲート６３からの信号ＡＲＶＳＳＸＧ及びＤＡＴＡＢＸＧを、それぞれプリチャージ回路１０１及び電流電圧変換回路１００に電位レベルを変化させることなく供給する。またＡＮＤ回路９３の出力は、レベルシフタを用いることなく直接トランジスタ９８のゲート端子に供給される。これはパスゲートであるトランジスタ９８を通過する信号ＤＡＴＡＢＰＸＡＧが、接地電位にあるべき信号であり、昇圧電位を用いなくとも充分にパスゲートを通過可能だからである。
【００３６】
上記の構成により、図３に示されるレファレンスセル８１のドレインとなるビット線は、ＤＡＴＡＢＸとして電流電圧変換回路１００に接続される。電流電圧変換回路１００は電流信号を電圧信号に変換し、その出力ＳＡＲＥＦをセンス回路１３のセンスアンプ２７に供給する。電流電圧変換回路１００は、電流電圧変換回路２８と同一の回路構成を有し、理想的には同一の特性を有する。
【００３７】
またレファレンスセル８１のソースとなるビット線は、ＧＡＲＶＳＳとしてトランジスタ９９のドレインに接続される。通常の読み出し動作では、トランジスタ９９のゲート端子電位であるＳＰＶＢ＿ＲＥＦＥＸがＨＩＧＨとなり、ＧＡＲＶＳＳは接地電位ＶＳＳへ接続される。トランジスタ９９は、トランジスタ２５と同一の規格の回路素子であり、理想的には同一の特性を有する。
【００３８】
更にレファレンスセル８１のドイレンとなるビット線の隣りのビット線は、ＤＡＴＡＢ＿ＰＲＥとしてプリチャージ回路１０１に接続される。プリチャージ回路１０１は、メモリセルの読み出し時に、ドレインとなるビット線の隣りのビット線を充電する。プリチャージ回路１０１は電流電圧変換回路１００と同一の回路構成であり、ドレインとなるビット線と同一電位をその隣のビット線に供給する。従って、これらのビット線間には電流が流れずに、レファレンスセル８１の電流のみが電流電圧変換回路１００により検出されることになる。プリチャージ回路１０１は、プリチャージ回路２９と同一の回路構成を有し、理想的には同一の特性を有する。
【００３９】
図２に示されるメモリセルアレイ１１は、図１に示されるメモリセルアレイ１１と同様な構成である。メモリセルアレイ１１のメモリセルトランジスタ２１を読み出す場合、指定されたワード線を選択活性化し、更にＹゲート１２でビット線を選択する。また図３のレファレンスセル回路６２のワード線ＳＢＳＲを活性化する。図４のトランジスタ２５のゲート電位であるＳＰＶＢ、トランジスタ９９のゲート電位であるＳＰＶＰ＿ＲＥＦＥＸ、トランジスタ２４のゲート電位であるＰＧＭＤＢ、及びトランジスタ２６のゲート電位であるＭＵＸＤＡＴＡＰＢを全てＨＩＧＨにして、ＧＡＲＶＳＳとＡＲＶＳＳを接地電位ＶＳＳとすると共に、ＤＡＴＡＢＰとＤＡＴＡＢ＿ＰＲＥとを短絡する。
【００４０】
更にセンスアンプ２７によりレファレンスセル８１の電流と読み出し対象メモリセル２１の電流とを比較して、読み出し対象メモリセル２１の電流の方が大きい場合には“１”と判断し、小さい場合は“０”と判断する。
【００４１】
上記の構成によれば、比較対象となる信号の電圧・電流レベルに影響する電流電圧変換回路２８と電流電圧変換回路１００、プリチャージ回路２９とプリチャージ回路１０１、トランジスタ２５とトランジスタ９９、パスゲート２３とパスゲート９６乃至９８等の互いに対となる回路要素が各ブロック内に近接して設けられている。従って、複数のブロック５１乃至５４の間において、各素子の特性、センスアンプ２７のタイミング、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）の電位等にバラツキが生じても、各ブロック内での比較条件は同一となり安定した適切なデータ判定動作が可能となる。
【００４２】
上記実施例においては、レファレンスＹゲート６３の複数のトランジスタ８２については、各ブロックに設けるのではなくレファレンスセルアレイ６２に近接する位置に１セットだけ設ける構成としている。これはトランジスタ８２の次段においてバスゲートトランジスタ９６乃至９８が設けられているので、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）とＶＢＯＯＳＴ＿ＣＳＧとに多少の差が生じても問題が生じないであろうとの考えに基づく。しかしこのような構成の変わりに、レファレンスＹゲート６３の複数のトランジスタ８２を、各ブロックに１セットずつ設ける構成としてもよい。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による不揮発性半導体記憶装置においては、比較対象となる読み出しデータ信号及びレファレンス信号の電圧・電流レベルに影響する負荷（例えば、電流電圧変換回路、プリチャージ回路、パスゲート等）が、読み出しデータ信号及びレファレンス信号間で近接するように各ブロック内に設けられている。従って、複数のブロック間において各素子の特性、センスアンプのタイミング、昇圧電圧の電位等にバラツキが生じても、各ブロック内での読み出しデータ信号及びレファレンス信号に対する比較条件は同一となり、安定した適切なデータ判定動作が可能となる。
【図面の簡単な説明】
【図１】フラッシュメモリ装置におけるデータ読み出しについて説明する図である。
【図２】本発明による不揮発性半導体記憶装置を構成するコア回路周辺を示す図である。
【図３】レファレンスセル回路とレファレンスＹゲートとの構成を示す図である。
【図４】複数のブロックのうちで任意の１つのブロックにおけるレファレンス負荷回路とセンス回路とを纏めて示す回路図である。
【符号の説明】
１１ メモリセルアレイ
１２ Ｙゲート
１３ センス回路
５１、５２、５３、５４ ブロック
６１ 制御回路
６２ レファレンスセル回路
６３ レファレンスＹゲート
６４ 昇圧回路
７１ レファレンス負荷回路
７２ スイッチ回路７２
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、詳しくはメモリセルアレイが複数のブロックに分割された不揮発性半導体記憶装置に関する。
【従来の技術】
不揮発性メモリ装置においては、メモリセルから読み出したデータレベルを決定する際の比較対象として、メモリセルとは別個にレファレンス用のメモリセルが設けられる。レファレンスセルは、一般にメモリセルアレイの一部としてではなく、メモリセルアレイの周辺回路部分に配置され、一つのメモリ装置に対して一つのセットが設けられる。メモリセルアレイが複数のブロックに分割されている場合には、各々のブロックのセンスアンプにレファレンスセルの出力を分配して供給する必要がある。
【０００２】
図１は、フラッシュメモリ装置におけるデータ読み出しについて説明する図である。
【０００３】
図１においてメモリセルアレイ１１は、複数のメモリセルトランジスタ２１、複数のワード線ＷＬ及び複数のビット線ＭＢＬを含む。メモリセルアレイ１１は、仮想接地メモリアレイとしてビット線が拡散層で形成されており、一対のビット線のうちグラウンド電位に設定した側がソースとなり電源電位に設定した側がドレインとなる。このような仮想接地メモリアレイにおいては、ワード線方向に隣接するメモリセル間でビット線が共有される。
【０００４】
Ｙゲート１２は、複数のトランジスタ２２及び２３を含み、ビット線を選択するアドレスに応じたデコード信号ＣＳ（０）、ＣＳ（１）、ＣＳ（２）、ＢＳＤ（０）、ＢＳＧ（０）、及びＢＳＰ（０）により、メモリセルアレイのビット線ＭＢＬを選択する。デコード信号ＣＳ（ｎ）の電源としては、電源電圧ＶＣＣを内部でブーストした昇圧電位ＶＢＯＯＳＴ＿ＣＳＧが用いられる。図１においてＹゲート１２は簡略化した構成で示されるが、実際には、多数のビット線ＭＢＬから一つのメモリセルに対応するビット線ＭＢＬを選択可能なように、複数のトランジスタ２２及び２３が配置されている。
【０００５】
センス回路１３は、トランジスタ２４乃至２６、センスアンプ２７、電流電圧変換回路２８、及びプリチャージ回路２９を含む。
【０００６】
メモリセルアレイ１１の読み出し対象メモリセルのドレインとなるビット線ＭＢＬは、Ｙゲート１２においてＢＳＤ（０）が接続されたトランジスタ２３を介し、ＤＡＴＡＢとして電流電圧変換回路２８に接続される。ＢＳＤ（０）の電源には昇圧電位ＶＢＯＯＳＴ＿ＣＳＧが用いられる。電流電圧変換回路２８の出力ＳＡＩはセンスアンプ２７に供給される。
【０００７】
メモリセルアレイ１１の読み出し対象メモリセルのソースとなるビット線ＭＢＬは、Ｙゲート１２においてＢＳＧ（０）が接続されたトランジスタ２３を介し、ＡＲＶＳＳとしてトランジスタ２５のドレインに接続される。ＢＳＧ（０）の電源には電源電圧ＶＣＣが用いられる。通常の読み出し動作では、トランジスタ２５のゲート端子電位であるＳＰＶＢがＨＩＧＨとなり、ＡＲＶＳＳは接地電位ＶＳＳへ接続される。
【０００８】
読み出し対象メモリセルのドイレンとなるビット線の隣りのビット線は、Ｙゲート１２においてＢＳＰ（０）が接続されたトランジスタ２３を介し、ＤＡＴＡＢＰとしてプリチャージ回路２９に接続される。ＢＳＰ（０）の電源には昇圧電位ＶＢＯＯＳＴ＿ＣＳＧが用いられる。プリチャージ回路２９は、メモリセルの読み出し時に、ドレインとなるビット線の隣りのビット線を充電する。プリチャージ回路２９は電流電圧変換回路２８と同一の回路構成であり、ドレインとなるビット線と同一電位をその隣のビット線に供給する。従って、これらのビット線間には電流が流れずに、読み出し対象のメモリセルの電流のみが電流電圧変換回路２８により検出されることになる。
【０００９】
以上説明したメモリセル側の動作と同様の動作を実現するために、レファレンス側にも同様の回路が設けられる。
【００１０】
レファレンスセル回路１４は、メモリセルトランジスタ２１と同一構成の複数のセルトランジスタ３１と、そのうちの一つであるレファレンスセル３１（丸で囲んで示す）を読み出すためのワード線ＳＢＳＲを含む。
【００１１】
レファレンスＹゲート１５は、複数のトランジスタ３２及び３３を含む。トランジスタ３２は、昇圧電位ＶＢＯＯＳＴ＿ＣＳＧにより駆動されている。またトランジスタ３３のうちで、ドレイン側ビット腺及びその隣のビット線に対応するトランジスタ３３は昇圧電位ＶＢＯＯＳＴ＿ＣＳＧにより駆動され、ソース側ビット線に対応するトランジスタ３３は電源電圧ＶＣＣにより駆動される。
【００１２】
レファレンス負荷回路１６は、トランジスタ３４、電流電圧変換回路３５、及びプリチャージ回路３６を含む。このレファレンス負荷回路１６は、メモリセルアレイ１１の読み出し対象メモリセルから読み出した信号と同一の負荷をレファレンスセルから読み出した信号に対して与えることで、メモリデータ信号とレファレンス信号とを同一の条件で比較可能にするために設けられる。
【００１３】
レファレンスセル３１のドレインとなるビット線は、レファレンスＹゲート１５を介しＤＡＴＡＢＸとして電流電圧変換回路３５に接続される。電流電圧変換回路３５の出力ＳＡＲＥＦは、センス回路１３のセンスアンプ２７に供給される。
【００１４】
レファレンスセル３１のソースとなるビット線は、Ｙゲート１２を介しＧＡＲＶＳＳとしてトランジスタ３４のドレインに接続される。通常の読み出し動作では、トランジスタ３４のゲート端子電位であるＳＰＶＢ＿ＲＥＦＥＸがＨＩＧＨとなり、ＧＡＲＶＳＳは接地電位ＶＳＳへ接続される。
【００１５】
レファレンスセル３１のドイレンとなるビット線の隣りのビット線は、Ｙゲート１２を介しＤＡＴＡＢ＿ＰＲＥとしてプリチャージ回路３６に接続される。プリチャージ回路３６は、メモリセルの読み出し時に、ドレインとなるビット線の隣りのビット線を充電する。プリチャージ回路３６は電流電圧変換回路３５と同一の回路構成であり、ドレインとなるビット線と同一電位をその隣のビット線に供給する。従って、これらのビット線間には電流が流れずに、レファレンスセル３１の電流のみが電流電圧変換回路３５により検出されることになる。
【００１６】
丸で囲まれたメモリセルトランジスタ２１を読み出す場合、ＷＬ（２）を選択活性化し、更にＹゲート１２でビット線を選択する。またレファレンスセル回路１４のワード線ＳＢＳＲを活性化する。ＳＰＶＢ、ＳＰＶＰ＿ＲＥＦＥＸ、ＰＧＭＤＢ、及びＭＵＸＤＡＴＡＰＢを全てＨＩＧＨにして、ＧＡＲＶＳＳとＡＲＶＳＳを接地電位ＶＳＳとすると共に、ＤＡＴＡＢＰとＤＡＴＡＢ＿ＰＲＥとを短絡する。センスアンプ２７によりレファレンスセル３１の電流とメモリセル２１の電流Ｉｃとを比較して、Ｉｃの方が大きい場合には“１”と判断し、小さい場合は“０”と判断する。
【００１７】
仮にＡＲＶＳＳに電流が多く流れてＡＲＶＳＳの電圧が上昇した場合であっても、ＡＲＶＳＳとＧＡＲＶＳＳとを短絡しているのでＧＡＲＶＳＳも同様に電圧が上昇し、レファレンスセルと読み出し対象メモリセルセルについてリード条件が常に同一となる。また同様に、ＤＡＴＡＢＰとＤＡＴＡＢ＿ＰＲＥが短絡しているので、レファレンスセルと読み出し対象メモリセルのリード条件が常に同一となる。
【００１８】
なお上記記載に関わる出願人が知っている先行技術は、公知・公用の技術である既存の装置に関するものであり、先行技術調査に基づく文献公知発明に関するものではない。
【００１９】
また従来技術として、複数のセルアレイと１つのリファレンスセルアレイを有するものがある（特許文献１参照）。
【００２０】
【特許文献１】
特開２００１−１４３４８７
【００２１】
【発明が解決しようとする課題】
例えばメモリセルアレイ１１が４つのブロックに分割されている場合、各々のブロックに対してセンス回路１３を設けることになる。この際、レファレンスセル回路１４、レファレンスＹゲート１５、及びレファレンス負荷回路１６を一セット設け、これらのレファレンス回路を４つのブロックで共通に使用することとすると、以下に述べるような問題が生じる。
【００２２】
回路素子の特性は、素子の配置位置におけるレイアウトの相違等により影響され各素子毎にバラツキがある。従って、レファレンス回路と第１のブロックとで特性が一致して適性にデータ判定が可能であったとしても、当該レファレンス回路と他のブロックとでは特性が一致せずに適性なデータ判定が出来ない可能性がある。特に昇圧電圧ＶＢＯＯＳＴ＿ＣＳＧについては、距離的に離れたレファレンスＹゲート１５と各ブロックのＹゲート１２との間で差が生じてしまうと、レファレンスＹゲート１５及びＹゲート１２の出力同士が適切な比較対象とならない結果となる。
【００２３】
このように各ブロック間で回路特性及び駆動電位にバラツキが生じるので、レファレンスセルと各ブロックのメモリセルとの間で適切なデータ判定のための比較動作が出来ないという問題がある。
【００２４】
以上を鑑みて本発明は、メモリセルアレイを複数のブロックに分割した構成においてレファレンス回路と各ブロックとの間で適切な比較動作が実行可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、各々が１つのメモリセルアレイを含む複数のブロックと、レファレンスセルと、該レファレンスセルから読み出すレファレンス信号を該複数のブロックの各々に供給する信号線と、該複数のブロックの各々に設けられ、該メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷を該レファレンス信号に与えるレファレンス負荷回路と、該複数のブロックの各々に設けられ、該レファレンス負荷回路により負荷が与えられた該レファレンス信号と該読み出しデータとを比較して該読み出しデータを判定するセンス回路を含むことを特徴とする。
【００２５】
上記不揮発性半導体記憶装置においては、比較対象となる読み出しデータ信号及びレファレンス信号の電圧・電流レベルに影響する負荷（例えば、電流電圧変換回路、プリチャージ回路、パスゲート等）が、読み出しデータ信号及びレファレンス信号間で近接するように各ブロック内に設けられている。従って、複数のブロック間において各素子の特性、センスアンプのタイミング、昇圧電圧の電位等にバラツキが生じても、各ブロック内での読み出しデータ信号及びレファレンス信号に対する比較条件は同一となり、安定した適切なデータ判定動作が可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２６】
図２は、本発明による不揮発性半導体記憶装置を構成するコア回路周辺を示す図である。図２において、図１と同一の要素は同一の番号で参照し、その説明は省略する。
【００２７】
図２の不揮発性半導体記憶装置は、複数のブロック５１乃至５４、制御回路６１、レファレンスセル回路６２、レファレンスＹゲート６３、及び昇圧回路６４を含む。複数のブロック５１乃至５４の各々は、メモリセルアレイ１１、Ｙゲート１２、センス回路１３、レファレンス負荷回路７１、及びスイッチ回路７２を含む。
【００２８】
制御回路６１は、読み出し動作、書き込み動作、及び消去動作の各動作モードに応じて適切な信号を各部に供給することにより、複数のブロック５１乃至５４及びレファレンスセル回路６２の動作を制御する。レファレンスセル回路６２は、図１のレファレンスセル回路１４と同様の回路でありレファレンスセルを含む。レファレンスＹゲート６３は、図１のレファレンスＹゲート１５の一部（トランジスタ３２）に相当する。図１のレファレンスＹゲート１５の残り（トランジスタ３３）に相当する部分は、各ブロック５１乃至５４に分配されている。同様に、図１のレファレンス負荷回路１６に相当する部分は、各ブロック５１乃至５４に分配されておいる。各ブロック５１乃至５４におけるレファレンス負荷回路７１が、レファレンスＹゲート１５の一部分とレファレンス負荷回路１６に相当する部分とを含んだ構成となっている。
【００２９】
昇圧回路６４は、外部電源電圧に基づいて昇圧電圧を生成し、この昇圧電圧ＶＢＯＯＳＴ＿ＣＳＧを各ブロック５１乃至５４に供給する。各ブロック５１乃至５４においては、当該ブロックが選択されたときに限りスイッチ回路７２が導通される。これにより、昇圧回路６４からの昇圧電圧ＶＢＯＯＳＴ＿ＣＳＧが、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）（ｎ＝０〜３：各ブロックに対応する番号）として、Ｙゲート１２とレファレンス負荷回路７１とに供給される。
【００３０】
図３は、レファレンスセル回路６２とレファレンスＹゲート６３との構成を示す図である。
【００３１】
図３に示されるようにレファレンスセル回路６２は、メモリセルトランジスタ２１と同一構成の複数のセルトランジスタ８１と、そのうちの一つであるレファレンスセル８１（丸で囲んで示す）を読み出すためのワード線ＳＢＳＲとを含む。レファレンスＹゲート６３は、複数のトランジスタ８２を含む。トランジスタ８２は、昇圧回路６４からの昇圧電位ＶＢＯＯＳＴ＿ＣＳＧをゲート端子に受け取り導通し、レファレンスセル８１のソースの電位をＡＲＶＳＳＸＧ、ドレインの電流をＤＡＴＡＢＸＧ、ドレインの隣のビット線の電流をＤＡＴＡＢＰＸＡＧとして各ブロック５１乃至５４に供給する。
【００３２】
図４は、複数のブロック５１乃至５４のうちで任意の１つのブロックにおけるレファレンス負荷回路７１とセンス回路１３とを纏めて示す回路図である。
【００３３】
図４において、センス回路１３は、トランジスタ２４乃至２５、センスアンプ２７、電流電圧変換回路２８、及びプリチャージ回路２９を含む。レファレンス負荷回路７１は、ＡＮＤ回路９１乃至９３、レベルシフト回路９４及び９５、トランジスタ９６乃至９９、電流電圧変換回路１００、及びプリチャージ回路１０１を含む。
【００３４】
トランジスタ９６乃至９８は、図１のレファレンスＹゲート１５のトランジスタ３３に対応する。各ＡＮＤ回路９１乃至９３の第１の入力には、当該ブロックが選択されるとＨＩＧＨになる信号ＱＳＥＬが入力される。ＡＮＤ回路９１乃至９３の第２の入力には、それぞれ信号ＢＳＰＡ＿ＸＲＥＦ、ＢＳＤ＿ＸＲＥＦ、及びＢＳＧ＿ＸＲＥＦが供給される。これらの信号は制御回路６１から供給され、それぞれ対応する信号ＡＲＶＳＳＸＧ、ＤＡＴＡＢＸＧ、及びＤＡＴＡＢＰＸＡＧをレファレンス負荷回路７１に供給する場合にＨＩＧＨになる信号である。当該ブロックが選択され信号ＱＳＥＬがＨＩＧＨとなり、且つ信号ＢＳＰＡ＿ＸＲＥＦ、ＢＳＤ＿ＸＲＥＦ、及びＢＳＧ＿ＸＲＥＦがＨＩＧＨである場合に、ＡＮＤ回路９１乃至９３の出力がＨＩＧＨになる。
【００３５】
レベルシフタ９４及び９５は、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）及びＡＮＤ回路９１及び９２の出力を受け取り、ＡＮＤ回路の出力を昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）のレベルに電圧変換する。レベルシフタ９４及び９５の出力である電圧変換された信号は、それぞれパスゲートであるトランジスタ９６及び９７のゲート端子に印加される。これによりトランジスタ９６及び９７において充分な閾値電圧を確保して、レファレンスＹゲート６３からの信号ＡＲＶＳＳＸＧ及びＤＡＴＡＢＸＧを、それぞれプリチャージ回路１０１及び電流電圧変換回路１００に電位レベルを変化させることなく供給する。またＡＮＤ回路９３の出力は、レベルシフタを用いることなく直接トランジスタ９８のゲート端子に供給される。これはパスゲートであるトランジスタ９８を通過する信号ＤＡＴＡＢＰＸＡＧが、接地電位にあるべき信号であり、昇圧電位を用いなくとも充分にパスゲートを通過可能だからである。
【００３６】
上記の構成により、図３に示されるレファレンスセル８１のドレインとなるビット線は、ＤＡＴＡＢＸとして電流電圧変換回路１００に接続される。電流電圧変換回路１００は電流信号を電圧信号に変換し、その出力ＳＡＲＥＦをセンス回路１３のセンスアンプ２７に供給する。電流電圧変換回路１００は、電流電圧変換回路２８と同一の回路構成を有し、理想的には同一の特性を有する。
【００３７】
またレファレンスセル８１のソースとなるビット線は、ＧＡＲＶＳＳとしてトランジスタ９９のドレインに接続される。通常の読み出し動作では、トランジスタ９９のゲート端子電位であるＳＰＶＢ＿ＲＥＦＥＸがＨＩＧＨとなり、ＧＡＲＶＳＳは接地電位ＶＳＳへ接続される。トランジスタ９９は、トランジスタ２５と同一の規格の回路素子であり、理想的には同一の特性を有する。
【００３８】
更にレファレンスセル８１のドイレンとなるビット線の隣りのビット線は、ＤＡＴＡＢ＿ＰＲＥとしてプリチャージ回路１０１に接続される。プリチャージ回路１０１は、メモリセルの読み出し時に、ドレインとなるビット線の隣りのビット線を充電する。プリチャージ回路１０１は電流電圧変換回路１００と同一の回路構成であり、ドレインとなるビット線と同一電位をその隣のビット線に供給する。従って、これらのビット線間には電流が流れずに、レファレンスセル８１の電流のみが電流電圧変換回路１００により検出されることになる。プリチャージ回路１０１は、プリチャージ回路２９と同一の回路構成を有し、理想的には同一の特性を有する。
【００３９】
図２に示されるメモリセルアレイ１１は、図１に示されるメモリセルアレイ１１と同様な構成である。メモリセルアレイ１１のメモリセルトランジスタ２１を読み出す場合、指定されたワード線を選択活性化し、更にＹゲート１２でビット線を選択する。また図３のレファレンスセル回路６２のワード線ＳＢＳＲを活性化する。図４のトランジスタ２５のゲート電位であるＳＰＶＢ、トランジスタ９９のゲート電位であるＳＰＶＰ＿ＲＥＦＥＸ、トランジスタ２４のゲート電位であるＰＧＭＤＢ、及びトランジスタ２６のゲート電位であるＭＵＸＤＡＴＡＰＢを全てＨＩＧＨにして、ＧＡＲＶＳＳとＡＲＶＳＳを接地電位ＶＳＳとすると共に、ＤＡＴＡＢＰとＤＡＴＡＢ＿ＰＲＥとを短絡する。
【００４０】
更にセンスアンプ２７によりレファレンスセル８１の電流と読み出し対象メモリセル２１の電流とを比較して、読み出し対象メモリセル２１の電流の方が大きい場合には“１”と判断し、小さい場合は“０”と判断する。
【００４１】
上記の構成によれば、比較対象となる信号の電圧・電流レベルに影響する電流電圧変換回路２８と電流電圧変換回路１００、プリチャージ回路２９とプリチャージ回路１０１、トランジスタ２５とトランジスタ９９、パスゲート２３とパスゲート９６乃至９８等の互いに対となる回路要素が各ブロック内に近接して設けられている。従って、複数のブロック５１乃至５４の間において、各素子の特性、センスアンプ２７のタイミング、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）の電位等にバラツキが生じても、各ブロック内での比較条件は同一となり安定した適切なデータ判定動作が可能となる。
【００４２】
上記実施例においては、レファレンスＹゲート６３の複数のトランジスタ８２については、各ブロックに設けるのではなくレファレンスセルアレイ６２に近接する位置に１セットだけ設ける構成としている。これはトランジスタ８２の次段においてバスゲートトランジスタ９６乃至９８が設けられているので、昇圧電圧ＶＢＯＯＳＴ＿ＣＳ（ｎ）とＶＢＯＯＳＴ＿ＣＳＧとに多少の差が生じても問題が生じないであろうとの考えに基づく。しかしこのような構成の変わりに、レファレンスＹゲート６３の複数のトランジスタ８２を、各ブロックに１セットずつ設ける構成としてもよい。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による不揮発性半導体記憶装置においては、比較対象となる読み出しデータ信号及びレファレンス信号の電圧・電流レベルに影響する負荷（例えば、電流電圧変換回路、プリチャージ回路、パスゲート等）が、読み出しデータ信号及びレファレンス信号間で近接するように各ブロック内に設けられている。従って、複数のブロック間において各素子の特性、センスアンプのタイミング、昇圧電圧の電位等にバラツキが生じても、各ブロック内での読み出しデータ信号及びレファレンス信号に対する比較条件は同一となり、安定した適切なデータ判定動作が可能となる。
【図面の簡単な説明】
【図１】フラッシュメモリ装置におけるデータ読み出しについて説明する図である。
【図２】本発明による不揮発性半導体記憶装置を構成するコア回路周辺を示す図である。
【図３】レファレンスセル回路とレファレンスＹゲートとの構成を示す図である。
【図４】複数のブロックのうちで任意の１つのブロックにおけるレファレンス負荷回路とセンス回路とを纏めて示す回路図である。
【符号の説明】
１１ メモリセルアレイ
１２ Ｙゲート
１３ センス回路
５１、５２、５３、５４ ブロック
６１ 制御回路
６２ レファレンスセル回路
６３ レファレンスＹゲート
６４ 昇圧回路
７１ レファレンス負荷回路
７２ スイッチ回路７２
Claims (9)
- 各々が１つのメモリセルアレイを含む複数のブロックと、
レファレンスセルと、
該レファレンスセルから読み出すレファレンス信号を該複数のブロックの各々に供給する信号線と、
該複数のブロックの各々に設けられ、該メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷を該レファレンス信号に与えるレファレンス負荷回路と、
該複数のブロックの各々に設けられ、該レファレンス負荷回路により負荷が与えられた該レファレンス信号と該読み出しデータとを比較して該読み出しデータを判定するセンス回路
を含み、
該レファレンス負荷回路は、複数のブロックのうちの選択ブロックにおいてのみ該レファレンス信号を通過させるパスゲートを更に含むことを特徴とする不揮発性半導体記憶装置。 - 該複数のブロックの各々に設けられ該メモリセルアレイから読み出されるデータを選択するＹゲートを更に含み、該Ｙゲートの最終段のゲートと該パスゲートとは同一構成の回路素子であり同一の電圧により駆動されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 該レファレンスセルに近接して１セットのみ設けられ、該Ｙゲートの最終段以外のゲートに対応し該レファレンス信号を通過させるゲートを更に含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
- 該Ｙゲートの最終段のゲートと該パスゲートとを駆動する昇圧電圧を生成する昇圧回路と、
該昇圧回路が生成する昇圧電圧を該複数のブロックの各々に供給する電源線と、
該複数のブロックの各々に設けられ該選択ブロックにおいてのみ該昇圧電圧を該Ｙゲートの最終段のゲートと該パスゲートとに供給するスイッチ回路
を更に含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 各々が１つのメモリセルアレイを含む複数のブロックと、
レファレンスセルと、
該レファレンスセルから読み出すレファレンス信号を該複数のブロックの各々に供給する信号線と、
該複数のブロックの各々に設けられ、該メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷を該レファレンス信号に与えるレファレンス負荷回路と、
該複数のブロックの各々に設けられ、該レファレンス負荷回路により負荷が与えられた該レファレンス信号と該読み出しデータとを比較して該読み出しデータを判定するセンス回路
を含み、
該センス回路は該読み出しデータを電流電圧変換する第１の電流電圧変換回路を含み、該レファレンス負荷回路は該レファレンス信号を電流電圧変換する第２の電流電圧変換回路を含み、該第１の電流電圧変換回路と該第２の電流電圧変換回路とは同一の回路構成を有することを特徴とする不揮発性半導体記憶装置。 - 各々が１つのメモリセルアレイを含む複数のブロックと、
レファレンスセルと、
該レファレンスセルから読み出すレファレンス信号を該複数のブロックの各々に供給す る信号線と、
該複数のブロックの各々に設けられ、該メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷を該レファレンス信号に与えるレファレンス負荷回路と、
該複数のブロックの各々に設けられ、該レファレンス負荷回路により負荷が与えられた該レファレンス信号と該読み出しデータとを比較して該読み出しデータを判定するセンス回路
を含み、
該センス回路は該読み出しデータのソース側の電位を接地する第１の接地回路を含み、該レファレンス負荷回路は該レファレンス信号のソース側の電位を接地する第２の接地回路を含み、該第１の接地回路と該第２の接地回路とは同一の回路構成を有することを特徴とする不揮発性半導体記憶装置。 - 該センス回路は該読み出しデータのソース側の電位と該レファレンス信号のソース側の電位とを短絡する回路を更に含むことを特徴とする請求項６記載の不揮発性半導体記憶装置。
- 各々が１つのメモリセルアレイを含む複数のブロックと、
レファレンスセルと、
該レファレンスセルから読み出すレファレンス信号を該複数のブロックの各々に供給する信号線と、
該複数のブロックの各々に設けられ、該メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷を該レファレンス信号に与えるレファレンス負荷回路と、
該複数のブロックの各々に設けられ、該レファレンス負荷回路により負荷が与えられた該レファレンス信号と該読み出しデータとを比較して該読み出しデータを判定するセンス回路
を含み、
該センス回路は該読み出しデータのドレイン側ビット線の隣のビット線の電位をプリチャージする第１のプリチャージ回路を含み、該レファレンス負荷回路は該レファレンス信号のドレイン側ビット線の隣のビット線の電位をプリチャージする第２のプリチャージ回路を含み、該第１のプリチャージ回路と該第２のプリチャージ回路とは同一の回路構成を有することを特徴とする不揮発性半導体記憶装置。 - 該センス回路は該読み出しデータのドレイン側ビット線の隣のビット線の電位と該レファレンス信号のドレイン側ビット線の隣のビット線の電位とを短絡する回路を更に含むことを特徴とする請求項８記載の不揮発性半導体記憶装置。
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