JPH10302486A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】読み出し特性に優れた半導体記憶装置を提供す
ること。 【解決手段】メモリセル１０１に対して複数の書き込み
状態を設定して多値のデータを記憶させるフラッシュＥ
ＥＰＲＯＭにおいて、メモリセル１０１と同一寸法形状
の参照用セル３と、メモリセル１０１からのデータ読み
出し時に、メモリセル１０１に流れる電流値に相当する
信号と参照用セル３に流れる電流値に相当する信号とを
比較し、比較結果を出力する比較装置６とを備えた。比
較装置６は、それぞれ異なる判定しきい値を持つ複数の
差動アンプ７〜１３によって構成されている。そして、
出力デコーダ１９は、各差動アンプ７〜１３からの出力
をデコードし、データ値を判別する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、不揮発性半導体メモリ、特に、フラッ
シュＥＥＰＲＯＭ（Electrical Erasable and Programm
able Read Only Memory)に関する。

【０００２】

【従来の技術】近年、強誘電性メモリ、ＥＰＲＯＭ(Era
sable and Programmable Read Only Memory)、ＥＥＰＲ
ＯＭなどの不揮発性半導体メモリが注目されている。Ｅ
ＰＲＯＭやＥＥＰＲＯＭは、電荷を蓄積する浮遊ゲート
と、浮遊ゲート内の電荷の有無に応じてしきい値電圧の
変化を検出する制御ゲートとを用いることにより、デー
タの記憶を行う。ＥＥＰＲＯＭは、メモリチップ全体で
データの消去を行うフラッシュＥＥＰＲＯＭと、メモリ
セルアレイに設けられた複数のブロックの各々に対する
部分的なデータ消去が可能なフラッシュＥＥＰＲＯＭと
を含む。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型とに
大きく分類される。 １）スプリットゲート型メモリセル 国際出願公開ＷＯ９２／１８９８０号（Ｇ１１Ｃ １３
／００）にはスプリットゲート型のフラッシュＥＥＰＲ
ＯＭが開示されている。

【０００４】図１１は、同公報に記載されているスプリ
ットゲート型メモリセル１０１を示す概略的な断面図で
ある。スプリットゲート型メモリセル１０１は、ｐ型の
導電性を有する単結晶シリコン基板１０２上に形成さ
れ、Ｎ型の導電性を有するソースＳ及びＮ型の導電性を
有するドレインＤと、ソースＳとドレインＤとの間のチ
ャネルＣＨ上とを備えている。メモリセル１０１は、第
１の絶縁膜１０３と、第１の絶縁膜上に配置された浮遊
ゲートＦＧと、浮遊ゲートＦＧ上に配置された第２の絶
縁膜１０４と、第２の絶縁膜１０４上に配置された制御
ゲートＣＧとを備える。制御ゲートＣＧは、第１の絶縁
膜１０３を介してチャネルＣＨ上に配置された一部を有
しており、その一部は選択ゲート１０５として機能す
る。

【０００５】図１２は、複数のスプリットゲート型メモ
リセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１を
示すブロック図である。フラッシュＥＥＰＲＯＭ１２１
は、メモリセルアレイ１２２、ロウデコーダ１２３、カ
ラムデコーダ１２４、アドレスパッド１２５、アドレス
バッファ１２６、アドレスラッチ１２７、データピン１
２８、入力バッファ１２９、センスアンプ群１３０、出
力バッファ１３１、ソース電圧制御回路１３２、ドレイ
ン電圧制御回路１３３、ゲート電圧制御回路１３４及び
制御コア回路１４０を備えている。

【０００６】メモリセルアレイ１２２は、マトリクス状
に配置された複数のメモリセル１０１と、行（ロウ）方
向に配列された各メモリセル１０１の制御ゲートＣＧに
それぞれ共通に接続された複数のワード線ＷＬａ〜ＷＬ
ｚと、列（カラム）方向に配列された各メモリセル１０
１のドレインＤにそれぞれ共通に接続された複数のビッ
ト線ＢＬａ〜ＢＬｚと、全てのメモリセル１０１のソー
スＳに接続された共通ソース線ＳＬとを有している。各
ワード線ＷＬａ〜ＷＬｚはロウデコーダ１２３に接続さ
れ、各ビット線ＢＬａ〜ＢＬｚはカラムデコーダ１２４
に接続されている。

【０００７】アドレスパッド１２５は、外部装置（図示
せず）から供給されたロウアドレス及びカラムアドレス
を入力し、そのロウアドレス及びカラムアドレスをアド
レスバッファ１２６を介してアドレスラッチ１２７へ転
送する。アドレスラッチ１２７は、ラッチされたロウア
ドレスをロウデコーダ１２３へ転送し、ラッチされたカ
ラムアドレスをカラムデコーダ１２４へ転送する。

【０００８】ロウデコーダ１２３は、ロウアドレスに従
って１本のワード線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）
を選択し、その選択されたワード線ＷＬｍとゲート電圧
制御回路１３４とを接続する動作を行う。カラムデコー
ダ１２４は、カラムアドレスに従って１本のビット線Ｂ
Ｌａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選択さ
れたビット線ＢＬｍとセンスアンプ群１３０あるいはド
レイン電圧制御回路１３３とを接続する動作を行う。

【０００９】ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍ上の電位
を、図１３に示す各動作モードに応じて制御する。ドレ
イン電圧制御回路１３３は、カラムデコーダ１２４を介
して接続されたビット線ＢＬｍ上の電位を、図１３に示
す各動作モードに応じて制御する。

【００１０】共通ソース線ＳＬはソース電圧制御回路１
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬ上の電位を、図１３に示す各動作モー
ドに応じて制御する。

【００１１】データピン１２８は、外部装置（図示せ
ず）から供給されたデータを入力し、そのデータを入力
バッファ１２９に供給する。入力バッファ１２９は、デ
ータをカラムデコーダ１２４へ転送する。カラムデコー
ダ１２４は、上記のようにして選択されたビット線ＢＬ
ａ〜ＢＬｚ上の電位をそのデータに応じて制御する。

【００１２】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、複数のセンスアンプ（図示せ
ず）を有する。カラムデコーダ１２４は、選択されたビ
ット線ＢＬｍと各センスアンプとを接続するように動作
する。センスアンプ群１３０は、データを判別して、こ
れを出力バッファ１３１及びデータピン１２８を介して
外部装置（図示せず）へ出力する。

【００１３】制御コア回路１４０は、ロウデコーダ１２
３、カラムデコーダ１２４、アドレスバッファ１２６、
アドレスラッチ１２７、入力バッファ１２９、センスア
ンプ群１３０及び出力バッファ１３１、ソース電圧制御
回路１３２、ドレイン電圧制御回路１３３、ゲート電圧
制御回路１３４の動作を制御する。

【００１４】次に、フラッシュＥＥＰＲＯＭ１２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図１３を参照しつつ説明する。 （ａ）消去モード 消去モードにおいて、共通ソース線ＳＬ及び全てのビッ
ト線ＢＬａ〜ＢＬｚ上の電位はグランドレベル（＝０
Ｖ）に保持される。選択された１本のワード線ＷＬｍ上
には１４〜１５Ｖの電圧が印加され、それ以外のワード
線（非選択ワード線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚ
上の電位はグランドレベルに保持される。そのため、選
択されたワード線ＷＬｍに接続されている各メモリセル
１０１の制御ゲートＣＧは１４〜１５Ｖに持ち上げられ
る。こうして選択されたワード線ＷＬｍに接続されてい
る全てのメモリセル１０１に記憶されたデータが消去さ
れる。

【００１５】すなわち、制御ゲートＣＧが１４〜１５
Ｖ、ソース及び基板が０Ｖの場合、制御ゲートＣＧと浮
遊ゲートＦＧとの間に高電界が生じる。すると、ファウ
ラー−ノルドハルム・トンネル電流(Fowler-Nordheim T
unnel Current 、以下、ＦＮトンネル電流という）が両
ゲート間に流れる。その結果、浮遊ゲートＦＧ中の電子
が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０１
に記憶されたデータが消去される。このような消去動作
は、ソースＳ及び基板１０２と浮遊ゲートＦＧとの間の
静電容量が、制御ゲートＣＧと浮遊ゲートＦＧの間の静
電容量よりも圧倒的に大きいことに基づく。尚、複数の
ワード線ＷＬａ〜ＷＬｚを同時に選択することにより、
その選択された各ワード線に接続された全てのメモリセ
ル１０１に対する消去動作を行うこともできる。すなわ
ち、メモリセルアレイ１２２が複数組のワード線ＷＬａ
〜ＷＬｚに対応する複数のブロックに区分けされること
により、その各ブロックに対してデータの消去を行うこ
とができる。このような消去動作は、ブロック消去と呼
ばれる。

【００１６】（ｂ）書き込みモード 書き込みモードにおいて、選択されたビット線ＢＬｍ上
の電位はグランドレベルに保持され、それ以外のビット
線（非選択のビット線）ＢＬａ〜ＢＬ１，ＢＬｎ〜ＢＬ
ｚ上の電位は、選択されたワード線上の電位以上のレベ
ル（この場合、２Ｖ）に保持される。

【００１７】選択されたメモリセル１０１の制御ゲート
ＣＧに接続されているワード線ＷＬｍ上には２Ｖの電圧
が印加され、それ以外のワード線（非選択のワード線）
ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚ上の電位はグランドレ
ベルに保持される。共通ソース線ＳＬ上には１２Ｖの電
圧が印加される。

【００１８】すると、ソースＳと浮遊ゲートＦＧとの間
の容量カップリングにより、浮遊ゲートＦＧの電位が持
ち上げられる。そのため、チャネルＣＨと浮遊ゲートＦ
Ｇとの間には高電界が生じる。そして、チャネルＣＨ中
の電子は加速されてホットエレクトロンとなり、図１１
の矢印Ａに示すように、そのホットエレクトロンは浮遊
ゲートＦＧへ注入される。その結果、選択されたメモリ
セル１０１の浮遊ゲートＦＧには電荷が蓄積され、１ビ
ットのデータが書き込まれて記憶される。

【００１９】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳ及びドレインＤを含むトランジ
スタは０．５Ｖのしきい値電圧Ｖｔｈを有する。従っ
て、選択されたメモリセル１０１において、ドレインＤ
中の電子は反転状態のチャネルＣＨ中へ移動する。その
ため、ソースＳからドレインＤに向かって電流（セル電
流）が流れる。この書き込み動作は、消去動作と異な
り、選択されたメモリセル１０１毎に行うことができ
る。

【００２０】（ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１１０
の制御ゲートＣＧに接続されているワード線ＷＬｍ上に
は４Ｖの電圧が印加され、それ以外のワード線（非選択
のワード線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚ上の電位
はグランドレベルに保持される。選択されたメモリセル
１１０のドレインＤに接続されているビット線ＢＬｍ上
には２Ｖの電圧が印加され、それ以外のビット線（非選
択のビット線）ＢＬａ〜ＢＬ１，ＢＬｎ〜ＢＬｚ上の電
位はグランドレベルに保持される。

【００２１】すると、消去状態のメモリセル１０１にお
いてドレインＤからソースＳへ流れる電流（セル電流）
は、書き込み状態のメモリセル１０１に流れるセル電流
よりも大きい。この理由は、消去状態のメモリセル１０
１においては浮遊ゲートＦＧ直下のチャネルＣＨはオン
しており、書き込み状態のメモリセル１０１においては
浮遊ゲートＦＧ直下のチャネルＣＨはオフしているから
である。

【００２２】詳しくは、消去状態のメモリセル１０１に
おいて、浮遊ゲートＦＧ中から電子が引き抜かれている
ので、浮遊ゲートＦＧはプラスに帯電している。従っ
て、チャネルＣＨ、すなわちメモリセルはオンして電流
が流れる。書き込み状態のメモリセル１０１において、
浮遊ゲートＦＧ中に電子が注入されているので、浮遊ゲ
ートＦＧはマイナスに帯電している。従って、チャネル
ＣＨ、すなわちメモリセルはオフして電流は流れない。

【００２３】センスアンプ群１３０内の各センスアンプ
は、各メモリセル１０１のセル電流値Ｉｄの大小を判別
することにより、メモリセル１０１に記憶されたデータ
値を読み出す。例えば、消去状態のメモリセル１０１か
らデータ値「１」、書き込み状態のメモリセル１０１か
らデータ値「０」が読み出される。こうして、各メモリ
セル１０１に、消去状態を表すデータ値「１」と、書き
込み状態を表すデータ値「０」の２値データを記憶する
ことができる。この読み出し動作は、消去動作と異な
り、選択されたメモリセル１０１毎に行うことができ
る。

【００２４】米国特許ＵＳＰ５０２９１３０（Ｇ１１Ｃ
１１／４０）号には、ソースＳをドレインと呼び、ドレ
インＤをソースと呼ぶフラッシュＥＥＰＲＯＭが開示さ
れている。図１４は、同公報に記載されているスプリッ
トゲート型メモリセル１１０を示す概略的な断面図を示
す。図１５は、スプリットゲート型メモリセル１１０を
用いたフラッシュＥＥＰＲＯＭ１１１を示すブロック図
である。図１６は、フラッシュＥＥＰＲＯＭ１１１の各
動作モードにおける各線及び基板上の電位を示す。

【００２５】図１４のスプリットゲート型メモリセル１
１０は、ソースＳ及びドレインＤの呼び方が逆になって
いる点でスプリットゲート型メモリセル１０１と異な
る。すなわち、メモリセル１１０のソースＳはメモリセ
ル１０１においてはドレインＤと呼ばれる。メモリセル
１１０のドレインＤはメモリセル１０１においてはソー
スＳと呼ばれる。

【００２６】図１５のフラッシュＥＥＰＲＯＭ１１１
は、共通ソース線ＳＬが接地されている点でフラッシュ
ＥＥＰＲＯＭ１２１と異なる。従って、いずれの動作モ
ードにおいても、共通ソース線ＳＬ上の電位はグランド
レベルに保持される。

【００２７】フラッシュＥＥＰＲＯＭ１２１において、
ソース電圧制御回路１３２の代わりにソース電流制御回
路を用いることが提案されている。この場合、ソース電
流制御回路は、セル電流値Ｉｄを一定の値に制御するこ
とで、共通ソース線ＳＬ上の電位を図１３に示す各動作
モードに応じて制御する。

【００２８】フラッシュＥＥＰＲＯＭ１２１又はフラッ
シュＥＥＰＲＯＭ１１１において、ドレイン電圧制御回
路１３３の代わりにドレイン電流制御回路を用いること
も提案されている。この場合、ドレイン電流制御回路
は、セル電流値Ｉｄを一定値に制御することで、ビット
線ＢＬｍ上の電位を図１３又は図１６に示す各動作モー
ドに従って制御する。

【００２９】更に、フラッシュＥＥＰＲＯＭ１２１にお
いて、全てのメモリセル１１０のソースＳと共通ソース
線ＳＬとを接続するのではなく、行方向に配列された各
メモリセル１１０のソースＳと共通のソース線とを選択
的に接続する構成も提案されている。この場合、カラム
アドレスに従って１本のソース線を選択し、その選択さ
れたソース線とソース電圧制御回路１３２とを接続する
ように動作するソース線デコーダが設けられる。

【００３０】近年、フラッシュＥＥＰＲＯＭの集積度の
向上を図るため、メモリセルに消去状態と書き込み状態
で２値（＝１ビット）のデータを記憶させるだけでな
く、３値以上のデータを記憶させる（多値記憶動作）試
みががなされている。

【００３１】図１７は、スプリットゲート型メモリセル
１０１、１１０に流れるセル電流値Ｉｄと、浮遊ゲート
ＦＧの電位Ｖｆｇとの関係を示す特性グラフである。こ
こで浮遊ゲート電位ＶｆｇはソースＳに対する浮遊ゲー
トＦＧの電位を示し、セル電流と密接に関連している。
このグラフに示されるように、多値データの各値に特定
の電流値Ｉｄの各範囲をそれぞれ対応させることによ
り、例えば、メモリセルに４値（「００」、「０１」、
「１０」、「１１」）の多値データを記憶することが可
能である。

【００３２】浮遊ゲートの電位Ｖｆｇは、以下の式で表
される。 Ｖｆｇ＝Ｖｆｇｗ＋Ｖｆｇｃ ここで、Ｖｆｇｗは、書き込み動作において浮遊ゲート
ＦＧに蓄積された電荷によって生じる電位であり、Ｖｆ
ｇｃは、ドレインＤとの容量カップリングによって生じ
る電位である。読み出し動作において、電位Ｖｆｇｃは
一定であるため、セル電流値Ｉｄは電位Ｖｆｇｗによっ
て一義的に決定される。書き込み動作において、浮遊ゲ
ートＦＧの電荷量は、書込み動作時間あるいは印加電圧
を調整することによって可能である。すなわち、浮遊ゲ
ート電位Ｖｆｇは、書き込み動作時間又は書き込み動作
電圧を調整して浮遊ゲートＦＧの電荷量を制御すること
により制御可能である。このような制御によって、読み
出し動作におけるセル電流値Ｉｄを任意に設定すること
ができる。

【００３３】例えば、図１７に示すように、４０μＡ未
満のセル電流値Ｉｄの領域にデータ値「００」、４０μ
Ａ以上８０μＡ未満の領域にデータ値「０１」、８０μ
Ａ以上１２０μＡ未満の領域にデータ値「１０」、１２
０μＡ以上の領域にデータ値「１１」がそれぞれ対応づ
けられているものとする。この場合、書き込み動作にお
いて、各セル電流値Ｉｄ（４０，８０，１２０μＡ）に
対応する浮遊ゲート電位Ｖｆｇ（Ｖａ，Ｖｂ，Ｖｃ）が
得られるようにその動作時間が調整される。

【００３４】消去状態のメモリセル１０１、１１０の浮
遊ゲートＦＧ中からは電子が引き抜かれているので、そ
のメモリセルは、データ値「１１」が記憶された状態と
同じ状態である。このとき、浮遊ゲートは、電位Ｖｃ
（＝２．５Ｖ）以上の電位Ｖｆｇを有する。

【００３５】書き込み動作が開始されて、浮遊ゲートＦ
Ｇに電荷が蓄積されると、浮遊ゲート電位Ｖｆｇは低下
する。浮遊ゲート電位ＶｆｇがＶｂ（＝１．５Ｖ）以上
Ｖｃ（＝２．５Ｖ）未満になった時点で書き込み動作を
停止すれば、メモリセル１０１、１１０に値「１０」の
データを書き込むことができる。また、浮遊ゲート電位
ＶｆｇがＶａ（＝１．０Ｖ）以上Ｖｂ未満になった時点
で書き込み動作を停止すれば、メモリセル１０１、１１
０に値「０１」のデータを書き込むことができる。更
に、浮遊ゲート電位ＶｆｇがＶａ未満になった時点で書
き込み動作を停止すれば、メモリセル１０１、１１０に
値「００」のデータを書き込むことができる。このよう
にして１個のメモリセル１０１、１１１に４値（２ビッ
ト）のデータを記憶することができる。

【００３６】読み出しモードにおいて、制御ゲートＣＧ
には一定電圧（＝４Ｖ）が印加されているため、チャネ
ルＣＨは定抵抗として機能する。従って、スプリットゲ
ート型メモリセル１０１、１１０内には、浮遊ゲートＦ
ＧとソースＳ及びドレインＤとから構成されるトランジ
スタと、定抵抗（チャネルＣＨ）とが直列接続されてい
る。従って、浮遊ゲート電位Ｖｆｇが一定値（３．５
Ｖ）未満の領域では、トランジスタの特性に従ってセル
電流値Ｉｄが変化する。

【００３７】従って、メモリセル１０１、１１０におい
て、浮遊ゲートＦＧとソースＳ及びドレインＤからなる
トランジスタのしきい値電圧Ｖｔｈ（＝０．５Ｖ）より
浮遊ゲート電位Ｖｆｇが小さい場合、セル電流値Ｉｄは
ゼロである。浮遊ゲート電位Ｖｆｇがしきい値電圧Ｖｔ
ｈを越えると、セル電流値Ｉｄは右肩上がりに増加す
る。浮遊ゲート電位Ｖｆｇが３．５Ｖを越えたとき、定
抵抗（チャネルＣＨ）の特性に支配されて、セル電流値
Ｉｄは飽和する。

【００３８】２）スタックトゲート型メモリセル 図１８は、スタックトゲート型メモリセル２０１を示す
概略的な断面図である。スタックトゲート型メモリセル
２０１は、ｐ型の導電性を有する単結晶シリコン基板２
０２上に形成されたＮ型の導電性を有するソースＳ及び
Ｎ型の導電性を有するドレインＤと、ソースＳとドレイ
ンＤとの間のチャネルＣＨを備える。スタックトゲート
型メモリセル２０１は、更に、第１の絶縁膜２０３と、
第１の絶縁膜２０３上に配置された浮遊ゲートＦＧと、
浮遊ゲートＦＧ上に配置された第２の絶縁膜２０４と、
第２の絶縁膜２０４上に配置された制御ゲートＣＧとを
備える。浮遊ゲートＦＧと制御ゲートＣＧとは相互にず
れることなく積み重ね配置されている。従って、ソース
Ｓ及びドレインＤは、各ゲートＦＧ、ＣＧ及びチャネル
ＣＨに対して対称的に形成されている。

【００３９】図１９は、複数のスタックトゲート型メモ
リセル２０１を用いたフラッシュＥＥＰＲＯＭ２２１を
示すブロック図である。このフラッシュＥＥＰＲＯＭ２
２１は、以下の点で図１１のスプリットゲート型メモリ
セル１０１を用いたフラッシュＥＥＰＲＯＭ１２１と異
なる。

【００４０】（１）メモリセルアレイ１２２は、マトリ
クス状に配置された複数のメモリセル２０１を有する。 （２）列方向に配列された各メモリセル２０１のソース
Ｓは、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。

【００４１】（３）全てのメモリセル２０１のドレイン
Ｄは、共通ドレイン線ＤＬに接続されている。共通ドレ
イン線ＤＬは共通ドレイン線バイアス回路２２２に接続
されている。バイアス回路２２２は、共通ドレイン線Ｄ
Ｌ上の電位を各動作モードに応じて制御する。バイアス
回路２２２の動作は制御コア回路１４０によって制御さ
れる。

【００４２】スプリットゲート型メモリセル１０１及び
スタックトゲート型メモリセル２０１におけるソースＳ
及びドレインＤの呼称は、読み出し動作を基本に決定さ
れる。読み出し動作において高い電位が印加される方を
ドレイン、低い電位が印加される方をソースと呼ぶ。書
き込み動作や消去動作におけるソースＳ及びドレインＤ
の呼称については読み出し動作に準ずる。

【００４３】次に、フラッシュＥＥＰＲＯＭ２２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図２０を参照しつつ説明する。 （ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態に設定され、選択されたワード線ＷＬｍ上
の電位はグランドレベルに保持される。共通ドレイン線
バイアス回路２２２は、共通ドレイン線ＤＬを介して、
選択されたワード線に接続されているメモリセル２０１
のドレインＤに１２Ｖの電圧を印加する。その結果、Ｆ
Ｎトンネル電流が流れ、浮遊ゲートＦＧ中の電子がドレ
インＤ側へ引き抜かれて、メモリセル２０１に記憶され
たデータが消去される。この消去動作は、選択されたワ
ード線ＷＬｍに接続されている全てのメモリセル２０１
に対して行われる。尚、複数のワード線ＷＬａ〜ＷＬｚ
を同時に選択することにより、その各ワード線に接続さ
れている全てのメモリセル２０１を消去する（ブロック
消去）こともできる。

【００４４】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍ上に
は１２Ｖの電圧が印加され、それ以外のワード線（非選
択のワード線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚ上の電
位はグランドレベルに保持される。選択されたメモリセ
ル２０１のソースＳに接続されているビット線ＢＬｍ上
には５Ｖの電圧が印加され、それ以外のビット線（非選
択のビット線）ＢＬａ〜ＢＬ１，ＢＬｎ〜ＢＬｚ上の電
位はグランドレベルに保持される。共通ドレイン線バイ
アス回路２２２は、共通ドレイン線ＤＬを介して、全て
のメモリセル２０１のドレインＤをグランドレベルに保
持する。

【００４５】すると、制御ゲートＣＧとの容量カップリ
ングによって、浮遊ゲートＦＧの電位が持ち上げられ、
ソースＳの近傍で発生したホットエレクトロンが浮遊ゲ
ートＦＧへ注入される。その結果、選択されたメモリセ
ル２０１の浮遊ゲートＦＧには電荷が蓄積され、１ビッ
トのデータが書き込まれて記憶される。

【００４６】（ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍ上に
は５Ｖの電圧が印加され、それ以外のワード線（非選択
のワード線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚ上の電位
はグランドレベルに保持される。全てのビット線ＢＬａ
〜ＢＬｍの電位はグランドレベルに保持される。共通ド
レイン線バイアス回路２２２は、共通ドレイン線ＤＬを
介して、全てのメモリセル２０１のドレインＤに５Ｖの
電圧を印加する。

【００４７】その結果、スプリットゲート型メモリセル
１０１の場合と同様に、消去状態のメモリセル２０１に
おいてドレインＤからソースＳへ流れる電流（セル電
流）は、書き込み状態のメモリセル２０１のセル電流よ
りも大きくなる。従って、各メモリセル２０１に、消去
状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値を記憶させることができる。

【００４８】スタックトゲート型メモリセル２０１を用
いたフラッシュＥＥＰＲＯＭにおいても多値データを記
憶するメモリが提案されている。図２１は、スタックト
ゲート型メモリセル２０１内に流れるセル電流値Ｉｄ
と、浮遊ゲートＦＧの電位Ｖｆｇとの関係を示す特性グ
ラフである。浮遊ゲート電位ＶｆｇはソースＳに対する
浮遊ゲートＦＧの電位である。

【００４９】スタックトゲート型メモリセル２０１にお
いて、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれ
ることなく積み重ね配置されている。従って、スタック
トゲート型メモリセル２０１は、スプリットゲート型メ
モリセル１０１のようにチャネルＣＨが定抵抗として機
能せず、トランジスタの機能だけを有する。そのため、
浮遊ゲート電位Ｖｆｇがメモリセル２０１のしきい値電
圧Ｖｔｈ（＝１Ｖ）未満のとき、セル電流値Ｉｄはゼロ
となる。更に、浮遊ゲート電位Ｖｆｇがしきい値電圧Ｖ
ｔｈを越えたとき、セル電流値Ｉｄと浮遊ゲート電位Ｖ
ｆｇとは正比例の関係となり、メモリセルに多値データ
を記憶することが可能となる。

【００５０】従って、スタックトゲート型メモリセル２
０１でも、書き込み動作時間又は印加電圧を調整して浮
遊ゲートＦＧの電荷量、すなわち電位Ｖｆｇｗを制御す
ることにより、浮遊ゲート電位Ｖｆｇを制御することが
できる。

【００５１】例えば、図２１に示すように、４０μＡ未
満のセル電流値Ｉｄの領域にデータ値「００」、４０μ
Ａ以上８０μＡ未満の領域にデータ値「０１」、８０μ
Ａ以上１２０μＡ未満の領域にデータ値「１０」、１２
０μＡ以上１６０μＡ未満の領域にデータ値「１１」が
それぞれ対応づけられているものとする。この場合、書
き込み動作時間は、各浮遊ゲート電位Ｖｆｇ（Ｖａ，Ｖ
ｂ，Ｖｃ，Ｖｄ）が各セル電流値Ｉｄ（４０，８０，１
２０，１６０μＡ）にそれぞれ対応するように調整され
る。こうして１個のメモリセル２０１に４値（２ビッ
ト）のデータを記憶させることができる。

【００５２】フラッシュＥＥＰＲＯＭにおける多値記憶
動作において、正確な書き込み状態を得るために、書き
込み動作時にメモリセル１０１、１１０、２０１の浮遊
ゲート電位Ｖｆｇを精密に制御することは必要不可欠で
ある。すなわち、書き込み後のメモリセルの浮遊ゲート
電位Ｖｆｇを所望の値に精度良く設定することが重要と
なる。例えば、特開平４−５７２９４号公報（Ｇ１１Ｃ
１６／０４）には、現在一般に用いられているベリファ
イ書き込み方式が開示されている。

【００５３】ベリファイ書き込み方式では、メモリセル
１０１、１１０、２０１にまず、一定期間（数百nsec〜
数μsec ）だけ書き込み動作を行い、次に、検証のため
の読み出し動作（ベリファイ読み出し動作）を行う。続
いて、書き込み動作において書き込むべきデータ値と、
読み出し動作において読み出されたデータ値とを比較す
る（比較動作）。読み出されたデータ値は、書き込み動
作において実際に書き込まれたデータ値である。書き込
むべきデータ値と読み出されたデータ値とが一致してい
なければ、再び一定時間だけ書き込み動作を行う。この
ように、書き込むべきデータ値と読み出されたデータ値
とが一致するまで、書き込み動作→ベリファイ読み出し
動作→比較動作のサイクルを繰り返し行う。

【００５４】上記した不揮発性半導体メモリにおいて、
書き込まれているデータ値は、ベリファイ読み出し動作
により、読み出したデータ値（メモリセルに流れる電流
値）と基準データ値とを比較することにより判別され
る。

【００５５】基準データ値は、例えば、図２２に示され
るような参照用セルを有する回路を用いて生成される。
図２２は、４値データの書き込み及び読み出しが可能な
スプリットゲート型フラッシュＥＥＰＲＯＭのメモリセ
ル１０１のデータ読み出しに適用される回路を示す。４
値データの判別には、一般に、図２３に示すように、７
種類のしきい値、すなわち、消去時におけるベリファイ
読み出し判定用しきい値Ｅ、通常の読み出し判定用しき
い値Ｒ１〜Ｒ３及び書き込み時におけるベリファイ読み
出し判定用しきい値Ｐ１〜Ｐ３が必要となる。

【００５６】図２３は、４値データ用のＥＥＰＲＯＭに
要求されるセル電流の分布を示す。各セル毎にセル電流
はばらつくものの、各セルのセル電流は、４値データに
それぞれ対応したセル電流の４つの範囲内に収まること
が必要となる。このために、各電流範囲間に７種類のし
きい値が設定されている。

【００５７】図２２の回路は、４値データの読み出し及
び判定に必要とされる７種類のしきい値にそれぞれ対応
した７個の参照用セル３０１〜３０７と、各動作に必要
な参照用セルとセンスアンプ回路３０９とを選択的に接
続するための参照用セル切換回路３０８とを備える。

【００５８】センスアンプ回路３０９は、参照用セルで
生成された参照電流と実際のメモリセル１０１に流れる
電流とを比較して、比較結果を出力される。例えば、参
照電流が実電流以上である場合に「Ｈ」レベルの信号が
出力され、参照電流が実電流未満である場合に「Ｌ」レ
ベルの信号が出力される。このセンスアンプ回路３０９
は、センスアンプ群１３０の中に組み込まれている。な
お、図２２では、説明を簡単にするため、メモリセル１
０１とセンスアンプ回路３０９との間に存在するカラム
デコーダ１２４は省略されている。

【００５９】図２２の回路は更に、各参照用セル３０１
〜３０７の浮遊ゲートＦＧに電圧を印加するための基準
電位生成回路３１０を有している。この生成回路３１０
は、読み出し動作時において判定基準として使用される
電流を各参照用セルから容易に得るために設けられてい
る。この生成回路の電圧は、メモリセル１０１、１１０
には印加されない。尚、スタックトゲート型フラッシュ
ＥＥＰＲＯＭには、参照用セルとして浮遊ゲートを持た
ない通常のＭＯＳトランジスタが使用される例もある。

【００６０】

【発明が解決しようとする課題】従来例における参照用
セル３０１〜３０７は、浮遊ゲートＦＧに直接電圧を印
加するため、実際のメモリセル１０１とは異なる形状、
異なるプロセスで形成される。そのため、参照用セル３
０１〜３０７が厳密に設計されたとしても、微妙なプロ
セスの変動によって、実際のメモリセルとは若干異なっ
た特性を有する参照用セルが形成される。このような特
性の差異は、データ判定用しきい値のマージンに余裕が
ある２値メモリでは特に問題とならない。しかしなが
ら、データ判定用しきい値のマージンを大きくとること
ができない多値メモリでは、しきい値に基づくデータ判
別の誤りや、判別不可能な状態が生じるといった問題が
生じる。この問題は、多値データの値が多くなるに従っ
て、より深刻なものとなる。

【００６１】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、優れた読み出し特性
を有する半導体記憶装置を提供することにある。

【００６２】

【課題を解決するための手段】請求項１の半導体記憶装
置は、メモリセルと、このメモリセルと同一寸法形状の
参照用セルと、前記メモリセルからのデータ読み出し時
に、前記メモリセルに流れる電流値に相当する信号と前
記参照用セルに流れる電流値に相当する信号とを比較
し、比較結果を出力する比較装置とを具備したものであ
る。

【００６３】また、請求項２の半導体記憶装置は、メモ
リセルと、このメモリセルと同一寸法形状の参照用セル
と、前記メモリセルからのデータ読み出し時に、前記メ
モリセルに流れる電流値に相当する信号と前記参照用セ
ルに流れる電流値に相当する信号とを比較し、前記メモ
リセルにおける複数の書き込み状態に応じた比較結果を
出力する比較装置とを具備したものである。

【００６４】また、請求項３の半導体記憶装置は、前記
比較装置からの比較結果に基づいてデータ値を判別する
判別装置を設けたものである。また、請求項４の半導体
記憶装置は、メモリセルと、このメモリセルと同一寸法
形状の参照用セルと、前記メモリセルからのデータ読み
出し時に、前記メモリセルに流れる電流値に相当する信
号と前記参照用セルに流れる電流値に相当する信号とを
比較し、比較結果を出力する比較装置とを備え、前記比
較装置を、それぞれ異なる判定しきい値を持つ複数の比
較回路によって構成したものである。

【００６５】また、請求項５の半導体記憶装置は、前記
比較装置を、複数のデータ読み出し形態に対応して複数
設けたものである。また、請求項６の半導体記憶装置
は、１つのデータ読み出し形態に対応する比較装置を有
効化している間、他の比較装置を無効化する選択手段を
設けたものである。

【００６６】請求項７の半導体記憶装置は、メモリセル
と、参照用セルと、前記メモリセルからのデータ読み出
し時に、前記メモリセルに流れる電流値に相当する信号
と前記参照用セルに流れる電流値に相当する信号とを比
較し、比較結果を出力する比較装置と、前記比較装置か
らの比較結果に基づいてデータ値を判別する判別装置と
を備え、前記判別装置を複数のデータ読み出し形態にお
いて共用したものである。

【００６７】また、請求項８の半導体記憶装置は、メモ
リセルと、参照用セルと、前記メモリセルからのデータ
読み出し時に、前記メモリセルに流れる電流値に相当す
る信号と前記参照用セルに流れる電流値に相当する信号
とを比較し、前記メモリセルにおける複数の書き込み状
態に応じた比較結果を出力する比較装置と、前記比較装
置からの比較結果に基づいてデータ値を判別する判別装
置とを備え、前記判別装置を複数のデータ読み出し形態
において共用したものである。

【００６８】また、請求項９の半導体記憶装置は、前記
比較装置が、前記参照用セルに流れる電流値に相当する
信号に基づいて比較判定用しきい値を生成する回路を有
するものである。

【００６９】また、請求項１０の半導体記憶装置は、メ
モリセルと、参照用セルと、前記メモリセルからのデー
タ読み出し時に、前記メモリセルに流れる電流値に相当
する信号と前記参照用セルに流れる電流値に相当する信
号とを比較し、比較結果を出力する比較装置と、前記比
較装置からの比較結果に基づいてデータ値を判別する判
別装置とを備え、前記比較装置を、それぞれ異なる判定
しきい値を持つ複数の比較回路によって構成すると共
に、前記判別装置を複数のデータ読み出し形態において
共用したものである。

【００７０】また、請求項１１の半導体記憶装置は、前
記各比較回路が、前記参照用セルに流れる電流値に相当
する信号に基づいて比較判定用しきい値を生成する回路
を有するものである。

【００７１】また、請求項１２の半導体記憶装置は、前
記参照用セルを、前記メモリセルと同一寸法形状に構成
したものである。また、請求項１３の半導体記憶装置
は、前記判別装置が、１つのデータ読み出し形態に対応
するデータ値を判別している間、前記判別装置に対し、
他のデータ読み出し形態に対応するデータの入力を禁止
する第１の選択手段を設けたものである。

【００７２】また、請求項１４の半導体記憶装置は、前
記比較装置を、複数のデータ読み出し形態に対応して複
数設けたものである。また、請求項１５の半導体記憶装
置は、１つのデータ読み出し形態に対応する比較装置を
有効化している間、他の比較装置を無効化する第２の選
択手段を設けたものである。

【００７３】請求項１６の半導体記憶装置は、メモリセ
ルと、このメモリセルと同一寸法形状の参照用セルと、
前記メモリセルからのデータ読み出し時に、前記メモリ
セルに流れる電流値に相当する信号と前記参照用セルに
流れる電流値に相当する信号とを比較し、比較結果を出
力する比較装置とを具備し、この比較装置を複数のデー
タ読み出し形態において共用するものである。

【００７４】また、請求項１７の半導体記憶装置は、メ
モリセルと、このメモリセルと同一寸法形状の参照用セ
ルと、前記メモリセルからのデータ読み出し時に、前記
メモリセルに流れる電流値に相当する信号と前記参照用
セルに流れる電流値に相当する信号とを比較し、前記メ
モリセルにおける複数の書き込み状態に応じた比較結果
を出力する比較装置とを具備し、この比較装置を複数の
データ読み出し形態において共用するものである。

【００７５】また、請求項１８の半導体記憶装置は、前
記比較装置が、前記参照用セルに流れる電流値に相当す
る信号に基づいて比較判定用しきい値を生成する回路
を、データ読み出し形態の数に応じて有するものであ
る。

【００７６】また、請求項１９の半導体記憶装置は、メ
モリセルと、このメモリセルと同一寸法形状の参照用セ
ルと、前記メモリセルからのデータ読み出し時に、前記
メモリセルに流れる電流値に相当する信号と前記参照用
セルに流れる電流値に相当する信号とを比較し、比較結
果を出力する比較装置とを備え、前記比較装置を、それ
ぞれ異なる判定しきい値を持つ複数の比較回路によって
構成すると共に、前記比較装置を複数のデータ読み出し
形態において共用するものである。

【００７７】また、請求項２０の半導体記憶装置は、前
記各比較回路が、前記参照用セルに流れる電流値に相当
する信号に基づいて比較判定用しきい値を生成する回路
を、データ読み出し形態の数に応じて有するものであ
る。

【００７８】また、請求項２１の半導体記憶装置は、前
記複数の生成回路を、データ読み出し形態に応じて切り
換える手段を設けたものである。また、請求項２２の半
導体記憶装置は、前記比較装置からの比較結果に基づい
てデータ値を判別する判別装置を設けたものである。

【００７９】請求項２３の半導体記憶装置は、複数種の
データが書き込み可能なメモリセルと、このメモリセル
と同一寸法形状の参照用セルと、前記メモリセルからの
データ読み出し時に、前記メモリセルに流れる電流値に
相当する信号と前記参照用セルに流れる電流値に相当す
る信号とを比較し、比較結果を出力する比較装置とを具
備し、前記比較装置は、前記参照用セルに流れる電流値
に相当する信号に基づいて比較判定用しきい値信号を生
成する回路と、この回路からのしきい値信号に基づいて
前記メモリセルにおける複数の書き込み状態に応じた比
較結果を出力する比較回路とを有するものである。

【００８０】また、請求項２４の半導体記憶装置は、前
記比較装置からの比較結果に基づいてデータ値を判別す
る判別装置を設けたものである。また、請求項２５の半
導体記憶装置は、前記生成回路を複数の書き込み状態を
判別するための数だけ設けたものである。

【００８１】また、請求項２６の半導体記憶装置は、前
記複数の生成回路を前記比較回路に対し並列に接続した
ものである。また、請求項２７の半導体記憶装置は、前
記複数の生成回路を前記参照用セルに対し並列に接続し
たものである。

【００８２】また、請求項２８の半導体記憶装置は、前
記複数の生成回路をタイミングをずらせて有効化させる
手段を設けたものである。また、請求項２９の半導体記
憶装置は、前記複数の生成回路を、データ読み出し形態
に応じて複数組設けたものである。

【００８３】また、請求項３０の半導体記憶装置は、前
記複数組の生成回路を、データ読み出し形態に応じて切
り換える手段を設けたものである。また、請求項３１の
半導体記憶装置は、前記複数の比較回路を、前記メモリ
セルから見て並列に配置したものである。

【００８４】また、請求項３２の半導体記憶装置を、前
記参照用セルを、前記メモリセルと同一プロセスで形成
したものである。また、請求項３３の半導体記憶装置
は、前記複数の比較回路に対して共通の参照用セルを用
いるものである。

【００８５】また、請求項３４の半導体記憶装置は、前
記メモリセルが、浮遊ゲート（ＦＧ）、制御ゲート（Ｃ
Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）及びチャネル（Ｃ
Ｈ）からなるものである。

【００８６】また、請求項３５の半導体記憶装置は、前
記比較回路を、参照用セルに流れる電流値に相当する信
号に基づいて生成される判定用しきい値に対し、メモリ
セルに流れる電流値に相当する信号が大きいか小さいか
を判定するアンプにより構成したものである。

【００８７】また、請求項３６の半導体記憶装置は、前
記判別装置が、２ⁿ 値のデータを判別するための複数の
比較回路からの信号をｎビットのデータに変換する論理
回路群からなる判別回路を有するものである。

【００８８】また、請求項３７の半導体記憶装置は、前
記判別回路を、複数のデータ読み出し形態の数だけ設け
たものである。また、請求項３８の半導体記憶装置は、
前記複数の判別回路を複数のデータ読み出し形態に応じ
て切り換える手段を設けたものである。

【００８９】また、請求項３９の半導体記憶装置は、前
記判別装置が、２ⁿ 値のデータを判別するための複数の
比較回路からの信号をｎビットのデータに変換する論理
回路群を有するものである。

【００９０】また、請求項４０の半導体記憶装置は、前
記判別回路を、複数のデータ読み出し形態において共用
したものである。ここで、本発明において、メモリセル
に流れる電流値に相当する信号とは、メモリセルに流れ
る電流、この電流と相関関係のある信号、この電流に基
づいて生成された信号などを意味する。

【００９１】また、同様に、本発明において、参照用セ
ルに流れる電流値に相当する信号とは、参照用セルに流
れる電流、この電流と相関関係のある信号、この電流に
基づいて生成された信号などを意味する。

【００９２】また、本発明において、複数のデータ読み
出し形態とは、例えば、通常の読み出し動作、書き込み
時のベリファイ読み出し動作、消去時のベリファイ読み
出し動作などのうち、少なくとも２種類の動作のことを
意味する。

【００９３】また、本発明において、データ読み出し時
とは、前記複数のデータ読み出し形態の内、少なくとも
１種類の形態における場合のことを意味する。本発明で
は、参照用セルがメモリセルと同一寸法形状であるの
で、両セル間の特性差をなくすことができ、また、同じ
製造プロセスを用いることもできる。

【００９４】また、複数の比較回路を、メモリセルから
見て並列に配置することにより、メモリセルに書き込ま
れている複数レベルのデータを一度に判別することがで
きる。

【００９５】また、共通の参照用セルでもって、複数の
データの値を一度に判別することができる。また、複数
のデータ読み出し形態に対応して複数設けた比較装置の
内、必要以外の比較装置を駆動しない（有効化しない）
ようにするので、消費電流の低減が図れる。

【００９６】また、判別回路により、２ⁿ 値のデータを
判別するための信号をｎビットのデータに変換するの
で、データの識別が容易である。また、複数の書き込み
状態を１つの比較回路で判定する。

【００９７】また、判別装置を複数のデータ読み出し形
態において共用することにより、複数のデータ読み出し
形態の個々に判別装置を設けるものに比べて、判別装置
自体の回路構成や回路規模が削減される。

【００９８】特に、個々のデータ読み出し形態は同時に
行われることがないので、これに使用される比較装置又
は比較回路を共用する。

【００９９】

【発明の実施の形態】（第１実施形態）本発明を具体化
した第１の実施形態を図１〜図３を参照しつつ説明す
る。但し、従来技術と同様の構成については同じ符号を
用いて詳細な説明を省略する。

【０１００】図１は４値データの書き込み・読み出しが
可能なスプリットゲート型フラッシュＥＥＰＲＯＭ１を
示すブロック図である。第１の実施形態のフラッシュＥ
ＥＰＲＯＭ１は、図１２に示す従来例のフラッシュＥＥ
ＰＲＯＭのセンスアンプ群１３０の代わりに多値データ
センスアンプ群２と出力デコーダ１９とを備える。多値
データセンスアンプ群２は、多値データを判別する。出
力デコーダ１９は、センスアンプ群２からの信号をデコ
ードする。

【０１０１】図２に示すように、センスアンプ群２は、
１つの参照用セル３、Ｉ−Ｖ変換回路４、５及び比較装
置６を備えている。比較装置６は、４値データを読み出
し、判定するために必要な７種類のしきい値にそれぞれ
対応した判定しきい値を持つ７個の差動アンプ７〜１３
を有する。図２においてソース電圧制御回路１３２、ド
レイン電圧制御回路１３３及びゲート電圧制御回路１３
４は、各２つずつあるが実際には図１に示すように各１
ずつ設けられている。図５、図７、図９においても同様
である。

【０１０２】参照用セル３は、メモリセル１０１と同一
工程によりメモリセルアレイ１２２の近傍において形成
されている。従って、参照用セル３は、メモリセル１０
１と同一寸法形状である。参照用セル３は、ソース電圧
制御回路１３２に接続されたソースＳと、ドレイン電圧
制御回路１３３に接続されたドレインＤと、ゲート電圧
制御回路１３４に接続されたゲートＧとを有する。

【０１０３】比較装置６は、Ｉ−Ｖ変換回路４を介して
参照用セル３のドレインＤと接続された第１の入力端子
と、Ｉ−Ｖ変換回路５を介してメモリセル１０１のドレ
インＤと接続された第２の入力端子とを有する。Ｉ−Ｖ
変換回路４、５は、同一サイズのトランジスタを使用し
た同一回路であり、同一工程で形成される。

【０１０４】比較装置６の７個の差動アンプ７〜１３
は、メモリセル１０１と参照用セル３との間において並
列に接続されている。すなわち、差動アンプ７〜１３
は、メモリセル１０１あるいは参照用セル３から見てそ
れぞれ並列に接続されている。個々の差動アンプは、２
個のｎチャネル型ＭＯＳトランジスタ１４、１５からな
るカレントミラー回路１６と、カレントミラー回路１６
の２つの入力端子にそれぞれ接続された２つのｐチャネ
ル型ＭＯＳトランジスタ１７、１８を備える。

【０１０５】ゲート電圧制御回路１３４は、データ読み
出しの際、参照用セル３及びメモリセル１０１の各ゲー
トに同一の電圧（ＶＲＷＬ）を印加する。ソース電圧制
御回路１３２は、各ソースＳの電圧を接地電位（０Ｖ）
に保持する。ドレイン電圧制御回路１３３は、各ドレイ
ンＤの電圧をセル電流が流れるに十分な電圧（メモリセ
ルのしきい値電圧以上）に保持する。

【０１０６】ｐチャネル型ＭＯＳトランジスタ１７は、
Ｉ−Ｖ変換回路４からの電圧信号Ａを受け取るためのゲ
ートを有し、ｐチャネル型ＭＯＳトランジスタ１８はＩ
−Ｖ変換回路５からの電圧信号Ｂを受け取るためのゲー
トを有する。ｐチャネル型ＭＯＳトランジスタ１７、１
８は、両ドレイン間の電位差に従って、「High」（以下
「Ｈ」という）又は「Low 」（以下「Ｌ」という）レベ
ルの信号を出力する。この出力信号は、出力デコーダ１
９に入力される。すなわち、差動アンプ７〜１３は、参
照用セル３に流れる電流が電圧に変換された信号を用い
てｐチャネル型ＭＯＳトランジスタ１７を駆動して、そ
のドレイン電位を基準に判定動作を行う。

【０１０７】各差動アンプ７〜１３のｐチャネル型ＭＯ
Ｓトランジスタ１７は、ゲート長やゲート幅において異
なるサイズを有する。このように各ｐチャネル型ＭＯＳ
トランジスタ１７が異なるサイズを有するのは、各差動
アンプ７〜１３が異なる判定しきい値電圧を得るように
するためである。具体的には、差動アンプ７は、図２３
に示されるように、書き込み時におけるベリファイ読み
出し用しきい値Ｐ１に対応する判定しきい値電圧を有す
る。差動アンプ７は、メモリセル１０１に流れる電流に
基づいて生成された信号の電圧（ｐチャネル型ＭＯＳト
ランジスタ１８のドレイン電位）がしきい値Ｐ１に対応
する判定しきい値電圧よりも大きい場合に、「Ｈ」レベ
ルの信号を出力する。判定しきい値電圧は、参照用セル
３に流れる電流値に基づいて生成され、ｐチャネル型Ｍ
ＯＳトランジスタ１７のドレイン電位に相当する。すな
わち、メモリセル１０１に流れるセル電流がしきい値Ｐ
１よりも大きい場合、「Ｈ」レベルの信号が出力され
る。

【０１０８】同様に、差動アンプ８は、読み出し用しき
い値Ｒ１に対応する判定しきい値電圧を有する。差動ア
ンプ９は、書き込み時のベリファイ読み出し用しきい値
Ｐ２に対応するしきい値電圧を有する。差動アンプ１０
は、読み出し用しきい値Ｒ２に対応する判定しきい値電
圧を有する。差動アンプ１１は、書き込み時のベリファ
イ読み出し用しきい値Ｐ３に対応するしきい値電圧を有
する。差動アンプ１２は、読み出し用しきい値Ｒ３に対
応する判定しきい値電圧を有する。差動アンプ１３は、
消去時のベリファイ読み出し用しきい値Ｅに対応する判
定しきい値電圧を有する。各差動アンプ８〜１３は、メ
モリセル１０１に流れる電流値に基づいて生成された信
号の電圧が、関連する判定しきい値電圧を越えた場合
に、「Ｈ」レベルの信号を出力する。各差動アンプ７〜
１３からの出力信号は、出力デコーダ１９に同時に入力
される。

【０１０９】出力デコーダ１９は、各差動アンプ７〜１
３から入力された信号の状態に基づいて多値データを判
別する。図３は出力デコーダ１９を示す回路図である。
図３において、各差動アンプ７〜１３の出力は、出力Ｐ
１〜Ｐ３、Ｒ１〜Ｒ３及びＥで表される。出力Ｐ１〜Ｐ
３、Ｒ１〜Ｒ３及びＥは、しきい値Ｐ１〜Ｐ３、Ｒ１〜
Ｒ３、Ｅに基づいてそれぞれ判別された結果の出力を意
味する。詳しくは、「出力Ｐ１」は、書き込み時におけ
るベリファイ読み出し判定用の差動アンプ７からの出力
である。「出力Ｐ２」は、書き込み時におけるベリファ
イ読み出し判定用の差動アンプ９からの出力である。
「出力Ｐ３」は、書き込み時におけるベリファイ読み出
し判定用の差動アンプ１１からの出力である。「出力Ｒ
１」は、読み出し判定用の差動アンプ８からの出力であ
る。「出力Ｒ２」は、読み出し判定用の差動アンプ１０
からの出力である。「出力Ｒ３」は、読み出し判定用の
差動アンプ１２からの出力である。「出力Ｅ」は、消去
時におけるベリファイ読み出し判定用の差動アンプ１３
からの出力である。

【０１１０】出力デコーダ１９は、６個のＮＯＲ回路２
０、２２、２３、２７、２９、３０、４個のインバータ
２１、２４、２８、３１及び６個のトランスファゲート
２５、２６、３２、３３、３４、３５を備える。ＮＯＲ
回路２０、２２、２３及びインバータ２１、２４は論理
回路群１９ａを形成する。ＮＯＲ回路２７、２９、３０
及びインバータ２８、３１は論理回路群１９ｂを形成す
る。

【０１１１】ＮＯＲ回路２０は、出力Ｐ１と出力Ｐ２と
を入力する。トランスファーゲート２５は、２つのイン
バータ２１、２４を介して出力Ｐ２を受け取る。ＮＯＲ
回路２２はインバータ２１を介して反転された出力Ｐ２
と、出力Ｐ３を入力する。ＮＯＲ回路２３は、ＮＯＲ回
路２０及びＮＯＲ回路２２からの出力を入力し、トラン
スファーゲート２６に出力信号を供給する。こうしてト
ランスファーゲート２５、２６は、論理回路群１９ａか
らの出力をそれぞれ入力する。

【０１１２】制御コア回路１４０によって、トランスフ
ァーゲート２５及び２６が選択されたとき、トランスフ
ァーゲート２５は、インバータ２４の出力に応じて４値
データの上位ビットＨＢを表す出力を出力バッファ１３
１に供給する。トランスファーゲート２６は、ＮＯＲ回
路２３の出力に応じて４値データの下位ビットＬＢを表
す出力を出力バッファ１３１に供給する。

【０１１３】以下の表１は、図２３に規定された各デー
タ値と各トランスファーゲート２５、２６の出力ＨＢ、
ＬＢとの関係を示す。

【０１１４】

【表１】

【０１１５】ＮＯＲ回路２７は、出力Ｒ１と出力Ｒ２と
を入力する。ＮＯＲ回路２９は、インバータ２８を介し
て反転された出力Ｒ２と、出力Ｒ３とを入力する。トラ
ンスファーゲート３２は、２つのインバータ２８、イン
バータ３１を介して出力Ｒ２を入力する。ＮＯＲ回路３
０は、ＮＯＲ回路２７及びＮＯＲ回路２９からの出力を
入力し、出力信号をトランスファーゲート３３に供給す
る。こうしてトランスファーゲート３２、３３は論理回
路群１９ｂからの出力をそれぞれ入力する。

【０１１６】制御コア回路１４０によって、トランスフ
ァーゲート３２及び３３が選択されたとき、トランスフ
ァーゲート３２は、インバータ３１の出力に応じて４値
データの上位ビットＨＢを表す出力を出力バッファ１３
１に供給する。トランスファーゲート３３は、ＮＯＲ回
路３０の出力に応じて４値データの下位ビットＬＢを表
す出力を出力バッファ１３１に供給する。

【０１１７】以下の表２は、図２３に規定された各デー
タ値と各トランスファーゲート３２、３３の出力ＨＢ、
ＬＢとの関係を示す。

【０１１８】

【表２】

【０１１９】トランスファーゲート３４及び３５は、出
力Ｅを入力する。制御コア回路１４０によってトランス
ファーゲート３４及び３５が選択されたとき、トランス
ファーゲート３４及び３５は、差動アンプ１３からの出
力に応じて４値データの上位ビットＨＢ及び下位ビット
ＬＢを表す出力を出力バッファ１３１に供給する。

【０１２０】以下表３は、図２３に規定されたデータ値
と各トランスファーゲート３４、３５の出力ＨＢ、ＬＢ
との関係を示す。

【０１２１】

【表３】

【０１２２】上記したように第１の実施形態によれば、
メモリセル１０１と同一形状の１つの参照用セル３を用
いて、データ読み出し時における多値データを一度に判
定することができる。従って、製造時のプロセス変動に
影響されることなく、高速且つ精度の高い読み出し動作
を行うことができる。尚、上記第１の実施形態は、従来
技術として例示されたメモリセル１１０、２０１にも適
用可能である。 （第２実施形態）本発明を具体化した第２の実施形態を
図４を参照しつつ説明する。第２の実施形態のフラッシ
ュＥＥＰＲＯＭ１は出力デコーダ１９の構成のみが第１
の実施形態と異なる。図４に示すように、第２の実施形
態の出力デコーダ１９は、１０個のトランスファゲート
４２０、４２２、４２６、４２７、４２９〜４３４と、
３個のＮＯＲ回路４２１、４２４、４２８と、２個のイ
ンバータ４２３、４２５とを備える。３個のＮＯＲ回路
４２１、４２４、４２８及び２個のインバータ４２３、
４２５は、論理回路群１９ｃを形成する。

【０１２３】ＮＯＲ回路４２１は、出力Ｐ１をトランス
ファーゲート４２０を介して入力するとともに、出力Ｐ
２をトランスファーゲート４２２を介して入力する。Ｎ
ＯＲ回路４２４は、出力Ｐ２をトランスファーゲート４
２２及びインバータ４２３を介して入力するとともに、
出力Ｐ３をトランスファーゲート４２７を介して入力す
る。トランスファーゲート４２６は、トランスファーゲ
ート４２２及び２つのインバータ４２３、４２５を介し
て出力Ｐ２を入力する。ＮＯＲ回路４２８は、ＮＯＲ回
路４２１及びＮＯＲ回路４２４からの出力を入力し、出
力信号をトランスファーゲート４２９に供給する。こう
してトランスファーゲート４２６、４２９は、論理回路
群１９ｃからの出力をそれぞれ入力する。

【０１２４】ＮＯＲ回路４２１は、出力Ｒ１をトランス
ファーゲート４３０を介して入力するとともに、出力Ｒ
２をトランスファーゲート４３１を介して入力する。Ｎ
ＯＲ回路４２４は、出力Ｒ２をトランスファーゲート４
３１及びインバータ４２３を介して入力するとともに、
出力Ｒ３をトランスファーゲート４３２を介して入力す
る。トランスファーゲート４２６は、トランスファーゲ
ート４３１及び２つのインバータ４２３、４２５を介し
て出力Ｒ２を入力する。

【０１２５】すなわち、書き込み時のベリファイ読み出
し動作における判定と通常の読み出し動作における判定
に論理回路群１９ｃが共通に使用される。書き込み時の
ベリファイ読み出し動作において、制御コア回路１４０
によってトランスファーゲート４２０，４２２，４２７
が選択され、通常の読み出し動作において、トランスフ
ァーゲート４３０，４３１，４３２が選択される。

【０１２６】制御コア回路１４０によって、トランスフ
ァーゲート４２０，４２２，４２７，４２６，４２９
（又はトランスファーゲート４３０，４３１，４３２，
４２６，４２９）が選択されたとき、トランスファーゲ
ート４２６は、インバータ４２５の出力に応じて４値デ
ータの上位ビットＨＢを表す出力を出力バッファ１３１
に供給する。更に、トランスファーゲート４２９は、Ｎ
ＯＲ回路４２８の出力に応じて４値データの下位ビット
ＬＢを表す出力を出力バッファ１３１に供給する。

【０１２７】以下の表４は、図２３に規定された各デー
タ値と各トランスファーゲート４２６、４２９の出力Ｈ
Ｂ、ＬＢとの関係を示す。

【０１２８】

【表４】

【０１２９】トランスファーゲート４３３及び４３４
は、出力Ｅを入力する。制御コア回路１４０によってト
ランスファーゲート４３３及び４３４が選択されたと
き、トランスファーゲート４３３及び４３４は、差動ア
ンプ１３の出力に応じて４値データの上位ビットＨＢ及
び下位ビットＬＢを表す出力を出力バッファ１３１に供
給する。なお、図２３に規定されたデータ値と各トラン
スファーゲート４３３、４３４の出力ＨＢ、ＬＢとの関
係は、第１の実施形態における表３の関係と同じであ
る。

【０１３０】（第３の実施形態）本発明を具体化した第
３の実施形態を図５を参照しつつ説明する。但し、第１
及び第２実施形態と同じ構成には同じ符号を用い、詳細
な説明を省略する。第３の実施形態のフラッシュＥＥＰ
ＲＯＭ１は、第１及び第２の実施形態とは異なる構成の
多値データセンスアンプ群５０を備えている。

【０１３１】第１及び第２の実施形態のフラッシュＥＥ
ＰＲＯＭ１は、読み出し動作、書き込み時のベリファイ
読み出し動作及び消去時のベリファイ読み出し動作のい
ずれの場合においても、全ての差動アンプ７〜１３が駆
動するように構成されている。第３の実施形態のフラッ
シュＥＥＰＲＯＭ１は、読み出し用の差動アンプ８、１
０、１２のグループと、書き込み時のベリファイ読み出
し用の差動アンプ７、９、１１のグループと、消去時ベ
リファイ読み出し用の差動アンプ１３が選択的に駆動す
るように構成されている。すなわち、各アンプグループ
及び差動アンプ１３に共通のトランスファーゲートがそ
れぞれ設けられており、制御コア回路１４０からの信号
に応答していずれかのグループあるいは差動アンプ１３
を選択可能である。このような選択的なアンプの駆動に
よって、必要以外の差動アンプが駆動しないので、消費
電流を低減することができる。

【０１３２】図５は、第３の実施形態における多値デー
タセンスアンプ群５０を示す回路図である。センスアン
プ群５０は、比較装置６、３対のトランスファーゲート
５５１〜５５６を備える。一対のトランスファーゲート
５５１、５５２は、読み出し用の差動アンプ８、１０、
１２のグループと各Ｉ−Ｖ変換回路４、５との間にそれ
ぞれ配置されている。一対のトランスファーゲート５５
３、５５４は、書き込み時のベリファイ読み出し用の差
動アンプ７、９、１１のグループと各Ｉ−Ｖ変換回路
４、５との間にそれぞれ配置されている。一対のトラン
スファーゲート５５５、５５６は、消去時のベリファイ
読み出し用の差動アンプ１３と各Ｉ−Ｖ変換回路４、５
との間にそれぞれ配置されている。

【０１３３】制御コア回路１４０は、通常の読み出し動
作において、トランスファーゲート５５１、５５２のみ
がＯＮ動作するように各トランスファゲートを選択的に
制御する。制御コア回路１４０は、書き込み時のベリフ
ァイ読み出し動作において、トランスファーゲート５５
３、５５４のみがＯＮ動作するように各トランスファゲ
ートを選択的に制御する。制御コア回路１４０は、更
に、消去時のベリファイ読み出し動作において、トラン
スファーゲート５５５、５５６のみがＯＮ動作するよう
に各トランスファゲートを選択的に制御する。上記の構
成により、必要な差動アンプのみが駆動されるので、消
費電流が低減される。

【０１３４】本発明は上記の第１〜第３の実施形態に限
定されるものではなく、以下のように実施しても同等の
作用効果を得ることができる。 １）各実施形態において、各差動アンプ７〜１３の判定
しきい値は、各ｐチャネル型ＭＯＳトランジスタ１７の
サイズを変える代わりに、ｐチャネル型ＭＯＳトランジ
スタ１７の個数を変えることにより得られるようにして
もよい。例えば、読み出し用しきい値Ｒ２に対応する判
定しきい値を持つ差動アンプ１０は、読み出し用しきい
値Ｒ１に対応する判定しきい値を持つ差動アンプ８のｐ
チャネル型ＭＯＳトランジスタ１７の１．５個分の並列
に接続されたｐチャネル型ＭＯＳトランジスタを有す
る。差動アンプ８内のｐチャネル型ＭＯＳトランジスタ
１７が２個用いられているとすると、差動アンプ１０内
で用いられるｐチャネル型ＭＯＳトランジスタ１７の数
は３個となる。

【０１３５】２）各実施形態において、出力デコーダ１
９は、データ値を判別して４値データの上位ビットと下
位ビットの出力を出力バッファ１３１に供給する。この
代わりに、制御コア回路１４０が比較装置６からの比較
結果を受け取り、データ値の判別を行ってもよい。

【０１３６】（第４の実施形態）本発明を具体化した第
４の実施形態を図６〜図８を参照しつつ説明する。但
し、第１〜第３の実施形態と同じ構成については同じ符
号を用いて詳細な説明を省略する。

【０１３７】図６は、４値データの書き込み及び読み出
しが可能なスプリットゲート型フラッシュＥＥＰＲＯＭ
１を示すブロック図である。第４の実施形態のフラッシ
ュＥＥＰＲＯＭは、第１〜第３の実施形態とは異なる構
成の多値データセンスアンプ群７０２及び出力デコーダ
７０３を備えている。

【０１３８】図７に示すように、センスアンプ群７０３
は、１つの参照用セル３、Ｉ−Ｖ変換回路４、５、比較
装置７０７及びｐＭＯＳＦＥＴ切換回路７２３を備え
る。比較装置７０７は、４値データの判定に必要な７種
類のしきい値にそれぞれ対応する判定しきい値を持つ３
個の差動アンプ７０８、７０９、７１０を備えている。
３個の差動アンプ７０８、７０９、７１０は、メモリセ
ル１０１あるいは参照用セル３から見てそれぞれ並列に
接続されている。すなわち、３個の差動アンプ７０８、
７０９、７１０は、参照用セル３及びメモリセル１０１
間にＩ−Ｖ変換回路４、５を介して並列に接続されてい
る。

【０１３９】第４の実施形態では、書き込み時のベリフ
ァイ読み出し動作」に使用される３つの差動アンプと、
「通常の読み出し動作」に使用される３つの差動アンプ
とを、カレントミラー回路を共有することで共通化して
いる。更に、「消去時のベリファイ読み出し動作」に使
用する差動アンプも差動アンプ７０８と共通化してい
る。このことは、３種類のデータ読み出し形態、すなわ
ち、「書き込み時のベリファイ読み出し動作」、「通常
の読み出し動作」及び「消去時のベリファイ読み出し動
作」がそれぞれ同時に行われることがないことに基づ
く。

【０１４０】差動アンプ７０８は、２個のｎチャネル型
ＭＯＳトランジスタ（以下、ｎＭＯＳＦＥＴという）７
１１、７１２からなるカレントミラー回路７１３、第１
選択及びしきい値電圧生成回路７１４及び２個のｐチャ
ネル型ＭＯＳトランジスタ（以下、ｐＭＯＳＦＥＴとい
う）７１５、７１６を有している。このカレントミラー
回路７１３は、第１及び第２の入力端子を有する。第１
選択及び生成回路７１４は、高電位電源とカレントミラ
ー回路７１３の第１の入力端子との間にそれぞれ並列に
接続された３つの直列回路から構成される。この３つの
直列回路は、ｐＭＯＳＦＥＴ７１７、７１８の直列回路
と、ｐＭＯＳＦＥＴ７１９、７２０の直列回路と、ｐＭ
ＯＳＦＥＴ７２１、７２２の直列回路である。ｐＭＯＳ
ＦＥＴ７１８、７２０、７２２は選択回路を形成する。
ｐＭＯＳＦＥＴ７１７、７１９、７２１はしきい値電圧
生成回路を形成する。

【０１４１】高電位電源とカレントミラー回路７１３の
第２の入力端子との間には、ｐＭＯＳＦＥＴ７１５、７
１６の直列回路が接続されている。ｐＭＯＳＦＥＴ７１
７、７１９、７２１は、Ｉ−Ｖ変換回路４に接続された
ゲートを有する。ｐＭＯＳＦＥＴ７１５は、Ｉ−Ｖ変換
回路５に接続されたゲートを有する。ｐＭＯＳＦＥＴ７
１６、７１８、７２０、７２２は、同一サイズになるよ
うに同一プロセスによって形成されている。ｐＭＯＳＦ
ＥＴ７１８、７２０、７２２は、ｐＭＯＳＦＥＴ切換回
路７２３からの信号に応答して選択的にＯＮ動作して、
ｐＭＯＳＦＥＴ７１７、７１９、７２１を個々に選択す
るために設けられている。ｐＭＯＳＦＥＴ７１６は、ｐ
ＭＯＳＦＥＴ切換回路７２３によってｐＭＯＳＦＥＴ７
１８、７２０、７２２のいずれかが選択された時に、制
御コア回路１４０からの信号ＲＥＦＥＮＢに応答してＯ
Ｎ動作する。

【０１４２】ｐＭＯＳＦＥＴ７１７は、書き込み時にお
けるベリファイ読み出し用しきい値Ｐ１（図２３参照）
に対応する判定しきい値電圧が生成されるように、その
サイズ（ゲート長やゲート幅）が設定されている。しき
い値Ｐ１に対応する判定しきい値電圧は、参照用セル３
に流れる電流値に基づいて生成された信号の電圧であ
り、ｐＭＯＳＦＥＴ７１７のドレイン電圧に相当する。

【０１４３】ｐＭＯＳＦＥＴ７１９は、読み出し用しき
い値Ｒ１（図２３参照）に対応する判定しきい値が生成
されるように、そのサイズが設定されている。しきい値
Ｒ１に対応する判定しきい値電圧は、ｐＭＯＳＦＥＴ７
１９のドレイン電圧に相当する。

【０１４４】ｐＭＯＳＦＥＴ７２１は、消去時のベリフ
ァイ読み出し用しきい値Ｅ（図２３参照）に対応する判
定しきい値電圧が生成されるように、そのサイズが設定
されている。しきい値Ｅに対応する判定しきい値電圧
は、ｐＭＯＳＦＥＴ７２１のドレイン電圧に相当する差
動アンプ７０８は、Ｉ−Ｖ変換回路４から電圧信号を受
け取り、ｐＭＯＳＦＥＴ切換回路７２３によって現在選
択されているｐＭＯＳＦＥＴ７１７、７１９又は７２１
によって生成された判定しきい値電圧と、メモリセル１
０１に流れる電流に基づいて生成された信号の電圧（ｐ
ＭＯＳＦＥＴ７１５のドレイン電圧）とを比較する。メ
モリセル１０１のセル電流に比例する電圧が判定しきい
値電圧よりも大きい場合、差動アンプ７０８は、「Ｈ」
レベルの信号を、小さい場合に「Ｌ」レベルの信号を出
力する。すなわち、図２３において、メモリセル１０１
に流れるセル電流がしきい値Ｐ１、Ｒ１又はＥよりも大
きい場合、「Ｈ」レベルの信号が出力される。

【０１４５】差動アンプ７０９は、２個のｎＭＯＳＦＥ
Ｔ７２４、７２５からなるカレントミラー回路７２６
と、第２選択及びしきい値電圧生成回路７２７と、２個
のｐＭＯＳＦＥＴ７２８、７２９とを有している。カレ
ントミラー回路７２６は、第１及び第２の入力端子を有
する。第２選択及び生成回路７２７は、カレントミラー
回路７２６の第１の入力端子と高電位電源との間にそれ
ぞれ並列に接続された、ｐＭＯＳＦＥＴ７３０、７３１
の直列回路と、ｐＭＯＳＦＥＴ７３２、７３３の直列回
路とを有する。ｐＭＯＳＦＥＴ７３１、７３３は選択回
路を形成する。ｐＭＯＳＦＥＴ７３０、７３２はしきい
値電圧生成回路を形成する。

【０１４６】カレントミラー回路７２６の第２の入力端
子と高電位電源との間に、ｐＭＯＳＦＥＴ７２８、７２
９の直列回路が接続されている。ｐＭＯＳＦＥＴ７３
０、７３２はＩ−Ｖ変換回路４に接続されのゲートを有
する。ｐＭＯＳＦＥＴ７２８は、Ｉ−Ｖ変換回路５に接
続されたゲートを有する。ｐＭＯＳＦＥＴ７２９、７３
１、７３３は、同一サイズになるように同一プロセスに
よって形成されている。ｐＭＯＳＦＥＴ７３１、７３３
は、ｐＭＯＳＦＥＴ切換回路７２３からの信号に応答し
て選択的にＯＮ動作して、ｐＭＯＳＦＥＴ７３０、７３
２を個々に選択するために設けられている。ｐＭＯＳＦ
ＥＴ７２９は、ｐＭＯＳＦＥＴ切換回路７２３によって
ｐＭＯＳＦＥＴ７３０、７３２のいずれかが選択された
時に、制御コア回路１４０からの信号ＲＥＦＥＮＢに応
答してＯＮ動作する。

【０１４７】ｐＭＯＳＦＥＴ７３０は、書き込み時のベ
リファイ読み出し用しきい値Ｐ２（図２３参照）に対応
する判定しきい値電圧が生成されるように、そのサイズ
が設定されている。しきい値Ｐ２に対応する判定しきい
値電圧は、ｐＭＯＳＦＥＴ７３０のドレイン電圧に相当
する。

【０１４８】ｐＭＯＳＦＥＴ７３２は、読み出し用しき
い値Ｒ２（図２３参照）に対応する判定しきい値電圧が
生成されるように、そのサイズが設定されている。しき
い値Ｒ２に対応する判定しきい値電圧は、ｐＭＯＳＦＥ
Ｔ７３２のドレイン電圧に相当する。

【０１４９】差動アンプ７０９は、Ｉ−Ｖ変換回路４か
らの電圧信号を受け取り、ｐＭＯＳＦＥＴ切換回路７２
３によって現在選択されているｐＭＯＳＦＥＴ７３０又
は７３２によって生成された判定しきい値電圧と、メモ
リセル１０１に流れる電流に基づいて生成された信号の
電圧（ｐＭＯＳＦＥＴ７２８のドレイン電圧）とを比較
する。メモリセル１０１のセル電流に比例する電圧が判
定しきい値電圧よりも大きい場合、差動アンプ７０９
は、「Ｈ」レベルの信号を出力し、小さい場合に「Ｌ」
レベルの信号を出力する。

【０１５０】差動アンプ７１０は、２個のｎＭＯＳＦＥ
Ｔ７３４、７３５からなるカレントミラー回路７３６、
第３選択及びしきい値電圧生成回路７３７及び２個のｐ
ＭＯＳＦＥＴ７３８、７３９を有している。カレントミ
ラー回路７３６は、第１及び第２の入力端子を有する。
第３選択及び生成回路７３７は、カレントミラー回路７
３６の第１の入力端子と高電位電源との間にそれぞれ並
列に接続された、ｐＭＯＳＦＥＴ７４０、７４１の直列
回路と、ｐＭＯＳＦＥＴ７４２、７４３の直列回路とを
有する。ｐＭＯＳＦＥＴ７４１、７４３は選択回路を形
成する。ｐＭＯＳＦＥＴ７４０、７４２はしきい値電圧
生成回路を形成する。

【０１５１】カレントミラー回路７３６の第２の入力端
子と高電位電源との間には、ｐＭＯＳＦＥＴ７３８、７
３９の直列回路が接続されている。ｐＭＯＳＦＥＴ７４
０、７４２はＩ−Ｖ変換回路４に接続されたゲートを有
する。ｐＭＯＳＦＥＴ７３８はＩ−Ｖ変換回路５に接続
されたゲートを有する。ｐＭＯＳＦＥＴ７３９、７４
１、７４３は、同一サイズになるように同一プロセスに
よって形成されている。ｐＭＯＳＦＥＴ７４１、７４３
は、ｐＭＯＳＦＥＴ切換回路７２３からの信号に応答し
て選択的にＯＮ動作して、ｐＭＯＳＦＥＴ７４０、７４
２を個々に選択するために設けられている。ｐＭＯＳＦ
ＥＴ７３９は、ｐＭＯＳＦＥＴ切換回路７２３によって
ｐＭＯＳＦＥＴ７４０、７４２のいずれかが選択された
時に、制御コア回路１４０からの信号ＲＥＦＥＮＢに応
答してＯＮ動作する。

【０１５２】ｐＭＯＳＦＥＴ７４０は、書き込み時のベ
リファイ読み出し用しきい値Ｐ３（図２３参照）に対応
する判定しきい値電圧が生成されるように、そのサイズ
が設定されている。しきい値Ｐ３に対応する判定しきい
値電圧は、ｐＭＯＳＦＥＴ７４０のドレイン電圧に相当
する。

【０１５３】ｐＭＯＳＦＥＴ７４２は、読み出し用しき
い値Ｒ３（図２３参照）に対応する判定しきい値が生成
されるように、そのサイズが設定されている。しきい値
Ｐ３に対応する判定しきい値電圧は、ｐＭＯＳＦＥＴ７
４２のドレイン電圧に相当する。

【０１５４】差動アンプ７１０は、Ｉ−Ｖ変換回路４か
ら電圧信号を受け取り、ｐＭＯＳＦＥＴ切換回路７２３
によって現在選択されているｐＭＯＳＦＥＴ７４０又は
７４２によって生成された判定しきい値電圧と、メモリ
セル１０１に流れる電流に基づいて生成された信号の電
圧（ｐＭＯＳＦＥＴ７３８のドレイン電圧）とを比較す
る。メモリセル１０１のセル電流に比例する電圧が判定
しきい値電圧よりも大きい場合、「Ｈ」レベルの信号を
出力し、小さい場合に「Ｌ」レベルの信号を出力する。

【０１５５】カレントミラー回路７１３、７２６、７３
６は、同一工程で形成されることによって各々が同一サ
イズを有する複数のトランジスタを使用して構成された
同一回路である。

【０１５６】データ読み出しの際、ゲート電圧制御回路
１３４は、参照用セル３及びメモリセル１０１の各ゲー
トに同一の電圧（ＶＲＷＬ）を印加する。ソース電圧制
御回路１３２は、参照用セル３及びメモリセル１０１の
各ソースＳの電位を接地電位（０Ｖ）に保持する。ドレ
イン電圧制御回路１３３は、参照用セル３及びメモリセ
ル１０１の各ドレインＤの電圧を、セル電流が流れるに
十分な電圧（メモリセルのしきい値電圧以上）に保持す
る。

【０１５７】ｐＭＯＳＦＥＴ切換回路７２３は、制御コ
ア回路１４０の制御に従って、データ読み出し形態が、
「書き込み時のベリファイ読み出し判定動作」である場
合、ｐＭＯＳＦＥＴ７１８、７３１、７４１のみをＯＮ
動作させる。データ読み出し形態が「通常の読み出し動
作」である場合、切換回路７２３によってｐＭＯＳＦＥ
Ｔ７２０、７３３、７４３のみがＯＮ動作される。デー
タ読み出し形態が「消去時のベリファイ読み出し判定動
作」である場合、ｐＭＯＳＦＥＴ７２２のみをＯＮ動作
させる。

【０１５８】すると、切換回路７２３によって選択され
たｐＭＯＳＦＥＴに関連する、第１、第２及び第３選択
及び生成回路７１４、７２７、７３７の各ｐＭＯＳＦＥ
ＴのゲートにＩ−Ｖ変換回路４からの電圧信号が供給さ
れる。また、ｐＭＯＳＦＥＴ７１５、７２８、７３８の
各ゲートには、Ｉ−Ｖ変換回路５からの電圧信号が供給
される。その結果、各差動アンプ７０８、７０９、７１
０から、カレントミラー回路７１３、７２６、７３６の
第１及び第２の入力端子間の電位差に応じて、「Ｈ」又
は「Ｌ」レベルの信号が出力される。この出力信号は、
出力デコーダ７０３に供給される。

【０１５９】すなわち、差動アンプ７０８〜７１０にお
いて、ｐＭＯＳＦＥＴ７１７、７１９、７２１、７３
０、７３２、７４０、７４２のうち、ｐＭＯＳＦＥＴ切
換回路７２３によって選択されたｐＭＯＳＦＥＴは、参
照用セル３に流れる電流を電圧に変換した信号に応答し
て動作する。各差動アンプ７０８〜７１０は、その選択
されたｐＭＯＳＦＥＴのドレイン電圧を基準に比較判定
動作を行う。

【０１６０】出力デコーダ７０３は、各差動アンプ７０
８〜７１０からの出力信号を同時に受け取り、その出力
信号の状態に基づいて多値データを判別する。図８に示
すように、出力デコーダ７０３は、７個のトランスファ
ゲート７４４、７４５、７４６、７４８、７５０、７５
２、７５５と、３個のＮＯＲ回路７５１、７５３、７４
７と、２個のインバータ７４９、７５４を有する。

【０１６１】ＮＯＲ回路７４７は、トランスファーゲー
ト７４６を介して差動アンプ７０８からの出力Ｐ１／Ｒ
１／Ｅを入力するとともに、差動アンプ７０９からの出
力Ｐ２／Ｒ２をトランスファーゲート７４８を介して入
力する。ＮＯＲ回路７５１は、出力Ｐ２／Ｒ２をトラン
スファーゲート７４８及びインバータ７４９を介して入
力するとともに、差動アンプ７１０からの出力Ｐ３／Ｒ
３をトランスファーゲート７５０を介して入力する。イ
ンバータ７４９の出力は、インバータ７５４を介してト
ランスファーゲート７５２に入力される。ＮＯＲ回路７
５３は、ＮＯＲ回路７４７及びＮＯＲ回路７５１からの
出力を入力し、出力信号をトランスファーゲート７５５
に供給する。トランスファーゲート７４４、７４５は、
出力Ｐ１／Ｒ１／Ｅを入力する。

【０１６２】制御コア回路１４０は、データの読み出し
形態が、「書き込み時のベリファイ読み出し判定動作」
及び「通常の読み出し動作」の場合に、トランスファー
ゲート７４６、７４８、７５０、７５２、７５５をＯＮ
動作させ、それ以外のトランスファゲートをＯＦＦ状態
に保持する。この場合、トランスファーゲート７５２か
ら４値データの上位ビットＨＢを表す出力が出力バッフ
ァ１３１に供給され、トランスファーゲート７５５から
４値データの下位ビットＬＢを表す出力が出力バッファ
１３１に供給される。なお、図２３に規定された各デー
タ値と各トランスファーゲート７５２、７５５の出力Ｈ
Ｂ、ＬＢとの関係は、第２の実施形態における表４の関
係と同じである。

【０１６３】データの読み出し形態が、「消去時のベリ
ファイ読み出し判定動作」の場合に、制御コア回路１４
０は、トランスファーゲート７４４、７４５をＯＮ動作
させ、それ以外のトランスファゲートをＯＦＦ状態に保
持する。この場合、トランスファーゲート７４４から４
値データの上位ビットＨＢを表す出力が出力バッファ１
３１に供給され、トランスファーゲート７４５から４値
データの下位ビットＬＢを表す出力が出力バッファ１３
１に供給される。なお、図２３に規定されたデータ値と
各トランスファーゲート７４５、７４４の出力ＨＢ、Ｌ
Ｂとの関係は、第２の実施形態における表４の関係と同
じである。

【０１６４】上記したように差動アンプを共有化するよ
うにしたので、通常判定用しきい値（この場合、７種
類）の数だけ必要とされる差動アンプの数を低減するこ
とができ、動作速度を高速に維持しつつ、回路規模の縮
小が可能となる。

【０１６５】なお、第４の実施形態において、各差動ア
ンプ７０８〜７１０の判定しきい値電圧をＩ−Ｖ切換回
路４に接続されたｐＭＯＳＦＥＴのサイズを変えること
により得る代わりに、ｐＭＯＳＦＥＴの個数を変えるこ
とにより得るようにしてもよい。例えば、ｐＭＯＳＦＥ
Ｔ７３０の代わりに、ｐＭＯＳＦＥＴ７１７の１．５個
分が並列に接続された構成であってもよい。すなわち、
差動アンプ７０８においてｐＭＯＳＦＥＴ７１７が２個
用いられた場合、差動アンプ７０９において３個のｐＭ
ＯＳＦＥＴ７１７がｐＭＯＳＦＥＴ７３０の代わりに用
いられる。この構成でも差動アンプ７０９において読み
出し用しきい値Ｐ２に対応する判定しきい値と、差動ア
ンプ７０８において読み出し用しきい値Ｐ１に対応する
判定しきい値とを得ることができる。

【０１６６】（第５の実施の形態）本発明を具体化した
第５の実施形態を図９及び図１０を参照しつつ説明す
る。但し、第１〜第４の実施形態と同じ構成については
同じ符号を用いて、詳細な説明を省略する。

【０１６７】第５の実施形態のスプリットゲート型フラ
ッシュＥＥＰＲＯＭ１は、多値データセンスアンプ群７
０２と出力デコーダ７０３の構成が第４の実施形態と異
なる。第５の実施形態の多値データセンスアンプ群７０
２は、各動作における判定用しきい値生成回路に対して
共有された一つのカレントミラー回路を含む単一の差動
アンプ８０７を有する。この構成は、３種類のデータ読
み出し形態、すなわち、「書き込み時のベリファイ読み
出し動作」、「通常の読み出し動作」及び「消去時のベ
リファイ読み出し動作」がそれぞれ同時に行われること
がないことに基づく。

【０１６８】差動アンプ８０７は、２個の同一サイズの
ｎＭＯＳＦＥＴ８０９、８１０からなるカレントミラー
回路８１１と、選択及びしきい値電圧生成回路８１２
と、２個のｐＭＯＳＦＥＴ８１３、８１４を有してい
る。カレントミラー回路８１１は第１及び第２の入力端
子を有する。

【０１６９】選択及び生成回路８１２は、カレントミラ
ー回路８１１の第１の入力端子と高電位電源との間にそ
れぞれ並列に接続された７つの直列回路を有する。７つ
の直列回路は、ｐＭＯＳＦＥＴ８１５、８１６の直列回
路、ｐＭＯＳＦＥＴ８１７、８１８の直列回路、ｐＭＯ
ＳＦＥＴ８１９、８２０の直列回路、ｐＭＯＳＦＥＴ８
２１、８２２の直列回路、ｐＭＯＳＦＥＴ８２３、８２
４の直列回路、ｐＭＯＳＦＥＴ８２５、８２６の直列回
路及びｐＭＯＳＦＥＴ８２７、８２８の直列回路であ
る。ｐＭＯＳＦＥＴ８１６、８１８、８２０、８２２、
８２４、８２６、８２８は選択回路を形成する。ｐＭＯ
ＳＦＥＴ８１５、８１７、８１９、８２１、８２３、８
２５、８２７はしきい値電圧生成回路を形成する。

【０１７０】カレントミラー回路８１１の第２の入力端
子と高電位電源との間には、ｐＭＯＳＦＥＴ８１３、８
１４の直列回路が接続されている。ｐＭＯＳＦＥＴ８１
５、８１７、８１９、８２１、８２３、８２５、８２７
は異なるサイズを有するとともに、Ｉ−Ｖ変換回路４に
接続されたゲートを有する。ｐＭＯＳＦＥＴ８１３はＩ
−Ｖ変換回路５に接続されたゲートを有する。

【０１７１】ｐＭＯＳＦＥＴ８１４、８１６、８１８、
８２０、８２２、８２４、８２６、８２８は、同一サイ
ズになるように同一プロセスによって形成されている。
ｐＭＯＳＦＥＴ８１６、８１８、８２０、８２２、８２
４、８２６、８２８は、ｐＭＯＳＦＥＴ切換回路８２９
に接続されたゲートを有し、その切換回路８２９からの
信号に応答して選択的にＯＮ動作して、ｐＭＯＳＦＥＴ
８１５、８１７、８１９、８２１、８２３、８２５、８
２７を個々に選択するために設けられている。ｐＭＯＳ
ＦＥＴ８１４は、ｐＭＯＳＦＥＴ切換回路８２９によっ
て、ｐＭＯＳＦＥＴ８１６、８１８、８２０、８２２、
８２４、８２６、８２８のいずれかが選択された時に、
制御コア回路１４０からの信号ＲＥＦＥＮＢに応答して
ＯＮ動作する。

【０１７２】ｐＭＯＳＦＥＴ８１５は、しきい値Ｐ１に
対応する判定しきい値電圧が生成されるように、そのサ
イズ（ゲート長やゲート幅）が設定されている。その判
定しきい値電圧は、参照用セル３に流れる電流値に基づ
いて生成された信号の電圧であり、ｐＭＯＳＦＥＴ８１
５のドレイン電圧に相当する。

【０１７３】ｐＭＯＳＦＥＴ８１７は、しきい値Ｐ２に
対応する判定しきい値電圧が生成されるように、そのサ
イズが設定されている。その判定しきい値電圧は、ｐＭ
ＯＳＦＥＴ８１７のドレイン電圧に相当する。

【０１７４】ｐＭＯＳＦＥＴ８１９は、しきい値Ｐ３に
対応する判定しきい値電圧が生成されるように、そのサ
イズが設定されている。その判定しきい値電圧は、ｐＭ
ＯＳＦＥＴ８１９のドレイン電圧に相当する。

【０１７５】ｐＭＯＳＦＥＴ８２１は、しきい値Ｒ１に
対応する判定しきい値電圧が生成されるように、そのサ
イズが設定されている。その判定しきい値電圧は、ｐＭ
ＯＳＦＥＴ８２１のドレイン電圧に相当する。

【０１７６】ｐＭＯＳＦＥＴ８２３は、しきい値Ｒ２に
対応する判定しきい値電圧が生成されるように、そのサ
イズが設定されている。その判定しきい値電圧は、ｐＭ
ＯＳＦＥＴ８２３のドレイン電圧に相当する。

【０１７７】ｐＭＯＳＦＥＴ８２５は、しきい値Ｒ３に
対応する判定しきい値電圧が生成されるように、そのサ
イズが設定されている。その判定しきい値電圧は、ｐＭ
ＯＳＦＥＴ８２５のドレイン電圧に相当する。

【０１７８】ｐＭＯＳＦＥＴ８２７は、しきい値Ｅに対
応する判定しきい値電圧が生成されるように、そのサイ
ズが設定されている。その判定しきい値電圧は、ｐＭＯ
ＳＦＥＴ８２７のドレイン電圧に相当する。

【０１７９】ｐＭＯＳＦＥＴ切換回路８２９によって現
在選択されているｐＭＯＳＦＥＴ８１５、８１７、８１
９、８２１、８２３、８２５及び８２７のいずれか一つ
は、Ｉ−Ｖ変換回路４から電圧信号に応答して判定しき
い値電圧を生成する。差動アンプ８０７は、その判定し
きい値電圧とメモリセル１０１に流れる電流に基づいて
生成された信号の電圧（ｐＭＯＳＦＥＴ８１３のドレイ
ン電圧）とを比較する。メモリセル１０１に流れる電流
に比例する電圧が判定しきい値電圧よりも大きい場合、
差動アンプ８０７は「Ｈ」レベルの信号を出力し、小さ
い場合には「Ｌ」レベルの信号を出力する。すなわち、
メモリセル１０１に流れるセル電流が対応する各しきい
値Ｐ１〜Ｐ３、Ｒ１〜Ｒ３又はＥよりも大きいとき、
「Ｈ」レベルの信号が出力される。

【０１８０】ｐＭＯＳＦＥＴ切換回路８２９は、制御コ
ア回路１４０の制御に従って、データ読み出し形態が、
「書き込み時のベリファイ読み出し判定動作」である場
合、ｐＭＯＳＦＥＴ８１５、８１７、８１９のみをＯＮ
動作する。切換回８２９は、「通常の読み出し動作」で
ある場合、ｐＭＯＳＦＥＴ８２１、８２３、８２５のみ
をＯＮ動作する。「消去時のベリファイ読み出し判定動
作」である場合、切換回路８２９は、ｐＭＯＳＦＥＴ８
２７のみをＯＮ動作にする。

【０１８１】ここで、制御コア回路１４０は、「書き込
み時のベリファイ読み出し判定動作」において、ｐＭＯ
ＳＦＥＴ８１５、８１７、８１９が同時にＯＮ動作する
ことのないようにｐＭＯＳＦＥＴ切換回路８２９を制御
する。言い換えれば、制御コア回路１４０は、ｐＭＯＳ
ＦＥＴ８１５、８１７、８１９が時間的にずれながら順
次ＯＮ動作するように切換回路８２９を制御する。同様
に、「通常の読み出し判定動作」においても、制御コア
回路１４０は、ｐＭＯＳＦＥＴ８２１、８２３、８２５
が時間的にずれながら順次ＯＮ動作するように切換回路
８２９を制御する。

【０１８２】データ読み出し動作の間、差動アンプ８０
７内のｐＭＯＳＦＥＴ８１５、８１７、８１９、８２
１、８２３、８２５、８２７のゲートには、Ｉ−Ｖ変換
回路４からの電圧信号が入力される。また、ｐＭＯＳＦ
ＥＴ８１３のゲートには、Ｉ−Ｖ変換回路５からの電圧
信号が入力される。その結果、差動アンプ８０７は、カ
レントミラー回路８１１の第１及び第２の入力端子間の
電位差に応じて、「Ｈ」又は「Ｌ」レベルの信号を出力
する。この時、「書き込み時のベリファイ読み出し判定
動作」及び「通常の読み出し判定動作」においては、ｐ
ＭＯＳＦＥＴが時間的にずれながら順次ＯＮ動作する。
従って、差動アンプ８０７は３種類の出力信号を時間的
にずれながら順次出力デコーダ７０３に供給する。

【０１８３】このように、ｐＭＯＳＦＥＴ８１５、８１
７、８１９、８２１、８２３、８２５、８２７のうち、
ｐＭＯＳＦＥＴ切換回路８２９によって選択されたｐＭ
ＯＳＦＥＴは、参照用セル３に流れる電流を電圧に変換
された信号に応答して動作する。差動アンプ８０７は、
その選択されたｐＭＯＳＦＥＴのドレイン電圧を基準に
して比較判定動作を行う。

【０１８４】図１０に示すように、出力デコーダ７０３
は、４個のラッチ８３０、８３１、８３２、８３３と、
３個のＮＯＲ回路８３４、８３６、８３８と、２個のイ
ンバータ８３５、８３９と、４個のトランスファーゲー
ト８３７、８４０、８４１、８４２とを備える。

【０１８５】ラッチ回路８３０〜８３２は、制御コア回
路１４０からの活性化信号ａ, ｂ，ｃにそれぞれ応答し
て差動アンプ８０７からの時間的にずれた３つの信号を
それぞれラッチする。ラッチ回路８３３は制御コア回路
１４０からの活性化信号ｄに応答して差動アンプ８０７
からの１つの信号をラッチする。

【０１８６】ＮＯＲ回路８３４は、ラッチ回路８３０に
よりラッチされたデータＡと、ラッチ回路８３１により
ラッチされたデータＢとを入力する。ＮＯＲ回路８３６
は、データＢをインバータ８３５を介して入力するとと
もに、ラッチ回路８３２にラッチされたデータＣを入力
する。トランスファーゲート８３７は、インバータ８３
５、８３９を介してデータＢを入力する。ＮＯＲ回路８
３８は、ＮＯＲ回路８３４及びＮＯＲ回路８３６の出力
を入力し、出力信号をトランスファーゲート８４０に供
給する。トランスファーゲート８４１、８４２は、ラッ
チ回路８３３によりラッチされたデータＤを入力する。

【０１８７】「書き込み時のベリファイ読み出し判定動
作」の場合、制御コア回路１４０は、ｐＭＯＳＦＥＴ８
１５、８１７、８１９を時間的にずらせて選択するとと
もに、各ＰＭＯＳＦＥＴの選択にそれぞれ対応させて、
活性化信号ａ、ｂ、ｃを順次送出する。すなわち、ｐＭ
ＯＳＦＥＴ８１５が選択されたとき、活性化信号ａが送
出されてラッチ回路８３０のみが活性化する。これによ
り、ラッチ回路８３０は、ｐＭＯＳＦＥＴ８１５によっ
て生成された判定用しきい値電圧に基づく比較結果とし
てのデータＡをラッチする。次に、ｐＭＯＳＦＥＴ８１
７の選択に合わせて活性化信号ｂが送出されると、ラッ
チ回路８３１のみが活性化する。これにより、ラッチ回
路８３１はｐＭＯＳＦＥＴ８１７によって生成される判
定用しきい値に基づく比較結果としてのデータＢをラッ
チする。次に、ｐＭＯＳＦＥＴ８１９の選択に合わせて
活性化信号ｃが送出されると、ラッチ回路８３２のみが
活性化する。これにより、ラッチ回路８３２は、ｐＭＯ
ＳＦＥＴ８１９によって生成される判定用しきい値に基
づく比較結果としてのデータＣをラッチする。

【０１８８】制御コア回路１４０は、全てのラッチ回路
８３０〜８３２がデータをラッチした時点で、トランス
ファーゲート８３７、８４０をＯＮ動作させる。この
時、トランスファーゲート８４１、８４２はＯＦＦ状態
に維持されている。こうして、トランスファーゲート８
３７は、４値データの上位ビットＨＢを表す出力を出力
バッファ１３１に供給する。トランスファーゲート８４
０は、４値データの下位ビットＬＢを表す出力を出力バ
ッファ１３１に供給する。

【０１８９】「通常の読み出し判定動作」の場合、制御
コア回路１４０は、ｐＭＯＳＦＥＴ８２１、８２３、８
２５を時間的にずらせて選択するとともに、各ＰＭＯＳ
ＦＥＴの選択にそれぞれ対応させて、活性化信号ａ、
ｂ、ｃを順次送出する。すなわち、ｐＭＯＳＦＥＴ８２
１が選択されたとき、活性化信号ａが送出されてラッチ
回路８３０のみが活性化する。これにより、ラッチ回路
８３０は、ｐＭＯＳＦＥＴ８２１によって生成される判
定用しきい値に基づく比較結果としてのデータＡをラッ
チする。次に、ｐＭＯＳＦＥＴ８２３の選択に合わせて
活性化信号ｂが送出されると、ラッチ回路８３１のみが
活性化する。これにより、ラッチ回路８３１は、ｐＭＯ
ＳＦＥＴ８２３によって生成される判定用しきい値に基
づく比較結果としてのデータＢをラッチする。次に、ｐ
ＭＯＳＦＥＴ８２５の選択に合わせて活性化信号ｃが送
出されると、ラッチ回路８３２のみが活性化する。これ
により、ラッチ回路８３２はｐＭＯＳＦＥＴ８２５によ
って生成される判定用しきい値に基づく比較結果として
のデータＣをラッチする。制御コア回路１４０は、全て
のラッチ回路８３０〜３２がデータをラッチした時点
で、トランスファーゲート８３７、８４０をＯＮ動作さ
せる。

【０１９０】以下の表５は、図２３に規定された各デー
タ値と各トランスファーゲート８３７、８４０の出力Ｈ
Ｂ、ＬＢとの関係を示す。

【０１９１】

【表５】

【０１９２】「消去時のベリファイ読み出し判定動作」
の場合、制御コア回路１４０は、ｐＭＯＳＦＥＴ８２７
を選択すると同時に活性化信号ｄを送出する。すると、
ラッチ回路８３３のみが活性化する。そして、ラッチ回
路８３３は、ｐＭＯＳＦＥＴ８２７によって生成される
判定用しきい値に基づく比較結果としてのデータＤをラ
ッチする。制御コア回路１４０は、ラッチ回路８３３が
データをラッチした時点で、トランスファーゲート８４
１、８４２をＯＮ動作させる。この時、トランスファー
ゲート８３７、８４０はＯＦＦ状態に維持される。

【０１９３】以下の表６は、図２３に規定されたデータ
値と各トランスファーゲート８４１、８４２の出力Ｈ
Ｂ、ＬＢとの関係を示す。

【０１９４】

【表６】

【０１９５】上記したように第５の実施形態にあって
は、単一の差動アンプ８０７を設けたことにより、通
常、判定用しきい値（この場合、７種類）の数だけ必要
である差動アンプの数が最小限となり、回路規模の縮小
が可能となる。

【０１９６】なお、第５の実施形態において、差動アン
プ８０７の判定しきい値電圧をＩ−Ｖ切換回路４に接続
されたｐＭＯＳＦＥＴのサイズを変えることにより得る
代わりに、ｐＭＯＳＦＥＴの個数を変えることにより得
るようにしてもよい。例えば、ｐＭＯＳＦＥＴ８２３の
代わりに、ｐＭＯＳＦＥＴ８２１の１．５個分が並列に
接続された構成であってもよい。すなわち、差動アンプ
８０７においてｐＭＯＳＦＥＴ８２１が２個用いられた
場合、３個のｐＭＯＳＦＥＴ８２１がｐＭＯＳＦＥＴ８
２３の代わりに用いられる。この構成でも差動アンプ８
０７において読み出し用しきい値Ｒ２に対応する判定し
きい値と、読み出し用しきい値Ｒ１に対応する判定しき
い値とを得ることができる。

【０１９７】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）第１〜第５の実施形態において、１個のメモリセ
ル１０１，２０１に３ビット以上のデータを記憶するよ
うに構成されたフラッシュＥＥＰＲＯＭに本発明が適用
されてもよい。

【０１９８】（２）第１〜第５の実施形態において、ソ
ースＳをドレインとし、ドレインＤをソースとするスプ
リットゲート型メモリセル１１０に本発明が適用されて
もよい。

【０１９９】

【発明の効果】本発明の半導体記憶装置にあっては、参
照用セルがメモリセルと同一寸法形状に形成されている
ので、両セル間の特性差をなくすことができ、誤差の少
ない高精度の読み出し動作を行うことができる。

【０２００】複数の比較回路を、メモリセルから見て並
列に配置することにより、メモリセルに書き込まれてい
る複数レベルのデータを一度に判別することができるの
で、読み出し速度の高速化が可能である。

【０２０１】また、共通の参照用セルでもって、複数の
データの値を一度に判別することができるので、簡素な
構成で読み出し速度の高速化が可能である。また、複数
のデータ読み出し形態に対応して複数設けた比較装置の
内、必要以外の比較装置を駆動しない（有効化しない）
ようにするので、その分、消費電流の低減が図れる。

【０２０２】また、判別回路により、２ⁿ 値のデータを
判別するための信号をｎビットのデータに変換するの
で、データの識別が容易である。また、判別装置を複数
の読み出し形態において共用することにより、複数のデ
ータ読み出し形態の個々に判別装置を設けるものに比べ
て、判別装置自体の回路構成や回路規模を削減すること
ができる。

【０２０３】また、複数のデータ読み出し形態において
使用される比較装置又は比較回路を共用するので、動作
速度を高速維持しつつ、回路規模の縮小を図ることがで
きる。

【０２０４】また、複数の書き込み状態を１つの比較回
路で判定することができるので、回路規模を小さくする
ことができる。特に、複数のデータ読み出し形態におい
ても、複数の書き込み状態を共通の比較回路で判定でき
るので、回路規模の縮小効果が非常に優秀である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るフラッシュＥＥ
ＰＲＯＭを示すブロック回路図

【図２】第１の実施形態のフラッシュＥＥＰＲＯＭの多
値データセンスアンプ群を示す回路図

【図３】第１の実施形態のフラッシュＥＥＰＲＯＭの出
力デコーダを示す回路図

【図４】本発明の第２の実施形態に係るフラッシュＥＥ
ＰＲＯＭの出力デコーダを示す回路図

【図５】本発明の第３の実施形態に係るフラッシュＥＥ
ＰＲＯＭの多値データセンスアンプ群を示す回路図

【図６】本発明の第４の実施形態に係るフラッシュＥＥ
ＰＲＯＭを示すブロック回路図

【図７】第４の実施形態のフラッシュＥＥＰＲＯＭの多
値データセンスアンプ群を示す回路図

【図８】第４の実施形態のフラッシュＥＥＰＲＯＭの出
力デコーダを示す回路図

【図９】本発明の第５の実施形態に係るフラッシュＥＥ
ＰＲＯＭの多値データセンスアンプ群を示す回路図

【図１０】第５の実施形態のフラッシュＥＥＰＲＯＭの
出力デコーダを示す回路図

【図１１】スプリットゲート型メモリセルの概略的な断
面図

【図１２】従来の形態のスプリットゲート型フラッシュ
ＥＥＰＲＯＭを示すブロック図

【図１３】図１２のフラッシュＥＥＰＲＯＭの各動作モ
ードにおける印加電圧を示す図

【図１４】別のタイプのスプリットゲート型メモリセル
の概略的な断面図

【図１５】別の従来の形態のスプリットゲート型フラッ
シュＥＥＰＲＯＭを示すブロック図

【図１６】図１５のフラッシュＥＥＰＲＯＭの各動作モ
ードにおける印加電圧を示す図

【図１７】スプリットゲート型メモリセルにおけるセル
電流値と浮遊ゲート電位との関係を示す特性グラフ

【図１８】スタックトゲート型メモリセルの概略的な断
面図

【図１９】従来の形態のスタックトゲート型フラッシュ
ＥＥＰＲＯＭを示すブロック図

【図２０】図１９のフラッシュＥＥＰＲＯＭの各動作モ
ードにおける印加電圧を示す図

【図２１】スタックトゲート型メモリセルセルにおける
電流値と浮遊ゲート電位との関係を示す特性グラフ

【図２２】従来例における多値データを判定するための
回路図

【図２３】４値対応メモリのセル電流分布図

【符号の説明】

２、５０、７０２…多値データセンスアンプ群（比較装
置） ３…参照用セル ６、７０７、８０７…比較装置 ７〜１３、７０８〜７１０、８０７…差動アンプ（比較
回路） １７…トランジスタ（生成回路） １９、７０３…出力デコーダ（判別装置） １９ａ、１９ｂ、１９ｃ…論理回路群（判別回路） ２５、２６、３２〜３５…トランスファーゲート（切り
換え手段） ５５１〜５５６…トランスファーゲート（選択手段） ４２０、４２２、４２７、４３０〜４３２…トランスフ
ァーゲート（第１の選択手段） ４５１〜４５６…トランスファーゲート（第２の選択手
段） ７４４〜７４６、７４８、７５０、７５２、７５５…ト
ランスファーゲート（切り換え手段） ７４７、７５１、７５３…ＮＯＲ回路（判別回路） ７４９、７５４…インバータ（判別回路、７４７、７４
９、７５１、７５３、７５４は論理回路群を形成す
る。） ８１１…カレントミラー回路（比較回路） ８１５、８１７、８１９、８２１、８２３、８２５、８
２７…ｐＭＯＳＦＥＴ（生成回路） ７２３、８２９…ｐＭＯＳＦＥＴ切換回路（有効化手
段） ８３０〜８３３…ラッチ回路（判別回路） ８３４、８３６、８３８…ＮＯＲ回路（判別回路） ８３５、８３９…インバータ（判別回路、８３４、８３
５、８３６、８３８８３９は論理回路群を形成する。） １０１、１１０、２０１…メモリセル １４０…制御コア回路（有効化手段）

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平9−19149 (32)優先日 平９(1997)１月31日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平9−41111 (32)優先日 平９(1997)２月25日 (33)優先権主張国 日本（ＪＰ） (72)発明者 梶谷 雅典 大阪府守口市京阪本通２丁目５番５号 三 洋電機 株式会社内 (72)発明者 吉川 定男 大阪府守口市京阪本通２丁目５番５号 三 洋電機 株式会社内

Claims (40)

【特許請求の範囲】
1. 【請求項１】 メモリセルと、このメモリセルと同一寸
   法形状の参照用セルと、前記メモリセルからのデータ読
   み出し時に、前記メモリセルに流れる電流値に相当する
   信号と前記参照用セルに流れる電流値に相当する信号と
   を比較し、比較結果を出力する比較装置とを具備したこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 メモリセルと、このメモリセルと同一寸
   法形状の参照用セルと、前記メモリセルからのデータ読
   み出し時に、前記メモリセルに流れる電流値に相当する
   信号と前記参照用セルに流れる電流値に相当する信号と
   を比較し、前記メモリセルにおける複数の書き込み状態
   に応じた比較結果を出力する比較装置とを具備したこと
   を特徴とする半導体記憶装置。
3. 【請求項３】 前記比較装置からの比較結果に基づいて
   データ値を判別する判別装置を設けたことを特徴とする
   請求項１又は２に記載の半導体記憶装置。
4. 【請求項４】 メモリセルと、このメモリセルと同一寸
   法形状の参照用セルと、前記メモリセルからのデータ読
   み出し時に、前記メモリセルに流れる電流値に相当する
   信号と前記参照用セルに流れる電流値に相当する信号と
   を比較し、比較結果を出力する比較装置とを備え、前記
   比較装置を、それぞれ異なる判定しきい値を持つ複数の
   比較回路によって構成したことを特徴とする半導体記憶
   装置。
5. 【請求項５】 前記比較装置を、複数のデータ読み出し
   形態に対応して複数設けたことを特徴とする請求項１〜
   ４のいずれか１項に記載の半導体記憶装置。
6. 【請求項６】 １つのデータ読み出し形態に対応する比
   較装置を有効化している間、他の比較装置を無効化する
   選択手段を設けたことを特徴とする請求項１〜５のいず
   れか１項に記載の半導体記憶装置。
7. 【請求項７】 メモリセルと、参照用セルと、前記メモ
   リセルからのデータ読み出し時に、前記メモリセルに流
   れる電流値に相当する信号と前記参照用セルに流れる電
   流値に相当する信号とを比較し、比較結果を出力する比
   較装置と、前記比較装置からの比較結果に基づいてデー
   タ値を判別する判別装置とを備え、前記判別装置を複数
   のデータ読み出し形態において共用したことを特徴とす
   る半導体記憶装置。
8. 【請求項８】 メモリセルと、参照用セルと、前記メモ
   リセルからのデータ読み出し時に、前記メモリセルに流
   れる電流値に相当する信号と前記参照用セルに流れる電
   流値に相当する信号とを比較し、前記メモリセルにおけ
   る複数の書き込み状態に応じた比較結果を出力する比較
   装置と、前記比較装置からの比較結果に基づいてデータ
   値を判別する判別装置とを備え、前記判別装置を複数の
   データ読み出し形態において共用したことを特徴とする
   半導体記憶装置。
9. 【請求項９】 前記比較装置は、前記参照用セルに流れ
   る電流値に相当する信号に基づいて比較判定用しきい値
   を生成する回路を有することを特徴とした請求項１〜８
   のいずれか１項に記載の半導体記憶装置。
10. 【請求項１０】 メモリセルと、参照用セルと、前記メ
    モリセルからのデータ読み出し時に、前記メモリセルに
    流れる電流値に相当する信号と前記参照用セルに流れる
    電流値に相当する信号とを比較し、比較結果を出力する
    比較装置と、前記比較装置からの比較結果に基づいてデ
    ータ値を判別する判別装置とを備え、前記比較装置を、
    それぞれ異なる判定しきい値を持つ複数の比較回路によ
    って構成すると共に、前記判別装置を複数のデータ読み
    出し形態において共用したことを特徴とする半導体記憶
    装置。
11. 【請求項１１】 前記各比較回路は、前記参照用セルに
    流れる電流値に相当する信号に基づいて比較判定用しき
    い値を生成する回路を有することを特徴とした請求項４
    又は１０に記載の半導体記憶装置。
12. 【請求項１２】 前記参照用セルを、前記メモリセルと
    同一寸法形状に構成したことを特徴とする請求項７〜１
    １のいずれか１項に記載の半導体記憶装置。
13. 【請求項１３】 前記判別装置が、１つのデータ読み出
    し形態に対応するデータ値を判別している間、前記判別
    装置に対し、他のデータ読み出し形態に対応するデータ
    の入力を禁止する第１の選択手段を設けたことを特徴と
    する請求項７〜１２のいずれか１項に記載の半導体記憶
    装置。
14. 【請求項１４】 前記比較装置を、複数のデータ読み出
    し形態に対応して複数設けたことを特徴とする請求項７
    〜１３のいずれか１項に記載の半導体記憶装置。
15. 【請求項１５】 １つのデータ読み出し形態に対応する
    比較装置を有効化している間、他の比較装置を無効化す
    る第２の選択手段を設けたことを特徴とする請求項１４
    に記載の半導体記憶装置。
16. 【請求項１６】 メモリセルと、このメモリセルと同一
    寸法形状の参照用セルと、前記メモリセルからのデータ
    読み出し時に、前記メモリセルに流れる電流値に相当す
    る信号と前記参照用セルに流れる電流値に相当する信号
    とを比較し、比較結果を出力する比較装置とを具備し、
    この比較装置を複数のデータ読み出し形態において共用
    することを特徴とした半導体記憶装置。
17. 【請求項１７】 メモリセルと、このメモリセルと同一
    寸法形状の参照用セルと、前記メモリセルからのデータ
    読み出し時に、前記メモリセルに流れる電流値に相当す
    る信号と前記参照用セルに流れる電流値に相当する信号
    とを比較し、前記メモリセルにおける複数の書き込み状
    態に応じた比較結果を出力する比較装置とを具備し、こ
    の比較装置を複数のデータ読み出し形態において共用す
    ることを特徴とした半導体記憶装置。
18. 【請求項１８】 前記比較装置は、前記参照用セルに流
    れる電流値に相当する信号に基づいて比較判定用しきい
    値を生成する回路を、データ読み出し形態の数に応じて
    有することを特徴とした請求項１６又は１７に記載の半
    導体記憶装置。
19. 【請求項１９】 メモリセルと、このメモリセルと同一
    寸法形状の参照用セルと、前記メモリセルからのデータ
    読み出し時に、前記メモリセルに流れる電流値に相当す
    る信号と前記参照用セルに流れる電流値に相当する信号
    とを比較し、比較結果を出力する比較装置とを備え、前
    記比較装置を、それぞれ異なる判定しきい値を持つ複数
    の比較回路によって構成すると共に、前記比較装置を複
    数のデータ読み出し形態において共用することを特徴と
    した半導体記憶装置。
20. 【請求項２０】 前記各比較回路は、前記参照用セルに
    流れる電流値に相当する信号に基づいて比較判定用しき
    い値を生成する回路を、データ読み出し形態の数に応じ
    て有することを特徴とした請求項１９に記載の半導体記
    憶装置。
21. 【請求項２１】 前記複数の生成回路を、データ読み出
    し形態に応じて切り換える手段を設けたことを特徴とす
    る請求項１８又は２０に記載の半導体記憶装置。
22. 【請求項２２】 前記比較装置からの比較結果に基づい
    てデータ値を判別する判別装置を設けたことを特徴とす
    る請求項１６〜２１のいずれか１項に記載の半導体記憶
    装置。
23. 【請求項２３】 複数種のデータが書き込み可能なメモ
    リセルと、このメモリセルと同一寸法形状の参照用セル
    と、前記メモリセルからのデータ読み出し時に、前記メ
    モリセルに流れる電流値に相当する信号と前記参照用セ
    ルに流れる電流値に相当する信号とを比較し、比較結果
    を出力する比較装置とを具備し、前記比較装置は、前記
    参照用セルに流れる電流値に相当する信号に基づいて比
    較判定用しきい値信号を生成する回路と、この回路から
    のしきい値信号に基づいて前記メモリセルにおける複数
    の書き込み状態に応じた比較結果を出力する比較回路と
    を有することを特徴とした半導体記憶装置。
24. 【請求項２４】 前記比較装置からの比較結果に基づい
    てデータ値を判別する判別装置を設けたことを特徴とす
    る請求項２３に記載の半導体記憶装置。
25. 【請求項２５】 前記生成回路を複数の書き込み状態を
    判別するための数だけ設けたことを特徴とする請求項２
    ３又は２４に記載の半導体記憶装置。
26. 【請求項２６】 前記複数の生成回路を前記比較回路に
    対し並列に接続したことを特徴とする請求項２５に記載
    の半導体記憶装置。
27. 【請求項２７】 前記複数の生成回路を前記参照用セル
    に対し並列に接続したことを特徴とする請求項２５又は
    ２６に記載の半導体記憶装置。
28. 【請求項２８】 前記複数の生成回路をタイミングをず
    らせて有効化させる手段を設けたことを特徴とする請求
    項２５〜２７のいずれか１項に記載の半導体記憶装置。
29. 【請求項２９】 前記複数の生成回路を、データ読み出
    し形態に応じて複数組設けたことを特徴とする請求項２
    ５〜２８のいずれか１項に記載の半導体記憶装置。
30. 【請求項３０】 前記複数組の生成回路を、データ読み
    出し形態に応じて切り換える手段を設けたことを特徴と
    する請求項２９に記載の半導体記憶装置。
31. 【請求項３１】 前記複数の比較回路を、前記メモリセ
    ルから見て並列に配置したことを特徴とする請求項４、
    １０、１１、１９、２０又は２１に記載の半導体記憶装
    置。
32. 【請求項３２】 前記参照用セルを、前記メモリセルと
    同一プロセスで形成したことを特徴とする請求項１〜３
    １のいずれか１項に記載の半導体記憶装置。
33. 【請求項３３】 前記複数の比較回路に対して単一の参
    照用セルを用いることを特徴とした請求項４、１０〜１
    ５、１９〜２２、３１、３２のいずれか１項に記載の半
    導体記憶装置。
34. 【請求項３４】 前記メモリセルは、浮遊ゲート（Ｆ
    Ｇ）、制御ゲート（ＣＧ）、ソース（Ｓ）、ドレイン
    （Ｄ）及びチャネル（ＣＨ）からなることを特徴とした
    請求項１〜３３のいずれか１項に記載の半導体記憶装
    置。
35. 【請求項３５】 前記比較回路を、参照用セルに流れる
    電流値に相当する信号に基づいて生成される判定用しき
    い値に対し、メモリセルに流れる電流値に相当する信号
    が大きいか小さいかを判定するアンプにより構成したこ
    とを特徴とする請求項４、１０〜１５、１９〜２２、３
    １〜３４のいずれか１項に記載の半導体記憶装置。
36. 【請求項３６】 前記判別装置は、２ⁿ 値のデータを判
    別するための複数の比較回路からの信号をｎビットのデ
    ータに変換する論理回路群からなる判別回路を有するこ
    とを特徴とした請求項３に記載の半導体記憶装置。
37. 【請求項３７】 前記判別回路を、複数のデータ読み出
    し形態の数に対応して複数設けたことを特徴とする請求
    項３６に記載の半導体記憶装置。
38. 【請求項３８】 前記複数の判別回路を複数のデータ読
    み出し形態に応じて切り換える手段を設けたことを特徴
    とする請求項３７に記載の半導体記憶装置。
39. 【請求項３９】 前記判別装置は、２ⁿ 値のデータを判
    別するための複数の比較回路からの信号をｎビットのデ
    ータに変換する論理回路群を有することを特徴とした請
    求項７〜１５、２２、２４のいずれか１項に記載の半導
    体記憶装置。
40. 【請求項４０】 前記判別回路を、複数のデータ読み出
    し形態において共用したことを特徴とする請求項３９に
    記載の半導体記憶装置。