JP4345201B2 - 同期追従機能を有する無線通信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は無線通信装置（基地局および端末）に係り、特に符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）方式の移動体通信システムで使用される同期追従機能を有する通信装置に関する。
【０００２】
【従来の技術】
従来のＣＤＭＡ方式の受信機構成を図１に示す。受信機はアンテナ１０１から無線伝搬路を伝搬した電波を受信する無線部１０２および受信部１０３から構成される。受信部１０３では、まず同期系１０５により受信信号の同期を確立し、同期系１０５で確立したパスタイミングに従い復調系１０６による逆拡散、検波処理等が行われる。検波後、電力制御ビットは送信電力制御部１０９においてビットの判定を行い、送信電力のｕｐ／ｄｏｗｎを送信系１０４に指示する。一方検波後データは誤り制御系１０７において復号化、誤り検出などが行われ、最終的に復号されたデータがインタフェース１０８を介して上位レイヤ等に伝送される。
【０００３】
ＣＤＭＡ方式における受信機では、拡散された受信信号から拡散符号の同期を確立し、端末の移動やパス位置の変化に合わせて同期追従を行う必要がある。
【０００４】
図２に、同期確立および同期追従を行うために必要な受信機構成の詳細を示す。同図において、２０１はベースバンド部受信信号、２０２は同期系内の逆拡散部、２０３は同期系内の強度算出部、２０４は同期系内のスロット平均化部、２０５は同期系内のピーク検出部、２０６は復調系の１番目のフィンガ構成、２０７は復調系の２番目のフィンガ、２０８は復調系のＩ番目のフィンガ、２０９は各フィンガ内の逆拡散部（On-time、ｅａｒｌｙタイミング、ｌａｔｅタイミング）、２１０は各フィンガ内の検波部、２１１はｅａｒｌｙタイミング用強度算出部、２１２はｌａｔｅタイミング用強度算出部、２１３はｅａｒｌｙタイミングとｌａｔｅタイミングの強度算出結果の差分計算部、２１４はスロット平均化部、２１５はタイミング追従制御（ＤＬＬ）判定部、２１６はタイミング追従制御部（ＤＬＬ制御部）、２１７はＲＡＫＥ合成部である。
【０００５】
まず受信信号は同期系１０５の逆拡散部２０２により逆拡散される。ここでは受信タイミングを見つけるためにサンプリングされた受信信号毎に受信信号と拡散符号との相関をとる。結果として逆拡散部２０２からはサーチした範囲のパスのプロファイル遅延プロファイルが出力されることになる。つぎに遅延プロファイルの精度を高めるために強度算出部２０３において同相加算を行う。同相加算は位相回転量の少ない区間で行うことが可能である。
【０００６】
さらにスロット平均化部２０４でスロット間での電力加算を行い、雑音を平均化する。この電力加算の様子を示したのが図４である。図４においてある時刻における遅延プロファイルが４０１であった場合、４０３と４０４の２点において高い相関値が出力されており、この２点をパスタイミングと判断する可能性がある。また次のある時刻における遅延プロファイルが４０２であった場合、４０５の１点において高い相関値が出力されており、この１点をパスタイミングと判断する可能性がある。
【０００７】
上記２つのプロファイルを電力加算すると、雑音による相関値のばらつきが平均化され、パスの候補の一つに見えていた４０４は雑音の影響によりたまたま高い相関値を出力していただけで、見つけるべきパスの候補から外れる。したがって電力加算を行うことにより正しいパスを見つける確率を高めることが可能となる。
【０００８】
このようにして得られたプロファイルから、ある定められたアルゴリズムに従い、ピーク検出部２０５において一つのあるいは複数のパスを抽出し、抽出されたパスタイミングを復調系フィンガ２０６の逆拡散部２０９に通知する。複数のパスが抽出された場合は、それぞれのフィンガ２０６，２０７，２０８に対してパスタイミングを通知する。なお、これらのパスタイミングの更新周期は１０フレーム１００ｍｓ程度と仮定している。
【０００９】
各復調系フィンガ２０６，２０７，２０８では、同期系で抽出したパスのタイミングに従って逆拡散部２０９を動作させ、逆拡散を行う。また伝搬路推定を行い、位相回転量を推定し、この値をもとに検波部２１０において検波を行う。各フィンガの検波後データはＲＡＫＥ合成部２１７において最大比合成される。各復調系フィンガ２０６，２０７，２０８では、データ復調のほかにフィンガのパス移動を自ら検出し、補正するＤＬＬ機能部２１６を有する。
【００１０】
図３に上記ＤＬＬ機能の構成を示す。同図において、３０１はＤＬＬ制御部内のスロット平均化部の加算部、３０２はＤＬＬ制御部内のスロット平均化部の遅延素子、３０３はＤＬＬ判定アルゴリズムの一例である。
【００１１】
ＤＬＬ機能部２１６ではまず同期系により通知されたパスタイミングに対し、０．５チップ位相が進んだタイミング（ｅａｒｌｙ）と０．５チップ位相が遅れたタイミング（ｌａｔｅ）で、それぞれ逆拡散２０９，２１０および同相加算２１１，２１２を行う。同相加算は１スロット内のパイロットシンボル数分だけ行われる。
【００１２】
さらに１スロット毎にそれぞれの同相加算結果の引き算２１３を行う。雑音がなく、同期系で通知されたタイミングが正確であり、かつパスが移動しなければ、この引き算結果は０となるはずである。一方パスが移動した場合はパスの移動方向に応じて引き算結果が正、負の値として出力される。
【００１３】
実際には雑音が付加されているため、引き算結果は雑音の影響を受ける。そこでスロット平均化部２１４において複数スロット分の累算平均化を行う。累算後に出力された値”ＤＡＴＡ”はＤＬＬ制御位相シフト判定部２１５に入力され、あらかじめ設定された閾値”ＴＨ”との比較を行う。
【００１４】
累算値”ＤＡＴＡ”が閾値”ＴＨ”よりも大きい場合、（ｅａｒｌｙ）成分が（ｌａｔｅ）成分よりも大きいことを示しており、累算値が０に近づくように次の逆拡散のタイミングを”Ａ”チップ分進ませる制御を行う（３０３）。一方累算値”ＤＡＴＡ”が閾値のマイナス値”−ＴＨ”よりも小さい場合、これは（ｅａｒｌｙ）成分が（ｌａｔｅ）成分よりも小さいことを示しているため、累算値が０に近づくように次の逆拡散のタイミングを”Ａ”チップ分遅らせる制御を行う（３０３）。ここで、上記”Ａ”は位相シフト量であり、例えばＡ＝０．２５の値が用いられる。また、累算値”ＤＡＴＡ”が上記以外の場合、すなわち式「−ＴＨ＜ＤＡＴＡ＜ＴＨ」を満たす場合は、逆拡散のタイミングをシフトさせる必要はない。この場合、パスが移動していないと判断し、パスタイミングは現状維持とする（３０３）。
【００１５】
これらの位相シフト判定は１フレームに１回行われる。これらの動作を時間の経過と共に記述すると図５のようになる。図５ではスロット毎に計算される（ｅａｒｌｙ）、（ｌａｔｅ）それぞれの同相加算結果の差分５０５を”Ｓ”スロット分電力加算し（５０４、５０６）、加算結果に基づいて１フレーム（５０１、５０２、５０３）毎にＤＬＬ判定５０７を行っている。
【００１６】
【発明が解決しようとする課題】
符号分割多元接続方式を用いた無線通信システムにおいて、同期追従をするためには同期外れを起こさないように精度よくパスタイミングを更新する必要がある。
【００１７】
図２に示した従来例では同期系による１０フレーム毎のパスタイミング更新とＤＬＬ機能によるタイミング追従制御を用いることにより同期追従を行っているが、各フィンガ毎にＤＬＬ機能を搭載する必要がある。加えて、特に逆拡散部等はチップ速度での高速動作のためにハードウェア構成とされることが多いため、回路規模が増大するという問題がある。さらに図２に示したとおり、各フィンガ毎にこのＤＬＬ機能を動作させる必要があるため、消費電力の観点からも問題がある。
【００１８】
本発明の目的は、符号分割多元接続通信の通信装置において、同期追従特性を劣化させることなくそれに必要な回路の規模を削減し、かつ消費電力を削減することにある。
【００１９】
【課題を解決するための手段】
上記問題を解決するために、本発明の通信装置は、逆拡散ブロックおよび同相加算を行う強度算出ブロックを一つだけ有し、複数の処理の過程でこれを共用化し、時分割で処理することを特徴とする。
【００２０】
また上記問題を解決するために、本発明の通信装置は、逆拡散ブロックおよび同相加算を行う強度算出ブロックを一つだけ有し、複数のフィンガでこれを共用化し、時分割で処理することにより複数フィンガ分のタイミング追従制御ＤＬＬ制御を行う。
【００２１】
また上記問題を解決するために、本発明の通信装置は、逆拡散ブロックおよび同相加算を行う強度算出ブロックを一つだけ有し、送信ダイバシチ技術適用時に、複数のアンテナパターンを処理する複数の受信機でこれを共用化し、時分割で処理することにより複数アンテナ分のタイミング追従制御ＤＬＬ制御を行う。
【００２２】
また上記問題を解決するために、本発明の通信装置は、逆拡散ブロックおよび同相加算を行う強度算出ブロックを一つだけ有し、基地局側通信装置が指向性アンテナによりセクタ化されたときに、一つあるいは複数のセクタそれぞれが有する受信機でこれを共用化し、時分割で処理することにより一つあるいは複数セクタの複数チャネル分のタイミング追従制御ＤＬＬ制御を行う。
【００２３】
また上記問題を解決するために、本発明の通信装置は、逆拡散ブロックおよび同相加算を行う強度算出ブロックを一つだけ有し、移動局側通信装置に受信ダイバシチ技術が適用されたときに、複数のアンテナで受信した信号をそれぞれ復調する複数の受信機でこれを共用化し、時分割で処理することにより複数アンテナ分のタイミング追従制御ＤＬＬ制御を行う。
【００２４】
また上記問題を解決するために、本発明の通信装置は、タイミング追従制御ＤＬＬ制御を行っている場合には同期系にて検出・更新するパス位置の精度を下げる。また上記問題を解決するために同期系にて、あるタイミングにおける逆拡散結果を算出させ、この結果を用いてタイミング追従制御ＤＬＬ制御を行う。
【００２５】
【発明の実施の形態】
（実施例１）
今、チップ速度が４．０９６Ｍｃｐｓであり、時速２００ｋｍで移動していると仮定した場合、これは１秒＝１００フレーム間で約０．７５ｃｈｉｐ分パスの位置が移動することに相当する。従来のＤＬＬ機能は、１フレームに１回ＤＬＬ判定を行い、パスタイミングを±０．２５ｃｈｉｐ移動させる機能を有しているが、現実のパスの移動は、３３フレームに０．２５ｃｈｉｐ移動する程度ということになる。
【００２６】
そこで、本発明では図６に示すように複数のフレームに１回だけＤＬＬ判定および制御を行うことにより、消費電力の低減を図る。上記の計算に従えば３３フレームに一度だけＤＬＬ判定を行うだけで、十分パスに追従できるということになるが、図６では例として１５フレームに一度のＤＬＬ判定を行う様子を図示している。
【００２７】
またＤＬＬ判定に必要な電力加算回数について、従来例で図５の５０４に示す”Ｓ”スロット分の加算結果から判断していた方式と同等のＤＬＬ追従精度を実現するためには、ＤＬＬ判定周期を長くし、Ｎフレームに１回とした本発明による場合でも、加算するスロット数は”Ｓ”個でよい。
【００２８】
すなわち、従来は１フレーム中に含まれる１５スロットのうち１ｆｒａｍｅ＝１５ｓｌｏｔ、”Ｓ”個のスロット分の電力加算を行っていたが、本発明では、Ｎフレーム中に含まれる”１５×Ｎ”スロットのうちの”Ｓ”個のスロット分の電力加算を行うことになる。
【００２９】
なお図６ではフェージングを考慮し、雑音による平均化の効果を向上させるため、加算するスロットを時間的に集中させず、各フレームに１回１スロット分の（ｅａｒｌｙ）成分と（ｌａｔｅ）成分の差分を計算し（６０４，６０５，６０６）、これを１５スロット分加算して１５フレームに１回ずつＤＬＬ判定（６０８）を行っている。
【００３０】
このように動作させた場合、ＤＬＬ制御部は１フレーム間に１スロット分逆拡散および同相加算の動作をするだけとなり、残りの１４スロット分の時間は動作していない。
【００３１】
本発明ではこの１４スロット分の空き時間を利用して、ＤＬＬ制御ブロックでは、逆拡散ブロックおよび同相加算ブロックをただ一つだけ有し、これらのブロックを複数のタイミングにおける処理間で共用化し、時分割で処理する。
【００３２】
本発明により、タイミング追従制御ＤＬＬ制御の精度を劣化させることなくハードウェア規模を削減することが可能となる。
【００３３】
（実施例２）
本実施例ではＤＬＬ制御部の逆拡散ブロックや強度算出ブロックを（ｅａｒｌｙ）成分、（ｌａｔｅ）成分で時分割して使用し、かつスロット間平均化ブロックやＤＬＬ判定ブロックも受信機内にある複数のフィンガで共用化し、これらを時分割に使用する。
【００３４】
図７に本実施例の動作概念を示す。図において、６０４，６０５，６０６はそれぞれあるスロットにおけるｅａｒｌｙタイミングとｌａｔｅタイミングそれぞれの逆拡散後出力を同相加算した結果の差分、６０８はＤＬＬ判定部、７０１は１番目のフィンガにおける強度算出結果の差分計算までの処理、７０２は２番目のフィンガにおける強度算出結果の差分計算までの処理、７０３は３番目のフィンガにおける強度算出結果の差分計算までの処理、７０４は各フィンガのスロット平均化結果を切り替えるためのセレクタ、７０５は１番目のフィンガのスロット平均化結果を保持する蓄積手段、７０６は２番目のフィンガのスロット平均化結果を保持する蓄積手段、７０７は３番目のフィンガのスロット平均化結果を保持する蓄積手段、７０８は各フィンガの（ｅａｒｌｙ）タイミングにおける逆拡散および同相加算処理、７０９は各フィンガの（ｌａｔｅ）タイミングにおける逆拡散および同相加算処理を示す。
【００３５】
図７では第１の実施例を採用することにより得られた空き時間を利用し、フィンガ＃１（７０１）、フィンガ＃２（７０２）、フィンガ＃３（７０３）…と、複数のフィンガでの（ｅａｒｌｙ）成分と（ｌａｔｅ）成分の差分６０４を時分割で計算し、それぞれのフィンガ毎に複数のスロット間で累算した結果を順次蓄積手段７０５，７０６，７０７に蓄積する。スロット間平均化終了後は、さらにフィンガの蓄積結果をセレクタ７０４で切り替えて順々に読み込み、ＤＬＬ判定を行う（６０８）ことにより、各フィンガでＤＬＬ判定部を時分割に使用する。
【００３６】
図８に本実施例を実現するための受信機の構成を示す。図において、８０１は復調系の１番目のフィンガ、８０２は復調系の２番目のフィンガ、８０３は復調系のｉ番目のフィンガ、８０４は各フィンガ内の逆拡散部、８０５は各フィンガ内の検波部、８０６はＤＬＬ制御部を動作させるタイミングを切り替えるためのセレクタ、８０７はＤＬＬ判定結果を各フィンガに帰還するためのセレクタ
８０８はＤＬＬ制御部、８０９はＤＬＬ制御部内の逆拡散処理部、８１０はＤＬＬ制御部内の強度算出部、８１１はｅａｒｌｙタイミングとｌａｔｅタイミングの強度算出結果を切り替えるためのセレクタ、８１２はＤＬＬ制御部内のスロット平均化部、８１３はスロット平均化結果をフィンガ毎に切り替えるためのセレクタ、８１４はフィンガ毎のスロット平均化結果を保持するための蓄積手段、８１５はスロット平均化結果をフィンガ毎に切り替えるためのセレクタ、８１６はＤＬＬ判定部、８１７はｅａｒｌｙ成分の強度算出結果を保持するための蓄積手段、８１８はｌａｔｅ成分の強度算出結果を保持するための蓄積手段、８１９は（ｅａｒｌｙ）成分と（ｌａｔｅ）成分の差分を計算する減算器、８２０は複数スロット・フレームにわたって強度算出結果を電力加算（累算）する処理手段である。
【００３７】
本実施例では、従来フィンガ毎に有していたＤＬＬ制御部を複数のフィンガで共用化するため、復調系の各フィンガ８０１，８０２，８０３はそれぞれ逆拡散ブロック８０４と検波ブロック８０５のみを有し、ＤＬＬ機能のためのブロックを有しておらず、一つのＤＬＬ制御ブロック８０８においてｉフィンガ分のＤＬＬ制御を時分割処理する。
【００３８】
ＤＬＬ制御ブロック８０８では、まずセレクタ８０６からフィンガ毎の逆拡散タイミングを選択し（ｅａｒｌｙ）成分の逆拡散を行い（８０９）、強度算出同相加算を行い（８１０）、この結果を蓄積手段８１７に蓄積する。つぎに（ｌａｔｅ）成分についても同様の処理を行い、算出結果を蓄積手段８１８に蓄積する。
【００３９】
つぎに上記蓄積手段８１７，８１８に蓄積されているこれらの値を抽出し、（ｅａｒｌｙ）成分と（ｌａｔｅ）成分の差分を計算する（８１９）。さらにスロット間にわたってこのデータを加算（８２０）し、加算後のデータをセレクタ８１３を介してフィンガ毎に蓄積するメモリ等の蓄積手段８１４に蓄積する。上記操作を複数フィンガそれぞれに対して行う。
【００４０】
最終的に蓄積手段８１４には各フィンガのスロット間加算結果が蓄積されているため、これをセレクタ８１５で切り替え、時分割にＤＬＬ判定（８１６）を行い、その結果をセレクタ８０７を介してそれぞれのフィンガの逆拡散タイミングにフィードバックする。なお、（ｅａｒｌｙ）成分と（ｌａｔｅ）成分の計算の順序については（ｌａｔｅ）成分を先に行ってもよい。
【００４１】
（実施例３）
図９に本発明の第３の実施例における受信機構成を示す。図において、９０１は復調系フィンガ＃１（アンテナ＃１送信パターン処理用）、９０２は復調系フィンガ＃１（アンテナ＃２送信パターン処理用）、９０３は復調系フィンガ＃Ｉ（アンテナ＃１送信パターン処理用）、９０４は復調系フィンガ＃Ｉ（アンテナ＃２送信パターン処理用）、９０５は各アンテナパターンと各フィンガ毎のスロット平均化結果を保持するための蓄積手段である。
【００４２】
本実施例では、基地局において送信ダイバシチ技術が運用されている場合に、前記第１および第２の実施例における時分割処理を端末受信機において適用する。
【００４３】
基地局において送信ダイバシチ技術が運用されている場合、送信データは複数のアンテナ（アンテナ数＝Ｔ）からそれぞれ異なったパターンで変調され、端末に送信される。端末ではこれらの受信データをアンテナ毎に復調する必要があり、各アンテナ、各フィンガ毎に復調系（９０１，９０２，９０３，９０４）を用意する必要がある。
【００４４】
本実施例においては、端末に一つのタイミング追従制御ブロックを有し、これを複数アンテナ、複数フィンガで共用化し、ＤＬＬ制御を時分割に行うことにより、回路規模を小さくすることが可能となる。
【００４５】
（実施例４）
図１０に本発明の第４の実施例における受信機構成を示す。本実施例では、前記第１から第３までの実施例における時分割処理を、複数のチャネルを収容する基地局において適用する。図において、１００１は復調系チャネル１、１００２は復調系チャネル２、１００３は復調系チャネルｎ、１００４は各チャネル、各フィンガ毎のスロット平均化結果を保持するための蓄積手段である。
【００４６】
基地局側装置では複数の端末からのデータを処理するため、各チャネル、各パス毎に復調系１００１，１００２，１００３…を用意する必要がある。基地局において一つまたは複数のタイミング追従制御ブロック８０８を有し、これらを複数チャネル、複数パスで共用化し、ＤＬＬ制御を時分割に行うことにより回路規模を小さくすることが可能となる。
【００４７】
（実施例５）
図１１に本発明の第５の実施例における受信機構成を示す。本実施例では、前記第１から第４までの実施例における時分割処理を、複数の指向性アンテナを用いてセクタ化されている基地局において適用する。図において、１１０１はセクタ１用復調系、１１０２はセクタ２用復調系、１１０３はセクタｓ用復調系、１１０４は各セクタ、各チャネル、各フィンガ毎のスロット平均化結果を保持するための蓄積手段である。
【００４８】
端末からのデータを複数のセクタで受信するソフトハンドオーバの場合、基地局において複数セクタ、および複数パス分の受信データを復調し、ＲＡＫＥ合成と呼ばれる受信データの合成を行うため、各セクタ、各パス毎に復調系１１０１，１１０２，１１０３…を用意する必要がある。基地局において一つまたは複数のタイミング追従制御ブロック８０８を有し、これらを複数セクタ、複数パスで共用化し、ＤＬＬ制御を時分割に行うことにより回路規模を小さくすることが可能となる。
【００４９】
（実施例６）
図１２に本発明の第６の実施例における受信機構成を示す。本実施例では、第１から第３までの実施例における時分割処理を複数のアンテナを用いたアンテナダイバシチ適用されている移動局において適用する。図において、１２０１は受信アンテナ１用復調系、１２０２は受信アンテナ２からの受信信号、１２０３は受信アンテナ２用復調系、１２０４は各受信アンテナの各フィンガ毎のスロット平均化結果を保持するための蓄積手段である。
【００５０】
アンテナダイバシチ適用時には、複数アンテナそれぞれについて複数パス分の受信データを復調するため、各アンテナ、各パス毎に復調系１２０１，１２０２…を用意する必要がある。
【００５１】
移動局において一つのタイミング追従制御ブロック８０８を有し、これを複数アンテナ、複数パスで共用化し、時分割に動作させることにより回路規模を小さくすることが可能となる。
【００５２】
（実施例７）
第７の実施例では、第１から第６までの実施例と合わせ、同期系によるパスサーチにおけるパスサーチ精度を下げる。具体的には復調系によるタイミング追従制御ＤＬＬ制御を動作させている場合には、電力加算回数をＤＬＬ制御未動作時の場合の１／２程度に下げる。
【００５３】
例えば、ＤＬＬ制御部を動作させない場合、パスタイミングの精度を高めるために同期系によるパスサーチ時に１００ｍｓの間で３２回電力加算を行う必要があったと仮定すると、ＤＬＬ制御を動作させる場合には、同期系によるパスサーチでは１００ｍｓの間で１６回電力加算を行う。ＤＬＬ制御を動作させた場合、多少パスサーチ精度が悪くても、ＤＬＬ制御で補正することが可能であり、同期系における電力加算回数を減らすことにより、消費電力を低減することが可能となる。
【００５４】
（実施例８）
図１３に本発明の第８の実施例における受信機構成を示す。本実施例では、同期系で計算される逆拡散処理とＤＬＬ制御部で計算される逆拡散処理が機能として重複していることから、これを共用化する。図において、１３０１は同期系１３０２は同期系内の逆拡散部、１３０３は同期系内の同相加算部、１３０４は同期系内のスロット平均化部、１３０５は同期系内のピーク検出部、１３０６はＤＬＬ制御部、１３０７はｅａｒｌｙ／ｌａｔｅタイミングの同相加算結果を切り替えるためのセレクタ、１３０８はｅａｒｌｙタイミング、ｌａｔｅタイミングそれぞれの同相結果を保持するための蓄積手段、１３０９はＤＬＬ判定部１３１０はＤＬＬ判定結果を各フィンガに帰還するためのセレクタ、１３１１はｅａｒｌｙ／ｌａｔｅタイミングの同相加算結果の差分算出、１３１２は差分算出結果の電力加算（平均化）部である。
【００５５】
すなわち、図１３に示すように、ＤＬＬ制御部１３０６は同期系からの出力を切り替えるセレクタ１３０７と（ｅａｒｌｙ）タイミングのスロット平均化結果および（ｌａｔｅ）タイミングのスロット平均化結果を保持する蓄積手段１３０８およびＤＬＬ判定部のみを有し、逆拡散、同相加算処理およびスロット平均化の各処理は同期系１３０１において行う。
【００５６】
本来、同期系１３０１における逆拡散処理では遅延プロファイルを取得し、ピーク検出を行っているために、逆拡散すべきタイミングの前後のタイミング、すなわちｅａｒｌｙタイミングやｌａｔｅタイミングにおける逆拡散結果を容易に得ることが可能である。このことによりＤＬＬ制御のための回路規模を低減することが可能となる。
【００５７】
【発明の効果】
本発明の無線通信装置の受信機は、受信タイミング追従制御（ＤＬＬ制御）部の回路を複数のタイミングでの処理間で共用化し、時分割に処理した場合、もしくは複数フィンガのＤＬＬ制御部を共用化し、これを時分割に処理した場合、回路規模を大きく削減することが可能である。
【００５８】
またＤＬＬ制御動作時は同期系における電力加算回数を減らすことにより、同期追従特性を劣化させることなく消費電力をさらに低減することが可能である。
【図面の簡単な説明】
【図１】従来例のＣＤＭＡ方式移動通信システムにおける通信装置の構成を示すブロック図。
【図２】従来のＣＤＭＡ方式移動通信システムにおける受信機の構成を示すブロック図。
【図３】従来のＤＬＬ制御ブロックの詳細構成を示すブロック図。
【図４】電力加算によりプロファイルが平均化される様子を示す説明図。
【図５】従来のＤＬＬ制御動作を示す説明図。
【図６】本発明の一実施例によるＤＬＬ制御動作を示す説明図。
【図７】複数フィンガで時分割にＤＬＬ制御を行うことを示す説明図。
【図８】本発明による第２の実施例の受信機の構成を示すブロック図。
【図９】本発明による第３の実施例の受信機の構成を示すブロック図。
【図１０】本発明による第４の実施例の受信機の構成を示すブロック図。
【図１１】本発明による第５の実施例の受信機の構成を示すブロック図。
【図１２】本発明による第６の実施例の受信機の構成を示すブロック図。
【図１３】本発明による第８の実施例の受信機の構成を示すブロック図。
【符号の説明】
１０１…アンテナ、１０２…無線部、１０３…ベースバンド部、１０４…送信部、１０５…同期系、１０６…復調系、１０７…誤り制御系、１０８…インタフェース、１０９…電力制御系、１１０…送受信されるデータ、１１１…無線通信装置の制御部、２１６…タイミング追従制御部（ＤＬＬ制御部）。

Claims (1)

1. 符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）方式移動通信システムにおける通信装置において、受信機は、
   受信アンテナから受信された搬送波周波数帯域の受信信号をベースバンドのスペクトル拡散信号に変換する無線部と、
   上記のベースバンド信号と拡散符号との相関演算を行い、受信タイミングを検出して、同期確立および同期捕捉を行う同期系と、
   無線伝搬路で生じるマルチパスそれぞれのパス毎に復調系フィンガを構成し、各復調系フィンガはそれぞれ上記同期系で検出された受信タイミングで逆拡散を行う逆拡散ブロックと位相回転を補正する検波ブロックとを備え、一方、各復調系フィンガの逆拡散のタイミングを受信タイミングのずれにかかわらず高い相関出力が得られるように順次制御するタイミング追従制御ブロック（ＤＬＬ制御ブロック）を有する復調系とを有し、
   前記タイミング追従制御ブロックは、前記同期系が検出したタイミングに対し異なった２つのタイミングにおける逆拡散結果を得るための逆拡散ブロックと、該逆拡散結果を同相加算する強度算出ブロックと、前記異なった２つのタイミングにおける各同相加算結果の差分を計算し、これを複数スロット分電力加算するスロット平均化ブロックと、上記スロット平均化ブロックからの出力に基づきタイミング追従制御判定を行うタイミング追従制御判定ブロックを具備し、該タイミング追従制御判定ブロックのタイミング追従制御判定は、前記逆拡散ブロックおよび強度算出ブロックの時分割共用により、前記受信機の移動速度により計算されるパスの移動が前記タイミング追従制御ブロックによる一回のパスタイミングの移動を超えない範囲内の複数フレームあたりに一度の周期で行なうことを特徴とする通信装置。

Images