JP4384196B2 - スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ - Google Patents

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Description

本発明は、スピンＦＥＴ(spin field effect transistor)、磁気抵抗効果素子(magnetoresistive element)及びスピンメモリに関する。
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの実用化を目指して研究開発が日々盛んに行われている。例えば、磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)や、ハードディスクの再生磁気ヘッドなどのＴＭＲ(tunnel magneto-resistance)効果を利用するデバイスは、その代表例である。
最近では、次世代スピンデバイスとしてスピンＦＥＴが提案されている。
スピンＦＥＴは、２値データを記憶する磁気記録部を有する点に特長を有し、メモリセルや、リコンフィギャブル(re-configurable)なロジック回路の構成要素などに使用される。スピンＦＥＴによりロジック回路を構成する場合、１種類の回路の磁気記録部のデータを書き換えるだけで、AND、NOR、OR、EX-ORなどの全てのロジックを選択的に実現できる可能性がある。
これが実現されると、ロジック回路の種類に応じてトランジスタのレイアウトを変える必要がなくなるため、設計／開発期間の大幅な短縮と製造コストの大幅な削減が図れる。
従って、このようなロジック回路を磁気ランダムアクセスメモリや強誘電体メモリ(FeRAM: ferroelectric random access memory)などの不揮発性半導体メモリと組み合わせて使用することが検討されている。
しかし、現状のスピンＦＥＴでは、磁気記録部に対するデータ書き込みを電流磁場(書き込み電流により発生する磁場)又はスピン注入電流（スピン偏極電子によるスピントルク）により行っている。
このため、前者の電流磁場を使用する場合には、素子サイズが小さくなると、書き込み電流の値が大きくなって消費電力が増大する、という問題が発生し、後者のスピン注入電流を使用する場合には、データ書き込みに大きな電流密度を必要とするためにトンネルバリア膜の破壊という信頼性上の問題が発生する。
このような問題は、電子のスピン自由度を利用して磁気抵抗効果素子の磁化状態を変化させるスピンメモリにおいても同様に生じる。
JAP97, 10C514 (2005) Science 30, 2004 vol.303 pp.661.
本発明では、低消費電力及び高信頼性のスピンＦＥＴ、磁気抵抗効果素子及びスピンメモリを提案する。
本発明の例に係るスピンＦＥＴは、第１及び第２ソース／ドレイン領域と、第１及び第２ソース／ドレイン領域の間に配置されるチャネル領域と、チャネル領域上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極と、第１ソース／ドレイン領域上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜と、第２ソース／ドレイン領域上に配置され、磁化方向が上方向又は下方向に変化する第２強磁性膜と、第２強磁性膜上に配置される反強磁性強誘電膜と、第１ソース／ドレイン領域と第１強磁性膜との間及び第２ソース／ドレイン領域と第２強磁性膜との間の少なくとも１つに配置されるトンネルバリア膜とを備え、反強磁性強誘電膜の抵抗は、第１及び第２ソース／ドレイン領域がチャネル領域を介して導通したときのオン抵抗よりも大きい。
本発明の例に係るスピンＦＥＴは、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜と、磁化方向が上方向又は下方向に変化する第２強磁性膜と、第１及び第２強磁性膜の間に配置されるチャネル領域と、チャネル領域上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極と、第２強磁性膜上に配置される反強磁性強誘電膜と、第１強磁性膜とチャネル領域との間及び第２強磁性膜とチャネル領域との間の少なくとも１つに配置されるトンネルバリア膜とを備え、反強磁性強誘電膜の抵抗は、第１及び第２強磁性膜がチャネル領域を介して導通したときのオン抵抗よりも大きい。
本発明の例に係る磁気抵抗効果素子は、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜と、磁化方向が上方向又は下方向に変化する第２強磁性膜と、第１及び第２強磁性膜の間に配置されるトンネルバリア膜と、第２強磁性膜に隣接してトンネルバリア膜とは反対側に配置される反強磁性強誘電膜と、第２強磁性膜と反強磁性強誘電膜との間に配置される非磁性材料とを備え、反強磁性強誘電膜の抵抗は、第１強磁性膜、第２強磁性膜及びトンネルバリア膜からなる可変抵抗素子の抵抗の最大値よりも大きい。
本発明の例に係るスピンメモリは、半導体基板と、半導体基板の表面領域に配置されるＦＥＴと、ＦＥＴの直上に配置され、下端がＦＥＴの２つのソース／ドレイン領域のうちの１つに接続される上述の磁気抵抗効果素子と、磁気抵抗効果素子の上端に接続され、第１方向に延びるビット線と、ＦＥＴのゲート電極に接続され、第１方向に交差する第２方向に延びるワード線とを備える。
本発明によれば、低消費電力及び高信頼性のスピンＦＥＴ、磁気抵抗効果素子及びスピンメモリを実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明では、まず、垂直磁化膜（perpendicular magnetic film）を使用してフリー層及びピンド層を形成する。垂直磁化膜は、面内磁化膜(in-plane magnetic film)に比べて熱安定性にも優れる。
ここで、垂直磁化膜とは、磁化方向が膜面に対して垂直方向（上方向又は下方向）となるいわゆる垂直磁気異方性(perpendicular magnetic anisotropy)を有する強磁性膜のことである。また、面内磁化膜とは、磁化方向が膜面に平行な方向となる強磁性膜のことである。
また、膜面とは、膜厚方向の面、即ち、膜の上面又は下面のことをいい、膜の側面は、膜面に含まれない。
次に、垂直磁化膜からなるフリー層に、磁化反転をアシストする反強磁性強誘電膜(anti-ferromagnetic ferroelectric film)を付加する。
反強磁性強誘電膜は、垂直磁化膜としてのフリー層と組み合わせることにより、フリー層の磁化反転に必要な磁場（臨界磁場）又はスピン注入電流（臨界電流密度）を大幅に低減する作用を有する。
反強磁性強誘電膜の代表例は、Cr2O3である。
例えば、Cr2O3/Pt/[CoPt]3/Ptというラミネート構造では、温度150Kで、電圧の向きによりフリー層としての[CoPt]3の磁化方向を制御できる。
さらに、本発明では、書き込み時におけるトンネルバリア膜の破壊を防止するために、以下の構成を採用する。
・ スピンＦＥＴの場合
反強磁性強誘電膜の抵抗をスピンＦＥＴのオン抵抗よりも大きくする。
・ 磁気抵抗効果素子又はスピンメモリの場合
反強磁性強誘電膜の抵抗を磁気抵抗効果素子（可変抵抗素子）の抵抗の最大値よりも大きくする。
この主旨は、書き込み時に、反強磁性強誘電膜にかかる電圧をトンネルバリア膜にかかる電圧よりも大きくして、トンネルバリア膜の破壊を防ぐ点にある。
書き込み方式については、例えば、反強磁性強誘電膜の磁化方向をそれにかかる電圧の向きにより制御する方式を採用する。
反強磁性強誘電膜の磁化方向が定まると、フリー層（強磁性膜）と反強磁性強誘電膜との磁気結合により、フリー層の磁化は、反強磁性強誘電膜の磁化方向と同じ方向を向き易くなる。
また、この方式に、スピン注入電流（スピン偏極電子によるスピントルク）を用いる方式、書き込み電流により生じる磁場を用いる方式などを組み合わせてもよい。
さらに、スピン注入電流を流すためには、必然的に、反強磁性強誘電膜に電圧がかかるため、スピン注入電流を用いる方式を単独で採用しても構わない。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) スピンＦＥＴ
まず、本発明の例をスピンＦＥＴに適用した場合について説明する。
A. 第１基本構造
図１は、スピンＦＥＴの第１基本構造を示している。
第１基本構造は、スピン注入書き込み方式により書き込みを実行するトンネルバリアタイプスピンＦＥＴに関する。
半導体基板１０内には、ソース／ドレイン領域１１ａ−１，１１ａ−２及びエクステンション領域１１ｂが形成される。これらソース／ドレイン領域１１ａ−１，１１ａ−２及びエクステンション領域１１ｂは、不純物拡散層から構成される。
２つのソース／ドレイン領域１１ａ−１，１１ａ−２間には、チャネル領域１１ｃが配置される。スピンＦＥＴがオンになると、チャネル領域１１ｃ内には、チャネルが形成される。
チャネル領域１１ｃ上には、ゲート絶縁膜１８を介してゲート電極１９が形成される。ゲート電極１９上には、ゲート電極１９を加工するときのマスクとなるキャップ絶縁膜２２が形成される。ゲート絶縁膜１８、ゲート電極１９及びキャップ絶縁膜２２の側壁には、側壁絶縁膜２３が形成される。
ソース／ドレイン領域１１ａ−１上には、トンネルバリア膜２０が形成される。トンネルバリア膜２０上には、垂直磁気異方性を有する強磁性膜から構成されるピンド層１２が形成される。
ピンド層１２の磁化方向は、反強磁性膜１４により固定される。例えば、ピンド層１２の磁化は、上向きに固定される。
ソース／ドレイン領域１１ａ−２上には、トンネルバリア膜２１が形成される。トンネルバリア膜２１上には、垂直磁気異方性を有する強磁性膜から構成されるフリー層１３が形成される。
ここで、トンネルバリア層２０，２１については、そのうちの１つを省略してもよい。
また、ピンド層１２の磁化の固定は、反強磁性膜１４を用いずに、ピンド層１２を十分に厚くすることにより行ってもよい。また、ピンド層１２の磁化は、下向きに固定されていてもよい。
フリー層１３上には、反強磁性強誘電膜１５が形成される。反強磁性強誘電膜１５は、フリー層１３の磁化反転をアシストする。
また、反強磁性強誘電膜１５の抵抗がスピンＦＥＴのオン抵抗よりも大きくなるように、反強磁性強誘電膜１５の材料、サイズなどが決定される。
反強磁性膜１４上及び反強磁性強誘電膜１５上には、それぞれ、電極１６，１７が形成される。
電極１６は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。
同様に、電極１７は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
このような構造のスピンＦＥＴにおいて、書き込みは、ゲート電極１９に書き込み電圧Ｗを与えてスピンＦＥＴをオンにし、電極１６，１７間にチャネル領域１１ｃを介してスピン注入電流を流すことにより行う。
書き込みデータの値は、スピン注入電流の向きにより決定される。スピン注入電流の向きは、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより制御される。
ここで、スピン注入電流が流れると、反強磁性強誘電膜１５に一定電圧がかかり、その内部には電場が発生する。これに起因して、反強磁性強誘電膜１５には歪が生じ、まず、反強磁性強誘電膜１５の磁化が反転する。このため、反強磁性強誘電膜１５の磁化がフリー層１３の磁化反転をアシストする。
例えば、ピンド層１２及びフリー層１３の磁気モーメントをアンチパラレル（磁化方向が逆向き）にするときは、スピン注入電流をＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって流す。
この時、反強磁性強誘電膜１５には、フリー層１３側がプラス、電極１７側がマイナスとなる電場が発生し、まず、反強磁性強誘電膜１５の磁化方向が下向き（ピンド層１２の磁化方向に対してアンチパラレル）となる。
従って、フリー層１３の磁化は、フリー層１３と反強磁性強誘電膜１５との磁気結合により、反強磁性強誘電膜１５の磁化方向と同じ方向を向き易くなる。
この状態で、さらに、スピン注入電流がＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって継続して流れるため、ピンド層１２の磁化方向と逆向き（下向き）にスピン偏極された電子は、ピンド層１２により反射され、フリー層１３内の電子にスピントルクを与える。同時に、反強磁性強誘電膜１５の磁化方向と同じ向き（下向き）にスピン偏極された電子は、反強磁性強誘電膜１５を通過し、フリー層１３内の電子にスピントルクを与える。
その結果、フリー層１３の磁化方向は、下向きとなり、ピンド層１２の磁化方向に対してアンチパラレルとなる。
また、ピンド層１２及びフリー層１３の磁気モーメントをパラレル（磁化方向が同じ向き）にするときは、スピン注入電流をＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって流す。
この時、反強磁性強誘電膜１５には、フリー層１３側がマイナス、電極１７側がプラスとなる電場が発生し、まず、反強磁性強誘電膜１５の磁化方向が上向き（ピンド層１２の磁化方向に対してパラレル）となる。
従って、フリー層１３の磁化は、フリー層１３と反強磁性強誘電膜１５との磁気結合により、反強磁性強誘電膜１５の磁化方向と同じ方向を向き易くなる。
この状態で、さらに、スピン注入電流がＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって継続して流れるため、ピンド層１２の磁化方向と同じ向き（上向き）にスピン偏極された電子は、ピンド層１２を通過し、フリー層１３内の電子にスピントルクを与える。
その結果、フリー層１３の磁化方向は、上向きとなり、ピンド層１２の磁化方向に対してパラレルとなる。
このように、第１基本構造によれば、反強磁性強誘電膜１５がスピン注入磁化反転をアシストするため、スピン注入電流の臨界電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
また、書き込み時に、反強磁性強誘電膜１５にかかる電圧は、トンネルバリア膜２０，２１にかかる電圧よりも大きくなるため、トンネルバリア膜２０，２１の破壊を防止することができる。
読み出しは、例えば、図５に示すように、ゲート電極１９に読み出し電圧Ｒを与えてスピンＦＥＴをオンにし、電極１６，１７間にチャネル領域１１ｃを介して読み出し電流を流すことにより行う。
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
ピンド層１２及びフリー層１３の磁気モーメントがパラレルの場合には、通常のＦＥＴと同様に、スピンＦＥＴをオンにすると読み出し電流が流れる。これに対し、ピンド層１２及びフリー層１３の磁気モーメントがアンチパラレルの場合には、スピンＦＥＴをオンにしても読み出し電流が流れない。
従って、第１基本構造によれば、フリー層１３に書き込んだデータに応じて、スピンＦＥＴを、ゲート電圧によりスイッチングが制御される通常のＦＥＴとして、又は、ゲート電圧によらず、常にオフ状態のＦＥＴとして、選択的に使用できる。また、フリー層１３のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
尚、ピンド層１２及びフリー層１３は、大きなMR(magneto-resistive)比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
以上、説明したように、第１基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンＦＥＴを実現できる。
B. 第２基本構造
図２は、スピンＦＥＴの第２基本構造を示している。
第２基本構造は、電圧の向きにより書き込みデータを制御するトンネルバリアタイプスピンＦＥＴに関する。
デバイス構造については、第１基本構造と同じであるため、ここでは、その説明を省略する。
第２基本構造では、スピントルクを利用せず、電圧のみでフリー層１３の磁化方向を制御する。
具体的には、データ書き込みは、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、反強磁性強誘電膜１５の内部に電場を発生させることにより行う。
例えば、ピンド層（強磁性膜）１２及びフリー層（強磁性膜）１３の磁気モーメントをアンチパラレルにするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ２＞Ｖ１にする。
この時、反強磁性強誘電膜１５の内部では、フリー層１３側がプラス、電極１７側がマイナスとなる電場が発生する。
従って、反強磁性強誘電膜１５の磁化方向は、下向きとなり、ピンド層１２の磁化方向（上向き）に対してアンチパラレルとなる。
これに伴い、フリー層１３は、反強磁性強誘電膜１５との磁気結合により、その磁化方向が反強磁性強誘電膜１５の磁化方向と同じ下向き（ピンド層１２の磁化方向に対してアンチパラレル）となる。
また、ピンド層１２及びフリー層１３の磁気モーメントをパラレルにするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ１＞Ｖ２にする。
この時、反強磁性強誘電膜１５の内部では、フリー層１３側がマイナス、電極１７側がプラスとなる電場が発生する。
従って、反強磁性強誘電膜１５の磁化方向は、上向きとなり、ピンド層１２の磁化方向（上向き）に対してパラレルとなる。
これに伴い、フリー層１３は、反強磁性強誘電膜１５との磁気結合により、その磁化方向が反強磁性強誘電膜１５の磁化方向と同じ上向き（ピンド層１２の磁化方向に対してパラレル）となる。
このように、第２基本構造によれば、反強磁性強誘電膜１５にかける電圧の向きのみでスピンＦＥＴのフリー層１３に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
また、書き込み時に、反強磁性強誘電膜１５にかかる電圧は、トンネルバリア膜２０，２１にかかる電圧よりも大きくなるため、トンネルバリア膜２０，２１の破壊を防止することができる。
読み出しは、例えば、図５に示すように、ゲート電極１９に読み出し電圧Ｒを与えてスピンＦＥＴをオンにし、電極１６，１７間にチャネル領域１１ｃを介して読み出し電流を流すことにより行う。
ピンド層１２及びフリー層１３の磁気モーメントがパラレルの場合には、通常のＦＥＴと同様に、スピンＦＥＴをオンにすると読み出し電流が流れる。これに対し、ピンド層１２及びフリー層１３の磁気モーメントがアンチパラレルの場合には、スピンＦＥＴをオンにしても読み出し電流が流れない。
従って、第２基本構造によれば、フリー層１３に書き込んだデータに応じて、スピンＦＥＴを、ゲート電圧によりスイッチングが制御される通常のＦＥＴとして、又は、ゲート電圧によらず、常にオフ状態のＦＥＴとして、選択的に使用できる。また、フリー層１３のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
尚、第２基本構造では、ゲート電極１９に書き込み電圧Ｖ２を与えることに代えて、半導体基板１１にバックゲートバイアスとして書き込み電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に書き込み電圧Ｖ２を与えてもよい。
また、ピンド層１２及びフリー層１３は、大きなMR比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
以上、説明したように、第２基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンＦＥＴを実現できる。
C. 第３基本構造
図３は、スピンＦＥＴの第３基本構造を示している。
第３基本構造は、スピン注入書き込み方式により書き込みを実行するトンネルバリアタイプスピンＦＥＴに関する。
半導体基板１０は、２つの凹部を有する。
２つの凹部のうちの１つ内には、トンネルバリア膜２０を介して、垂直磁気異方性を有する強磁性膜から構成されるピンド層１２が形成される。ピンド層１２の磁化方向は、反強磁性膜１４により固定される。例えば、ピンド層１２の磁化は、上向きに固定される。
２つの凹部のうちの他の１つ内には、トンネルバリア膜２１を介して、垂直磁気異方性を有する強磁性膜から構成されるフリー層１３が形成される。
ここで、トンネルバリア層２０，２１については、そのうちの１つを省略してもよい。
また、ピンド層１２の磁化の固定は、反強磁性膜１４を用いずに、ピンド層１２を十分に厚くすることにより行ってもよい。また、ピンド層１２の磁化は、下向きに固定されていてもよい。
ピンド層１２及びフリー層１３の間には、チャネル領域１１ｃが配置される。スピンＦＥＴがオンになると、チャネル領域１１ｃ内には、チャネルが形成される。
チャネル領域１１ｃ上には、ゲート絶縁膜１８を介してゲート電極１９が形成される。ゲート電極１９上には、ゲート電極１９を加工するときのマスクとなるキャップ絶縁膜２２が形成される。ゲート絶縁膜１８、ゲート電極１９及びキャップ絶縁膜２２の側壁には、側壁絶縁膜２３が形成される。
フリー層１３上には、反強磁性強誘電膜１５が形成される。反強磁性強誘電膜１５は、フリー層１３の磁化反転をアシストする。
また、反強磁性強誘電膜１５の抵抗がスピンＦＥＴのオン抵抗よりも大きくなるように、反強磁性強誘電膜１５の材料、サイズなどが決定される。
反強磁性膜１４上及び反強磁性強誘電膜１５上には、それぞれ、電極１６，１７が形成される。
電極１６は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。
同様に、電極１７は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
このような構造のスピンＦＥＴにおいて、書き込みは、ゲート電極１９に書き込み電圧Ｗを与えてスピンＦＥＴをオンにし、電極１６，１７間にチャネル領域１１ｃを介してスピン注入電流を流すことにより行う。
書き込みデータの値は、スピン注入電流の向きにより決定される。スピン注入電流の向きは、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより制御される。
ここで、スピン注入電流が流れると、反強磁性強誘電膜１５に一定電圧がかかり、その内部には電場が発生する。これに起因して、反強磁性強誘電膜１５には歪が生じ、まず、反強磁性強誘電膜１５の磁化が反転する。このため、反強磁性強誘電膜１５の磁化がフリー層１３の磁化反転をアシストする。
例えば、ピンド層１２及びフリー層１３の磁気モーメントをアンチパラレル（磁化方向が逆向き）にするときは、スピン注入電流をＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって流す。
この時、反強磁性強誘電膜１５には、フリー層１３側がプラス、電極１７側がマイナスとなる電場が発生し、まず、反強磁性強誘電膜１５の磁化方向が下向き（ピンド層１２の磁化方向に対してアンチパラレル）となる。
従って、フリー層１３の磁化は、フリー層１３と反強磁性強誘電膜１５との磁気結合により、反強磁性強誘電膜１５の磁化方向と同じ方向を向き易くなる。
この状態で、さらに、スピン注入電流がＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって継続して流れるため、ピンド層１２の磁化方向と逆向き（下向き）にスピン偏極された電子は、ピンド層１２により反射され、フリー層１３内の電子にスピントルクを与える。同時に、反強磁性強誘電膜１５の磁化方向と同じ向き（下向き）にスピン偏極された電子は、反強磁性強誘電膜１５を通過し、フリー層１３内の電子にスピントルクを与える。
その結果、フリー層１３の磁化方向は、下向きとなり、ピンド層１２の磁化方向に対してアンチパラレルとなる。
また、ピンド層１２及びフリー層１３の磁気モーメントをパラレル（磁化方向が同じ向き）にするときは、スピン注入電流をＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって流す。
この時、反強磁性強誘電膜１５には、フリー層１３側がマイナス、電極１７側がプラスとなる電場が発生し、まず、反強磁性強誘電膜１５の磁化方向が上向き（ピンド層１２の磁化方向に対してパラレル）となる。
従って、フリー層１３の磁化は、フリー層１３と反強磁性強誘電膜１５との磁気結合により、反強磁性強誘電膜１５の磁化方向と同じ方向を向き易くなる。
この状態で、さらに、スピン注入電流がＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって継続して流れるため、ピンド層１２の磁化方向と同じ向き（上向き）にスピン偏極された電子は、ピンド層１２を通過し、フリー層１３内の電子にスピントルクを与える。
その結果、フリー層１３の磁化方向は、上向きとなり、ピンド層１２の磁化方向に対してパラレルとなる。
このように、第３基本構造によれば、反強磁性強誘電膜１５がスピン注入磁化反転をアシストするため、スピン注入電流の臨界電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
また、書き込み時に、反強磁性強誘電膜１５にかかる電圧は、トンネルバリア膜２０，２１にかかる電圧よりも大きくなるため、トンネルバリア膜２０，２１の破壊を防止することができる。
読み出しについては、第１基本構造（図５）と同じであるため、ここでは、その説明を省略する。
以上、説明したように、第３基本構造においても、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンＦＥＴを実現できる。
B. 第４基本構造
図４は、スピンＦＥＴの第４基本構造を示している。
第４基本構造は、電圧の向きにより書き込みデータを制御するトンネルバリアタイプスピンＦＥＴに関する。
デバイス構造については、第３基本構造と同じであるため、ここでは、その説明を省略する。
第４基本構造では、スピントルクを利用せず、電圧のみでフリー層１３の磁化方向を制御する。
具体的には、データ書き込みは、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、反強磁性強誘電膜１５の内部に電場を発生させることにより行う。
例えば、ピンド層（強磁性膜）１２及びフリー層（強磁性膜）１３の磁気モーメントをアンチパラレルにするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ２＞Ｖ１にする。
この時、反強磁性強誘電膜１５の内部では、フリー層１３側がプラス、電極１７側がマイナスとなる電場が発生する。
従って、反強磁性強誘電膜１５の磁化方向は、下向きとなり、ピンド層１２の磁化方向（上向き）に対してアンチパラレルとなる。
これに伴い、フリー層１３は、反強磁性強誘電膜１５との磁気結合により、その磁化方向が反強磁性強誘電膜１５の磁化方向と同じ下向き（ピンド層１２の磁化方向に対してアンチパラレル）となる。
また、ピンド層１２及びフリー層１３の磁気モーメントをパラレルにするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ１＞Ｖ２にする。
この時、反強磁性強誘電膜１５の内部では、フリー層１３側がマイナス、電極１７側がプラスとなる電場が発生する。
従って、反強磁性強誘電膜１５の磁化方向は、上向きとなり、ピンド層１２の磁化方向（上向き）に対してパラレルとなる。
これに伴い、フリー層１３は、反強磁性強誘電膜１５との磁気結合により、その磁化方向が反強磁性強誘電膜１５の磁化方向と同じ上向き（ピンド層１２の磁化方向に対してパラレル）となる。
このように、第４基本構造によれば、反強磁性強誘電膜１５にかける電圧の向きのみでスピンＦＥＴのフリー層１３に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
また、書き込み時に、反強磁性強誘電膜１５にかかる電圧は、トンネルバリア膜２０，２１にかかる電圧よりも大きくなるため、トンネルバリア膜２０，２１の破壊を防止することができる。
読み出しについては、第１基本構造（図５）と同じであるため、ここでは、その説明を省略する。
尚、第４基本構造では、ゲート電極１９に書き込み電圧Ｖ２を与えることに代えて、半導体基板１１にバックゲートバイアスとして書き込み電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に書き込み電圧Ｖ２を与えてもよい。
以上、説明したように、第４基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンＦＥＴを実現できる。
(2) スピンメモリ
次に、本発明の例をスピンメモリに適用した場合について説明する。
本発明の例を適用するに当たっては、メモリセルアレイの構造に特に制限されることはないが、説明を分かり易くするため、まず、本発明の例の適用が可能なメモリセルアレイの代表例を説明する。
図６は、メモリセルアレイの例を示している。
磁気抵抗効果素子Ｃの一端は、ビット線ＢＬに接続される。
ビット線ＢＬの一端は、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ１を経由してセンスアンプＳ／Ａに接続される。センスアンプＳ／Ａは、磁気抵抗効果素子Ｃからの読み出し電位Ｖｒと参照電位Ｖｒｅｆとを比較し、出力信号ＤＡＴＡを出力する。尚、Ｒｆは、帰還抵抗である。
ビット線ＢＬの他端は、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ２を経由して、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。
磁気抵抗効果素子Ｃの他端は、下部電極Ｌに接続される。下部電極Ｌは、選択スイッチとしてのＭＯＳトランジスタＳＴ３を経由してソース線ＳＬに接続される。ソース線ＳＬは、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ４を経由して、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
また、ソース線ＳＬは、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ５を経由して接地点Ｖｓｓに接続される。ＭＯＳトランジスタＳＴ３のゲートは、ワード線ＷＬに接続される。ワード線ＷＬは、ビット線ＢＬが延びる方向に対して交差する方向に延びる。
この構造のスピンメモリでは、データ書き込みは、例えば、スピン注入書き込み方式により行う。即ち、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより磁気抵抗効果素子Ｃに流れるスピン注入電流の向きを制御し、データ書き込みを実行する。
尚、データ書き込みは、スピン注入書き込み方式によらず、電圧の向きのみで磁気抵抗効果素子Ｃに対するデータ書き込みを実行する方式を採用することもできる。
また、例えば、図７に示すように、書き込み電流線ＷＷＬをメモリセルアレイ内に配置し、書き込み電流線ＷＷＬに流れる書き込み電流により発生する磁場を磁化反転のアシストとしてさらに使用してもよい。
以下、図６のメモリセルアレイを例にして、本発明の例に係るスピンメモリのメモリセルの基本構造について説明する。
A. 第１基本構造
図８は、スピンメモリの第１基本構造を示している。
第１基本構造は、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第１基本構造では、磁気抵抗効果素子ＭＴＪがＳＡＦ(synthetic anti-ferromagnetic)構造を有する。
半導体基板３１内には、ＳＴＩ(shallow trench isolation)構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。
ＭＯＳトランジスタＳＴ３は、ソース拡散領域３３、ドレイン拡散領域３４及びこれらの間のチャネル領域の上部に形成されるゲート電極３５を有する。ゲート電極３５は、図６のワード線ＷＬに相当する。
ソース拡散領域３３は、コンタクトプラグ３６を経由してソース線ＳＬに接続される。ドレイン拡散領域３４は、中間層３７を経由して下部電極３８に接続される。
下部電極３８上には、アモルファスバッファ層３９が形成される。アモルファスバッファ層３９上には、反強磁性強誘電膜４０が形成される。反強磁性強誘電膜４０上には、磁気抵抗効果素子ＭＴＪが形成される。磁気抵抗効果素子ＭＴＪは、トップピン型ＭＴＪ(magnetic tunnel junction)素子である。
また、反強磁性強誘電膜４０の抵抗は、磁気抵抗効果素子（可変抵抗素子）ＭＴＪの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜４０の材料、サイズなどが決定される。
本例では、磁気抵抗効果素子ＭＴＪは、反強磁性強誘電膜４０上の強磁性膜４１と、強磁性膜４１上の非磁性膜４２と、非磁性膜４２上の強磁性膜４３と、強磁性膜４３上のトンネルバリア膜４４と、トンネルバリア膜４４上の強磁性膜４５と、強磁性膜４５上の反強磁性膜４６とから構成される。
強磁性膜４１，４３，４５は、垂直磁気異方性を有する。
フリー層は、強磁性膜４１、非磁性膜４２及び強磁性膜４３のラミネート構造、即ち、ＳＡＦ構造を有する。強磁性膜４１，４３は、反強磁性相互作用により互いに磁気結合する。
ピンド層は、強磁性膜４５から構成され、反強磁性膜４６により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜４６の付与に代えて、強磁性膜４５の保持力を大きくすることにより固定してもよい。
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜４６によりピンド層の磁化方向を固定するのが好ましい。
磁気抵抗効果素子ＭＴＪの上面は、磁気抵抗効果素子ＭＴＪを保護する機能を持つキャップ導電膜４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。
磁気抵抗効果素子ＭＴＪ及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
書き込みデータの値は、例えば、図６のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜４０には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜４０には歪が生じ、まず、反強磁性強誘電膜４０の磁化が反転する。
そして、反強磁性強誘電膜４０が磁気抵抗効果素子ＭＴＪのフリー層の磁化反転をアシストする。
即ち、磁気抵抗効果素子ＭＴＪのフリー層は、反強磁性強誘電膜４０と磁気結合しているため、その磁化は、反強磁性強誘電膜４０の磁化方向と同じ方向を向こうとする。
従って、磁気抵抗効果素子ＭＴＪのフリー層について、スピン偏極電子による磁化反転が行い易くなる。
また、本例のメモリセル構造では、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することもできる。
データ読み出しは、例えば、ＭＯＳトランジスタＳＴ３をオンにして磁気抵抗効果素子ＭＴＪに読み出し電流を流すことにより行う。
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
尚、本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図９に示すように、ボトムピン型にしてもよい。
トップピン型の場合には、図８に示すように、アモルファスバッファ層３９上に、反強磁性強誘電膜４０、強磁性膜４１、非磁性膜４２、強磁性膜４３、トンネルバリア膜４４、強磁性膜４５、反強磁性膜４６の順で形成される。
これに対し、ボトムピン型の場合には、図９に示すように、アモルファスバッファ層３９上に、反強磁性膜４６、強磁性膜４５、トンネルバリア膜４４、強磁性膜４３、非磁性膜４２、強磁性膜４１、反強磁性強誘電膜４０の順で形成される。
その他の構成については、両者同じである。
以上、説明したように、第１基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
B. 第２基本構造
図１０は、スピンメモリの第２基本構造を示している。
第２基本構造も、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第２基本構造では、磁気抵抗効果素子ＭＴＪのピンド層及びフリー層が共に１つの強磁性膜から構成される。
半導体基板３１内には、ＳＴＩ構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。
ＭＯＳトランジスタＳＴ３の構造は、第１基本構造と同じである。
下部電極３８上には、アモルファスバッファ層３９が形成される。アモルファスバッファ層３９上には、反強磁性強誘電膜４０が形成される。反強磁性強誘電膜４０上には、磁気抵抗効果素子ＭＴＪが形成される。磁気抵抗効果素子ＭＴＪは、トップピン型ＭＴＪ素子である。
また、反強磁性強誘電膜４０の抵抗は、磁気抵抗効果素子（可変抵抗素子）ＭＴＪの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜４０の材料、サイズなどが決定される。
本例では、磁気抵抗効果素子ＭＴＪは、反強磁性強誘電膜４０上の強磁性膜４３と、強磁性膜４３上のトンネルバリア膜４４と、トンネルバリア膜４４上の強磁性膜４５と、強磁性膜４５上の反強磁性膜４６とから構成される。
強磁性膜４３，４５は、垂直磁気異方性を有する。
フリー層は、強磁性膜４３から構成される。ピンド層は、強磁性膜４５から構成され、反強磁性膜４６により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜４６の付与に代えて、強磁性膜４５の保持力を大きくすることにより固定してもよい。
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜４６によりピンド層の磁化方向を固定するのが好ましい。
磁気抵抗効果素子ＭＴＪの上面は、磁気抵抗効果素子ＭＴＪを保護する機能を持つキャップ導電膜４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。
磁気抵抗効果素子ＭＴＪ及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
書き込みデータの値は、例えば、図６のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜４０には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜４０には歪が生じ、まず、反強磁性強誘電膜４０の磁化が反転する。
従って、第１基本構造と同様に、反強磁性強誘電膜４０が磁気抵抗効果素子ＭＴＪのフリー層の磁化反転をアシストする。
尚、本例のメモリセル構造でも、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することができる。
データ読み出しについては、第１基本構造と同様に、例えば、ＭＯＳトランジスタＳＴ３をオンにして磁気抵抗効果素子ＭＴＪに読み出し電流を流すことにより行う。
尚、本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図１１に示すように、ボトムピン型にしてもよい。
トップピン型の場合には、図１０に示すように、アモルファスバッファ層３９上に、反強磁性強誘電膜４０、強磁性膜４３、トンネルバリア膜４４、強磁性膜４５、反強磁性膜４６の順で形成される。
これに対し、ボトムピン型の場合には、図１１に示すように、アモルファスバッファ層３９上に、反強磁性膜４６、強磁性膜４５、トンネルバリア膜４４、強磁性膜４３、反強磁性強誘電膜４０の順で形成される。
その他の構成については、両者同じである。
以上、説明したように、第２基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
C. 第３基本構造
図１２は、スピンメモリの第３基本構造を示している。
第３基本構造も、スピン注入電流の向き又は電圧の向きにより書き込みデータを制御するスピンメモリに関する。第３基本構造では、フリー層としての強磁性膜と反強磁性強誘電膜との間に非磁性膜が配置される。
半導体基板３１内には、ＳＴＩ構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。
ＭＯＳトランジスタＳＴ３の構造は、第１基本構造と同じである。
下部電極３８上には、アモルファスバッファ層３９が形成される。アモルファスバッファ層３９上には、反強磁性強誘電膜４０が形成される。反強磁性強誘電膜４０上には、非磁性膜５０が形成される。
非磁性膜５０上には、磁気抵抗効果素子ＭＴＪが形成される。磁気抵抗効果素子ＭＴＪは、トップピン型ＭＴＪ素子である。
また、反強磁性強誘電膜４０の抵抗は、磁気抵抗効果素子（可変抵抗素子）ＭＴＪの抵抗の最大値よりも大きくなるように、反強磁性強誘電膜４０の材料、サイズなどが決定される。
本例では、磁気抵抗効果素子ＭＴＪは、非磁性膜５０上の強磁性膜４３と、強磁性膜４３上のトンネルバリア膜４４と、トンネルバリア膜４４上の強磁性膜４５と、強磁性膜４５上の反強磁性膜４６とから構成される。
強磁性膜４３，４５は、垂直磁気異方性を有する。
フリー層は、強磁性膜４３から構成される。ピンド層は、強磁性膜４５から構成され、反強磁性膜４６により磁化方向が固定される。ピンド層の磁化方向は、反強磁性膜４６の付与に代えて、強磁性膜４５の保持力を大きくすることにより固定してもよい。
但し、安定性及び長期的信頼性の観点からすると、反強磁性膜４６によりピンド層の磁化方向を固定するのが好ましい。
非磁性膜５０は、反強磁性強誘電膜４０とフリー層としての強磁性膜４３との間の磁気結合の強さを調整するために配置される。非磁性膜５０の材質は、特に制限されないため、例えば、絶縁体、導電体などを使用できる。
非磁性膜５０は、貴金属から構成するのが好ましい。
磁気抵抗効果素子ＭＴＪの上面は、磁気抵抗効果素子ＭＴＪを保護する機能を持つキャップ導電膜４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。
磁気抵抗効果素子ＭＴＪ及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
書き込みデータの値は、例えば、図６のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
ここで、スピン注入電流が流れているとき、反強磁性強誘電膜４０には一定電圧が印加され、その内部には電場が発生する。これに起因して、反強磁性強誘電膜４０には歪が生じ、まず、反強磁性強誘電膜４０の磁化が反転する。
従って、第１基本構造と同様に、反強磁性強誘電膜４０が磁気抵抗効果素子ＭＴＪのフリー層の磁化反転をアシストする。
尚、本例のメモリセル構造でも、スピン注入書き込み方式に代えて、電圧の向きのみでデータ書き込みを実行することができる。
データ読み出しについては、第１基本構造と同様に、例えば、ＭＯＳトランジスタＳＴ３をオンにして磁気抵抗効果素子ＭＴＪに読み出し電流を流すことにより行う。
尚、本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図１３に示すように、ボトムピン型にしてもよい。
トップピン型の場合には、図１２に示すように、アモルファスバッファ層３９上に、反強磁性強誘電膜４０、非磁性膜５０、強磁性膜４３、トンネルバリア膜４４、強磁性膜４５、反強磁性膜４６の順で形成される。
これに対し、ボトムピン型の場合には、図１３に示すように、アモルファスバッファ層３９上に、反強磁性膜４６、強磁性膜４５、トンネルバリア膜４４、強磁性膜４３、非磁性膜５０、反強磁性強誘電膜４０の順で形成される。
その他の構成については、両者同じである。
以上、説明したように、第３基本構造によれば、電圧の向きにより磁化方向が変化する反強磁性強誘電膜を利用することにより、低消費電力及び高信頼性のスピンメモリを実現できる。
D. 磁気抵抗効果素子の構造
本発明の例に係るスピンメモリは、磁気抵抗効果素子ＭＴＪに反強磁性強誘電膜４０を付加する点に特徴を有する。従って、磁気抵抗効果素子ＭＴＪの構造は、上述の第１乃至第３基本構造に限定されることはない。
磁気抵抗効果素子ＭＴＪには、トップピン型及びボトムピン型の２種類が存在するが、トップピン型は、製造プロセス上及び素子特性上の観点からすると、ボトムピン型よりも好ましい。
(3) その他
強磁性膜のアスペクト比について説明する。
ここでいうアスペクト比とは、強磁性膜の平面形状の最大幅ｈmaxと最小幅ｈminとの比（ｈmax／ｈmin）のことである。
強磁性膜が長方形の場合には、最大幅ｈmaxは、長辺の長さとなり、最小幅ｈminは、短辺の長さとなる。また、強磁性膜が楕円形の場合には、最大幅ｈmaxは、長軸の長さとなり、最小幅ｈminは、短軸の長さとなる。
本発明に係わるスピンＦＥＴ及びスピンメモリに使用する強磁性膜（垂直磁化膜）のアスペクト比は、１以上に設定される。
アスペクト比が１又はその近傍では、強磁性膜の磁化は、膜面に対して垂直方向を向き易くなるが、アスペクト比が大きくなるに従い、強磁性膜の磁化方向は、膜面に垂直な方向から次第に傾いてくる。
即ち、アスペクト比が１を超えると、強磁性膜の磁化方向θは、膜面に対して０°＜θ＜９０°を向き易くなる。
本発明の例では、強磁性膜の磁化方向は、膜面に対して垂直方向から多少傾いていても問題はないが、この傾きθが大きくなり過ぎると好ましくないため、アスペクト比の上限は、強磁性膜の磁化が膜面に対して概ね垂直方向を向く値、即ち、３以下にするのが好ましい。
３． 材料例
本発明の例に係るスピンＦＥＴ及びスピンメモリの材料例を説明する。
反強磁性強誘電膜の例としては、Cr 2 O 3 がある。
Cr2O3については、その結晶構造を(111)配向にし、電場を[111]方向に印加すれば、[111]方向に磁化を変化させることができる。
ピンド層及びフリー層を構成する強磁性膜は、例えば、ラミネートされた第１及び第２薄膜から構成する。
第１薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bなどのアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiなどのホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geなどの磁性半導体の少なくとも１つから構成される。
また、第２薄膜は、FePt, Co/Pt, Co/Niなどの垂直磁気異方性を有する材料から構成される。
ここで、A-Bは、元素A,Bを含む合金、A-B-Cは、元素A,B,Cを含む合金を意味する。また、A/Bは、A膜及びB膜がラミネートされた構造を意味する。
トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される１つの材料の酸化物又は窒化物から構成される。
トンネルバリア膜の厚さとしては、0.1nmから100nmまでの範囲内の値にすることが好ましい。
半導体基板としては、Siなどの半導体から構成する場合と、GaAs, ZnSeなどの化合物半導体から構成する場合とがある。
前者の場合、例えば、Si上にトンネルバリア膜を直接形成することが難しいため、Siとトンネルバリア膜との間にGeを配置する。後者の場合、トンネルバリア膜は、GaAs, ZnSe上に直接形成できる。
本発明の例では、ピンド層及びフリー層が垂直磁気異方性を有することを前提とする。この場合、反強磁性強誘電膜としてCr 2 O 3 を用いると、臨界磁場又は臨界電流密度を大幅に低減できる。
スピンＦＥＴのフリー層（強磁性膜）と反強磁性強誘電膜との間には、Pt, Pdなどの貴金属から構成される非磁性膜を挿入してもよい。
例えば、反強磁性強誘電膜としてCr2O3を用いた場合には、図１４及び図１５に示すように、フリー層１３と反強磁性強誘電膜１５との間に、Pt, Pdなどの貴金属から構成される非磁性膜５２が配置される。
同様に、スピンメモリのフリー層（強磁性膜）と反強磁性強誘電膜との間に、Pt, Pdなどの貴金属から構成される非磁性膜を挿入してもよい。
例えば、反強磁性強誘電膜としてCr2O3を用いた場合には、図１６に示すように、フリー層４３と反強磁性強誘電膜４０との間に、Pt, Pdなどの貴金属から構成される非磁性膜５２が配置される。
また、反強磁性強誘電膜としてCr2O3を用いた場合には、図１７乃至図１９に示すように、スピンＦＥＴのピンド層１２及びフリー層１３は、それぞれ、トンネルバリア膜２０，２１に接触する部分に配置される大きなMR比を有するCoFeBなどのフルホイスラー合金と、トンネルバリア膜２０，２１に接触しない部分に配置されるCo/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜とから構成する。
同様に、図２０に示すように、スピンメモリのピンド層４５及びフリー層４３は、それぞれ、トンネルバリア膜４４に接触する部分に配置される大きなMR比を有するCoFeBなどのフルホイスラー合金と、トンネルバリア膜４４に接触しない部分に配置されるCo/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜とから構成する。
この場合、フルホイスラー合金により大きなMR比を得ることができると共に、フルホイスラー合金の磁化を、Co/Pt, FePt, Co/Niなどの垂直磁気異方性を有する強磁性膜により、垂直方向（上方向又は下方向）に向けることができる。
フルホイスラー合金としては、Co-Fe-Bの他、Co-Fe, Co-Fe-Ni, Ni-Fe(Fe rich), Co2FeSi1-xAlxなどがある。
尚、図１７乃至図２０において、図１４乃至図１６の例のように、フリー層と反強磁性強誘電膜との間に貴金属(例えば、Ru, Rhなど)からなる非磁性膜を配置してもよい。
ピンド層及びフリー層としての強磁性膜は、超常磁性にならないことが必要であり、そのために、その厚さとしては、0.4nm以上にすることが好ましい。
また、トンネルバリア膜としてMgOを使用し、強磁性膜として、Co-Fe-B、Co2FeSi1-xAlxなどのフルホイスラー合金を使用する組み合わせにすると、さらに大きなMR比を実現できる。
ピンド層の磁化方向を固定する反強磁性膜は、Fe(鉄)-Mn(マンガン), Pt(白金)-Mn(マンガン), Pt(白金)-Cr(クロム)-Mn(マンガン), Ni(ニッケル)-Mn(マンガン), Ir(イリジウム)-Mn(マンガン), NiO(酸化ニッケル), Fe2O3(酸化鉄)のグループから選択される１つの材料を使用する。
強磁性膜及び反強磁性膜については、そのなかに、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Mg(マグネシウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), O(酸素), N(窒素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ), B(ボロン)などの非磁性元素を添加し、磁気特性、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
ピンド層としての強磁性膜は、３層構造、例えば、Co(Co-Fe)/ Ru/ Co(CoFe), Co(Co-Fe)/ Ir/ Co(CoFe), Co(Co-Fe)/ Os/ Co(CoFe), Co(Co-Fe)/ Re/ Co(CoFe), Co-Fe-Bなどのアモルファス材料/ Ru/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Ir/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Os/ Co-Fe, Co-Fe-Bなどのアモルファス材料/ Re/ Co-Feにすると、磁化方向の固定が強固になる。
非磁性膜は、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ)、又は、これらの合金から構成する。
このような材料を使用すると、ビット線やワード線からの磁界がピンド層の磁化に影響を与え難くなるため、ピンド層の磁化がしっかりと固定できる。また、ピンド層からの漏洩磁界（stray field）を減少又は調節できるため、ピンド層としての強磁性膜の厚さに基づいて、フリー層としての強磁性膜の磁化反転の条件を制御できる。
スピンＦＥＴに関しては、ゲート絶縁膜とゲート電極との間にフローティングゲートを配置するスタックゲート構造としてもよい。また、スピンＦＥＴと通常のＣＭＯＳ回路（ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ）とを組み合わせて、リコンフィギャブルなロジック回路を構成することもできる。
４． 製造方法
次に、本発明の例に係る製造方法について説明する。
スピンメモリのメモリセルについては、複数の膜を単純に積み重ねてパターニングするだけなので、ここでは、スピンＦＥＴの製造方法について説明する。
(1) 第１例
図２１乃至図２６は、スピンＦＥＴの製造方法の第１例を示している。
この製造方法により形成されるスピンＦＥＴは、半導体基板内の凹部に満たされた強磁性膜をソース／ドレイン領域とする。
まず、図２１に示すように、ＣＶＤ(chemical vapor deposition)、ＰＥＰ(photo engraving process)、ＲＩＥ(reactive ion etching)などの方法を利用して、半導体基板（例えば、シリコン基板）１１内にＳＴＩ構造の素子分離層２４を形成する。素子分離層２４については、ＳＴＩ構造に代えて、ＬＯＣＯＳ構造にしても構わない。
また、熱酸化法により半導体基板１１上に絶縁膜を形成し、続けて、ＣＶＤ法により絶縁膜上に不純物を含んだ導電性ポリシリコン膜を形成し、この後、導電性ポリシリコン膜上にレジストパターンを形成する。
このレジストパターンをマスクにして、例えば、ＲＩＥにより、導電性ポリシリコン膜及び絶縁膜をエッチングし、ゲート絶縁膜１８及びゲート電極１９を形成する。続けて、弗素イオンを用いたＲＩＥにより半導体基板１１をエッチングすると、半導体基板１１には、ゲート電極１９の左右にそれぞれ凹部が形成される。この後、レジストパターンは除去される。
そして、スパッタ法により、少なくとも半導体基板１１の凹部の表面を覆うトンネルバリア膜２５を形成する。
次に、図２２に示すように、強指向性スパッタ法により、半導体基板１１の凹部を満たす強磁性膜２６を形成する。
また、図２３に示すように、半導体基板１１の２つの凹部のうちの一方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性膜２６を除去する。この後、マスク材は除去される。
次に、図２４に示すように、強指向性スパッタ法により、再び、半導体基板１１の凹部を満たす反強磁性強誘電膜２７を形成する。
また、図２５に示すように、半導体基板１１の２つの凹部のうちの他方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性膜２６上に存在する反強磁性強誘電膜２７を除去する。この後、マスク材は除去される。
次に、図２６に示すように、スパッタ法により、強磁性膜２６及び反強磁性強誘電膜２７上に、それぞれ電極１６，１７を形成すると、スピンＦＥＴが完成する。
このように、第１例の製造方法によれば、ソース／ドレイン領域が強磁性体から構成されるトンネルバリアタイプスピンＦＥＴを容易に形成できる。
(2) 第２例
図２７乃至図４０は、スピンＦＥＴの製造方法の第２例を示している。
この製造方法により形成されるスピンＦＥＴは、通常のＭＯＳＦＥＴのソース／ドレイン拡散層上に強磁性膜としてのピンド層及びフリー層が配置される点に特徴を有する。
まず、図２７に示すように、半導体基板（例えば、Si, Geなど）３１上に、絶縁膜（例えば、AlOx, MgOなど）３２、導電膜（例えば、Ta）３３及び導電膜（例えば、Ti）３４を順次形成する。また、１回目のＰＥＰ(photo engraving process)により、導電膜３４上にレジストパターン３５を形成する。
この後、レジストパターン３５をマスクにして、ＲＩＥにより、導電膜３４，３５をエッチングし、図２８に示すように、ＭＯＳＦＥＴのゲート電極３３Ｇ，３４Ｇを形成する。この後、図２７のレジストパターン３５を除去する。
ここで、ＭＯＳＦＥＴは、ゲート電極３３Ｇのみから構成してもよい。この場合、図２７の導電膜３４を形成するステップは、省略される。
この後、イオン注入法により、半導体基板３１内に不純物を注入し、エクステンション領域３７を形成する。また、ゲート電極３３Ｇ，３４Ｇの側壁上に側壁絶縁膜（例えば、SiO2）３６を形成した後、再び、イオン注入法により、半導体基板３１内に不純物を注入し、ソース／ドレイン領域３８を形成する。
尚、図２８に示すように、ゲート電極３３Ｇ，３４Ｇの加工時には、絶縁膜３２の一部もエッチングされる。
これにより、ゲート電極３３Ｇ，３４Ｇの直下の絶縁膜３２は、ゲート絶縁膜となり、ゲート電極３３Ｇ，３４Ｇの両側に存在する絶縁膜３２は、エッチングによりその厚さが薄くされ、トンネルバリア膜となる。
但し、トンネルバリア膜については、その膜質の向上を図るため、イオン注入後に、ソース／ドレイン領域３８上の絶縁膜３２を剥離し、再び、トンネルバリア膜としての絶縁膜３２を形成してもよい。
この場合、ゲート絶縁膜の材料とトンネルバリア膜の材料とを異ならせることが可能である。例えば、ゲート絶縁膜をSiO2とし、トンネルバリア膜を、AlO2又はMgOとすることもできる。
そして、図２８に示すように、ゲート電極３３Ｇ，３４Ｇを完全に覆う層間絶縁膜（例えば、SiO2）３９を形成する。
次に、図２９に示すように、層間絶縁膜３９上にレジスト膜４０を形成する。レジスト膜４０の表面は、その性質上、ほぼ平坦化されている。
従って、層間絶縁膜３９及びレジスト膜４０を同時に研磨又はエッチングすると、図３０に示すように、表面が平坦化された層間絶縁膜３９のみが残存する。
次に、図３１に示すように、２回目のＰＥＰにより、層間絶縁膜３９上にレジストパターン４１を形成する。
この後、レジストパターン４１をマスクにして、ＲＩＥにより、層間絶縁膜３９をエッチングすると、層間絶縁膜３９には、ソース／ドレイン領域３８に達するコンタクトホール４２が形成される。
ここで、コンタクトホール４２の形状は、半導体基板３１の上部からみたサイズが半導体基板３１に近づくほど大きくなる形状とする。この場合、コンタクトホール４２の側壁は、オーバーハング形状になる。
この後、レジストパターン４１を除去する。
次に、図３２に示すように、指向性に優れたスパッタ装置を用いて、層間絶縁膜３９上に、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6/Cr2O3から構成されるフリー層４３(FREE)を形成する。Co2FeSi0.5Al0.5/[Co(1nm)/Ni(6nm)]6は、強磁性膜であり、Cr2O3は、反強磁性強誘電膜である。
尚、括弧内の数値は、膜厚である。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。[Co/Ni]6は、Co/Niからなるラミネート膜を6回スタックすることを意味する。
続けて、フリー層４３(FREE)上にキャップ導電膜４４を形成する。
本例では、コンタクトホール４２の側壁がオーバーハング形状を有している。このため、フリー層４３(FREE)及びキャップ導電膜４４は、トンネルバリア膜３２上及び層間絶縁膜３９上に形成され、コンタクトホール４２の側壁上には形成されない。
次に、図３３に示すように、キャップ導電膜４４上に絶縁膜（例えば、SiO2）４５を形成する。続けて、図３４に示すように、絶縁膜４５上にレジスト膜４６を形成する。
この後、フリー層４３(FREE)、キャップ導電膜４４、絶縁膜４５及びレジスト膜４６を同時に研磨又はエッチングすると、図３５に示すように、層間絶縁膜３９上に存在するフリー層４３(FREE)、キャップ導電膜４４、絶縁膜４５及びレジスト膜４６が除去される。
次に、図３６に示すように、３回目のＰＥＰにより、層間絶縁膜３９上にレジストパターン４７を形成する。
この後、レジストパターン４７をマスクにして、ＲＩＥにより、層間絶縁膜３９をエッチングすると、層間絶縁膜３９には、ソース／ドレイン領域３８に達するコンタクトホール４８が形成される。
ここで、コンタクトホール４８の形状は、半導体基板３１の上部からみたサイズが半導体基板３１に近づくほど大きくなる形状とする。この場合、コンタクトホール４８の側壁は、オーバーハング形状になる。
この後、レジストパターン４７を除去する。
次に、図３７に示すように、指向性に優れたスパッタ装置を用いて、層間絶縁膜３９上に、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6/IrMn(15nm)から構成されるピンド層４９(PIN)を形成する。Co2FeSi0.5Al0.5/[Co(1nm)/Ni(6nm)]6は、強磁性膜であり、IrMnは、反強磁性膜である。
尚、括弧内の数値は、膜厚である。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。[Co/Ni]6は、Co/Niからなるラミネート膜を6回スタックすることを意味する。
続けて、ピンド層４９(PIN)上にキャップ導電膜５０を形成する。
本例では、コンタクトホール４８の側壁がオーバーハング形状を有している。このため、ピンド層４９(PIN)及びキャップ導電膜５０は、トンネルバリア膜３２上及び層間絶縁膜３９上に形成され、コンタクトホール４８の側壁上には形成されない。
次に、図３８に示すように、キャップ導電膜５０上に絶縁膜（例えば、SiO2）５１を形成する。続けて、図３９に示すように、絶縁膜５１上にレジスト膜５２を形成する。
この後、ピンド層４９(PIN)、キャップ導電膜５０、絶縁膜５１及びレジスト膜５２を同時に研磨又はエッチングすると、図４０に示すように、層間絶縁膜３９上に存在するピンド層４９(PIN)、キャップ導電膜５０、絶縁膜５１及びレジスト膜５２が除去される。
最後に、絶縁膜４５，５１にコンタクトホールを形成し、さらに、そのコンタクトホール内に電極を形成すれば、スピンＦＥＴが完成する。
このように、第２例の製造方法によれば、ソース／ドレイン拡散層上にトンネルバリア膜を介して強磁性膜が配置されるトンネルバリアタイプスピンＦＥＴを容易に形成できる。
５． 実験例
実際にサンプルを作成し、その特性を調べた結果を以下に示す。
サンプルは、上述の製造方法の第２例で製造したものを用いる。
尚、化学式の後の括弧内の数値は、その化学式で示される膜の厚さを示すものとする。また、スラッシュ /で区切られた材料は、左側から右側に向かって順次形成されるものとする。
また、[A/B]xは、A/Bからなるラミネート膜がｘ回スタックされた構造を意味する。
(1) 第１実験例
第１実験例のサンプルは、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/CoFeB (2nm)のラミネート構造を有する。
このサンプルに書き込み電圧Ｖpgmを印加し、フリー層（垂直磁化膜）としての[Co(0.3nm)/Pt(0.7nm)]5の磁化を変化させる。反強磁性強誘電膜としてのCr2O3は、フリー層の磁化反転をアシストする。
図４１は、第１実験例のフリー層の磁気特性を示している。
サンプルに書き込み電圧Ｖpgm として500 kV/m（上向き）を与えると、反強磁性強誘電膜としてのCr2O3の磁化が上向きになり、フリー層の磁気特性は、実線で示すようになる。この時、例えば、上向きの磁場Ｈとして、Ｓ１(ex. 330 Oe)をサンプルに与えると、フリー層の磁化が上向きになる。
このＳ１は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
また、サンプルに書き込み電圧Ｖpgm として-500 kV/m（下向き）を与えると、反強磁性強誘電膜としてのCr2O3の磁化が下向きになり、フリー層の磁気特性は、破線で示すようになる。この時、例えば、下向きの磁場Ｈとして、Ｓ２(ex. -500 Oe)をサンプルに与えると、フリー層の磁化が下向きになる。
このＳ２は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
尚、第１実験例のサンプルとして、Cr2O3/[Co(0.1nm)/Ni(0.6nm)]5/CoFeB (2nm)及びCr2O3/Pt(0.7nm)/FePt(6nm)/CoFeB(2nm)を使用した場合にも、それぞれ、同様に、フリー層の磁化を反転できることを確認した。
(2) 第２実験例
第２実験例のサンプルは、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/ Co2FeSi0.5Al0.5(2nm)のラミネート構造を有する。
このサンプルに書き込み電圧Ｖpgmを印加し、フリー層（垂直磁化膜）としての[Co(0.3nm)/Pt(0.7nm)]5の磁化を変化させる。反強磁性強誘電膜としてのCr2O3は、フリー層の磁化反転をアシストする。
図４２は、第２実験例のフリー層の磁気特性を示している。
サンプルに書き込み電圧Ｖpgm として500 kV/m（上向き）を与えると、反強磁性強誘電膜としてのCr2O3の磁化が上向きになり、フリー層の磁気特性は、実線で示すようになる。この時、例えば、上向きの磁場Ｈとして、Ｓ１(ex. 315 Oe)をサンプルに与えると、フリー層の磁化が上向きになる。
このＳ１は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
また、サンプルに書き込み電圧Ｖpgm として-500 kV/m（下向き）を与えると、反強磁性強誘電膜としてのCr2O3の磁化が下向きになり、フリー層の磁気特性は、破線で示すようになる。この時、例えば、下向きの磁場Ｈとして、Ｓ２(ex. -460 Oe)をサンプルに与えると、フリー層の磁化が下向きになる。
このＳ２は、反強磁性強誘電膜が存在しない場合に必要な反転磁場に対して
十分に小さい値である。
尚、第１実験例のサンプルとして、Cr2O3/[Co(0.1nm)/Ni(0.6nm)]5/ Co2FeSi0.5Al0.5(2nm)及びCr2O3/Pt(0.7nm)/FePt(6nm)/ Co2FeSi0.5Al0.5(2nm)を使用した場合にも、それぞれ、同様に、フリー層の磁化を反転できることを確認した。
(3) 第３実験例
第３実験例では、EB描画装置を用いて、第１及び第２実験例に係るサンプルをドットパターンで10000個作製する。各ドットの幅は、0.1μｍ、アスペクト比（深さ/長さ）は、1, 1.5, 2, 3, 4, 5の6種類を用意する。
これらのドットパターンに対して、磁場を与えながらアニールを行った後、書き込み電圧Ｖpgmを与えて“０”状態及び“１”状態を作り、各ドットの熱安定性について調べた。具体的には、サンプルを、温度120℃で保温し、室温に戻してから、ゼロ磁場中で磁化方向を測定し、磁化の大きさが一定に保たれているか否かを確認した。
図４３は、サンプルの熱安定性を示している。
リテンション特性は、アスペクト比1, 1.5, 2, 3, 4, 5のいずれにおいても良好であることが確認された。即ち、本構造のフリー層の熱安定性は、低アスペクト比においても良好であり、メモリセルアレイの大容量化に非常に有効であることが分かった。
尚、第１及び第２実験例に示す材料に限られず、例えば、Cr2O3/Pt(0.7nm)/ [Co(0.3nm)/Pt(0.7nm)]5/CoFeB(2nm)、Cr2O3/Pt(0.7nm)/FePt(6nm)/CoFeB(2nm)、Cr2O3/Pt(0.7nm)/[Co(0.3nm)/Pt(0.7nm)]5/Co2FeSi0.5Al0.5(2nm)、Cr2O3/Pt(0.7nm)/ FePt(6nm)/Co2FeSi0.5Al0.5(2nm)においても良好なリテンション特性が得られる。
(4) 第４実験例
第４実験例では、Ge基板上にスピンＦＥＴを形成する。
フリー層は、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6とし、反強磁性強誘電膜は、Cr2O3とする。ピンド層は、Co2FeSi0.5Al0.5(2nm)/[Co(1nm)/Ni(6nm)]6とし、ピンド層の磁化を固定するピン層としての反強磁性膜は、IrMn(15nm)とする。
図４４は、ドレイン電流とソース−ドレイン間電圧（バイアス）との関係を、読み出しゲート電圧VGateをパラメータに示したものである。
これによれば、ソース−ドレイン間電圧が0.75V以下の領域では、ドレイン電流は、読み出しゲート電圧VGateが同じであっても、ソースとドレインの磁化状態（パラレル／アンチパラレル）に応じて異なることが分かる。
即ち、読み出しゲート電圧VGateを大きくするに従い、パラレル状態のときのドレイン電流とアンチパラレル状態のときのドレイン電流との差が大きくなる増幅作用が得られるため、リコンフィギャブルなロジック回路を実現できる。
但し、読み出しゲート電圧VGateについては、フリー層に対する誤書き込みを防止するために2.0Vよりも低い値とする。
尚、Ga基板に代えて、GaAs基板を用いた場合、及び、Si基板を用いた場合の双方においても、同様の結果が得られる。
(5) 第５実験例
図４５は、第１乃至第４実験例のサンプルに対して、書き込みパルス(write-in pulse)を ±1.6V, 100nsec で与えた後、書き込みパルスの値よりも低い読み出しゲート電圧0.2Vを与えて、そのときの信号電圧(signal voltage)がどのようになるかを示したものである。
これによれば、書き込みパルスの種類に応じて、信号電圧の値“０”，“１”、即ち、メモリセルのデータ（パラレル／アンチパラレル）が変わることが分かる。このように、本実験例により、スピンメモリとしての基本動作が確認された。
６． 応用例
次に、本発明の例に係るスピンＦＥＴ及びスピンメモリの応用例について説明する。
本発明の例に係るスピンＦＥＴによりニューロタイプの回路を構成すると、脳機能の実現など、フレキシブルなメモリシステムを構築できる。
以下では、本発明の例に係るスピンＦＥＴを、リコンフィギャブルなロジック回路に適用する場合、半導体メモリに適用する場合、チップ上に搭載してシステムを構成する場合についてそれぞれ説明する。
さらに、本発明の例に係るスピンＦＥＴをチップ上に搭載してシステムを構成する場合には、本発明の例に係るスピンメモリとの組み合わせについても言及する。
(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる回路のことである。
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のＦｅＲＡＭやＭＲＡＭなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
従来のロジック回路では、複数のＭＩＳトランジスタの接続関係によりロジックの種類（ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，Ｅｘ−ＯＲなど）が決定されるため、ロジックが変更されると、再設計により複数のＭＩＳトランジスタの接続関係も変えなければならない。
そこで、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
本発明の例に係るスピンＦＥＴを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
実際に、スピンＦＥＴを用いてリコンフィギャブルなロジック回路を構成する場合、ＡＮＤとＯＲが実現できれば、その他のロジックは、ＡＮＤとＯＲの組み合わせにより実現できるため、以下では、ＡＮＤとＯＲを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
以下の例では、ソース／ドレインを強磁性膜から構成する埋め込みタイプＦＥＴについて説明するが、スピンＦＥＴは、当然に、ソース／ドレイン拡散領域上に強磁性膜を形成するスタックタイプであってもよい。
A. 第１例
図４６は、リコンフィギャブルなロジック回路の第１例を示している。
本例では、本発明の例に係るスピンＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。
スピンＦＥＴ ＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号φａが入力される。スピンＦＥＴ ＳＰについては、磁気記録部の磁化状態（パラレル／アンチパラレル）を書き換えることができる。
スピンＦＥＴ ＳＰのコンダクタンスＧｍは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“１００：１”になるように材料やサイズなどが決定される。
尚、パラレル状態のときのコンダクタンスＧｍとアンチパラレル状態のときのコンダクタンスＧｍとの比は、上記と逆の関係、即ち、“１：１００”であっても構わない。
スピンＦＥＴ ＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号φｂが入力される。スピンＦＥＴ ＳＮについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンＦＥＴ ＳＮのコンダクタンスＧｍは、スピンＦＥＴ ＳＰのコンダクタンスＧｍの比が上記関係にある場合には、“１０”に設定される。
スピンＦＥＴ ＳＰ，ＳＮに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Ｖｆｇとして（φａ＋φｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
スピンＦＥＴ ＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。
図４６のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＰの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１００”（スピンＦＥＴ ＳＮのコンダクタンスＧｍを“１０”とした場合）にすると、表１に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。
Figure 0004384196
但し、表１において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１００”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１００：１０”＝“１０：１”になる。
従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
また、図４６のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＰの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１”（スピンＦＥＴ ＳＮのコンダクタンスＧｍを“１０”とした場合）にすると、表２に示すように、出力信号Ｖｏｕｔは、入力信号φａ，φｂのＯＲ（Ｙ＝Ａ＋Ｂ）となる。
Figure 0004384196
但し、表２において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１：１０”になる。
従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
このように、本発明の例に係るスピンＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンＦＥＴ ＳＰの状態（パラレル／アンチパラレル）を書き換えて、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。
尚、本例のリコンフィギャブルなロジック回路では、ＮチャネルタイプスピンＦＥＴ ＳＮをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。
ここで、スピンＦＥＴ ＳＮについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図４７に示すように、通常のＮチャネルＭＩＳトランジスタＳＮを使用してもよく、さらに、図４８に示すように、アンチパラレル状態のＮチャネルタイプスピンＦＥＴ ＳＮを使用してもよい。
図４９は、図４６乃至図４８のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。
その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピンＦＥＴ ＳＰの状態（パラレル／アンチパラレル）に応じて、出力電圧Ｖｏｕｔが変化する点にある。
次に、図４６乃至図４８のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
図５０は、図４６乃至図４８のリコンフィギャブルなロジック回路のデバイス構造の平面図、図５１は、図５０のＬＩ−ＬＩ線に沿う断面図である。
このデバイスの特徴は、第一に、スピンＦＥＴ ＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続されている点、第二に、強磁性体６５ａによりスピンＦＥＴ ＳＰ，ＳＮのドレインが構成されている点にある。
半導体基板６１内には、例えば、ＳＴＩ構造の素子分離層６２が形成される。また、素子分離層６２により取り囲まれた素子領域内には、Ｎ型ウェル領域６３ａ及びＰ型ウェル領域６３ｂが形成される。
Ｎ型ウェル領域６３ａとＰ型ウェル領域６３ｂとの境界に設けられた凹部内には、磁化方向が固定されるピンド層６５ａが形成される。ピンド層６５ａは、スピンＦＥＴ ＳＰ，ＳＮのドレインとなる。
ピンド層６５ａ上には、反強磁性膜６７が形成される。半導体基板６１とピンド層６５ａとの間には、トンネルバリア膜６４ａが形成される。
Ｎ型ウェル領域６３ａに設けられた凹部内には、磁化方向が変化するフリー層（反強磁性強誘電膜を含む）６６が形成される。フリー層６６は、スピンＦＥＴ ＳＰのソースとなる。
Ｐ型ウェル領域６３ｂに設けられた凹部内には、磁化方向が固定されるピンド層６５ｂが形成される。ピンド層６５ｂは、スピンＦＥＴ ＳＮのソースとなる。
ピンド層６５ｂ上には、反強磁性膜６７が形成される。半導体基板６１とピンド層６５ｂとの間、及び、半導体基板６１とフリー層６６との間には、それぞれトンネルバリア膜６４ｂが形成される。
ピンド層６５ａとフリー層６６との間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧ上には、例えば、ＯＮＯ(oxide/nitride/oxide)からなる絶縁膜を介して、入力信号φａが印加されるゲート電極が形成される。
同様に、ピンド層６５ａ，６５ｂの間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧ上には、例えば、ＯＮＯからなる絶縁膜を介して、入力信号φｂが印加されるゲート電極が形成される。
以上、説明したように、第１例によれば、本発明の例に係るスピンＦＥＴをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
B. 第２例
図５２は、リコンフィギャブルなロジック回路の第２例を示している。
本例では、本発明の例に係るスピンＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。
スピンＦＥＴ ＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号φａが入力される。スピンＦＥＴ ＳＰについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンＦＥＴ ＳＰのコンダクタンスＧｍは、スピンＦＥＴ ＳＮのコンダクタンスＧｍの比が以下に説明する関係にある場合には、“１０”に設定される。
スピンＦＥＴ ＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号φｂが入力される。スピンＦＥＴ ＳＮについては、磁気記録部の磁化状態（パラレル／アンチパラレル）を書き換えることができる。
スピンＦＥＴ ＳＮのコンダクタンスＧｍは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“１００：１”になるように材料やサイズなどが決定される。
尚、パラレル状態のときのコンダクタンスＧｍとアンチパラレル状態のときのコンダクタンスＧｍとの比は、上記と逆の関係、即ち、“１：１００”であっても構わない。
スピンＦＥＴ ＳＰ，ＳＮに関し、第１例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Ｖｆｇとして（φａ＋φｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
スピンＦＥＴ ＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。
図５２のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＮの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１００”（スピンＦＥＴ ＳＰのコンダクタンスＧｍを“１０”とした場合）にすると、表３に示すように、出力信号Ｖｏｕｔは、入力信号φａ，φｂのＯＲ（Ｙ＝Ａ＋Ｂ）となる。
Figure 0004384196
但し、表３において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１０”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１００”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１０：１００”＝“１：１０”になる。
従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
また、図５２のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＮの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１”（スピンＦＥＴ ＳＰのコンダクタンスＧｍを“１０”とした場合）にすると、表４に示すように、出力信号Ｖｏｕｔは、入力信号φａ，φｂのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。
Figure 0004384196
但し、表４において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１０”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１０：１”になる。
従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
このように、本発明の例に係るスピンＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンＦＥＴ ＳＮの状態（パラレル／アンチパラレル）を書き換えて、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。
尚、本例のリコンフィギャブルなロジック回路では、ＰチャネルタイプスピンＦＥＴ ＳＰをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。
ここで、スピンＦＥＴ ＳＰについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図５３に示すように、通常のＰチャネルＭＩＳトランジスタＳＰを使用してもよく、さらに、図５４に示すように、アンチパラレル状態のＰチャネルタイプスピンＦＥＴ ＳＰを使用してもよい。
図５５は、図５２乃至図５４のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。
その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピンＦＥＴ ＳＮの状態（パラレル／アンチパラレル）に応じて、出力電圧Ｖｏｕｔが変化する点にある。
次に、図５２乃至図５４のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
図５６は、図５２乃至図５４のリコンフィギャブルなロジック回路のデバイス構造の平面図、図５７は、図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図である。
このデバイスの特徴は、第一に、スピンＦＥＴ ＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続されている点、第二に、強磁性体６５ａによりスピンＦＥＴ ＳＰ，ＳＮのドレインが構成されている点にある。
半導体基板６１内には、例えば、ＳＴＩ構造の素子分離層６２が形成される。また、素子分離層６２により取り囲まれた素子領域内には、Ｎ型ウェル領域６３ａ及びＰ型ウェル領域６３ｂが形成される。
Ｎ型ウェル領域６３ａとＰ型ウェル領域６３ｂとの境界に設けられた凹部内には、磁化方向が固定されるピンド層６５ａが形成される。ピンド層６５ａは、スピンＦＥＴ ＳＰ，ＳＮのドレインとなる。
ピンド層６５ａ上には、反強磁性膜６７が形成される。半導体基板６１とピンド層６５ａとの間には、トンネルバリア膜６４ａが形成される。
Ｎ型ウェル領域６３ａに設けられた凹部内には、磁化方向が固定されるピンド層６５ｂが形成される。ピンド層６５ｂは、スピンＦＥＴ ＳＰのソースとなる。
Ｐ型ウェル領域６３ｂに設けられた凹部内には、磁化方向が変化するフリー層（反強磁性強誘電膜を含む）６６が形成される。フリー層６６は、スピンＦＥＴ ＳＮのソースとなる。
ピンド層６５ｂ上には、反強磁性膜６７が形成される。半導体基板６１とピンド層６５ｂとの間、及び、半導体基板６１とフリー層６６との間には、それぞれトンネルバリア膜６４ｂが形成される。
ピンド層６５ａ，６５ｂの間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧ上には、例えば、ＯＮＯからなる絶縁膜を介して、入力信号φａが印加されるゲート電極が形成される。
ピンド層６５ａとフリー層６６との間のチャネル上には、ゲート絶縁膜を介してフローティングゲート電極ＦＧが形成される。フローティングゲート電極ＦＧ上には、例えば、ＯＮＯからなる絶縁膜を介して、入力信号φｂが印加されるゲート電極が形成される。
以上、説明したように、第２例によれば、本発明の例に係るスピンＦＥＴをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
c. その他
尚、上記第１及び第２例においては、ＰチャネルタイプスピンＦＥＴとＮチャネルタイプスピンＦＥＴとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
(2) 半導体メモリに適用する場合
次に、本発明の例に係るスピンＦＥＴを半導体メモリに適用する場合の例について説明する。
本発明の例に係るスピンＦＥＴは、それ自体を半導体メモリのメモリセルとして使用できる。
図５８は、スピンＦＥＴを使用した半導体メモリの例を示している。
メモリセルアレイは、アレイ状に配置された複数のスピンＦＥＴから構成される。そして、例えば、１つのスピンＦＥＴにより１つのメモリセルが構成される。スピンＦＥＴのソース／ドレインの一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。
ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１から構成される。
そして、ビット線ＢＬ（Ｌ）の一端は、ＭＯＳトランジスタＰ１，Ｎ１の接続点に接続され、制御信号Ａは、ＰチャネルＭＯＳトランジスタＰ１のゲートに入力され、制御信号Ｃは、ＮチャネルＭＯＳトランジスタＮ１のゲートに入力される。
ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ１を経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧Ｖｒｅｆに基づいて、スピンＦＥＴに記憶されたデータの値を判定する。
センスアンプＳ／Ａの出力信号は、選択されたスピンＦＥＴの読み出しデータＤＡＴＡとなる。
制御信号φｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＯＳトランジスタＳＴ１のゲートに入力される。
ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２を有する。
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＯＳトランジスタＰ２，Ｎ２の接続点に接続され、制御信号Ｂは、ＰチャネルＭＯＳトランジスタＰ２のゲートに入力され、制御信号Ｄは、ＮチャネルＭＯＳトランジスタＮ２のゲートに入力される。
ＮチャネルＭＯＳトランジスタＮＥは、ビット線ＢＬ（Ｒ）と電源端子Ｖｓｓとの間に接続され、読み出し時にオンとなる。制御信号Ｅは、ロウｉを選択するロウ選択信号であり、ＭＯＳトランジスタＮＥのゲートに入力される。
このような半導体メモリにおいて、例えば、メモリセルとしてのスピンＦＥＴがＮチャネルタイプである場合、例えば、以下のようにしてスピンＦＥＴの磁気記録部に対する書き込みを行う。
“０”−書き込みの場合には、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｃを“Ｌ”、制御信号Ｂ，Ｄを“Ｈ”にし、スピン注入電流Ｉｓを、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流す。
“１”−書き込みの場合には、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｃを“Ｈ”、制御信号Ｂ，Ｄを“Ｌ”にし、スピン注入電流Ｉｓを、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流す。
また、データ読み出しは、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｂを“Ｈ”、制御信号Ｃ，Ｄを“Ｌ”にし、制御信号Ｅ，φｊを“Ｈ”にして、読み出し電流を、センスアンプＳ／ＡからスピンＦＥＴを経由してＭＯＳトランジスタＮＥに向かって流すことにより行う。
尚、読み出し電流の値は、スピン注入電流の値よりも小さくし、読み出し時に誤書き込みが発生することを防止する。
(3) チップ上に搭載してシステムを構成する場合
図５９は、半導体メモリの例である。
本発明の例に係るスピンＦＥＴは、半導体メモリの周辺回路に使用する。メモリセルアレイは、例えば、ＭＲＡＭ(magnetic random access memory)、ＦｅＲＡＭ(ferroelectric random access memory)、フラッシュメモリ(NAND型、NOR型など)である。
また、メモリセルアレイとしては、本発明の例に係る新たな原理に基づくスピンメモリとすることも可能である。
図６０は、システムＬＳＩの例である。
システムＬＳＩは、ＳｏＣ(system on chip)を含む。
本発明の例に係るスピンＦＥＴは、例えば、システムＬＳＩを構成するロジック回路に使用する。ＣＰＵ(central processing unit)については、通常のＣＭＯＳ回路により構成してもよいし、本発明の例に係るスピンＦＥＴにより構成してもよい。
また、ＲＯＭ(read only memory)については、フラッシュメモリなどの不揮発性半導体メモリの他、本発明の例に係るスピンＦＥＴをメモリセルとする半導体メモリ、本発明の例に係るスピンメモリなどを使用できる。
ＲＡＭ(random access memory)は、ＳＲＡＭ，ＤＲＡＭなどの高速動作が可能なメモリにより構成する。
図６１は、メモリ混載ロジックＬＳＩの例である。
本発明の例に係るスピンＦＥＴは、ロジック回路に使用する。また、メモリ回路については、通常の半導体メモリの他、本発明の例に係るスピンＦＥＴをメモリセルとする半導体メモリ、本発明の例に係るスピンメモリなどを使用できる。
７． その他
本発明の例によれば、低消費電力及び高信頼性のスピンＦＥＴ、磁気抵抗効果素子及びスピンメモリを実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
スピンＦＥＴの第１基本構造を示す断面図。 スピンＦＥＴの第２基本構造を示す断面図。 スピンＦＥＴの第３基本構造を示す断面図。 スピンＦＥＴの第４基本構造を示す断面図。 スピンＦＥＴの読み出し時の様子を示す断面図。 スピンメモリのメモリセルアレイの例を示す回路図。 スピンメモリのメモリセルアレイの例を示す回路図。 スピンメモリの第１基本構造を示す断面図。 スピンメモリの第１基本構造を示す断面図。 スピンメモリの第２基本構造を示す断面図。 スピンメモリの第２基本構造を示す断面図。 スピンメモリの第３基本構造を示す断面図。 スピンメモリの第３基本構造を示す断面図。 スピンＦＥＴの材料例を示す断面図。 スピンＦＥＴの材料例を示す断面図。 スピンメモリのメモリセルの材料例を示す断面図。 スピンＦＥＴの材料例を示す断面図。 スピンＦＥＴの材料例を示す断面図。 スピンＦＥＴの材料例を示す断面図。 スピンメモリのメモリセルの材料例を示す断面図。 スピンＦＥＴの製造方法の第１例を示す断面図。 スピンＦＥＴの製造方法の第１例を示す断面図。 スピンＦＥＴの製造方法の第１例を示す断面図。 スピンＦＥＴの製造方法の第１例を示す断面図。 スピンＦＥＴの製造方法の第１例を示す断面図。 スピンＦＥＴの製造方法の第１例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 スピンＦＥＴの製造方法の第２例を示す断面図。 第１実験例のサンプルの特性を示す図。 第２実験例のサンプルの特性を示す図。 第３実験例のサンプルの特性を示す図。 第４実験例のサンプルの特性を示す図。 第５実験例のサンプルの特性を示す図。 リコンフィギャブルなロジック回路の第１例を示す回路図。 リコンフィギャブルなロジック回路の第１例を示す回路図。 リコンフィギャブルなロジック回路の第１例を示す回路図。 フローティングゲート電圧Ｖｆｇと出力信号Ｖｏｕｔの関係を示す図。 デバイス構造の例を示す平面図。 図５０のＬＩ−ＬＩ線に沿う断面図。 リコンフィギャブルなロジック回路の第２例を示す回路図。 リコンフィギャブルなロジック回路の第２例を示す回路図。 リコンフィギャブルなロジック回路の第２例を示す回路図。 フローティングゲート電圧Ｖｆｇと出力信号Ｖｏｕｔの関係を示す図。 デバイス構造の例を示す平面図。 図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図。 スピンＦＥＴをメモリセルとする半導体メモリの例を示す回路図。 メモリチップを示す図。 システムＬＳＩを示す図。 メモリ混載ロジックＬＳＩを示す図。
符号の説明
１０，３１： 半導体基板、 １１ａ−１，１１ａ−２： ソース／ドレイン領域（不純物拡散層）、 １１ｂ： エクステンション領域（不純物拡散層）、 １２： ピンド層、 １３： フリー層、 １４： 反強磁性膜、 １５，４０： 反強磁性強誘電膜、 １６，１７： 電極、 １８： ゲート絶縁膜、 １９： ゲート電極、 ２０，２１： トンネルバリア膜、 ２２： キャップ絶縁膜、 ２３： 側壁絶縁膜、 ３８： 下部電極、 ３９： バッファ層、 ４１，４３： 強磁性膜（フリー層）、 ４２，５０： 非磁性膜、 ４５：強磁性膜（ピンド層）、 ４７： キャップ導電膜、 ４８： コンタクト層。

Claims (29)

  1. 第１及び第２ソース／ドレイン領域と、前記第１及び第２ソース／ドレイン領域の間に配置されるチャネル領域と、前記チャネル領域上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極と、前記第１ソース／ドレイン領域上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜と、前記第２ソース／ドレイン領域上に配置され、磁化方向が前記上方向又は前記下方向に変化する第２強磁性膜と、前記第２強磁性膜上に配置される反強磁性強誘電膜と、前記第１ソース／ドレイン領域と前記第１強磁性膜との間及び前記第２ソース／ドレイン領域と前記第２強磁性膜との間の少なくとも１つに配置されるトンネルバリア膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第１及び第２ソース／ドレイン領域が前記チャネル領域を介して導通したときのオン抵抗よりも大きいことを特徴とするスピンＦＥＴ。
  2. 磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜と、磁化方向が前記上方向又は前記下方向に変化する第２強磁性膜と、前記第１及び第２強磁性膜の間に配置されるチャネル領域と、前記チャネル領域上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置されるゲート電極と、前記第２強磁性膜上に配置される反強磁性強誘電膜と、前記第１強磁性膜と前記チャネル領域との間及び前記第２強磁性膜と前記チャネル領域との間の少なくとも１つに配置されるトンネルバリア膜とを具備し、前記反強磁性強誘電膜の抵抗は、前記第１及び第２強磁性膜が前記チャネル領域を介して導通したときのオン抵抗よりも大きいことを特徴とするスピンＦＥＴ。
  3. 前記第１及び第２ソース／ドレイン領域は、Siからなる半導体基板内に配置され、前記トンネルバリア膜は、前記半導体基板上にGe膜を介して配置されることを特徴とする請求項１に記載のスピンＦＥＴ。
  4. 前記第１及び第２ソース／ドレイン領域は、GaAs又はZnSeからなる化合物半導体基板内に配置され、前記トンネルバリア膜は、前記化合物半導体基板上に直接配置されることを特徴とする請求項１に記載のスピンＦＥＴ。
  5. 前記第１及び第２ソース／ドレイン領域は、半導体基板又は化合物半導体基板内に配置され、前記第１及び第２ソース／ドレイン領域と前記半導体基板又は前記化合物半導体基板との界面にｐｎ接合が形成されることを特徴とする請求項１に記載のスピンＦＥＴ。
  6. 前記第１及び第２強磁性膜は、Siからなる半導体基板の凹部内に配置され、前記トンネルバリア膜は、前記凹部の内面上にGe膜を介して配置されることを特徴とする請求項２に記載のスピンＦＥＴ。
  7. 前記第１及び第２強磁性膜は、GaAs又はZnSeからなる化合物半導体基板の凹部内に配置され、前記トンネルバリア膜は、前記凹部の内面上に直接配置されることを特徴とする請求項２に記載のスピンＦＥＴ。
  8. さらに、前記第１強磁性膜と前記反強磁性強誘電膜との間に前記チャネル領域を介してスピン注入電流を流すドライバ／シンカーを具備し、前記第２強磁性膜の磁化方向は、前記スピン注入電流の向きにより決定されることを特徴とする請求項１乃至７のいずれか１項に記載のスピンＦＥＴ。
  9. さらに、前記反強磁性強誘電膜に電圧を印加する電圧発生回路を具備し、前記第２強磁性膜の磁化方向は、前記電圧の向きにより決定されることを特徴とする請求項１乃至７のいずれか１項に記載のスピンＦＥＴ。
  10. さらに、前記第１強磁性膜上に配置され、前記第１強磁性膜の磁化方向を固定する反強磁性膜を具備することを特徴とする請求項１乃至９のいずれか１項に記載のスピンＦＥＴ。
  11. 前記第１及び第２強磁性膜の少なくとも１つは、２つの強磁性体とこれらの間の非磁性体とを備え、前記２つの強磁性体は、前記非磁性体を介して反強磁性結合していることを特徴とする請求項１乃至１０のいずれか１項に記載のスピンＦＥＴ。
  12. さらに、前記第２強磁性膜と前記反強磁性強誘電膜との間に配置される非磁性材料を具備することを特徴とする請求項１乃至１１のいずれか１項に記載のスピンＦＥＴ。
  13. 前記非磁性材料は、貴金属であることを特徴とする請求項１２に記載のスピンＦＥＴ。
  14. 前記反強磁性強誘電膜は、Cr2O3 を含むことを特徴とする請求項１乃至１３のいずれか１項に記載のスピンＦＥＴ。
  15. 前記第１及び第２強磁性膜の少なくとも１つは、それぞれ、ラミネートされた第１及び第２薄膜を備え、
    前記第１薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bのグループから選択されるアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiのグループから選択されるホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geのグループから選択される磁性半導体の少なくとも１つを含み、
    前記第２薄膜は、FePt, Co/Pt, Co/Niのグループから選択される垂直磁気異方性を有する材料を含む
    ことを特徴とする請求項１乃至１４のいずれか１項に記載のスピンＦＥＴ。
  16. 前記トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される材料の酸化物又は窒化物を含むことを特徴とする請求項１乃至１５のいずれか１項に記載のスピンＦＥＴ。
  17. さらに、前記ゲート絶縁膜と前記ゲート電極との間に電気的にフローティング状態のフローティングゲート電極を具備することを特徴とする請求項１乃至１６のいずれか１項に記載のスピンＦＥＴ。
  18. 前記スピンＦＥＴは、リコンフィギャブルなロジック回路の少なくとも一部であることを特徴とする請求項１乃至１７のいずれか１項に記載のスピンＦＥＴ。
  19. 磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜と、磁化方向が前記上方向又は前記下方向に変化する第２強磁性膜と、前記第１及び第２強磁性膜の間に配置されるトンネルバリア膜と、前記第２強磁性膜に隣接して前記トンネルバリア膜とは反対側に配置される反強磁性強誘電膜と、前記第２強磁性膜と前記反強磁性強誘電膜との間に配置される非磁性材料とを具備し、前記反強磁性強誘電膜の抵抗は、前記第１強磁性膜、前記第２強磁性膜及び前記トンネルバリア膜からなる可変抵抗素子の抵抗の最大値よりも大きいことを特徴とする磁気抵抗効果素子。
  20. さらに、前記第１強磁性膜と前記反強磁性強誘電膜との間に前記トンネルバリア膜を介してスピン注入電流を流すドライバ／シンカーを具備し、前記第２強磁性膜の磁化方向は、前記スピン注入電流の向きにより決定されることを特徴とする請求項１９に記載の磁気抵抗効果素子。
  21. さらに、前記反強磁性強誘電膜に電圧を印加する電圧発生回路を具備し、前記第２強磁性膜の磁化方向は、前記電圧の向きにより決定されることを特徴とする請求項１９に記載の磁気抵抗効果素子。
  22. さらに、前記第１強磁性膜に隣接して前記トンネルバリア膜とは反対側に配置され、前記第１強磁性膜の磁化方向を固定する反強磁性膜を具備することを特徴とする請求項１９乃至２１のいずれか１項に記載の磁気抵抗効果素子。
  23. 前記第１及び第２強磁性膜の少なくとも１つは、２つの強磁性体とこれらの間の非磁性体とを備え、前記２つの強磁性体は、前記非磁性体を介して反強磁性結合していることを特徴とする請求項１９乃至２２のいずれか１項に記載の磁気抵抗効果素子。
  24. 前記非磁性材料は、貴金属であることを特徴とする請求項１９乃至２３のいずれか１項に記載の磁気抵抗効果素子。
  25. 前記反強磁性強誘電膜は、Cr2O3 を含むことを特徴とする請求項１９乃至２４のいずれか１項に記載の磁気抵抗効果素子。
  26. 前記第１及び第２強磁性膜の少なくとも１つは、それぞれ、ラミネートされた第１及び第２薄膜を備え、
    前記第１薄膜は、Ni-Fe, Co-Fe, Co-Fe-Ni, Co-Fe-Bのグループから選択されるアモルファス材料、Co2FeSi1-xAlx(0.25≦x≦0.75), Co2MnGe, Co2MnSiのグループから選択されるホイスラー合金、及び、SiMn, GeMn, Fe3Si, Fe3Geのグループから選択される磁性半導体の少なくとも１つを含み、
    前記第２薄膜は、FePt, Co/Pt, Co/Niのグループから選択される垂直磁気異方性を有する材料を含む
    ことを特徴とする請求項１９乃至２５のいずれか１項に記載の磁気抵抗効果素子。
  27. 前記トンネルバリア膜は、Si, Ge, Al, Ga, Mg, Tiのグループから選択される材料の酸化物又は窒化物を含むことを特徴とする請求項１９乃至２６のいずれか１項に記載の磁気抵抗効果素子。
  28. 複数のメモリセルを備え、当該メモリセルは、請求項１９乃至２７のいずれか１項に記載の磁気抵抗効果素子を記憶素子として備えることを特徴とするスピンメモリ。
  29. 半導体基板と、前記半導体基板の表面領域に配置されるＦＥＴと、前記ＦＥＴ上に配置され、下端が前記ＦＥＴの２つのソース／ドレイン領域のうちの１つに接続される請求項１９乃至２７のいずれか１項に記載の磁気抵抗効果素子と、前記磁気抵抗効果素子の上端に接続され、第１方向に延びるビット線と、前記ＦＥＴのゲート電極に接続され、前記第１方向に交差する第２方向に延びるワード線とを具備することを特徴とするスピンメモリ。
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