JP4387984B2

JP4387984B2 - 半導体装置の製造方法

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Publication number: JP4387984B2
Application number: JP2005157194A
Authority: JP
Inventors: 正志高橋
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-05-30
Filing date: 2005-05-30
Publication date: 2009-12-24
Anticipated expiration: 2017-07-31
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Description

本発明は、ＬＯＣＯＳ法による素子分離膜の形成を行う半導体装置の製造方法に関する。

近年、半導体装置の高集積化及び高機能化にともない、メモリセルのような微細な機能素子が高い集積度で配置される内部領域では、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成される素子分離膜のバズビークを小さくして素子間の間隔を狭くする必要がある。ところが、電源素子のような高電圧が印加される周辺素子が配置される周辺領域では、上記素子分離膜のバーズビークをある程度の大きさに保つことで、バーズビークによる段差底部での電界の集中によるトランジスタ特性の劣化やゲート酸化膜質の劣化の発生を防止する必要がある。

そこで、半導体装置の製造工程では、上記のように異なる形状が要求される内部領域の素子分離膜と周辺領域の素子分離膜とをそれぞれ別工程で形成している。ここで、上記ＬＯＣＯＳ法による素子分離膜を形成する場合には、以下のような各工程が行われる。すなわち、半導体基板上にパッド酸化膜及び酸化防止膜を成膜する工程、リソグラフィーによって形成したレジストパターンをマスクにして上記酸化防止膜及びパッド酸化膜をエッチングして酸化窓を形成する工程、及び熱酸化法によって半導体基板の表面に素子分離膜となる酸化膜を成長させる工程である。このため、上述のように機能回路の高集積化が進んだ半導体装置の製造工程では、例えば上記手順で周辺領域の素子分離膜を形成した後に、上記酸化防止膜及びパッド酸化膜を除去する工程を行い、その後新たに上記手順を繰り返すことで内部領域の素子分離膜を形成している。

しかし、上記半導体装置の形成方法では、上述のように内部領域の素子分離領域と周辺領域の素子分離領域とをそれぞれ完全に別工程で形成していることから、パッド酸化膜及び酸化防止膜の成膜工程や熱酸化の工程を２回ずつ行う必要があり、素子分離領域の形成工程数が多いと言う課題があった。

上記課題を解決するための本発明の半導体装置の製造方法は、ＬＯＣＯＳ法による素子分離領域の形成を行う半導体装置の製造方法である。

そして、請求項１，２の半導体装置の製造方法では、形状の異なる第１素子分離膜と第２素子分離膜とを形成する際に、各酸化窓を同一のパッド酸化膜及び酸化防止膜に形成し、かつ一方の酸化窓底面の半導体基板の表面にのみ溝を形成した後に、両方の酸化窓の底面に熱酸化を行うようにした。

このような方法では、一方の酸化窓底面の半導体基板の表面にのみ溝を形成して熱酸化を行うことで、各酸化窓を同一のパッド酸化膜及び酸化防止膜に形成しても、それぞれの酸化窓にはバーズビークの異なる素子分離膜が形成される。このため、形状の異なる第１素子分離膜と第２素子分離膜とを形成する際のパッド酸化膜及び酸化防止膜の成膜工程が１回に削減される。

さらに、請求項３〜５に係わる半導体装置の製造方法では、形状の異なる第１素子分離膜と第２素子分離膜とを形成する際に、先ず異なる膜厚のパッド酸化膜や酸化防止膜を同一の半導体基板上に形成する。その後、これらのパッド酸化膜や酸化防止膜に設けられる第１酸化窓と第２酸化窓との形成工程と、これらの酸化窓の底面に上記各素子分離膜を形成するための熱酸化の工程とを同一工程で行うようにした。

このような方法では、パッド酸化膜の膜厚や酸化防止膜の膜厚が異なることで、各膜厚部分に形成された各酸化窓の底面に対して同一の熱酸化を行っても、それぞれの酸化窓にはバーズビークの大きさが異なる素子分離膜が形成される。このため、形状の異なる第１素子分離膜と第２素子分離膜とを形成する際の各酸化窓の形成工程及び熱酸化の工程が１回に削減される。

以上説明したように、請求項１または請求項２に係わる本発明によれば、一方の酸化窓底面の半導体基板の表面にのみ溝を形成することで、同一のパッド酸化膜及び酸化防止膜に形成した第１酸化窓と第２酸化窓との底面に異なる形状の素子分離膜が形成されるようにしたので、形状の異なる素子分離膜を形成する際のパッド酸化膜及び酸化防止膜の成膜工程を１回に削減することが可能になる。

さらに、請求項３〜請求項５に係わる本発明によれば、パッド酸化膜及び酸化防止膜の膜厚が異なる部分に各酸化窓を設けるとで、同一の熱酸化を行っても各酸化窓にバーズビークの大きさが異なる素子分離膜が形成されようにしたことで、形状の異なる第１素子分離膜と第２素子分離膜とを形成する際の各酸化窓の形成工程及び熱酸化の工程を１回に削減することが可能になる。

以上から、請求項１〜請求項５に係わる本発明によれば、半導体装置の製造工程を削減することができる。

以下、本発明を適用した各実施の形態を図面に基づいて説明する。尚、各実施の形態で共通する構成要素には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１は、参考発明となる第１実施形態の半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第１実施形態の方法を説明する。先ず、第１工程では、図１（１）に示すように、例えば単結晶シリコンからなる半導体基板１１を用意する。この半導体基板１１は、その表面側に第１領域１１ａと第２領域１２ｂとが設けられている。そして、このような半導体基板１１上に、酸化シリコンからなるパッド酸化膜１２を成膜し、このパッド酸化膜１２上に窒化シリコンからなる酸化防止膜１３を成膜する。

次に、第２工程では、図１（２）に示すように、リソグラフィー技術によって酸化防止膜１３上にレジストパターン１４を形成する。このレジストパターン１４は、第１領域１１ａの素子分離膜形成部分に対応する開口パターンを有するものである。次に、このレジストパターン１４をマスク用いて酸化防止膜１３及びパッド酸化膜１２のエッチングを行い、これによって第１領域１１ａにおける酸化防止膜１３及びパッド酸化膜１２に、半導体基板１１にまで達する第１酸化窓１５ａをパターン形成する。

次いで、第３工程では、図１（３）に示すように、上記レジストパターン（１４）を除去した後、熱酸化法によって第１酸化窓１５ａの底面に露出する半導体基板１１の表面層部分を選択的に酸化させる。ここでは、酸化防止膜１３をマスクにして９００℃〜１１００℃で熱酸化処理を行い、半導体基板１１の表面層に４００ｎｍ〜５００ｎｍ程度の膜厚の酸化膜１６を成長させる。

その後、第４工程では、図１（４）に示すように、酸化防止膜１３上に新たにレジストパターン１７を形成する。このレジストパターン１７は、上記第１酸化窓１５ａ内を埋め込みかつ第２領域１１ｂの素子分離膜形成部分に対応する開口パターンを有するものである。次に、このレジストパターン１７をマスク用いて酸化防止膜１３及びパッド酸化膜１２のエッチングを行い、これによって第２領域１１ｂにおける酸化防止膜１３及びパッド酸化膜１２に、半導体基板１１にまで達する第２酸化窓１５ｂをパターン形成する。

次に、第５工程では、図１（５）に示すように、上記レジストパターン（１７）を除去した後、９００℃〜１１００℃の温度で２回目の熱酸化処理を行う。これによって、第１酸化窓１５ａ底面の酸化膜１６を４５０ｎｍ〜６００ｎｍ程度の膜厚にまでさらに成長させ、第１領域１１ａにさらに成長させた酸化膜１６からなる第１素子分離膜１６ａを形成する。これと共に、第２酸化窓１５ｂの底面に新たに２５０ｎｍ〜４００ｎｍ程度の膜厚の酸化膜を成長させ、第２領域１１ｂに新たに成長させた酸化膜からなる第２素子分離膜１６ｂを形成する。

以上の方法によれば、第１酸化窓１５ａの底面に対しては２回の酸化処理が行われるのに対して、第２酸化窓１５ｂの底面に対しては１回の酸化処理のみが行われる。このため、第１領域１１ａに形成される第１素子分離膜１６ａは、第２領域１１ｂに形成される第２素子分離膜１６ｂよりも膜厚が厚く、これによって第２素子分離膜１６ｂよりもバーズビークの大きいものになる。したがって、第１領域１１ａには、高電圧が印加される周辺素子の分離に適するバーズビークの大きい第１素子分離膜１６ａが形成されることになる。一方、第２領域１１ｂには、微細化された機能素子の高集積化を妨げることのないバーズビークの小さい第２素子分離膜１６ｂが形成されることになる。しかも、第１領域１１ａに配置される第１素子分離膜１６ａの膜厚は、第２素子分離膜１６ｂの膜厚よりも厚いことから、この第１素子分離膜１６ａは高電圧が印加される周辺素子を確実に分離するものになる。

上記第１実施形態の方法では、第１素子分離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパッド酸化膜１２及び酸化防止膜１３が用いられている。このため、異なる形状の第１素子分離膜１６ａと第２素子分離膜１６ｂとを従来方法で形成する場合と比較して、パッド酸化膜１２及び酸化防止膜１３の除去工程とパッド酸化膜１２及び酸化防止膜１３の成膜工程とを減らすことが可能になる。

（第２実施形態）
図２は、もう１つの参考発明を適用した第２実施形態の半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第２実施形態を説明する。ここでは、先ず上記第１実施形態と同様に図１（１）を用いて説明した第１工程から図１（４）を用いて説明した第４工程までを行い、半導体基板１１の第２領域１１ｂに第２酸化窓１５ｂを形成する。その後、図２（１）に示すように、第２酸化窓１５ｂの形成に用いたレジストパターン１７をマスクにして、この第２酸化窓１５ｂ底面の半導体基板１１の表面層をエッチングする。これによって、半導体基板１１の表面に深さ１００ｎｍ〜３００ｎｍ程度の溝ｈを形成する。

そして、次の第５工程では、図２（２）に示すように、上記レジストパターン（１７）を除去した後、９００℃〜１１００℃の温度で２回目の熱酸化処理を行う。この第５工程は、上記第１実施形態で図１（５）を用いて説明したと同様に行うこととする。

以上の方法によれば、溝ｈが形成された半導体基板１１の表面層を酸化成長させて第２素子分離膜１６ｂが形成されることから、第１実施形態と比較して第２素子分離膜１６ｂの表面段差が小さくなり、これによって第２素子分離膜１６ｂのバーズビークをさらに小さく抑えることができる。しかも、上記溝ｈの形成は、第２酸化窓１５ｂを形成するためのエッチングと連続して行われるため、第１実施形態に対して製造工程が特別に増加することはない。

（第３実施形態）
図３は、請求項１記載の発明を適用した第３実施形態の半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第３実施形態を説明する。ここでは、先ず第１工程から第３工程までを、上記第１実施形態で図１（１）を用いて説明した第１工程から図１（３）を用いて説明した第３工程までと同様に行い、半導体基板１１における第１領域１１ａに酸化膜１６を形成する。ただし、酸化膜１６の膜厚は、１００ｎｍ〜３００ｎｍ程度とする。

その後、第４工程では、図３（１）に示すように、酸化防止膜１３をマスクにして第１酸化窓１５ａの底面の酸化膜１６をエッチング除去し、半導体基板１１の表面に溝ｈを形成する。

次の第５工程では、図３（２）に示すように、酸化防止膜１３上に新たにレジストパターン３１を形成する。このレジストパターン３１は、上記第１酸化窓１５ａ内を埋め込みかつ第２領域１１ｂの素子分離膜形成部分に対応する開口パターンを有するものである。次に、このレジストパターン３１をマスク用いて酸化防止膜１３及びパッド酸化膜１２のエッチングを行い、これによって第２領域１１ｂにおける酸化防止膜１３及びパッド酸化膜１２に、半導体基板１１にまで達する第２酸化窓１５ｂをパターン形成する。

その後、第６工程では、図３（３）に示すように、上記レジストパターン（３１）を除去した後、９００℃〜１１００℃の温度で２回目の熱酸化処理を行う。これによって、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層を酸化させ、第１領域１１ａに酸化膜からなる第１素子分離膜１６ａを形成すると共に、第２領域１１ｂに酸化膜からなる第２素子分離膜１６ｂを形成する。これらの素子分離膜１６ａ，１６ｂの膜厚は、４００ｎｍ〜６００ｎｍ程度に成長させる。

以上の方法によれば、溝ｈが形成された半導体基板１１の表面層を酸化成長させて第１素子分離膜１６ａが形成されることから、第２素子分離膜１６ｂよりも第１素子分離膜１６ａの表面段差が小さくなり、これによって第２素子分離膜１６ｂよりもバーズビークが小さく抑えられた第１素子分離膜１６ａが得られる。このため、第１領域１１ａには、微細化された機能素子の高集積化を妨げることのないバーズビークの小さい第１素子分離膜１６ａが形成されることになる。一方、第２領域１１ｂには、高電圧が印加される周辺素子の分離に適するバーズビークの大きい第２素子分離膜１６ｂが形成されることになる。

上記第３実施形態の方法では、上記第１実施形態と同様に、第１素子分離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパッド酸化膜１２及び酸化防止膜１３が用いられている。このため、異なる形状の第１素子分離膜１６ａと第２素子分離膜１６ｂと従来方法で形成する場合と比較して、パッド酸化膜１２及び酸化防止膜１３の除去工程とパッド酸化膜１２及び酸化防止膜１３の成膜工程とを減らすことが可能になる。

しかも、上記溝ｈの形成は、半導体基板１１の表面層に成長させた酸化膜１６のエッチング除去によって行われるため、第２実施形態と比較して溝ｈの深さの制御を酸化膜１６の成膜膜厚によって高精度に行うことができる。さらに、溝ｈのエッジが滑らかになるため、第１素子分離膜１６ａのエッジが滑らかになり、この部分に生じる応力を小さく抑えることができる。また、第１素子分離膜１６ａ及び第２素子分離膜１６ｂともに１回の熱酸化で形成されることから、膜厚の制御が容易になる。

（第４実施形態）
図４は、請求項２記載の発明を適用した半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第４実施形態を説明する。先ず、第１工程では、図４（１）に示すように、半導体基板１１上にパッド酸化膜１２及び酸化防止膜１３を成膜する。この工程は、第１実施形態の第１工程と同様に行う。

次に、第２工程では、図４（２）に示すように、リソグラフィー技術によって酸化防止膜１３上にレジストパターン４１を形成する。このレジストパターン４１は、第１領域１１ａ及び第２領域１１ｂの素子分離膜形成部分に対応する開口パターンを有するものである。次いで、このレジストパターン４１をマスク用いて酸化防止膜１３及びパッド酸化膜１２のエッチングを行い、これによって第１領域１１ａにおける酸化防止膜１３及びパッド酸化膜１２に半導体基板１１にまで達する第１酸化窓１５ａを形成し、これと同時に第２領域１１ｂにおける酸化防止膜１３及びパッド酸化膜１２に半導体基板１１にまで達する第２酸化窓１５ｂを形成する。

その後、第３工程では、図４（３）に示すように、上記レジストパターン（４１）を除去した後、９００℃〜１１００℃で熱酸化処理を行うことによって、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に膜厚４００ｎｍ〜５００ｎｍの酸化膜１６を成長させる。

次に、第４工程では、図４（４）に示すように、第１領域１１ａ上を覆うレジストパターン４２を半導体基板１１上に形成する。そして、このレジストパターン４２及び酸化防止膜１３をマスクに用いて、第２領域１１ｂの第２酸化窓１５ｂ底面における酸化膜１６のみをエッチング除去する。これによって、第２酸化窓１５ｂ底面における半導体基板１１表面に溝ｈを形成する。

その後、第５工程では、図４（５）に示すように、上記レジストパターン（４２）を除去した後、９００℃〜１１００℃の温度で２回目の熱酸化処理を行う。これによって、第１酸化窓１５ａ底面の酸化膜１６を４５０ｎｍ〜６００ｎｍ程度の膜厚にまでさらに成長させ、第１領域１１ａにさらに成長させた酸化膜１６からなる第１素子分離膜１６ａを形成する。これと共に、第２酸化窓１５ｂの底面に新たに２５０ｎｍ〜４００ｎｍ程度の膜厚の酸化膜を成長させ、第２領域１１ｂに新たに成長させた酸化膜からなる第２素子分離膜１６ｂを形成する。

以上のようにして、第１領域１１ａには２回の熱酸化によって第１素子分離膜１６ａが形成され、第２領域１１ｂには１回の熱酸化によって第１素子分離膜１６ａよりも薄い膜厚の第２素子分離膜１６ｂが形成される。しかも、第２素子分離膜１６ｂは、溝ｈが形成された半導体基板１１の表面層を酸化成長させて形成したものであることから、この第２素子分離膜１６ｂは、第１実施形態で形成した第２素子分離膜１６ｂよりもさらにバーズビークの小さいものになる。このため、第１領域１１ａには、高電圧が印加される周辺素子の分離に適するバーズビークの大きい第１素子分離膜１６ａが形成され、第２領域１１ｂには、微細化された機能素子の高集積化を妨げないようなバーズビークの小さい第２素子分離膜１６ｂが形成されることになる。しかも、第１領域１１ａに配置される第１素子分離膜１６ａの膜厚は、第２素子分離膜１６ｂの膜厚よりも厚いことから、この第１素子分離膜１６ａは高電圧が印加される周辺素子を確実に分離するものになる。

上記第４実施形態の方法では、第１素子分離膜１６ａと第２素子分離膜１６ｂとの形成に同一のパッド酸化膜１２及び酸化防止膜１３が用いられている。しかも、高い合わせ精度が要求される第１酸化窓１５ａの形成と第２酸化窓１５ｂの形成とが同一工程で行われる。このため、異なる形状の第１素子分離膜１６ａと第２素子分離膜１６ｂと従来方法で形成する場合と比較して、パッド酸化膜１２及び酸化防止膜１３の除去工程とパッド酸化膜１２及び酸化防止膜１３の成膜工程と酸化窓の形成工程とを削減することができる。

さらに、上記溝ｈの形成は、半導体基板１１の表面層に成長させた酸化膜１６のエッチング除去によって行われるため、第３実施形態と同様に溝ｈの深さの制御が高精度になると共に、第２素子分離膜１６ｂのエッジが滑らかになってこの部分に生じる応力を小さく抑えることができる。

（第５実施形態）
図５は、請求項３記載の発明を適用した第５実施形態の半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第５実施形態を説明する。先ず、第１工程では、図５（１）に示すように、半導体基板１１上にパッド酸化膜１２を成膜する。その後、第１領域１１ａのパッド酸化膜１２を覆う形状のレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いて第２領域１１ｂのパッド酸化膜１２を全面エッチング除去する。ここでは、エッチングによるダメージが第２領域１１ｂにおける半導体基板１１のアクティブ領域に加わることを防止するために、フッ化水素水をエッチング溶液に用いたウェットエッチングを行うこととする。

次に、上記レジストパターンを除去した後、図５（２）に示すように、熱酸化処理を行うことによって、第１領域１１ａのパッド酸化膜１２をさらに成長させて第１パッド酸化膜１２ａを形成すると共に、第２領域１１ｂの半導体基板１１の表面層に新たに酸化膜を成長させてこれを第２パッド酸化膜１２ｂとする。以上によって、エッチングによる損傷を生じさせることなく、第１パッド酸化膜１２ａとこれよりも膜厚の薄い第２パッド酸化膜１２ｂとを形成する。

尚、各パッド酸化膜１２ａ，１２ｂにエッチングによる損傷が生じた場合には、以降の素子分離膜を形成する工程でこの損傷を通して酸化防止膜から半導体基板に窒素が侵入して窒化物が形成され、この窒化物が素子の劣化原因となる。しかし、これらの不具合を考慮する必要のない場合には、半導体基板１１上に酸化シリコン膜を成膜し、第２領域１１ｂにおける酸化シリコン膜部分のみを所定深さに全面エッチバックすることで、第１領域１１ａと第２領域１１ｂとに膜厚の異なるパッド酸化膜を形成しても良い。

その後、第２工程では、図５（３）に示すように、第１パッド酸化膜１２ａ上及び第２パッド酸化膜１２ｂ上に酸化防止膜１３を成膜する。

次に、第３工程では、図５（４）に示すように、リソグラフィー技術によって酸化防止膜１３上にレジストパターン５１を形成する。このレジストパターン５１は、第１領域１１ａ及び第２領域１１ｂの素子分離膜形成部分に対応する開口パターンを有するものである。その後、このレジストパターン５１をマスク用いて酸化防止膜１３、第１パッド酸化膜１２ａ及び第２パッド酸化膜１２ｂのエッチングを行う。これによって、第１領域１１ａにおける酸化防止膜１３及び第１パッド酸化膜１２ａに半導体基板１１にまで達する第１酸化窓１５ａを形成し、これと同時に第２領域１１ｂにおける酸化防止膜１３及び第２パッド酸化膜１２ｂに半導体基板１１にまで達する第２酸化窓１５ｂを形成する。

その後、第４工程では、図５（５）に示すように、上記レジストパターン（５１）を除去した後、９００℃〜１１００℃で熱酸化処理を行うことによって、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１領域１１ａに上記酸化膜からなる第１素子分離膜１６ａを形成し、第２領域１１ｂに上記酸化膜からなる第２素子分離膜１６ｂを形成する。

上記第５実施形態の製造方法では、第１パッド酸化膜１２ａが形成された第１領域１１ａに第１素子分離膜１６ａが形成され、第１パッド酸化膜１２ａよりも膜厚の薄い第２パッド酸化膜１２ｂが形成された第２領域１１ｂに第２素子分離膜１６ｂが形成される。このため、第１素子分離膜１６ａは、第２素子分離膜１６ｂよりもバーズビークの大きいものになる。したがって、第１領域１１ａには、高電圧が印加される周辺素子の分離に適するバーズビークの大きい第１素子分離膜１６ａが形成され、一方、第２領域１１ｂには、微細化された機能素子の高集積化を妨げることのないバーズビークの小さい第２素子分離膜１６ｂが形成されることになる。

上記第１素子分離膜１６ａと第２素子分離膜１６ｂとは、同一の熱酸化処理によって形成されたものである。しかも、高い合わせ精度が要求される第１酸化窓１５ａの形成と第２酸化窓１５ｂの形成とが同一工程で行われる。このことから、異なる形状の第１素子分離膜１６ａと第２素子分離膜１６ｂとを従来方法で形成する場合と比較して、素子分離膜を形成するための熱酸化処理の工程と酸化窓の形成工程とを１回に削減することが可能になる。

（第６実施形態）
図６は、請求項４記載の発明を適用した第６実施形態の半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第６実施形態を説明する。先ず、第１工程では、図６（１）に示すように、上記半導体基板１１上にパッド酸化膜１２を成膜する。

次に、第２工程では、図６（２）に示すように、パッド酸化膜１２上に第１窒化シリコン膜６１を成膜する。その後、第２領域１１ｂの第１窒化シリコン膜６１を覆う形状のレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いて第１領域１１ａの第１窒化シリコン膜６１を全面エッチング除去する。ここでは、エッチングによるダメージが第１領域１１ａのパッド酸化膜１２に加わり、これによって第１領域１１ａに素子分離膜を形成する際に半導体基板１１が窒化されることを防止するために、ウェットエッチングを行うこととする。この際、エッチング溶液として熱リン酸を用いることで、パッド酸化膜１２に対して良好な選択比を保って第１窒化シリコン膜６１のエッチングを行い、パッド酸化膜１２の膜厚を保つ。

その後、図６（３）に示すように、第１領域１１ａのパッド酸化膜１２上及び第２領域１１ｂの第１窒化シリコン膜６１上に、第２窒化シリコン膜６２を成膜する。これによって、第１領域１１ａには、第２窒化シリコン膜６２からなる第１酸化防止膜１３ａを形成する。一方、第２領域１１ｂには、第１窒化シリコン膜６１と第２窒化シリコン膜６２とからなる第２酸化防止膜１３ｂを形成する。以上によって、エッチングによる損傷を生じさせることなく、かつ膜厚の制御性良く、第１酸化防止膜１３ａとこれよりも膜厚の厚い第２酸化防止膜１３ｂとを形成する。

尚、各酸化防止膜１３ａ，１３ｂにエッチングによる損傷が生じた場合には、以降の素子分離膜を形成する工程で上記酸化防止膜が部分的に耐酸化性のマスクにならない場合がある。しかし、このような不具合を考慮する必要のない場合には、パッド酸化膜１２上に窒化シリコン膜を成膜し、第１領域１１ａにおける窒化シリコン膜部分のみを所定深さに全面エッチバックすることで、この窒化シリコン膜からなる第１酸化防止膜１３ａ及び第２酸化防止膜１３ｂを形成しても良い。

次に、第３工程では、図６（４）に示すように、リソグラフィー技術によって第１酸化防止膜１３ａ及び第２酸化防止膜１３ｂ上にレジストパターン６３を形成する。このレジストパターン６３は、第１領域１１ａ及び第２領域１１ｂの素子分離膜形成部分に対応する開口パターンを有するものである。その後、このレジストパターン６３をマスク用いて第１酸化防止膜１３ａ、第２酸化防止膜１３ｂ及びパッド酸化膜１２のエッチングを行う。これによって、第１領域１１ａにおける第１酸化防止膜１３ａ及びパッド酸化膜１２に半導体基板１１にまで達する第１酸化窓１５ａを形成し、これと同時に第２領域１１ｂにおける第２酸化防止膜１３ｂ及びパッド酸化膜１２に半導体基板１１にまで達する第２酸化窓１５ｂを形成する。

その後、第４工程では、図６（５）に示すように、上記レジストパターン（６３）を除去した後、９００℃〜１１００℃で熱酸化処理を行うことによって、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１領域１１ａに上記酸化膜からなる第１素子分離膜１６ａを形成し、第２領域１１ｂに上記酸化膜からなる第２素子分離膜１６ｂを形成する。

上記第６実施形態の製造方法では、第１酸化防止膜１３ａが形成された第１領域１１ａに第１素子分離膜１６ａが形成され、第１酸化防止膜１３ａよりも膜厚の厚い第２酸化防止膜１３ｂが形成された第２領域１１ｂに第２素子分離膜１６ｂが形成される。このため、第１素子分離膜１６ａは、第２素子分離膜１６ｂよりもバーズビークの大きいものになる。したがって、第１領域１１ａには、高電圧が印加される周辺素子の分離に適するバーズビークの大きい第１素子分離膜１６ａが形成され、一方、第２領域１１ｂには、微細化された機能素子の高集積化を妨げることのないバーズビークの小さい第２素子分離膜１６ｂが形成されることになる。

ここでは、上記第５実施形態と同様に、第１素子分離膜１６ａと第２素子分離膜１６ｂとは、同一の熱酸化処理によって形成され、しかも第１酸化窓１５ａの形成と第２酸化窓１５ｂの形成とが同一工程で行われる。このことから、異なる形状の第１素子分離膜１６ａと第２素子分離膜１６ｂとを従来方法で形成する場合と比較して、素子分離膜を形成するための熱酸化処理の工程と酸化窓の形成工程とを１回に削減することが可能になる。

（第７実施形態）
図７は、請求項５記載の発明を適用した半導体装置の製造方法を説明するための断面工程図であり、以下にこの図を用いて第７実施形態を説明する。先ず、第１工程では、図７（１）に示すように、上記半導体基板１１上に第１酸化シリコン膜７１を成膜し、当該第１酸化シリコン膜７１上に第１窒化シリコン膜７２を成膜する。その後、第２領域１１ｂの第１窒化シリコン膜７２を覆う形状のレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いて第１領域１１ａの第１窒化シリコン膜７２及び第１酸化シリコン膜７１を全面エッチング除去する。ここでは、熱リン酸を用いて第１窒化シリコン膜７２をウェットエッチングした後、フッ化水素水を用いて第１酸化シリコン膜７１をウェットエッチングすることとする。これによって、第２領域１１ｂにおける半導体基板１１上に、第１酸化シリコン膜７１からなる第２パッド酸化膜１２ｂを形成する。

次に、上記レジストパターンを除去した後、図７（２）に示すように、第１窒化シリコン膜７２をマスクに用いた熱酸化処理を行うことによって、第１領域１１ａにおける半導体基板１１の表面層を酸化成長させて第１パッド酸化膜１２ａを形成する。この第１パッド酸化膜１２ａは、第２パッド酸化膜１２ｂよりも膜厚が厚くなるように成膜する。以上のようにして、それぞれ個別の工程で膜厚の制御性良く、第１パッド酸化膜１２ａと第２パッド酸化膜１２ｂとを形成する。

その後、第１領域１１ａにおける第１パッド酸化膜１２ａ上及び第２領域１１ｂにおける第１窒化シリコン膜７２上に第２窒化シリコン膜７３を成膜する。これによって、第１領域１１ａの第１パッド酸化膜１２ａ上には、第２窒化シリコン膜７３からなる第１酸化防止膜１３ａを形成する。一方、第２領域１１ｂの第２パッド酸化膜１２ｂ上には、第１窒化シリコン膜７２と第２窒化シリコン膜７３とからなる第２酸化防止膜１３ｂを形成する。この第２酸化防止膜１３ｂは、第１酸化防止膜１３ａよりも膜厚の厚いものになる。

次に、第２工程では、図７（３）に示すように、リソグラフィー技術によって第１酸化防止膜１３ａ及び第２酸化防止膜１３ｂ上にレジストパターン７４を形成する。このレジストパターン７４は、第１領域１１ａ及び第２領域１１ｂの素子分離膜形成部分に対応する開口パターンを有するものである。その後、このレジストパターン７４をマスク用いて第１酸化防止膜１３ａ、第２酸化防止膜１３ｂ、第１パッド酸化膜１２ａ及び第２パッド酸化膜１２ｂのエッチングを行う。これによって、第１領域１１ａにおける第１酸化防止膜１３ａ及び第１パッド酸化膜１２ａに半導体基板１１にまで達する第１酸化窓１５ａを形成し、これと同時に第２領域１１ｂにおける第２酸化防止膜１３ｂ及び第２パッド酸化膜１２ｂに半導体基板１１にまで達する第２酸化窓１５ｂを形成する。

その後、第３工程では、図７（４）に示すように、上記レジストパターン（７４）を除去した後、９００℃〜１１００℃で熱酸化処理を行うことによって、第１酸化窓１５ａ及び第２酸化窓１５ｂの底面層に膜厚４００ｎｍ〜６００ｎｍの酸化膜を成長させ、第１領域１１ａに上記酸化膜からなる第１素子分離膜１６ａを形成し、第２領域１１ｂに上記酸化膜からなる第２素子分離膜１６ｂを形成する。

上記第７実施形態の製造方法では、第１パッド酸化膜１２ａ及び第１酸化防止膜１３ａが形成された第１領域１１ａに第１素子分離膜１６ａが形成され、第１パッド酸化膜１２ａよりも膜厚の薄い第２パッド酸化膜１２ｂ及び第１酸化防止膜１３ａよりも膜厚の厚い第２酸化防止膜１３ｂが形成された第２領域１１ｂに第２素子分離膜１６ｂが形成される。このため、第１素子分離膜１６ａは、第２素子分離膜１６ｂよりもバーズビークの大きいものになる。したがって、第１領域１１ａには、高電圧が印加される周辺素子の分離に適するバーズビークの大きい第１素子分離膜１６ａが形成され、一方、第２領域１１ｂには、微細化された機能素子の高集積化を妨げることのないバーズビークの小さい第２素子分離膜１６ｂが形成されることになる。

そして、上記第５実施形態及び第６実施形態と同様に、第１素子分離膜１６ａと第２素子分離膜１６ｂとは、同一の熱酸化処理によって形成され、しかも第１酸化窓１５ａの形成と第２酸化窓１５ｂの形成とが同一工程で行われる。このことから、異なる形状の第１素子分離膜１６ａと第２素子分離膜１６ｂとを従来方法で形成する場合と比較して、素子分離膜を形成するための熱酸化処理の工程と酸化窓の形成工程とを１回に削減することが可能になる。

第１実施形態の半導体装置の製造方法を説明する断面工程図である。第２実施形態の半導体装置の製造方法を説明する断面工程図である。第３実施形態の半導体装置の製造方法を説明する断面工程図である。第４実施形態の半導体装置の製造方法を説明する断面工程図である。第５実施形態の半導体装置の製造方法を説明する断面工程図である。第６実施形態の半導体装置の製造方法を説明する断面工程図である。第７実施形態の半導体装置の製造方法を説明する断面工程図である。

符号の説明

１１半導体基板
１１ａ第１領域
１１ｂ第２領域
１２パッド酸化膜
１２ａ第１パッド酸化膜
１２ｂ第２パッド酸化膜
１３酸化防止膜
１３ａ第１酸化防止膜
１３ｂ第２酸化防止膜
１５ａ第１酸化窓
１５ｂ第２酸化窓
１６酸化膜
１６ａ第１素子分離膜
１６ｂ第２素子分離膜
ｈ溝

Claims

半導体基板の第１領域上と第２領域上とにパッド酸化膜及び酸化防止膜を下層から順に成膜する第１工程と、
前記第１領域における前記パッド酸化膜及び酸化防止膜に前記半導体基板にまで達する第１酸化窓をパターン形成する第２工程と、
熱酸化法によって、前記第１酸化窓の底面層に酸化膜を成長させる第３工程と、
前記第１酸化窓底面の酸化膜をエッチングし、当該第１酸化窓底面の半導体基板の表面に溝を形成する第４工程と、
前記第２領域における前記パッド酸化膜及び酸化防止膜に前記半導体基板にまで達する第２酸化窓をパターン形成する第５工程と、
熱酸化法によって、前記第１酸化窓及び前記第２酸化窓の底面層に酸化膜を成長させ、前記第１領域に当該酸化膜からなる第１素子分離膜を形成すると共に、前記第２領域に当該酸化膜からなる第２素子分離膜を形成する第６工程と、
を行うことを特徴とする半導体装置の製造方法。
半導体基板の第１領域上と第２領域上とにパッド酸化膜及び酸化防止膜を下層から順に成膜する第１工程と、
前記第１領域における前記酸化防止膜及び前記パッド酸化膜に前記半導体基板にまで達する第１酸化窓をパターン形成すると共に、前記第２領域における前記酸化防止膜及び前記パッド酸化膜に前記半導体基板にまで達する第２酸化窓をパターン形成する第２工程と、
熱酸化法によって、前記第１酸化窓及び第２酸化窓の底面層に酸化膜を成長させる第３工程と、
前記第２酸化窓底面の前記酸化膜のみをエッチングして、当該第２領域の半導体基板の表面に溝を形成する第４工程と、
熱酸化法によって、前記第１酸化窓底面の前記酸化膜を成長させて第１素子分離膜を形成すると共に、前記第２領域の酸化窓の底面に新たに成長させた酸化膜からなる第２素子分離膜を形成する第５工程と、
を行うことを特徴とする半導体装置の製造方法。