JP4397510B2

JP4397510B2 - パイプライン型ａ／ｄコンバータ

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Publication number: JP4397510B2
Application number: JP2000169860A
Authority: JP
Inventors: 光江砂原
Original assignee: Asahi Kasei EMD Corp
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Filing date: 2000-06-07
Publication date: 2010-01-13
Anticipated expiration: 2020-06-07
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Description

【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータに関し、特に、高速で動作するパイプライン型Ａ／Ｄコンバータに関するものである。
【０００２】
【従来の技術】
従来のパイプライン型Ａ／Ｄコンバータとしては、例えば、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第３２巻第３号３月号１９９７年のＰ３１２〜Ｐ３２０に記載のものが知られている（ＩＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ１９９７．Ｐ３１２〜Ｐ３２０）。
【０００３】
図１０は、上記の文献に記載された従来のパイプライン型Ａ／Ｄコンバータのブロック図である。
この従来のパイプライン型Ａ／Ｄコンバータは、図１０に示すように、ＮビットのＡ／Ｄ変換出力を得るべく、（Ｎ−１）個からなるステージ１が複数縦列接続されるとともに、演算回路９を備えている。各ステージ１のうち、最上位桁（ＭＳＢ）にかかる最初のステージ１はサンプルホールド回路として構成されている。その後のステージ１は、図１０に示すように、基準電圧生成回路２、コンデンサＣ１、Ｃ２やスイッチＳＷ１〜ＳＷ４からなるサンプルホールド回路３、演算増幅器４などからなる加減算回路、コンパレータ５、６やエンコーダ７からなる多値化回路８等から構成されている。
【０００４】
このような構成からなる従来のパイプライン型Ａ／Ｄコンバータの動作の概要について説明する。
図１０に詳細に示すステージは、前段のステージの演算増幅器４からの残余の出力Ｖｏ（Ｎ−１）をサンプルホールド回路３でサンプルし、その後にそのサンプル値と基準電圧生成回路２の出力との加減算を演算増幅器４で行い、その算出値Ｖｏ（Ｎ）を後段のステージ１に出力する。ここで、基準電圧生成回路２は、前段のステージ１からのデジタル信号Ｄ（Ｎ−１）に基づき、正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、または負の基準電圧（−Ｖｒ）のうちの１つを出力する。多値化回路８は、その演算増幅器４からの出力Ｖｎに基づいて「１」、「０」、または「−１」の３値データを生成し、この３値のデジタル信号Ｄ（Ｎ）を後段のステージ１の基準電圧生成回路２と演算回路９にそれぞれ出力する。
【０００５】
このように、各ステージ１からの各デジタル信号Ｄ（Ｎ）が演算回路９に入力されると、演算回路９はそれらを所定の規則で加算して目的とするＮ桁のＡ／Ｄ変換データを出力する。
従って、このような従来のパイプライン型Ａ／Ｄコンバータは、最上位桁から順にＡ／Ｄ変換出力を決定していく逐次変換型Ａ／Ｄコンバータよりも高速であり、この高速性を活かして５０〜１００ＭＨｚでの高品位テレビ信号等のためのＡ／Ｄコンバータとして応用することが考えられている。
【０００６】
【発明が解決しようとする課題】
ところで、図１０に示すコンデンサＣ１、Ｃ２や演算増幅器４はスイッチトキャパシタを構成し、一般に集積回路化されている。集積回路化した場合には、両コンデンサＣ１、Ｃ２は相対精度が良いが、１６ビットＡ／Ｄコンバータを実現させるほどは良くない。
【０００７】
このため、従来のパイプライン型Ａ／Ｄコンバータのように、前段のステージの残余の出力を後段のステージに送る場合には、その容量比の誤差による影響が大きくなる。この結果、図１０に示す従来のパイプライン型Ａ／Ｄコンバータでは、Ａ／Ｄ変換の分解能を１６ビットというように大きくすると、Ａ／Ｄ変換出力を高精度化できないという不都合がある。
【０００８】
このような不都合を解消する方法として、サンプルホールド期間を第１の期間と第２の期間に分割し、この両期間においてサンプルホールド動作を時分割で２回行ってデジタルデータをそれぞれ出力するとともに、その両期間のホールド動作時には図１０に示すコンデンサＣ１、Ｃ２の位置を入れ替え、このようにして得られたデジタルデータを最後に平均化する方法が考えられる。
【０００９】
この方法について、図１０を参照して説明する。まず、第１の期間のサンプル時には、前段のステージからの残余の出力Ｖｏ（Ｎ−１）をコンデンサＣ１、Ｃ２でサンプルし、そのホールド時には、コンデンサＣ２を演算増幅器４の帰還素子として使用し、コンデンサＣ１のサンプル値と基準電圧生成回路２の出力の加減算を演算増幅器４で行う。この第１の期間における演算増幅器４の積分性誤差（ＩＮＬ）は、ステージ１のうち１段目のステージ１のみにコンデンサＣ１、Ｃ２のエラーが存在し、他の２段目以降のステージ１にはそのエラーがない場合には、例えば図１１（Ａ）に示すように誤差ａ、ｂ、ｃとなり、その積分性誤差は基準電圧生成回路２からの出力の差異により異なる。なお、以下の積分性誤差の記述は、上記のような条件の下でのものとする。
【００１０】
一方、第２の期間のサンプル時には、前段のステージからの残余の出力Ｖｏ（Ｎ−１）をコンデンサＣ１、Ｃ２でサンプルし、そのホールド時には、コンデンサＣ１を演算増幅器４の帰還素子として使用し、コンデンサＣ２のサンプル値と基準電圧生成回路２の出力の加減算を演算増幅器４で行う。この第２の期間における積分性誤差は、例えば図１１（Ｂ）に示すように誤差ａ’、ｂ’、ｃ’となり、同図（Ａ）の積分性誤差と横軸を中心に対称になる。
【００１１】
従って、第１の期間のホールド時の積分性誤差が図１１（Ａ）に示すようになり、第２の期間のホールド時の積分性誤差が同図（Ｂ）に示すようになるときには、その両者の平均は同図（Ｃ）に示すようになり、その積分性誤差を減少できる。
ところが、第１の期間と第２の期間の各ホールド時には、上記のようにコンデンサＣ１、Ｃ２のつなぎ替えを行うので、図１１（Ａ）（Ｂ）に示すように、積分性誤差の不連続点にずれが生じてしまう。このため、図１１（Ｃ）に示すように積分性誤差が残ってしまうという不都合がある。
【００１２】
このような不連続点を解消する方法として、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第３１巻第１２号１２月号１９９６年に記載の方法が知られている（ＩＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ．Ｖｏｌ．３１．Ｎｏ１２．Ｄｅｃ．１９９６）。
この方法について、図１０を参照して説明すると、サンプル期間にコンデンサＣ１、Ｃ２に充電し、ホールド期間にコンデンサＣ２を演算増幅器４の帰還素子として使用し、コンデンサＣ１のサンプル値と基準電圧生成回路２の出力の加減算を演算増幅器４で行う。このときの演算増幅器４による積分性誤差は、例えば図１２（Ａ）に示すようになる。ここで、多値化回路８は、「１」、「０」、または「−１」の３値データを２つのコンパレータ５、６を使用して生成するが、その際のしきい値は±（Ｖｒｅｆ／２）である。
【００１３】
ところで、ホールド期間において、前段のステージからのデジタル信号が「０」で、基準電圧生成回路２の基準電圧が０Ｖの場合には、ホールド期間中に、コンデンサＣ１を演算増幅器４の帰還素子として使用し、コンデンサＣ２のサンプル値を演算増幅器４に入力するようにする。このようにすると、演算増幅器４による積分性誤差は、例えば図１２（Ｂ）に示すようになり積分性誤差の不連続点が解消できる。
【００１４】
しかし、以上の方法は、積分性誤差の不連続点を解消できるが、積分性誤差自体を解消できない上に、上記のしきい値を±（Ｖｒｅｆ／２）に近づけるためにパイプライン型Ａ／Ｄコンバータの特徴である冗長性が失われてしまうという不都合がある。
そこで、本発明の目的は、上記の点に鑑み、積分性誤差を排除することにより、Ａ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力が得られるようにしたパイプライン型Ａ／Ｄコンバータを提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１から請求項４に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、Ａ／Ｄ変換を行うためのステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前段のステージからのデジタル信号を所定のアナログ基準信号に変換する基準信号生成手段と、演算増幅器、第１の受動素子、および第２の受動素子を含み、第１の期間と第２の期間には、前段のステージからのアナログ信号を前記両受動素子でサンプルしたのち、前記両受動素子のいずれか一方を前記演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と前記所定のアナログ基準信号の加減算を前記演算増幅器でそれぞれ行う信号処理手段と、前記演算増幅器からの第１の期間の出力と第２の期間の出力とをそれぞれ多値化する多値化手段とを含むとともに、前記信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態の場合には前記帰還素子として前記第１の受動素子を使用し、前記デジタル信号が第２の論理状態の場合には前記帰還素子として前記第２の受動素子を使用し、一方、第２の期間においては、前記第１の論理状態の場合には前記帰還素子として前記第２の受動素子を使用し、前記第２の論理状態の場合には前記帰還素子として前記第１の受動素子を使用するようになっており、さらに、前記各ステージの前記多値化手段で多値化された第１の期間の出力と第２の期間の出力とを平均化する平均化手段を備えたことを特徴とするものである。
【００１６】
請求項２に記載の発明は、請求項１に記載のパイプライン型Ａ／Ｄコンバータにおいて、前記演算増幅器はホールド動作時においてほぼ２倍の利得を有し、前記多値化手段は「＋１」、「０」、または「−１」の３値のデジタル信号を出力し、前記前段のステージからのデジタル信号が「＋１」、「−１」の場合が前記第１の論理状態であり、そのデジタル信号が「０」の場合が前記第２の論理状態であることを特徴とするものである。
【００１７】
請求項３に記載の発明は、請求項２に記載のパイプライン型Ａ／Ｄコンバータにおいて、前記受動素子はキャパシタからなり、前記基準信号生成手段は、前記デジタル信号の「＋１」、「０」、「−１」に応じて、前記アナログ基準信号として正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、負の基準電圧（−Ｖｒｅｆ）を生成するようになっていることを特徴とするものである。
【００１８】
請求項４に記載の発明は、請求項３に記載のパイプライン型Ａ／Ｄコンバータにおいて、前記多値化手段は、前記演算増幅器の出力を所定の正負のしきい値で３値化（＋１、０、−１）するコンパレータ手段を含むことを特徴とするものである。
上記の正負のしきい値は、ほぼ（１／４）×Ｖｒｅｆとほぼ（−１／４）×Ｖｒｅｆであることが冗長性という点では好ましい。但し、積分性誤差を小さくするという観点からは、±１／２（Ｖｒｅｆ）に近づけても良い。
【００１９】
このように本発明では、信号処理手段が、第１の期間と第２の期間には、前段のステージからのアナログ信号を第１と第２の受動素子（キャパシタ）でサンプルしたのち、その両受動素子のいずれか一方を演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と、基準信号生成手段からの所定のアナログ基準信号の加減算を演算増幅器でそれぞれ行う。
【００２０】
さらに、信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態（例えば＋１と−１の場合）の場合にはその帰還素子として第１の受動素子を使用し、そのデジタル信号が第２の論理状態（例えば０）の場合にはその帰還素子として第２の受動素子を使用し、一方、第２の期間においては、第１の論理状態の場合にはその帰還素子として第２の受動素子を使用し、第２の論理状態の場合にはその帰還素子として第１の受動素子を使用するようになっている。
【００２１】
このため、本発明では、各ステージの積分性誤差が極力排除できるようになり、例えばＡ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力が得られる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明のパイプライン型Ａ／Ｄコンバータの実施形態の構成について、図１〜図を参照して説明する。
この実施形態のかかるパイプライン型Ａ／Ｄコンバータは、図１に示すように、アナログ入力信号ＡｉｎをＮビットのデジタル出力信号ＤｏｕｔにＡ／Ｄ変換するために、サンプルホールド回路１１−１と、（ｋ−１）個のステージ１１−２〜１１−ｋと、メモリ１２と、平均化回路１３とを備えている。
【００２３】
サンプルホールド回路１１−１とステージ１１−２〜１１−ｋは縦列接続され、各ビットを決定してメモリ１２に出力するようになっている。
すなわち、サンプルホールド回路１１−１は、後述のように期間Ｔの間に実行される１回のサンプル・ホール動作により、アナログ入力信号Ａｉｎに基づいてデジタル値Ｄ１を決定し、この決定したデジタル値Ｄ１がメモリ１２に格納されるようになっている。
【００２４】
ステージ１１−２〜１１−ｋは、サンプルホールド回路１１−１または前段のステージからのアナログ信号などに基づき、後述のように、第１の期間Ｔ１のサンプル・ホールド動作により第１のデジタル値Ｄ２〜Ｄｋを決定するとともに、第２の期間Ｔ２のサンプル・ホールド動作により第２のデジタル値Ｄ２〜Ｄｋを決定し、この決定した各デジタル値がメモリ１２にそれぞれ格納されるようになっている。
【００２５】
平均化回路１３は、メモリ１２に格納される各ステージごとの第１の期間Ｔ１と第２の期間Ｔ２のデジタル値の平均値を求め、その求めた平均値に基づいて所定の演算により、Ｎビットのデジタル出力信号Ｄｏｕｔを求めるようになっている。
次に、上述のサンプルホールド回路１１−１の具体的な回路の構成について、図２を参照して説明する。
【００２６】
このサンプルホールド回路１１−１は、図２に示すように、スイッチＳＷ１〜ＳＷ３、コンデンサＣ１、および演算増幅器２１からなり、アナログ入力信号Ａｉｎをサンプルホールドするサンプルホールド部と、このサンプルホールド部でサンプルホールドされた電圧から３値データを生成する３値化回路２２とから、少なくとも構成されている。
【００２７】
さらに詳述すると、入力端子がスイッチＳＷ１とコンデンサＣ１を介して演算増幅器（オペアンプ）２１の−入力端子に接続自在になっているとともに、その−入力端子がスイッチＳＷ２を介して接地自在になっている。演算増幅器２１の＋入力端子は接地されている。演算増幅器２１の出力端子と、スイッチＳＷ１およびコンデンサＣ１の共通接続点とは、スイッチＳＷ３を介して接続自在になっている。演算増幅器２１のアナログ出力信号Ｖｏ１は、後段のステージ１１−２と３値化回路２２にそれぞれ供給されるようになっている。
【００２８】
また、スイッチＳＷ１、ＳＷ２は、図示しない制御回路からのサンプリングパルスφ１によりその接点の開閉が制御され、スイッチＳＷ３はその制御回路からのサンプリングパルスφ１を反転した制御信号φ２によりその接点の開閉が制御されるようになっている。
次に、３値化回路２２の具体的な構成について、図３のブロック図を参照して説明する。
【００２９】
３値化回路２２は、図３に示すように、２つのコンパレータ２２１、２２２と、デコーダ２２３とから構成されている。
コンパレータ２２１は、その＋入力端子に演算増幅器２１からのアナログ信号Ｖｏ１が入力されるとともに、その−入力端子に正のしきい値電圧（１／４×Ｖｒｅｆ）が入力され、かつその出力がデコーダ２２３に出力されるようになっている。コンパレータ２２２は、その＋入力端子に演算増幅器２１からのアナログ出力信号Ｖｏ１が入力されるとともに、その−入力端子に負のしきい値電圧（−（１／４）×Ｖｒｅｆ）が入力され、かつその出力がデコーダ２２３に出力されるようになっている。
【００３０】
デコーダ２２３は、コンパレータ２２１とコンパレータ２２２の出力との基づき、アナログ信号Ｖｏ１が（１／４×Ｖｒｅｆ）を上回る場合には「１」を出力し、アナログ信号Ｖｏ１が（１／４×Ｖｒｅｆ）と（−（１／４）×Ｖｒｅｆ）の間にある場合には「０」を出力し、アナログ信号Ｖｏ１が（−（１／４）×Ｖｒｅｆ）を下回る場合には「−１」を生成出力するようになっている。
【００３１】
次に、上述の各ステージの具体的な構成について、図４の回路図を参照して説明する。なお、ステージ１１−２〜１１−ｋは、その各構成がいずれも同一である。
各ステージは、図４に示すように、前段のステージからのデジタル信号Ｄ（Ｎ−１）に基づき所定のアナログ基準電圧に変換する基準電圧生成回路３１と、この基準電圧生成回路３１からのアナログ基準電圧と前段のステージからのアナログ信号Ｖｏ（Ｎ−１）に基づき、後述のように期間Ｔの間にサンプル・ホールド動作を時分割で２回行い、各サンプル・ホールド動作ごとにアナログ信号Ｖｏ（Ｎ）をそれぞれ出力する信号処理回路３２と、この信号処理回路３２からのアナログ信号Ｖｏ（Ｎ）が出力されるたびに、「１」、「０」、または「−１」のデジタル信号Ｄ（Ｎ）を生成出力する３値化回路３３とを、少なくとも備えている。
【００３２】
なお、請求項にかかる基準信号生成手段が基準電圧生成回路３１に相当し、信号処理手段が信号処理回路３２に相当し、多値化手段が３値化回路３３に相当する。
基準電圧生成回路３１は、図４に示すように、スイッチＳＷ１１〜ＳＷ１３を有し、前段のステージからのデジタル信号Ｄ（Ｎ−１）が「１」のときにはスイッチＳＷ１１のみの接点が閉となって正の基準電圧（＋Ｖｒｅｆ）が選択され、それが「０」のときにはスイッチＳＷ１２のみの接点が閉となり零の電圧（０Ｖ）が選択され、それが「−１」のときにはスイッチＳＷ１３のみの接点が閉となり負の基準電圧（−Ｖｒｅｆ）が選択されるようになっている。
【００３３】
信号処理回路３２は、図４に示すように、スイッチＳＷ２１〜ＳＷ２７と、コンデンサ（キャパシタ）Ｃ１１、１２と、演算増幅器３４とから、少なくとも構成されている。
さらに詳述すると、入力端子３４は、スイッチＳＷ２１とコンデンサＣ１１を介して演算増幅器３４の−入力端子と接続可能になっているとともに、スイッチＳＷ２２とコンデンサＣ１２を介してその−入力端子と接続可能になっている。基準電圧生成回路３１の出力端子は、スイッチＳＷ２４とコンデンサＣ１１を介して演算増幅器３４の−入力端子と接続可能になっているとともに、スイッチＳＷ２５とコンデンサＣ１２を介してその−入力端子と接続可能になっている。
【００３４】
また、演算増幅器３４は、その−入力端子がスイッチＳＷ２３を介して接地自在になっているとともに、その＋入力端子が接地されている。演算増幅器３４の出力端子と、スイッチＳＷ２５およびコンデンサＣ１２の共通接続点とは、スイッチＳＷ２６により接続自在になっている。同様に、演算増幅器３４の出力端子と、スイッチＳＷ２４およびコンデンサＣ１１の共通接続点とは、スイッチＳＷ２７により接続自在になっている。
【００３５】
さらに、スイッチＳＷ２１〜ＳＷ２３は、図示しない制御回路からのサンプリングパルス号φ１１によりその接点の開閉が制御され、スイッチＳＷ２４、ＳＷ２６はその制御回路からの制御信号φ２１によりその接点の開閉が制御され、スイッチＳＷ２５、ＳＷ２７はその制御回路からの制御信号φ２２によりその接点の開閉が制御されるようになっている。
【００３６】
演算増幅器３４から出力されるアナログ信号Ｖｏ（Ｎ）は、後段のステージに供給されるとともに、３値化回路３３に供給されるようになっている。
３値化回路３３は、図３に示す３値化回路２２と同様に構成されている。従って、この３値化回路３３の場合には、コンパレータ２２１の＋入力端子に演算増幅器３４からのアナログ出力信号Ｖｏ（Ｎ）が入力されるとともに、その−入力端子に正のしきい値電圧（１／４×Ｖｒｅｆ）が入力される。また、コンパレータ２２２の＋入力端子に演算増幅器３４からのアナログ出力信号Ｖｏ（Ｎ）が入力されるとともに、その−入力端子に負のしきい値電圧（−（１／４）×Ｖｒｅｆ）が入力される。
【００３７】
次に、このような構成からなる実施形態の各部の動作について、以下に説明する。
まず、図２に示すサンプルホールド回路１１−１の動作例について、図５を参照して説明する。
図５（Ａ）に示す周期がＴからなるサンプリングパルスφ１が「Ｈ」レベルの場合には、図２に示すスイッチＳＷ１、ＳＷ２の各接点が閉じ、アナログ入力信号ＶｉｎによりコンデンサＣ１が充電され、サンプル動作が行われる。
【００３８】
一方、サンプリングパルスφ１が「Ｈ」レベルから「Ｌ」レベルに変化すると、図５（Ｂ）に示す制御信号φ２が「Ｌ」レベルから「Ｈ」レベルに変化する。このため、スイッチＳＷ１、ＳＷ２の各接点は開き、スイッチＳＷ３の接点が閉じた状態になるので、コンデンサＣ１に蓄積された電荷に応じた出力電圧Ｖｏ１が演算増幅器２１の出力端子に出力される（図５（Ｃ）参照）。
【００３９】
この演算増幅器２１からの出力電圧Ｖｏ１が３値化回路２２に供給されると、３値化回路２２は、その出力電圧Ｖｏ１に基づいて「１」、「０」、または「−１」の出力データＤ１を生成出力する（図５（Ｄ）参照）。
次に、図４に示すステージの動作について、図６〜図９を参照しながら説明する。
【００４０】
図４に示すステージでは、図５（Ａ）に示す周期がＴの通常のサンプリングパルスφ１を基にして、図６（Ａ）に示すような周期がＴ／２の高速のサンプリングパルスφ１１を制御回路（図示せず）で生成し、そのサンプリングパルスφ１１を用いて第１の期間Ｔ１と第２の期間Ｔ２に時分割でサンプルホールドを２回行い、その各出力を取り出すようにしている。
【００４１】
具体的に説明すると、図６（Ａ）に示すように、サンプリングパルスφ１１が時刻ｔ１において「Ｈ」レベルになると、第１の期間Ｔ１のサンプル動作が開始され、図４に示すスイッチＳＷ２１〜ＳＷ２３の各接点が閉状態になる。このときの信号処理回路３２の等価回路は、図７（Ａ）に示すようになり、前段のステージからのアナログ信号Ｖｏ（Ｎ−１）によりコンデンサＣ１１、Ｃ１２がともに充電される。
【００４２】
その後、図６（Ａ）に示すように、サンプリングパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに変化すると、図６（Ｄ）に示すように、制御信号φ２１が「Ｌ」レベルから「Ｈ」レベルに変化し、第１の期間Ｔ１のホールド動作が開始する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点が開状態になるとともに、スイッチＳＷ２４、ＳＷ２６の各接点が閉状態になり、このときの信号処理回路３２の等価回路は、図７（Ｂ）に示すようになる。このホールド動作時には、演算増幅器３４では、コンデンサＣ１１の充電電圧と基準電圧生成回路３１の出力との加減算が行われ、その加減算値がほぼ２倍に増幅されて出力される。
【００４３】
ここで、演算増幅器３４がほぼ２倍の増幅機能を持つのは、そのホールド動作時に、コンデンサＣ１１が演算増幅器３４の入力素子になるとともに、コンデンサＣ１２が演算増幅器３４の帰還素子になり、コンデンサＣ１１、Ｃ１２の容量がほぼ同一で、その容量比がほぼ１になっているからである。
その後、図６（Ａ）に示すように、サンプリングパルスφ１１が「Ｌ」レベルから「Ｈ」レベルに変化すると、図６（Ｄ）に示すように、制御信号φ２１が「Ｈ」レベルから「Ｌ」レベルに変化し、第１の期間Ｔ１のホールド動作が終了すると同時に、第２の期間Ｔ２のサンプル動作を開始する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点が再び閉状態になる。このときの信号処理回路３２の等価回路は、図７（Ａ）に示すようになり、前段のステージからのアナログ信号Ｖｏ（Ｎ−１）によりコンデンサＣ１１、Ｃ１２がともに充電される。
【００４４】
引き続き、サンプリングパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに変化すると、図６（Ｅ）に示す制御信号φ２２が「Ｌ」レベルから「Ｈ」レベルに変化し、第２の期間Ｔ２のホールド動作が開始する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点が開状態になるとともに、スイッチＳＷ２５、ＳＷ２７の各接点が閉状態になり、このときの信号処理回路３２の等価回路は、図７（Ｃ）に示すようになる。このホールド動作時には、演算増幅器３４では、コンデンサＣ１２の充電電圧と基準電圧生成回路３１の出力との加減算が行われ、その加減算値がほぼ２倍に増幅されて出力される。
【００４５】
ここで、そのホールド動作時に、コンデンサＣ１２が演算増幅器３４の入力素子になるとともに、コンデンサＣ１１が演算増幅器３４の帰還素子になる。
このような動作により、第１の期間Ｔ１と第２の期間Ｔ２には、上記のようにサンプルホールド動作が時分割で２回行われ、これに応じて演算増幅器３４からは図６（Ｆ）に示すような出力Ｖｏ（Ｎ）がそれぞれ出力される。そして、その出力Ｖｏ１に基づき、３値化回路３３は図６（Ｇ）に示すタイミングで「１」、「０」または「−１」の３値化を行う。
【００４６】
以上説明したように、この実施形態の各ステージでは、第１の期間Ｔ１と第２の期間Ｔ２に時分割でサンプルホールド動作を２回行い、その各ホールド動作時にコンデンサＣ１１、Ｃ１２の接続状態を図７の（Ｂ）または（Ｃ）のうちの１つから選択するが、積分性誤差が減少する方向にその選択を行うようにした点に特徴がある。
【００４７】
換言すると、この実施形態では、その選択を、制御信号φ２１により開閉制御されるスイッチＳＷ２４、ＳＷ２６と、制御信号φ２２により開閉制御されるスイッチＳＷ２５、ＳＷ２７により行うが、その制御信号φ２１、φ２２を、前段のステージからのデジタル信号Ｄ（Ｎ−１）の論理状態に基づいて図８に示す規則により生成するようにし、後述のように積分性誤差をできるだけ排除するようにした点に特徴がある。
【００４８】
図６（Ｃ）には、第１の期間Ｔ１と第２の期間において、前段のステージからのデジタル信号Ｄ（Ｎ−１）の値がとりうる組み合わせが全て書かれている。そこで、その各組み合わせにおける第１の期間Ｔ１と第２の期間Ｔ２の各ホールド動作時のコンデンサＣ１１、Ｃ１２の接続状態と、そのときの積分性誤差について説明する。
【００４９】
まず、図６の時刻ｔ１〜時刻ｔ２において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときには、制御信号φ２１によりスイッチＳＷ２４、ＳＷ２６が閉状態となり、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになる。このときの積分性誤差は、例えば図９（Ａ）の誤差ａのようになる。
【００５０】
ここで、積分性誤差とは、演算増幅器３４の出力と、この出力に対応する所定の出力コードとのずれをいう。
また、時刻ｔ１〜時刻ｔ２において、第２の期間Ｔ２のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときには、制御信号φ２２によりスイッチＳＷ２５、ＳＷ２７が閉状態となり、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになる。このときの積分性誤差は、例えば図９（Ｂ）の誤差ａ’のようになる。
【００５１】
次に、時刻ｔ２〜時刻ｔ３において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ａ）の誤差ａのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｂ’のようになる。
【００５２】
次に、時刻ｔ３〜時刻ｔ４において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ａ）の誤差ｂのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ｂ）の誤差ａ’のようになる。
【００５３】
次に、時刻ｔ４〜時刻ｔ５において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ａ）の誤差ｂのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになるので、積分性誤差は例えば図９（Ｂ）の誤差ｂ’のようになる。
【００５４】
次に、時刻ｔ５〜時刻ｔ６において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ａ）の誤差ｂのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになるので、積分性誤差は例えば図９（Ｂ）の誤差ｃ’のようになる。
【００５５】
次に、時刻ｔ６〜時刻ｔ７において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ａ）の誤差ｃのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｂ’のようになる。
【００５６】
次に、時刻ｔ７〜時刻ｔ８において、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すようにデジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｃのようになる。一方、その第２の期間Ｔ２のホールド動作時に、デジタル信号Ｄ（Ｎ−１）が「−１」のときには、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のようになり、このときの積分性誤差は例えば図９（Ｂ）の誤差ｃ’のようになる。
【００５７】
次に、このような動作により、基準電圧生成回路３１の出力の切換え時において積分性誤差が低減でき、積分性誤差の不連続性が従来よりも減少できる場合について、図９を参照して説明する。
いま、最初の期間Ｔにおいて、例えば図６の時刻ｔ１〜ｔ２のように、第１の期間Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す誤差ａ、第２の期間Ｔ２のホールド動作時の積分性誤差が図９（Ｂ）に示す誤差ａ’になったものとする。次の期間Ｔにおいて、例えば図６の時刻ｔ４〜ｔ５のように、第１の期間Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す誤差ｂ、第２の期間Ｔ２のホールド動作時の積分性誤差が図９（Ｂ）に示す誤差ｂ’になったものとする。さらに、その次の期間Ｔにおいて、例えば図６の時刻ｔ７〜ｔ８のように、第１の期間Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す誤差ｃ、第２の期間Ｔ２のホールド動作時の積分性誤差が図９（Ｂ）に示す誤差ｃ’になったものとする。
【００５８】
このような場合には、最初の期間Ｔから次の期間Ｔに移るときに基準電圧生成回路３１の出力が切り換わって、積分性誤差が図９（Ａ）（Ｂ）に示すように不連続となるが、その不連続時の誤差Δｅ１、Δｅ２は従来の場合に比べて小さくなる。また、その次の期間Ｔからさらに次の期間Ｔに移るときに、積分性誤差が図９（Ａ）（Ｂ）に示すように不連続となるが、その不連続時の誤差Δｅ３、Δｅ４は従来の場合に比べて小さくなる。この結果、その不連続時にキャンセルされずに残る積分性誤差は図９（Ｃ）に示すようになり、従来に比べて大幅に減少可能となる。
【００５９】
以上説明したように、この実施形態にかかるパイプライン型Ａ／Ｄコンバータでは、各ステージ１１−２〜１１−ｋが、第１の期間Ｔ１と第２の期間Ｔ２に時分割でサンプルホールド動作を行い、その各ホールド動作時にコンデンサＣ１１、Ｃ１２の接続状態を図７の（Ｂ）または（Ｃ）のうちの１つから選択し、特に、基準電圧生成回路３１の出力の切換え時における積分性誤差を低減（排除）できる方向にその選択を行うようにした。
【００６０】
このため、この実施形態にかかるパイプライン型Ａ／Ｄコンバータでは、各ステージ１１−２〜１１−ｋのコンデンサＣ１１、Ｃ１２の容量が同一でなくても、各ステージ毎の積分性誤差を従来よりも減少でき、その結果、Ａ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力を得ることができる。
【００６１】
【発明の効果】
以上述べたように、本発明では、第１の期間と第２の期間には、前段のステージからのアナログ信号を第１と第２の受動素子でサンプルしたのち、その両受動素子のいずれか一方を演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と、基準信号生成手段からの所定のアナログ基準信号の加減算を演算増幅器でそれぞれ行う信号処理手段を備えるようにした。
【００６２】
そして、その信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態（例えば＋１と−１の場合）の場合にはその帰還素子として第１の受動素子を使用し、そのデジタル信号が第２の論理状態（例えば０）の場合にはその帰還素子として第２の受動素子を使用し、一方、第２の期間においては、第１の論理状態の場合にはその帰還素子として第２の受動素子を使用し、第２の論理状態の場合にはその帰還素子として第１の受動素子を使用するようになっている。
【００６３】
このため、本発明によれば、各ステージの積分性誤差が極力排除できるようになり、例えばＡ／Ｄ変換の分解能を１６ビットというように大きくしても、高精度のＡ／Ｄ変換出力が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態のパイプライン型Ａ／Ｄコンバータの構成例を示す全体のブロック図である。
【図２】図１のサンプルホールド回路の構成例を示す回路図である。
【図３】図２の３値化回路の構成例を示すブロック図である。
【図４】図１の各ステージの構成例を示す回路図である。
【図５】図２のサンプルホールド回路の動作を説明する各部の波形図である。
【図６】図４のステージの動作を説明する各部の波形図である。
【図７】図４の信号処理回路の各動作状態における等価回路である。
【図８】各ステージに入力されるデジタル信号の状態と、それに対応して生成される制御信号の関係などを示す図である。
【図９】図４のステージにおける積分性誤差の一例を示す図である。
【図１０】従来のパイプライン型Ａ／Ｄコンバータの一例を示すブロック図である。
【図１１】従来技術における積分性誤差の一例を示す図である。
【図１２】従来技術における積分性誤差の他の例を示す図である。
【符号の説明】
ＳＷ１〜ＳＷ３スイッチ
ＳＷ１１〜ＳＷ１３スイッチ
ＳＷ２１〜ＳＷ２７スイッチ
Ｃ１コンデンサ
Ｃ１１、Ｃ１２コンデンサ（キャパシタ）
１１−１サンプルホールド回路
１１−２〜１１−ｋステージ
１２メモリ
１３平均化回路
２１演算増幅器
２２３値化回路
３１基準電圧生成回路
３２信号処理回路
３３３値化回路
３４演算増幅器
２２１、２２２コンパレータ
２２３デコーダ

Claims

Ａ／Ｄ変換を行うためのステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、
前段のステージからのデジタル信号を所定のアナログ基準信号に変換する基準信号生成手段と、
演算増幅器、第１の受動素子、および第２の受動素子を含み、第１の期間と第２の期間には、前段のステージからのアナログ信号を前記両受動素子でサンプルしたのち、前記両受動素子のいずれか一方を前記演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と前記所定のアナログ基準信号の加減算を前記演算増幅器でそれぞれ行う信号処理手段と、
前記演算増幅器からの第１の期間の出力と第２の期間の出力とをそれぞれ多値化する多値化手段とを含むとともに、
前記信号処理手段は、第１の期間においては、前段のステージからのデジタル信号が第１の論理状態の場合には前記帰還素子として前記第１の受動素子を使用し、前記デジタル信号が第２の論理状態の場合には前記帰還素子として前記第２の受動素子を使用し、一方、第２の期間においては、前記第１の論理状態の場合には前記帰還素子として前記第２の受動素子を使用し、前記第２の論理状態の場合には前記帰還素子として前記第１の受動素子を使用するようになっており、
さらに、前記各ステージの前記多値化手段で多値化された第１の期間の出力と第２の期間の出力とを平均化する平均化手段を備えたことを特徴とするパイプライン型Ａ／Ｄコンバータ。
前記演算増幅器はホールド動作時においてほぼ２倍の利得を有し、
前記多値化手段は「＋１」、「０」、または「−１」の３値のデジタル信号を出力し、
前記前段のステージからのデジタル信号が「＋１」、「−１」の場合が前記第１の論理状態であり、そのデジタル信号が「０」の場合が前記第２の論理状態であることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
前記受動素子はキャパシタからなり、
前記基準信号生成手段は、前記デジタル信号の「＋１」、「０」、「−１」に応じて、前記アナログ基準信号として正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、負の基準電圧（−Ｖｒｅｆ）を生成するようになっていることを特徴とする請求項２に記載のパイプライン型Ａ／Ｄコンバータ。
前記多値化手段は、前記演算増幅器の出力を所定の正負のしきい値で３値化（＋１、０、−１）するコンパレータ手段を含むことを特徴とする請求項３に記載のパイプライン型Ａ／Ｄコンバータ。