JP4443379B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概略を説明する。最初に、第１の絶縁膜を介してパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を接着する。なお、支持体は、必要に応じて接着されればよく、必ずしも接着される必要はない。
次に、半導体基板の裏面からパッド電極に到達するビアホールを、当該半導体基板のエッチングにより形成する。さらに、ビアホール内を含む半導体基板の裏面上に、当該ビアホールの底部でパッド電極を露出する第２の絶縁膜を形成する。
さらに、ビアホール内の第２の絶縁膜上に、当該底部で露出されたパッド電極と電気的に接続された貫通電極を形成する。また、同時に、上記貫通電極と接続した配線層を半導体基板の裏面の第２の絶縁膜上に形成する。そして、上記配線層上を含む半導体基板の裏面上に保護層を形成する。さらに、上記保護層の一部を開口して上記配線層の一部を露出し、その配線層上に導電端子を形成してもよい。その後、半導体基板をダイシングにより複数の半導体チップに切断分離する。
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開２００３−３０９２２１号公報
次に、上述した従来例に係る半導体装置の製造方法の一部の工程を、図面を参照して説明する。図１１及び図１２は、従来例に係る半導体装置の製造方法を示す断面図である。
従来例に係る半導体装置では、図１１に示すように、いわゆる前工程によって、半導体基板５０の表面に絶縁膜５１を介してパッド電極５２が形成されている。また、その後の工程において、パッド電極５２が形成された半導体基板５０の表面上には、樹脂層５３を介して支持体５４が接着されている。ここで、パッド電極５２には、その成膜時に加わる熱応力（残留応力または真性応力という）が蓄積されているものと発明者は考察する。
しかしながら、図１２に示すように、レジスト層５５をマスクとして半導体基板５０をエッチングして、当該半導体基板５０を貫通するビアホール５６を形成すると、当該底部のパッド電極５２は、本来ならば水平の状態に保たれているべきところが、ビアホール５６の空間内に押し出されて湾曲するように変形してしまうことがあった。
このパッド電極５２の変形は、前工程でパッド電極５２が成膜される際に当該パッド電極５２に蓄積された上記応力が、熱サイクルテスト時等の熱的な負荷によってそれまでの均衡を失い、ビアホール５６の底部のパッド電極５２から集中的に開放されようとして起こると考えられる。また、絶縁膜５１をエッチングした後にも湾曲することがあった。
また、ビアホール５６内の底部でパッド電極５２に接続される例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後に、パッド電極５２は、その貫通電極により半導体基板５０の裏面側に引っ張られるようにして湾曲して変形する。このときの変形は、貫通電極を形成する際に当該貫通電極に蓄積された残留応力と、パッド電極１２に蓄積された応力との関係により起こると考えられる。
さらに、上述したようなパッド電極５２の変形により、当該パッド電極５２に金属疲労を起因とする損傷や断線が生じる場合があった。そのため、変形したパッド電極５２上を含むビアホール５６内に、例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後では、当該貫通電極とビアホール５６内で露出するパッド電極との間に、接続不良が生じる場合があった。即ち、上記パッド電極５２の変形により、貫通電極を有する半導体装置の信頼性が低下するという問題が生じていた。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりが低下していた。
そこで本発明は、貫通電極を有する半導体装置及びその製造方法において、当該半導体装置の信頼性及び歩留まりの向上を図る。
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置の製造方法は、第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、前記ビアホール内で前記金属層と電気的に接続された貫通電極、及び当該貫通電極と電気的に接続された前記半導体基板の裏面の第２の絶縁膜上に延びる配線層を形成する工程と、前記貫通電極上及び前記配線層上を含む前記半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口径が前記金属層の平面的な幅よりも大きくなるように行われることを特徴とする。
また、本発明の半導体装置の製造方法は、第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、前記ビアホール内で前記金属層と電気的に接続された貫通電極、及び当該貫通電極と電気的に接続された前記半導体基板の裏面の第２の絶縁膜上に延びる配線層を形成する工程と、前記貫通電極上及び前記配線層上を含む前記半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口端部が前記金属層上に形成されない領域を有するように行われることを特徴とする。
また、本発明の半導体装置の製造方法は、第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、前記ビアホール内で前記金属層と電気的に接続された貫通電極を形成する工程と、前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口径が前記金属層の平面的な幅よりも大きくなるように行われることを特徴とする。
さらに、本発明の半導体装置の製造方法は、第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、前記ビアホール内で前記金属層と電気的に接続された貫通電極を形成する工程と、前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口端部が前記金属層上に形成されない領域を有するように行われることを特徴とする。
また、本発明の半導体装置の製造方法は、前記配線層の一部上に導電端子を形成する工程を有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記半導体基板上に支持体を貼り付ける工程を有することを特徴とする。
本発明によれば、ビアホールの底部の開口径がパッド電極の平面的な幅よりも大きいので、ビアホールの底部において、パッド電極が蓄積する応力（当該パッド電極の成膜時に蓄積された応力）を、従来に比して効率よくパッド電極から開放することができる。
従って、ビアホールの底部で露出するパッド電極の変形を極力抑止することができる。また、ビアホールの底部で露出するパッド電極の変形を極力抑止することができるため、当該パッド電極と接続される貫通電極との接続不良が抑止され、貫通電極とパッド電極との接続に係る信頼性が向上する。さらに、ビアホールの形成工程において、オーバーエッチングすることで、パッド電極の近傍のビアホールの底部の開口径が、ビアホールの上部の開口径よりも広くなっているため、パッド電極と貫通電極との接触面積が増大する。このように結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。
次に、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図９は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１乃至図９は、半導体基板のうち、不図示のダイシングラインの近傍を示している。
最初に、図１に示すように、表面に不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。また、半導体基板１０は、好ましくは約１３０μｍの膜厚を有している。
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば、Ｐ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。また、第１の絶縁膜１１は、好ましくは約０．８μｍの膜厚を有して形成される。
さらに、半導体基板１０の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２が形成されている。パッド電極１２は、第１の絶縁膜１１を介して半導体基板１０の表面に形成されている。パッド電極１２は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍの膜厚を有して形成される。このとき、パッド電極１２は水平状態を保って成膜されるが、その成膜時の条件に応じて所定の大きさの応力がパッド電極１２に蓄積される。
以上に示した不図示の電子デバイス、第１の絶縁膜１１、及びパッド電極１２は、半導体装置の製造工程における、いわゆる前工程において形成される。
次に、必要に応じて、半導体基板１０の表面に、樹脂層１３を介して支持体１４を接着する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１４は、例えばガラスのような透明もしくは半透明の性状を有した材料により接着されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１４は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。また、支持体１４はテープ状のものであってもよい。この支持体１４は、後の工程において除去されるものであってもよい。もしくは、支持体１４は、除去されずに残されてもよい。もしくは、支持体１４の接着は省略されてもよい。
次に、図２に示すように、半導体基板１０の裏面上に、第１のレジスト層１５を選択的に形成する。即ち、第１のレジスト層１５は、半導体基板１０の裏面上のうち、パッド電極１２に対応する位置に開口部を有している。
次に、この第１のレジスト層１５をマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。ここで、上記エッチングは、ビアホール１６の底部の開口径Ａが、パッド電極１２の平面的な幅Ｃよりも大きくなるようなエッチング条件により行われる。なお、さらにいえば、上記エッチングは、ビアホール１６の裏面側の開口部からビアホール１６の深さの途中に至るまでの開口径Ｂが、当該ビアホール１６の底部の開口径Ａ及びパッド電極１２の平面的な幅Ｃよりも小さくなるようなエッチング条件により行われてもよい。
例えば、エッチングガスとしては、ＳＦ６やＯ２やＣ４Ｆ８等を含むガスを用いる。そして、エッチングガスとしてＳＦ６やＯ２を用いた場合には、そのエッチング条件として、例えば、そのパワーは約１．５ＫＷのパワーで、ガス流量は３００／３０ｓｃｃｍで、圧力は２５Ｐａであることが好ましい。
こうして、上記エッチングにより、パッド電極１２上で半導体基板１０の裏面から当該表面に貫通するビアホールが、以下に示す特徴を有して形成される。即ち、ビアホール１６の底部では、第１の絶縁膜１１が露出されている。また、ビアホール１６の底部の開口径Ａは、パッド電極１２の平面的な幅Ｃよりも大きい。このとき、ビアホール１６の底部で第１の絶縁膜１１に隣接するパッド電極１２をみると、その全面（ビアホール１６と対向する側の面）が、第１の絶縁膜１１を介して、ビアホール１６の空間に対峙している。
このように前記パッド電極１２に対峙するビアホール１６の空間の面積は、従来例に係る半導体装置のパッド電極５２に対峙するビアホール５６の空間の面積に比して大きい。そのため、パッド電極１２の成膜時に当該パッド電極１２に蓄積された応力が、ビアホール１６の底部において、従来例に比して効率よく開放される。従って、従来例にみられたように、パッド電極１２がビアホール１６の空間に押し出されるように湾曲して変形することが極力抑止される。さらに、開口端部がパッド電極１２上にないため、この開口端部を支点としたパッド電極１２の変形が防止できるため、パッド電極１２に金属疲労を起因とする損傷や断線が生じることを極力抑止することができる。
次に、図３に示すように、第１のレジスト層１５をマスクとして、ビアホール１６の底部で露出する第１の絶縁膜１１の一部を選択的に除去する。これにより、ビアホール１６の底部でパッド電極１２の一部が露出される。その後、第１のレジスト層１５を除去する。
次に、図４に示すように、ビアホール１６内を含む半導体基板１０の裏面上に、第２の絶縁膜１７を形成する。第２の絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第２の絶縁膜１７は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
次に、図５に示すように、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第２の絶縁膜１７のエッチングを行う。ここで、ビアホール１６の底部の第２の絶縁膜１７は、当該ビアホール１６の深さに応じて、半導体基板１０の裏面上の第２の絶縁膜１７よりも薄く形成される。そのため、上記エッチングにより、ビアホール１６の底部では、第２の絶縁膜１７が除去されてパッド電極１２の一部が露出されるが、半導体基板１０の裏面上及びビアホール１６の側壁では、第２の絶縁膜１７が残存する。
次に、図６に示すように、ビアホール１６内及び半導体基板１０の裏面の第２の絶縁膜１７上に、バリアメタル層１８を形成する。バリアメタル層１８は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成る。
バリアメタル層１８は、例えば、スパッタ法、ＣＶＤ法、無電解メッキ法、もしくはその他の成膜方法によって形成される。
このバリアメタル層１８上には不図示のシード層が形成される。このシード層は、後述する配線形成層２０Ａをメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
なお、ビアホール１６の側壁の第３の絶縁膜１７がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアメタル層１８は省略してもよい。
次に、半導体基板１０の裏面上に形成されたバリアメタル層１８及びシード層を被覆するように配線形成層２０Ａを形成する。ここで、前記配線形成層２０Ａは、例えば電解メッキ法により、例えば銅（Ｃｕ）から成る金属層である。
そして、図７に示すように、前記配線形成層２０Ａ上の所定の領域に第２のレジスト層１９を形成する。そして、前記第２のレジスト層１９をマスクとして、前記配線形成層２０Ａをパターニングして貫通電極２０、及びこの貫通電極２０と連続し、電気的に接続された配線層２１を形成する。メッキ膜厚は、貫通電極２０がビアホール１６内に不完全に埋め込まれるような厚さに調整される。もしくは、貫通電極２０は、ビアホール１６内に完全に埋め込まれるように形成されてもよい。なお、前記第２のレジスト層１９を形成する上記所定の領域とは、ビアホール１６の形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層２１を形成しない半導体基板１０の裏面上の領域である。
ここで、貫通電極２０は、シード層及びバリアメタル層１８を介して、ビアホール１６の底部で露出するパッド電極１２と電気的に接続されて形成される。また、貫通電極２０と連続する配線層２１は、シード層及びバリアメタル層１８を介して、半導体基板１０の裏面上に所定のパターンを有して形成される。続いて、前記第２のレジスト層１９を除去した後に、前記配線層２１及びシード層をマスクとして、前記バリアメタル層１８をパターニング除去する。
なお、上述した貫通電極２０と配線層２１は、それぞれ別工程によって形成されてもよい。また、貫通電極２０及び配線層２１の形成は、上述したような銅（Ｃｕ）を用いた電解メッキ法によらず、その他の金属及び成膜方法によって形成されてもよい。例えば、貫通電極２０及び配線層２１は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。この場合、ビアホール１６を含む半導体基板１０の裏面上に不図示のバリアメタル層を形成した後、ビアホール１６の形成領域を除く当該バリアメタル層上の所定の領域に不図示のレジスト層を形成する。そして、当該レジスト層をマスクとして上記金属から成る貫通電極及び配線層をスパッタ法により形成すればよい。もしくは、貫通電極２０及び配線層２１は、ＣＶＤ法により形成されてもよい。
次に、図８に示すように、ビアホール１６内を含む半導体基板１０の裏面上、即ち、第２の絶縁膜１７上、貫通電極２０上及び配線層２１上に、これらを覆うようにして、例えばレジスト材料等から成る保護層２２を形成する。保護層２２のうち配線層２１に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２１上に、例えばハンダ等の金属から成るボール状の導電端子２３が形成される。
次に、図９に示すように、不図示のダイシングラインに沿って当該半導体基板１０をダイシングする。これにより、貫通電極２０を有した半導体置チップ１０Ａから成る複数の半導体装置が完成する。
上述したように、本実施形態の半導体装置及びその製造方法によれば、ビアホール１６の底部の開口径Ａがパッド電極１２の平面的な幅Ｃよりも大きい半導体装置を製造することができる。そのため、ビアホール１６の底部において、パッド電極１２が蓄積する応力（当該パッド電極の成膜時に蓄積された応力）を、従来例に比して効率よく開放することができる。
従って、ビアホール１６の底部で露出するパッド電極１２の変形を極力抑止することができる。また、ビアホール１６の底部で露出するパッド電極１２の変形を極力抑止することができるため、当該パッド電極１２と接続される貫通電極２０との接続不良が抑止され、貫通電極２０とパッド電極１２との接続に係る信頼性が向上する。結果として、貫通電極２０を有する半導体装置の信頼性及び歩留まりを向上することができる。
なお、上述した実施形態は、導電端子２３の形成に制限されない。即ち、貫通電極２０及び配線層２１と、不図示の回路基板との電気的な接続が可能であれば、導電端子２３は必ずしも形成される必要は無い。例えば、半導体装置がＬＧＡ（Ｌａｎｄ Ｇｒｉｐ Ａｒｒａｙ）型の半導体装置である場合、保護層２２から局所的に露出する配線層２１の一部上に、導電端子２３を形成する必要はない。
また、上述した実施形態は、配線層２１の形成に制限されない。即ち、貫通電極２０がビアホール１６に完全に埋め込まれて形成される場合、配線層２１は必ずしも形成される必要は無い。例えば、当該貫通電極２０は、配線層２１及び導電端子２３を介さずに不図示の回路基板と直接接続されてもよい。もしくは、貫通電極２０は、ビアホール１６の開口部で露出する当該貫通電極２０上に導電端子２３を備え、配線層２１を介さずに、当該導電端子２３を介して不図示の回路基板と接続されてもよい。
また、図１０は本発明のパッド電極１２とビアホール１６との位置関係を示す平面図であり、図１０（ａ）はパッド電極１２ａの幅よりもビアホール１６の開口径が広い例を示し、図１０（ｂ）、（ｃ）はビアホール１６の開口端部がパッド電極１２上に位置されない領域を有する例で、開口径がパッド電極１２ｂの幅よりも広い領域と狭い領域を有する例を示し、図１０（ｃ）は１つのパッド電極１２ｃに複数のビアホール１６が開口された例を示している。従来の半導体装置では、パッド電極上に位置する開口端部が支点となって、パッド電極１２が湾曲し始めるため、その箇所での伸びが大きくなっていたが、本発明ではそのような湾曲の支点となる開口端部がパッド電極１２上にないため、湾曲が抑止される。
また、図１０（ｂ）、（ｃ）に示すようにビアホール１６の開口端部がパッド電極１２ｂ、１２ｃ上に存在しない領域を有するように形成された場合でも、即ち、図１０（ａ）に示すようにパッド電極１２ａの全体を開口により開放しないものであっても、パッド電極１２の湾曲を抑止することが可能である。このように本発明では、少なくとも開口端部がパッド電極１２上にない領域があることでも上記湾曲の発生を低減でき、半導体装置の信頼性を向上させることができる。
本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明のパッド電極とビアホールとの位置関係を示す図である。 従来例に係る半導体装置の製造方法を示す断面図である。 従来例に係る半導体装置の製造方法を示す断面図である。

Claims (6)

  1. 第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、
    前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、
    前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、
    前記ビアホール内で前記金属層と電気的に接続された貫通電極、及び当該貫通電極と電気的に接続された前記半導体基板の裏面の第２の絶縁膜上に延びる配線層を形成する工程と、
    前記貫通電極上及び前記配線層上を含む前記半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、
    前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、
    前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口径が前記金属層の平面的な幅よりも大きくなるように行われることを特徴とする半導体装置の製造方法。
  2. 第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、
    前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、
    前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、
    前記ビアホール内で前記金属層と電気的に接続された貫通電極、及び当該貫通電極と電気的に接続された前記半導体基板の裏面の第２の絶縁膜上に延びる配線層を形成する工程と、
    前記貫通電極上及び前記配線層上を含む前記半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、
    前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、
    前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口端部が前記金属層上に形成されない領域を有するように行われることを特徴とする半導体装置の製造方法。
  3. 第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、
    前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、
    前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、
    前記ビアホール内で前記金属層と電気的に接続された貫通電極を形成する工程と、
    前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、
    前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口径が前記金属層の平面的な幅よりも大きくなるように行われることを特徴とする半導体装置の製造方法。
  4. 第１の絶縁膜上に金属層が形成された半導体基板をエッチングして、当該半導体基板の裏面の当該金属層に対応する位置から当該半導体基板の当該表面に貫通するビアホールを形成する工程と、
    前記ビアホールの底部で露出する第１の絶縁膜をエッチングして金属層を露出する工程と、
    前記ビアホール内を含む前記半導体基板の裏面上に、当該ビアホールの底部で前記金属層を露出する第２の絶縁膜を形成する工程と、
    前記ビアホール内で前記金属層と電気的に接続された貫通電極を形成する工程と、
    前記半導体基板を複数の半導体チップに切断分離する工程と、を有し、
    前記ビアホールを形成する工程の前記半導体基板のエッチング時にオーバーエッチングすることで、前記ビアホールの底部の開口径が前記ビアホールの深さの途中における開口径よりも大きく、前記ビアホールの底部の開口端部が前記金属層上に形成されない領域を有するように行われることを特徴とする半導体装置の製造方法。
  5. 前記配線層の一部上に導電端子を形成する工程を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  6. 前記半導体基板上に支持体を貼り付ける工程を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
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