JPH09321175A - マイクロ波回路及びチップ - Google Patents

マイクロ波回路及びチップ

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JPH09321175A
JPH09321175A JP13724396A JP13724396A JPH09321175A JP H09321175 A JPH09321175 A JP H09321175A JP 13724396 A JP13724396 A JP 13724396A JP 13724396 A JP13724396 A JP 13724396A JP H09321175 A JPH09321175 A JP H09321175A
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chip
electrode
wiring
via hole
substrate
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Seiji Nishi
清次 西
Tomoji Hamada
智次 濱田
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Oki Electric Industry Co Ltd
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Apparatus Associated With Microorganisms And Enzymes (AREA)

Abstract

(57)【要約】 【課題】 チップと配線基板との接続部分の面積が大き
く、従ってチップと配線基板との接続強度が大きなマイ
クロ波回路を提供すること。 【解決手段】 チップ１０と、配線基板１２とを具えて
いる。チップ１０は、半導体素子１４が設けられている
チップ基板１６と、このチップ基板１６の上面１６ａに
設けられていて半導体素子１４を動作させるための表面
電極１８と、このチップ基板１６の裏面１６ｂに設けら
れていてバンプ材から成る背面電極２０と、チップ基板
１６の上面１６ａから裏面１６ｂへ貫通するバイアホー
ル２２と、このバイアホール２２に形成されていて表面
電極１８と背面電極２０とを電気的に接続するバイアホ
ール配線２４とを有している。また、配線基板１２には
回路配線２６が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マイクロ波回路
及びこのマイクロ波回路に適用して好適なチップに関す
る。
【０００２】
【従来の技術】従来より、チップ基板としてＧａＡｓ基
板を用い、このチップ基板にＦＥＴ（Field Effect Tra
nsistor ）、ＨＥＭＴ（High Electron Mobility Trans
istor）及びダイオードなどの半導体素子を形成した構
成のチップを、セラミック基板やプリント配線板などの
配線基板に実装する方法として、金ワイヤを用いたワイ
ヤボンディング方式が用いられていた。しかし、この方
法では、デバイスをパッケージに入れると、金ワイヤの
インダクタンス成分が増加するという問題があった（文
献１：「『ＧａＡｓ電界効果トランジスタの基礎』，福
田益美、平地康剛共著，電子情報通信学会，ｐ８２〜８
４，１９９２」参照）。
【０００３】この問題を解決する第１の方法として、Ｍ
ＭＩＣ化する方法がある（文献２：「『MMIC Design Ga
As FETs and HEMTs 』，Peter H. Ladbrooke著，Artech
House，ｐ２９，１９８９」のFig.3.1 参照）。
【０００４】また、第２の方法として、フリップチップ
方式を用いて、チップを配線基板に実装する方法がある
（文献３：「Proceeding of 1994 Asia Pacific Microw
aveConference，ｐ２９１〜２９４」参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、第１の
方法では、高価なＧａＡｓ基板に回路配線を形成するた
めコストが高くなってしまうという問題があった。
【０００６】一方、第２の方法では、安価な配線基板を
用いることは可能であるが、この方法ではチップと配線
基板との接続強度が弱いため、光硬化性の樹脂を用いて
チップを配線基板に固定することが必要であった（文献
３のFig 1.参照）。このため、チップ内にエアブリッジ
による配線がある場合、エアブリッジが樹脂で覆われる
ため、樹脂で覆われた部分での容量が大きくなるという
問題がった。また、チップと配線基板との接続部分の面
積が小さいため、チップ内での発熱が大きい場合には、
放熱が十分になされないという問題があった。
【０００７】従って、チップと配線基板との接続部分の
面積が大きく、従ってチップと配線基板との接続強度が
大きなマイクロ波回路の出現が望まれていた。
【０００８】また、このようなマイクロ波回路に適用し
て好適なチップの出現が望まれていた。
【０００９】
【課題を解決するための手段】このため、この発明のマ
イクロ波回路によれば、ＦＥＴ、ＨＥＭＴ及びダイオー
ドの少なくとも一つの半導体素子が設けられているチッ
プ基板と、このチップ基板の上面に設けられていて半導
体素子を動作させるための表面電極とを有しているチッ
プと、回路配線が設けられていて表面電極がこの回路配
線に電気的に接続されている配線基板とを具えるマイク
ロ波回路において、チップは、チップ基板の裏面に設け
られているバンプ材から成る背面電極と、チップ基板の
上面から裏面へ貫通するバイアホールと、このバイアホ
ールに形成されていて表面電極と背面電極とを電気的に
接続するバイアホール配線とを有し、チップは、背面電
極と回路配線との直接的な接続により配線基板に固定さ
れていることを特徴とする。
【００１０】また、ここで回路配線には、マイクロスト
リップ線路、コプレナー線路などの平面型導波路や接地
部（グランド）を含むものとする。
【００１１】また、ここで背面電極と回路配線との直接
的な接続とは、接続のため背面電極を回路配線上に位置
決めして配置した後、リード線とか、配線層とか、電極
層とかを介在させずに、背面電極に用いるバンプ材の種
類に応じた適当な方法を用いて背面電極と回路配線とを
直接接合することを指す。従って、この接合により、背
面電極と回路配線とは電気的に接続する。
【００１２】このようなこの発明のマイクロ波回路によ
れば、チップ基板の裏面に設けられている背面電極と、
配線基板に設けられている回路配線とを直接的に接続す
ることにより、チップを配線基板に固定している。この
場合、バンプをチップ基板の上面に形成し、これをフェ
ースダウンで配線基板と接続する従来のフリップチップ
方式を用いた場合に比べて、チップと配線基板との接続
部分の面積が大きくなる。従ってチップと配線基板との
接続は高強度になる。また、表面電極と回路配線とは、
バイアホール配線及び背面電極を介して電気的に接続す
る。バイアホールの長さは、チップ基板の厚さ程度であ
るので、表面電極と回路配線との間を接続する部分の長
さ（接続長ともいう。）はチップ基板の厚さ程度とな
る。
【００１３】チップと配線基板との接続が高強度である
場合には、光硬化性の樹脂を用いてチップを配線基板に
固定する必要がなく、エアブリッジの部分で容量が大き
くなるという恐れもない。また、チップと配線基板との
接続部分の面積が大きい場合には、チップ内での発熱が
配線基板に放熱される。また、表面電極と回路配線との
間の接続長がチップの厚さ程度である場合には、インダ
クタンス等による寄生インピーダンス成分が小さい。
【００１４】また、この発明のチップによれば、ＦＥ
Ｔ、ＨＥＭＴ及びダイオードの少なくとも一つの半導体
素子が設けられているチップ基板と、このチップ基板の
上面に設けられていて半導体素子を動作させるための表
面電極とを有しているチップにおいて、チップ基板の裏
面に設けられているバンプ材から成る背面電極と、チッ
プ基板の上面から裏面へ貫通するバイアホールと、この
バイアホールに形成されていて表面電極と背面電極とを
電気的に接続するバイアホール配線とを有していること
を特徴とする。
【００１５】このようなこの発明のチップによれば、上
述のマイクロ波回路のチップとして用いることができ
る。
【００１６】
【発明の実施の形態】以下、図を参照して、この出願の
発明の実施の形態について説明する。以下の説明に用い
る各図において、各構成成分は、この発明を理解出来る
程度に、その形状、大きさ、及び配置関係を概略的に示
してあるにすぎない。また、説明に用いる各図において
同様な構成成分については同一の番号を付し、その重複
する説明を省略することもある。また、断面を示すハッ
チングは一部分を除き省略してある。また、以下の説明
中で挙げる使用材料及びその量、処理時間、処理温度、
膜厚などの数値的条件は、これら発明の範囲内の好適例
にすぎない。従って、この出願に係る発明が、これら条
件にのみ限定されるものではないことは理解されたい。
【００１７】先ず、この発明のマイクロ波回路の基本的
な構成例について、図１を参照して説明する。図１は、
この発明のマイクロ波回路の基本的な構成例を示した概
略的な断面図である。
【００１８】図１に示すように、この発明のマイクロ波
回路１００は、チップ１０と、配線基板１２とを具えて
いる。
【００１９】チップ１０は、半導体素子１４が設けられ
ているチップ基板１６と、このチップ基板１６の上面１
６ａに設けられていて半導体素子１４を動作させるため
の表面電極１８と、このチップ基板１６の裏面１６ｂに
設けられていてバンプ材から成る背面電極２０と、チッ
プ基板１６の上面１６ａから裏面１６ｂへ貫通するバイ
アホール２２と、このバイアホール２２に形成されてい
て表面電極１８と背面電極２０とを電気的に接続するバ
イアホール配線２４とを有している。また、配線基板１
２には回路配線２６が設けられている。
【００２０】図１に示す構成例では、チップ基板１６の
一部分に、その上面１６ａから内部に向かって半導体素
子１４が設けられている。そして、チップ基板１６の上
面１６ａには少なくとも半導体素子１４の一部分と接触
する３つの表面電極１８が設けられている。また、表面
電極１８と対向するようにチップ基板１６の裏面１６ｂ
には３つの背面電極２０が設けられている。そして、表
面電極１８と背面電極２０とが対向する３つの部分にバ
イアホール２２が形成され、それぞれのバイアホール２
２には、表面電極１８と背面電極２０とを電気的に接続
するバイアホール配線２４が形成されている。ただし、
図１中、中央に点線で示したバイアホール２２及びバイ
アホール配線２４は、この断面図の断面切り口からはず
れた位置に形成されている。また、回路配線２６は、基
板２８の上面２８ａに３つに分けて設けられ、それぞれ
回路配線２６は背面電極２０と接続している。なお、上
述したバイアホール配線２４は、図１ではバイアホール
２２を埋め込むようにして設けてあるが、必ずしもその
ように設ける必要はなく、例えばバイアホール２２の内
壁面に設けてあっても良い。
【００２１】このチップ１０は、チップ基板１６の裏面
１６ａに設けられている背面電極２０と、基板２８の上
面２８ａに設けられている回路配線２６とを直接的に接
続することにより、配線基板１２に固定されている。こ
の場合、従来のフリップチップ方式を用いた場合に比べ
て、チップ１０と配線基板１２との接続部分の面積が大
きくなる。このため、チップ１０内での発熱が配線基板
１２に放熱され、チップ基板１６に設けられた半導体素
子１４の安定な動作が期待できる。また、チップ１０と
配線基板１２との接続部分の面積が大きいため、チップ
１０と配線基板１２との接続が高強度になる。また、表
面電極１８と回路配線２８とは、バイアホール配線２４
及び背面電極２０を介して電気的に接続し、表面電極１
８と回路配線２６との間を接続する部分の長さはチップ
基板１６の厚さ程度となる。このため、インダクタンス
等による寄生インピーダンス成分が小さい状態で、チッ
プ１０は配線基板１２上に実装される。
【００２２】次に、この実施の形態のチップについて、
図２を参照して説明する。この実施の形態では、チップ
基板に半導体素子として、ＦＥＴが設けられているチッ
プ（以下、これをＦＥＴチップという。）について説明
するが、半導体素子としてＦＥＴ、ＨＥＭＴ及びダイオ
ードのうちのいずれの素子が設けられている場合であっ
ても良い。図２は、この実施の形態の説明に供するＦＥ
Ｔチップの概略図である。図２（Ａ）はＦＥＴチップを
示す概略的な斜視図であり、図２（Ｂ）はＦＥＴチップ
の裏面を示す概略的は平面図である。なお、図３〜図６
は図２（Ａ）中のＩ−Ｉ線に沿って切って取った断面に
相当する断面図（ただし切り口の図）によって示したＦ
ＥＴチップの概略的な形成工程図で、各図は各工程で得
られた構造体の断面を示してある。
【００２３】図２（Ａ）に示すように、ＦＥＴチップ３
０は、ＦＥＴ３２が形成されているチップ基板１６と、
このチップ基板１６の上面１６ａに設けられている、Ｆ
ＥＴ３２を動作させるための表面電極１８とを少なくと
も有している。この表面電極１８として、ゲート電極３
４、ドレイン電極３６及びソース電極３８が所定の形状
で設けられている。
【００２４】図２（Ａ）に示す構成例では、チップ基板
１６のほぼ中央部に６個のＦＥＴ３２（図中、破線で四
角い領域とし示してある。）を直線的に配列してあっ
て、これらＦＥＴ３２のゲート電極３４をＦＥＴ３２の
配列方向と同方向に共通のゲート電極として直線的に設
けてある（図中、１本の実線として示してある。）。ま
た、これらＦＥＴ３２のドレイン電極３６も共通のドレ
イン電極として設けてある。また、ソース電極３８は左
右両側の順次の３個のＦＥＴ３２に共通なソース電極と
して分けて設けてある。
【００２５】上述したゲート電極３４、ドレイン電極３
６及びソース電極３８は、ＦＥＴ３２の形成領域外のチ
ップ基板１６上の領域、すなわちチップ基板１６の端部
近くの領域に引き出してある。ここではこれらの引き出
し部分もゲート電極、ドレイン電極及びソース電極の一
部分をそれぞれ形成しており、従ってこれらの引き出し
部分も含めて、チップ基板１６の上面１６ａに設けられ
ている表面電極１８とみなす。
【００２６】上述した表面電極は、後述する背面電極と
接続させてある。この発明では、この表面電極と背面電
極との接続を、チップ基板に設けたバイアホールを介し
て行なう。すなわち、バイアホールにバイアホール配線
を設けておいて、このバイアホール配線を表面電極と背
面電極とに接続させて上述した表面電極及び背面電極間
の接続を行なう。
【００２７】図２（Ａ）に示す構成例では、ゲート電極
用の１つのバイアホール４０、ドレイン電極用の１つの
バイアホール４２、及び各ソース電極用に２つのバイア
ホールすなわちソース電極用の４つのバイアホール４４
をそれぞれＦＥＴ３２の形成領域外に設けてあり、これ
らバイアホール４０〜４４にはバイアホール配線４６〜
５０を設けてある。そして、これらバイアホール配線４
６〜５０は表面電極１８としてのゲート電極３４、ドレ
イン電極３６及びソース電極３８の引き出し部分と対応
付けて接続してある。このようにバイアホール４０〜４
４をＦＥＴ３２の形成領域外に設けた理由は、ＦＥＴ３
２がバイアホール形成時のエッチングの影響を受けない
ようにして、完成したマイクロ波回路のＦＥＴ３２を安
定して動作させるためである。なお、図２（Ａ）中に
は、バイアホール４０〜４４が設けられる領域を四角い
破線で囲みハッチングを付して示している。また、図２
（Ａ）中、５２はエアブリッジを示している。このエア
ブリッジは、絶縁膜上で配線した場合に、絶縁膜下の配
線とクロスする位置でのキャパシタンスが大きくなって
しまうことを避けるために形成している。
【００２８】一方、これらバイアホール配線４６〜５０
と対応付けて接続されていて、しかも、チップ基板１６
の裏面１６ｂに設けられている背面電極２０について、
図２（Ｂ）を参照して説明する。
【００２９】図２（Ｂ）に示すように、チップ基板１６
の裏面１６ｂには、バンプ材から成る背面電極２０が設
けられている。この背面電極２０として、ゲート電極５
２、ドレイン電極５４及びソース電極５６が所定の形状
で設けられている。
【００３０】図２（Ｂ）に示す構成例では、背面電極２
０としてのゲート電極５２、ドレイン電極５４及びソー
ス電極５６は、表面電極１８としてのゲート電極３４、
ドレイン電極３６及びソース電極３８の引き出し部分と
対向して設けてある。ただし、ソース電極５６は２つに
分けることなく１つのソース電極５６として設けてあ
る。これらゲート電極５２、ドレイン電極５４及びソー
ス電極５６は、バイアホール配線４６〜５０と対応付け
て接続してある。このため、表面電極１８としてのゲー
ト電極３４、ドレイン電極３６及びソース電極３８は、
背面電極２０としてのゲート電極５２、ドレイン電極５
４及びソース電極５６と電気的に接続する。なお、図２
（Ｂ）中には、バイアホール４０〜４４が設けられる領
域を四角い実線で囲みハッチングを付して示している。
【００３１】次に、図３〜図６を参照して、このような
ＦＥＴチップ３０の形成方法につき説明する。先ず、例
えば、半絶縁性のＧａＡｓ基板５８上に、ＭＢＥ法によ
りノンドープのＧａＡｓバッファ層６０を７００ｎｍ程
度の厚さで形成し、さらにｎ−ＧａＡｓチャネル層６２
を３００ｎｍ程度の厚さで形成する（図３（Ａ））。以
下、基板５８、バッファ層６０及びチャネル層６２を併
せてチップ基板１６とする。
【００３２】その後、チップ基板１６の表面の所定の領
域から酸素をイオン注入して、１μｍ以上の厚さで素子
分離領域６４を形成する（図３（Ｂ））。
【００３３】その後、蒸着リフトオフ法により、ＡｕＧ
ｅ合金、Ｎｉ及びＡｕを順に積層した構成の積層膜をチ
ップ基板１６の表面の所定の領域に形成する。その後、
この積層膜に対してシンターを行なう。この積層膜をド
レイン電極３６及びソース電極３８とする（図３
（Ｃ））。
【００３４】その後、試料表面をレジスト膜で覆った
後、このレジスト膜をリセス部形成領域が露出するよう
にパターニングして、レジストパターン６６を形成する
（図４（Ａ））。
【００３５】その後、このレジストパターン６６をマス
クとして用いて、２００ｎｍ程度の深さにチャネル層６
２の露出した領域をエッチングしてリセス部６２ａを形
成する（図４（Ｂ））。
【００３６】その後、蒸着リフトオフ法により、Ｔｉ及
びＡｌを順に積層した構成の積層膜をリセス部６２ａに
形成する。この積層膜をゲート電極３４とする（図４
（Ｃ））。
【００３７】その後、ＣＶＤ法により試料表面を５００
ｎｍ程度の厚さのＳｉＮ層で覆った後、このＳｉＮ層
を、ドレイン電極３６及びソース電極３８の一部分が露
出するように、パターニングして層間絶縁膜６８を形成
する（図５（Ａ））。以後、層間絶縁膜６８から露出す
るドレイン電極３６及びソース電極３８の部分をコンタ
クト部７０と称する場合がある。なお、図５（Ａ）中に
は示していないが、この層間絶縁膜６８は、ゲート電極
が一部分露出するように形成されている。
【００３８】その後、蒸着リフトオフ法により、Ｔｉ、
Ｐｔ及びＡｕを順に積層した構成の積層膜を、このコン
タクト部７０から層間絶縁膜６８上に至る所定の領域に
形成する。コンタクト部７０でドレイン電極３６と接続
する積層膜をドレイン電極の引き出し部分３６ａとし、
コンタクト部６８でソース電極３８と接続する積層膜を
ソース電極の引き出し部分３８ａとする（図５
（Ｂ））。なお、図５（Ｂ）中には示していないが、こ
の工程において層間絶縁膜６８から一部分露出するゲー
ト電極と接続するゲート電極の引き出し部分も併せて形
成される。
【００３９】その後、エアブリッジ（図示せず）を形成
し、さらに、ＣＶＤ法により試料表面を２００ｎｍ程度
の厚さで層で覆うＳｉＮパッシベーション膜（図示せ
ず）を形成する。
【００４０】その後、試料の上面すなわちＦＥＴを形成
した側の表面をワックスによりサファイヤ板に貼り付け
る。そして、試料の裏面すなわちサファイヤ板に貼り付
けた側と反対側の表面（チップ基板１６の裏面）を研磨
して、チップ基板１６の厚さを５０μｍ程度にする。
【００４１】その後、チップ基板１６の裏面１６ｂから
チップ基板１６を選択的にエッチングして、ＦＥＴの形
成領域外に、チップ基板１６の裏面１６ｂから表面を貫
通し、ドレイン電極の引き出し部分３６ａに至るバイア
ホール４２を形成する（図６（Ａ））。図６（Ａ）中に
示したバイアホール４２は、図２（Ａ）中のＩ−Ｉ線に
沿って切って取った断面切り口からずれた位置に形成さ
れるものであるが、ＦＥＴチップの形成方法が理解しや
すいように示した。なお、図６（Ａ）中には示していな
いが、この工程においてチップ基板１６の裏面１６ｂか
ら表面を貫通し、ゲート電極の引ききし部分に至るバイ
アホール（すなわち図２（Ａ）中、４０で示されるバイ
アホール）、及びチップ基板１６の裏面１６ｂから表面
を貫通し、ソース電極の引き出し部分３８ａに至るバイ
アホール（すなわち図２（Ａ）中、４４で示されるバイ
アホール）も併せて形成される。
【００４２】その後、電解メッキにより、金（Ａｕ）を
１０μｍ、スズ（Ｓｎ）を２００ｎｍ積層した構成の積
層膜を、所定のパターンでチップ基板１６の裏面１６ｂ
に形成する。この積層膜（バンプ材）を背面電極として
のドレイン電極５４とする（図６（Ｂ））。また、ドレ
イン電極５４の形成と共に、バイアホール４２の壁面に
も同様の積層膜を形成する。この積層膜をバイアホール
配線４８とする。なお、図６（Ｂ）中には示していない
が、この工程において図２（Ｂ）中に示している背面電
極としてのゲート電極５２及びソース電極５６、並びに
バイアホール配線４６及び５０も併せて形成する。な
お、その後は、サファイヤ板を取りはずし、試料の上面
を洗浄してワックスを除去する。
【００４３】その後、この試料を５００μｍ×５００μ
ｍ程度の大きさにダイシングしてＦＥＴチップとして切
り出す。以上のようにして、ＦＥＴチップを形成する。
【００４４】次に、この実施の形態の配線基板につい
て、図７を参照して説明する。図７は、この実施の形態
の説明に供する配線基板の一部分を切り出して示した、
配線基板の上面を示す概略的な平面図である。ここで用
いる配線基板は、厚さ１００μｍ程度のアルミナをセラ
ミックとして用いたセラミック基板（京セラ製）であ
る。この配線基板には、その上面に任意のパターンの金
（Ａｕ）箔を貼りつけ一方裏面全面に金属を貼りつける
ことにより、回路配線としてのマイクロストリップ線路
を設けることができ、また上面の金（Ａｕ）箔と裏面の
金属とを表裏導通部を介して接続することにより、回路
配線としての接地部（グランド）を裏面の金属と接続さ
れた上面の金属箔パターンに設けることができる。
【００４５】図７に示す構成例では、配線基板１２に回
路配線としてインピーダンス５０Ωの入力用マイクロス
トリップ線路、インピーダンス５０Ωの出力用マイクロ
ストリップ線路、及び接地部（グランド）を設けるよう
に、金（Ａｕ）箔をパターニングし、さらに表裏導通部
７２を形成してある。そして、上述したＦＥＴチップ３
０を配線基板１２上に配置した場合、図２（Ｂ）で既に
説明したような、ＦＥＴチップ３０の裏面に設けられた
背面電極２０としてのゲート電極５２、ドレイン電極５
４及びソース電極５６が、それぞれ回路配線としてのイ
ンピーダンス５０Ωの入力用マイクロストリップ線路、
インピーダンス５０Ωの出力用マイクロストリップ線
路、及び接地部（グランド）上に位置する。図７中、７
４は入力用マイクロストリップ線路を構成する金（Ａ
ｕ）箔パターン（以下、これを入力用マイクロストリッ
プ線路パターンと称する。）であり、７６は出力用マイ
クロストリップ線路を構成する金（Ａｕ）箔パターン
（以下、これを出力用マイクロストリップ線路パターン
と称する。）であり、７８は接地部（グランド）となる
金（Ａｕ）箔パターン（以下、これを接地部（グラン
ド）と称する。）である。また、７２は表裏導通部であ
り、円で囲みハッチングを付して示している。
【００４６】この実施の形態のマイクロ波回路は、図２
（Ｂ）に示すゲート電極５２が図７に示す入力用マイク
ロストリップ線路７４上に位置し、図２（Ｂ）に示すド
レイン電極５４が図７に示す出力用マイクロストリップ
線路パターン７６上に位置し、図２（Ｂ）に示すソース
電極５６が図７に示す接地部（グランド）７８上に位置
するように、上述したＦＥＴチップ３０を、３００℃程
度に加熱した配線基板１２上に配置することにより双方
を結合して形成したものである。以上のように、ＦＥＴ
チップ３０を配線基板１２上に配置した場合、背面電極
２０を構成するスズ（Ｓｎ）と、金（Ａｕ）箔パターン
を構成する金（Ａｕ）とが共晶をつくるため、ゲート電
極５２と入力用マイクロストリップ線路パターン７４、
ドレイン電極５４と出力用マイクロストリップ線路パタ
ーン７６、及びソース電極５６と接地部（グランド）７
８とが接着している。
【００４７】このようなマイクロ波回路によれば、背面
電極としてのゲート電極、ドレイン電極及びソース電極
と、入力用マイクロストリップ線路パターン、出力用マ
イクロストリップ線路パターン及び接地部（グランド）
との接続部分の面積は従来のようなフリップチップ方式
を用いた場合に比べて大きくなる。このため、ＦＥＴチ
ップ内での発熱が配線基板に放熱され、ＦＥＴの安定な
動作が期待できる。
【００４８】また、ＦＥＴチップと配線基板との接続部
分の面積が大きく、従ってＦＥＴチップと配線基板との
接続が高強度になる。このため、光硬化性の樹脂を用い
てＦＥＴチップを配線基板に固定する必要がなく、エア
ブリッジの部分で容量が大きくなるという恐れもなくな
る。
【００４９】また、表面電極と回路配線とは、バイアホ
ール配線及び背面電極を介して電気的に接続し、表面電
極と回路配線とを接続する部分の長さはチップの厚さ程
度、すなわち表面電極と回路配線とを接続する部分の長
さがチップの厚さ程度となる。このため、インダクタン
ス等による寄生インピーダンス成分が小さい状態で、Ｆ
ＥＴチップは配線基板上に実装される。
【００５０】この発明は上述した実施の形態に限定され
るものではないことは明らかである。例えば、上述の実
施の形態では、チップに形成されている半導体素子がＦ
ＥＴである場合について説明したが、ＨＥＭＴやダイオ
ードが形成されている場合であっても良い。また、半導
体素子を形成する基板は、ＧａＡｓ基板やＩｎＰ基板で
あっても良い。
【００５１】また、上述の実施の形態では、ＦＥＴだけ
が形成されているチップを用いて説明したが、ＦＥＴの
まわりにＤＣバイアス回路やマッチング回路などが形成
されている場合であっても良い。この場合、ＤＣバイア
ス回路とＤＣ電源との接続はワイヤボンディング方式な
どの公知の方法で行なえば良い。
【００５２】また、上述の実施の形態では、配線基板と
してセラミック基板を用いる場合について説明したが、
Ｓｉ基板や石英基板などを用いる場合であっても良い。
また、マイクロストリップ線路を回路配線として主に用
いる場合ついて説明したが、コプレナー線路などを用い
る場合であっても良い。また、配線基板には、マッチン
グ回路などを含んでいても良い。
【００５３】
【発明の効果】上述した説明からも明らかなように、こ
の発明のマイクロ波回路によれば、配線基板に実装する
チップは、チップ基板の裏面に設けらているバンプ材か
ら成る背面電極と、チップ基板の上面から裏面へ貫通す
るバイアホールと、このバイアホールに形成されていて
表面電極と背面電極とを電気的に接続するバイアホール
配線とを具えており、そして、チップは、背面電極と回
路配線との直接的な接続により配線基板に固定されてい
る。
【００５４】この場合、バンプをチップ基板の上面に形
成し、これをフェースダウンで配線基板と接続する従来
のフリップチップ方式を用いた場合に比べて、チップと
配線基板との接続部分の面積が大きくなる。このため、
チップ内での発熱が配線基板に放熱され、チップ基板に
設けられた半導体素子の安定な動作が期待できる。
【００５５】また、チップと配線基板との接続部分の面
積が大きため、チップと配線基板との接続が高強度にな
る。このため、光硬化性の樹脂を用いてチップを配線基
板に固定する必要がなくなる。従って、エアブリッジが
チップに設けられている場合でも、その部分で容量が大
きくなるという恐れもなくなる。
【００５６】また、表面電極と回路配線とは、バイアホ
ール配線及び背面電極を介して電気的に接続し、表面電
極と回路配線との間を接続する部分の長さはチップ基板
の厚さ程度となる。このため、インダクタンス等による
寄生インピーダンス成分が小さい状態で、チップは配線
基板上に実装される。
【図面の簡単な説明】
【図１】マイクロ波回路の基本的な構成例を示した概略
的な断面図である。
【図２】（Ａ）及び（Ｂ）は、実施の形態の説明に供す
るＦＥＴチップの概略図であり、（Ａ）はＦＥＴチップ
を示す概略的な斜視図であり、（Ｂ）はＦＥＴチップの
裏面を示す概略的な平面図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ａ）中のＩ−Ｉ線に
沿って切って取った断面に相当する断面図（ただし切り
口の図）によって示したＦＥＴチップの概略的な形成工
程図である。
【図４】（Ａ）〜（Ｃ）は、図３につづく、図２（Ａ）
中のＩ−Ｉ線に沿って切って取った断面に相当する断面
図（ただし切り口の図）によって示したＦＥＴチップの
概略的な形成工程図である。
【図５】（Ａ）及び（Ｂ）は、図４につづく、図２
（Ａ）中のＩ−Ｉ線に沿って切って取った断面に相当す
る断面図（ただし切り口の図）によって示したＦＥＴチ
ップの概略的な形成工程図である。
【図６】（Ａ）及び（Ｂ）は、図５につづく、図２
（Ａ）中のＩ−Ｉ線に沿って切って取った断面に相当す
る断面図（ただし切り口の図）によって示したＦＥＴチ
ップの概略的な形成工程図である。
【図７】この実施の形態の説明に供する配線基板の一部
分を切り出して示した、配線基板の上面を示す概略的な
平面図である。
【符号の説明】
１００：マイクロ波回路 １０：チップ １２：配線基板 １４：半導体素子 １６：チップ基板 １６ａ：上面 １６ｂ：裏面 １８：表面電極 ２０：背面電極 ２２：バイアホール ２４：バイアホール配線 ２６：回路配線 ２８：基板 ２８ａ：上面 ３０：ＦＥＴチップ ３２：ＦＥＴ ３４，５２：ゲート電極 ３６，５４：ドレイン電極 ３８，５６：ソース電極 ４０，４２，４４：バイアホール ４６，４８，５０：バイアホール配線 ７２：表裏導通部 ７４：入力用マイクロストリップ線路パターン ７６：出力用マイクロストリップ線路パターン ７８：接地部（グランド）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＦＥＴ、ＨＥＭＴ及びダイオードの少な
    くとも一つの半導体素子が設けられているチップ基板
    と、該チップ基板の上面に設けられていて該半導体素子
    を動作させるための表面電極とを有しているチップと、 回路配線が設けられていて前記表面電極が該回路配線に
    電気的に接続されている配線基板とを具えるマイクロ波
    回路において、 前記チップは、前記チップ基板の裏面に設けられている
    バンプ材から成る背面電極と、前記チップ基板の上面か
    ら裏面へ貫通するバイアホールと、該バイアホールに形
    成されていて前記表面電極と前記背面電極とを電気的に
    接続するバイアホール配線とを有し、 前記チップは、前記背面電極と前記回路配線との直接的
    な接続により前記配線基板に固定されていることを特徴
    とするマイクロ波回路。
  2. 【請求項２】 ＦＥＴ、ＨＥＭＴ及びダイオードの少な
    くとも一つの半導体素子が設けられているチップ基板
    と、該チップ基板の上面に設けられていて該半導体素子
    を動作させるための表面電極とを有しているチップにお
    いて、 前記チップ基板の裏面に設けられているバンプ材から成
    る背面電極と、前記チップ基板の上面から裏面へ貫通す
    るバイアホールと、該バイアホールに形成されていて前
    記表面電極と前記背面電極とを電気的に接続するバイア
    ホール配線とを有していることを特徴とするチップ。
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