JP4490656B2 - 表示パネルの駆動方法 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、画素を担う画素セルが各表示ライン上に配置されている表示パネルの駆動方法に関する。
【０００２】
【従来の技術】
最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。更に、かかるＰＤＰにて入力映像信号に対応した画像を表示させる為の駆動方法としてサブフィールド法が知られている。サブフィールド法では、１フィールドの表示期間を複数のサブフィールドに分割し、入力映像信号によって表される輝度レベルに応じて放電セルの各々を各サブフィールド毎に選択的に放電発光させる。これにより、１フィールド期間内での総発光期間に対応した中間輝度が視覚されるのである。
【０００３】
図１は、かかるサブフィールド法に基づく発光駆動シーケンスの一例を示す図である（例えば、特許文献１の図１４参照)。
図１に示す発光駆動シーケンスでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。これらＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１のみで、ＰＤＰの全放電セルを点灯モードに初期化せしめる（Ｒc）。又、サブフィールドＳＦ１〜ＳＦ１４各々では、入力映像信号に応じて放電セルを消灯モードに設定し（Ｗｃ）、点灯モードに設定されている放電セルのみをこのサブフィールドに割り当てられている期間に亘り放電発光させる（Ｉｃ）。
【０００４】
図２は、かかる発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である（例えば、特許文献１の図２７参照)。
図２に示す発光パターンによれば、先頭のサブフィールドＳＦ１において点灯モードに初期化された放電セルは、黒丸印にて示す如く、ＳＦ１〜ＳＦ１４の内のいずれか１のサブフィールドで消灯モードに設定され、それ以降、点灯モードに復帰することはない。よって、消灯モードに設定されるまでの間、白丸印にて示されるように、放電セルは各サブフィールドにおいて連続して放電発光する。この際、図２に示す１５通りの発光パターンの各々は１フィールド期間内での総発光期間が夫々異なるので、１５通りの中間輝度が表現されることになる。すなわち、（Ｎ＋１）階調（Ｎはサブフィールドの数）分の中間輝度表示が可能となるのである。
【０００５】
ところが、かかる駆動方法では、１フィールドを分割するサブフィールドの数に限度がある為、階調数が不足するという問題が生じる。そこで、この階調数不足を補うべく、入力映像信号に対して誤差拡散及びディザ処理の如き多階調化処理を施すようにしている。
先ず、誤差拡散処理では、入力映像信号を各画素毎の例えば８ビットの画素データに変換し、その上位６ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記画素データにおける誤差データの各々を重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算する。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、上記ディザ加算画素データの上位４ビット分を抽出し、これを多階調化画素データＰＤｓとして、図２に示す如き１５通りの発光パターン各々に割り当てるのである。
【０００６】
しかしながら、ディザ処理等により画素データに対して規則的にディザ係数の加算を行うと、入力映像信号とは何ら関係のない疑似模様、いわゆるディザパターンが視覚される場合があり、画質を損ねてしまうという問題があった。
【０００７】
【特許文献１】
特開２０００−２２７７７８号公報(図１４、図２７)
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、ディザパターンの抑制された良好な画像表示を行うことが可能な表示パネルの駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載による表示パネルの駆動方法は、映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、表示ライン各々に画素を担う画素セルが配列されている表示パネルを前記映像信号に応じて階調駆動する表示パネルの駆動方法であって、前記表示ラインをＭ（Ｍは２以上の整数）本のライン分だけ離間したもの同士でグループ化したものを夫々第１〜第Ｍ表示ライン群とし、前記第１〜第Ｍ表示ライン群各々に対応した夫々異なるオフセット値を前記映像信号に基づく画素データに加算した結果をオフセット加算画素データとし、前記複数のサブフィールドには、前記Ｍ個の下位サブフィールドが連続してなる第１サブフィールドと、前記Ｍ個よりも少ない数の下位サブフィールドが連続してなる第２サブフィールドと、が含まれており、前記第１サブフィールド内では、前記第１〜第Ｍ表示ライン群の各々毎にその表示ライン群に属する前記画素セルを前記オフセット加算画素データに基づいて点灯モード又は消灯モードに設定する第１〜第Ｍのアドレス行程と、前記第１〜第Ｍのアドレス行程各々の直前又は直後に前記点灯モードにある前記画素セルのみを発光せしめる発光行程とを実行し、前記第２サブフィールド内では、前記第１〜第Ｍのアドレス行程と、前記第１〜第Ｍのアドレス行程において連続するＬ個（Ｌは２以上の整数）の前記アドレス行程からなるアドレス行程群毎にそのアドレス行程群の直前又は直後に前記発光行程と、を実行し、前記第１サブフィールド内での前記第１〜第Ｍのアドレス行程各々の実行順序は、前記第２サブフィールド内での前記第１〜第Ｍのアドレス行程各々の実行順序と同一であり、各フィールド内では前記第２サブフィールドの後に前記第１サブフィールドの動作を実行することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図３は、本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の概略構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板(図示せぬ)と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板(図示せぬ)とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ₁〜Ｄ_mが形成されている。尚、行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nは、一対の行電極Ｘ及びＹにてＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部(放電空間を含む)に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ_(1,1)〜Ｇ_(n,m)がマトリクス状に形成されているのである。
【００１１】
画素データ変換回路１は、入力映像信号を各画素毎の例えば６ビットの画素データＰＤに変換してこれを多階調化処理回路２に供給する。多階調化処理回路２は、ラインディザオフセット値生成回路２１、加算器２２、及び下位ビット切り捨て回路２３から構成される。
ラインディザオフセット値生成回路２１は、先ず、ＰＤＰ１００の第１〜第ｎ表示ラインを、夫々８ライン分だけ離間したもの同士でグループ化した８つの表示ライン群、すなわち、
第１、第９、第17、・・・、第(ｎ−７)なる第（８Ｎ−７）表示ライン群、
第２、第10、第18、・・・、第(ｎ−６)なる第（８Ｎ−６）表示ライン群、
第３、第11、第19、・・・、第(ｎ−５)なる第（８Ｎ−５）表示ライン群、
第４、第12、第20、・・・、第(ｎ−４)なる第（８Ｎ−４）表示ライン群、
第５、第13、第21、・・・、第(ｎ−３)なる第（８Ｎ−３）表示ライン群、
第６、第14、第22、・・・、第(ｎ−２)なる第（８Ｎ−２）表示ライン群、
第７、第15、第23、・・・、第(ｎ−１)なる第（８Ｎ−１）表示ライン群、
第８、第16、第24、・・・、第ｎなる第（８Ｎ）表示ライン群、
［Ｎは、(1/8)・ｎ以下の自然数］
なる表示ライン群各々に対応させて、夫々「０」〜「７」なる値を有する８つのラインディザオフセット値ＬＤを生成する。この際、ラインディザオフセット値生成回路２１は、図４（ａ）〜図４（ｈ）に示す如く、ラインディザオフセット値ＬＤ各々の各表示ライン群に対する割り当て変更を、各フィールド毎に且つ８フィールドを１サイクルとして繰り返し実行する。
【００１２】
すなわち、ラインディザオフセット値生成回路２１は、最初の第１フィールドでは図４（ａ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「０」、
第（８Ｎ−６）表示ライン群に対しては「３」、
第（８Ｎ−５）表示ライン群に対しては「６」、
第（８Ｎ−４）表示ライン群に対しては「１」、
第（８Ｎ−３）表示ライン群に対しては「４」、
第（８Ｎ−２）表示ライン群に対しては「７」、
第（８Ｎ−１）表示ライン群に対しては「２」、
第（８Ｎ）表示ライン群に対しては「５」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１３】
又、次の第２フィールドでは図４（ｂ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「４」、
第（８Ｎ−６）表示ライン群に対しては「７」、
第（８Ｎ−５）表示ライン群に対しては「２」、
第（８Ｎ−４）表示ライン群に対しては「５」、
第（８Ｎ−３）表示ライン群に対しては「０」、
第（８Ｎ−２）表示ライン群に対しては「３」、
第（８Ｎ−１）表示ライン群に対しては「６」、
第（８Ｎ）表示ライン群に対しては「１」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１４】
又、その次の第３フィールドでは図４（ｃ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「２」、
第（８Ｎ−６）表示ライン群に対しては「５」、
第（８Ｎ−５）表示ライン群に対しては「０」、
第（８Ｎ−４）表示ライン群に対しては「３」、
第（８Ｎ−３）表示ライン群に対しては「６」、
第（８Ｎ−２）表示ライン群に対しては「１」、
第（８Ｎ−１）表示ライン群に対しては「４」、
第（８Ｎ）表示ライン群に対しては「７」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１５】
又、第４フィールドでは図４（ｄ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「６」、
第（８Ｎ−６）表示ライン群に対しては「１」、
第（８Ｎ−５）表示ライン群に対しては「４」、
第（８Ｎ−４）表示ライン群に対しては「７」、
第（８Ｎ−３）表示ライン群に対しては「２」、
第（８Ｎ−２）表示ライン群に対しては「５」、
第（８Ｎ−１）表示ライン群に対しては「０」、
第（８Ｎ）表示ライン群に対しては「３」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１６】
又、第５フィールドでは図４（ｅ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「１」、
第（８Ｎ−６）表示ライン群に対しては「４」、
第（８Ｎ−５）表示ライン群に対しては「７」、
第（８Ｎ−４）表示ライン群に対しては「２」、
第（８Ｎ−３）表示ライン群に対しては「５」、
第（８Ｎ−２）表示ライン群に対しては「０」、
第（８Ｎ−１）表示ライン群に対しては「３」、
第（８Ｎ）表示ライン群に対しては「６」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１７】
又、第６フィールドでは図４（ｆ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「５」、
第（８Ｎ−６）表示ライン群に対しては「０」、
第（８Ｎ−５）表示ライン群に対しては「３」、
第（８Ｎ−４）表示ライン群に対しては「６」、
第（８Ｎ−３）表示ライン群に対しては「１」、
第（８Ｎ−２）表示ライン群に対しては「４」、
第（８Ｎ−１）表示ライン群に対しては「７」、
第（８Ｎ）表示ライン群に対しては「２」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１８】
又、第７フィールドでは図４（ｇ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「３」、
第（８Ｎ−６）表示ライン群に対しては「６」、
第（８Ｎ−５）表示ライン群に対しては「１」、
第（８Ｎ−４）表示ライン群に対しては「４」、
第（８Ｎ−３）表示ライン群に対しては「７」、
第（８Ｎ−２）表示ライン群に対しては「２」、
第（８Ｎ−１）表示ライン群に対しては「５」、
第（８Ｎ）表示ライン群に対しては「０」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１９】
又、第８フィールドでは図４（ｈ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「７」、
第（８Ｎ−６）表示ライン群に対しては「２」、
第（８Ｎ−５）表示ライン群に対しては「５」、
第（８Ｎ−４）表示ライン群に対しては「０」、
第（８Ｎ−３）表示ライン群に対しては「３」、
第（８Ｎ−２）表示ライン群に対しては「６」、
第（８Ｎ−１）表示ライン群に対しては「１」、
第（８Ｎ）表示ライン群に対しては「４」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００２０】
そして、ラインディザオフセット値生成回路２１は、画素データ変換回路１から供給された画素データＰＤに対応した放電セルの属する表示ラインに割り当てられている上記ラインディザオフセット値ＬＤを加算器２２に供給する。
加算器２２は、画素データ変換回路１から供給された画素データＰＤに上記ラインディザオフセット値ＬＤを加算したラインオフセット加算画素データＬＦを下位ビット切り捨て回路２３に供給する。下位ビット切り捨て回路２３は、ラインオフセット加算画素データＬＦの下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして駆動データ変換回路３に供給する。
【００２１】
駆動データ変換回路３は、多階調化画素データＭＤを図５に示す如きデータ変換テーブルに従って４ビットの画素駆動データＧＤに変換してこれをメモリ４に供給する。
メモリ４は、４ビットの画素駆動データＧＤを順次取り込んで記憶する。そして、１画像フレーム(ｎ行×ｍ列)分の画素駆動データＧＤ ₁ 、 ₁ 〜ＧＤ_n、_mの書き込みが終了する度に、メモリ４は、画素駆動データＧＤ ₁ 、 ₁ 〜ＧＤ_n、_m各々を各ビット桁(第０〜第３ビット)毎に分離し、夫々、後述するサブフィールドＳＦ０〜ＳＦ３に対応させて１表示ライン分ずつ読み出す。メモリ４は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。
【００２２】
すなわち、先ず、サブフィールドＳＦ０において、メモリ４は、画素駆動データＧＤ ₁ 、 ₁ 〜ＧＤ_n、_m各々の第０ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。次に、サブフィールドＳＦ１において、メモリ４は、画素駆動データＧＤ ₁ 、 ₁ 〜ＧＤ_n、_m各々の第１ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。次に、サブフィールドＳＦ２において、メモリ４は、画素駆動データＧＤ ₁ 、 ₁ 〜ＧＤ_n、_m各々の第２ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。次に、サブフィールドＳＦ３において、メモリ４は、画素駆動データＧＤ ₁ 、 ₁ 〜ＧＤ_n、_m各々の第３ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。
【００２３】
駆動制御回路６は、
第１フィールドでは図６（ａ）、
第２フィールドでは図６（ｂ）、
第３フィールドでは図６（ｃ）、
第４フィールドでは図６（ｄ）、
第５フィールドでは図７（ｅ）、
第６フィールドでは図７（ｆ）、
第７フィールドでは図７（ｇ）、
第８フィールドでは図７（ｈ）、
に示す発光駆動シーケンスに従ってＰＤＰ１００を階調駆動させるべき各種タイミング信号を発生し、上記列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々に供給する。尚、上記の如き図６（ａ）〜図７（ｈ）にて示される一連の駆動が繰り返し実行される。
【００２４】
ここで、列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々は、駆動制御回路６から供給されたタイミング信号に応じてＰＤＰ１００を下記の如く駆動すべき各種駆動パルス（図示せぬ）を発生してＰＤＰ１００の列電極Ｄ₁〜Ｄ_m、行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nに印加する。
尚、図６（ａ）〜図７（ｈ）に示す発光駆動シーケンスでは、入力映像信号における各フィールドを５つのサブフィールドＳＦ０〜ＳＦ４にて構成している。
【００２５】
先ず、先頭のサブフィールドＳＦ０では、リセット行程Ｒ、及びアドレス行程Ｗ０を順次実行する。リセット行程Ｒでは、ＰＤＰ１００の全ての放電セルＧ_(1,1)〜Ｇ_(n,m)を一斉にリセット放電せしめて、放電セルＧ_(1,1)〜Ｇ_(n,m)各々を点灯モード（所定量の壁電荷が形成された状態）に初期化する。又、アドレス行程Ｗ０では、ＰＤＰ１００の第１〜第ｎ表示ライン各々に配置されている放電セルＧを１表示ライン分ずつ順次、図５に示す如き画素駆動データＧＤに応じて選択的に消去放電せしめて消灯モード（壁電荷が消去された状態）に推移せしめる。尚、かかるアドレス行程Ｗ０において消去放電の生起されなかった放電セルは、その直前までの状態、つまり点灯モードを維持する。
【００２６】
次に、サブフィールドＳＦ１〜ＳＦ３の各々は、更に８つのサブフィールドＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈に夫々分割されている。尚、サブフィールドＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈各々では、下記の如きアドレス行程Ｗ１〜Ｗ８を実行する。
アドレス行程Ｗ１では、ＰＤＰ１００に形成されている全放電セルＧ_(1,1)〜Ｇ_(n,m)の内の第１、第９、第17、・・・、及び第(ｎ−７)表示ラインからなる第（８Ｎ−７）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ１によれば、第（８Ｎ−７）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２７】
アドレス行程Ｗ２では、第２、第10、第18、・・・、及び第(ｎ−６)表示ラインからなる第（８Ｎ−６）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ２によれば、第（８Ｎ−６）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２８】
アドレス行程Ｗ３では、第３、第11、第19、・・・、及び第(ｎ−５)表示ラインからなる第（８Ｎ−５）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ３によれば、第（８Ｎ−５）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２９】
アドレス行程Ｗ４では、第４、第12、第20、・・・、及び第(ｎ−４)表示ラインからなる第（８Ｎ−４）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ４によれば、第（８Ｎ−４）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３０】
アドレス行程Ｗ５では、第５、第13、第21、・・・、及び第(ｎ−３)表示ラインからなる第（８Ｎ−３）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ５によれば、第（８Ｎ−３）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３１】
アドレス行程Ｗ６では、第６、第14、第22、・・・、及び第(ｎ−２)表示ラインからなる第（８Ｎ−２）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ６によれば、第（８Ｎ−２）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３２】
アドレス行程Ｗ７では、第７、第15、第23、・・・、及び第(ｎ−１)表示ラインからなる第（８Ｎ−１）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ７によれば、第（８Ｎ−１）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３３】
アドレス行程Ｗ８では、第８、第16、第24、・・・、及び第ｎ表示ラインからなる第（８Ｎ）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ８によれば、第（８Ｎ）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３４】
ここで、図６（ａ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ６、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ３、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ８、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ５、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ２、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ７、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ４、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ１、
を夫々実行する。
【００３５】
又、図６（ｂ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ２、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ７、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ４、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ１、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ６、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ３、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ８、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ５、
を夫々実行する。
【００３６】
又、図６（ｃ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ８、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ５、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ２、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ７、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ４、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ１、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ６、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ３、
を夫々実行する。
【００３７】
又、図６（ｄ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ４、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ１、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ６、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ３、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ８、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ５、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ２、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ７、
を夫々実行する。
【００３８】
又、図７（ｅ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ３、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ８、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ５、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ２、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ７、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ４、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ１、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ６、
を夫々実行する。
【００３９】
又、図７（ｆ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ７、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ４、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ１、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ６、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ３、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ８、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ５、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ２、
を夫々実行する。
【００４０】
又、図７（ｇ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ５、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ２、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ７、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ４、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ１、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ６、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ３、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ８、
を夫々実行する。
【００４１】
そして、図７（ｈ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁、ＳＦ２₁、ＳＦ３₁各々において上記アドレス行程Ｗ１、
ＳＦ１₂、ＳＦ２₂、ＳＦ３₂各々において上記アドレス行程Ｗ６、
ＳＦ１₃、ＳＦ２₃、ＳＦ３₃各々において上記アドレス行程Ｗ３、
ＳＦ１₄、ＳＦ２₄、ＳＦ３₄各々において上記アドレス行程Ｗ８、
ＳＦ１₅、ＳＦ２₅、ＳＦ３₅各々において上記アドレス行程Ｗ５、
ＳＦ１₆、ＳＦ２₆、ＳＦ３₆各々において上記アドレス行程Ｗ２、
ＳＦ１₇、ＳＦ２₇、ＳＦ３₇各々において上記アドレス行程Ｗ７、
ＳＦ１₈、ＳＦ２₈、ＳＦ３₈各々において上記アドレス行程Ｗ４、
を夫々実行する。
【００４２】
尚、上記サブフイールドＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₈及びＳＦ３₁〜ＳＦ３₈各々では、上記アドレス行程Ｗ１〜Ｗ８各々の直前において、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉを実行する。
そして、最後尾のサブフィールドＳＦ４では、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉのみを実行する。
【００４３】
駆動制御回路６は、図６（ａ）〜図６（ｄ）及び図７（ｅ）〜図７（ｈ）に示される発光駆動シーケンスに従って、図８〜図１５に示す如き発光駆動を行う。
尚、図８は、図６（ａ）の発光駆動シーケンスに基づく発光駆動パターン、
図９は、図６（ｂ）の発光駆動シーケンスに基づく発光駆動パターン、
図１０は、図６（ｃ）の発光駆動シーケンスに基づく発光駆動パターン、
図１１は、図６（ｄ）の発光駆動シーケンスに基づく発光駆動パターン、
図１２は、図７（ｅ）の発光駆動シーケンスに基づく発光駆動パターン、
図１３は、図７（ｆ）の発光駆動シーケンスに基づく発光駆動パターン、
図１４は、図７（ｇ）の発光駆動シーケンスに基づく発光駆動パターン、
図１５は、図７（ｈ）の発光駆動シーケンスに基づく発光駆動パターン、
を夫々示す図である。
【００４４】
先ず、最低輝度を表す［１０００］なる画素駆動データＧＤが供給された場合、下記の如き第１階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第０ビットが論理レベル１であることから、サブフィールドＳＦ０のアドレス行程Ｗ０において放電セルに対して消去放電（黒丸にて示す）が生起され、この放電セルが消灯モードに遷移する。この際、図６（ａ）〜図６（ｄ）及び図７（ｅ）〜図７（ｈ）に示す駆動によれば、１フィールド表示期間内において放電セルを消灯モードから点灯モード状態に遷移させることが可能な機会は、先頭のサブフィールドＳＦ０のリセット行程Ｒだけである。よって、一旦、消灯モードに遷移してしまった放電セルは１フィールド表示期間を通して消灯状態に保持される。
【００４５】
すなわち、［１０００］なる画素駆動データＧＤに応じた第１階調駆動によれば、各放電セルは１フィールド表示期間を通して消灯状態を保ち、図１６に示す如く輝度レベル０の駆動が為されることになる。
次に、上記［１０００］よりも１段階だけ高輝度を表す［０１００］なる画素駆動データＧＤが供給された場合、下記の如き第２階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第１ビットが論理レベル１であることから、サブフィールドＳＦ１のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図６（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ１ ₈ 、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ１ ₅ 、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ１ ₂ 、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ１ ₇ 、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ１ ₄ 、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ１ ₁ 、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ１ ₆ 、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ１ ₃ 、
において夫々実行するようにしている。
【００４６】
よって、図８の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１₁〜ＳＦ１₈、
第(８Ｎ−６）表示ラインではＳＦ１₁〜ＳＦ１₅、
第(８Ｎ−５）表示ラインではＳＦ１₁〜ＳＦ１₂、
第(８Ｎ−４）表示ラインではＳＦ１₁〜ＳＦ１₇、
第(８Ｎ−３）表示ラインではＳＦ１₁〜ＳＦ１₄、
第(８Ｎ−２）表示ラインではＳＦ１₁、
第(８Ｎ−１）表示ラインではＳＦ１₁〜ＳＦ１₆、
第(８Ｎ）表示ラインではＳＦ１₁〜ＳＦ１₃、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００４７】
すなわち、［０１００］なる画素駆動データＧＤに応じた第２階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「８」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「７」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「６」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３」、
にて夫々駆動される。
【００４８】
又、上記［０１００］よりも１段階だけ高輝度を表す［００１０］なる画素駆動データＧＤが供給された場合には、下記の如き第３階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第２ビットが論理レベル１であることから、サブフィールドＳＦ２のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図６（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ２ ₈ 、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ２ ₅ 、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ２ ₂ 、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ２ ₇ 、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ２ ₄ 、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ２ ₁ 、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ２ ₆ 、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ２ ₃ 、
において夫々実行するようにしている。
【００４９】
よって、図８の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₈、
第(８Ｎ−６）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₅、
第(８Ｎ−５）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₂、
第(８Ｎ−４）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₇、
第(８Ｎ−３）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₄、
第(８Ｎ−２）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁、
第(８Ｎ−１）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₆、
第(８Ｎ）表示ラインではＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₃、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００５０】
すなわち、［００１０］なる画素駆動データＧＤに応じた第３階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「１６」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１３」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１０」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「１５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１２」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「９」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「１４」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１１」、
にて夫々駆動される。
【００５１】
又、上記［００１０］よりも１段階だけ高輝度を表す［０００１］なる画素駆動データＧＤが供給された場合には、下記の如き第４階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第３ビットが論理レベル１であることから、サブフィールドＳＦ３のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図６（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ３ ₈ 、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ３ ₅ 、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ３ ₂ 、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ３ ₇ 、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ３ ₄ 、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ３ ₁ 、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ３ ₆ 、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ３ ₃ 、
において夫々実行するようにしている。
【００５２】
よって、図８の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈、
第(８Ｎ−６）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₅、
第(８Ｎ−５）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₂、
第(８Ｎ−４）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₇、
第(８Ｎ−３）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₄、
第(８Ｎ−２）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁、
第(８Ｎ−１）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₆、
第(８Ｎ）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₃、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００５３】
すなわち、［０００１］なる画素駆動データＧＤに応じた第４階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２４」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「２１」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１８」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２３」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２０」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２２」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１９」、
にて夫々発光する。
【００５４】
又、最高輝度を表す［００００］なる画素駆動データＧＤが供給された場合には、下記の如き第５階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤのいずれのビットも論理レベル０であることから、１フィールド表示期間を通して消去放電が一切生起されない。よって、放電セルは、ＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈、及びＳＦ４各々のサスティン行程Ｉにおいて連続して放電発光する。
【００５５】
すなわち、［００００］なる画素駆動データＧＤに応じた第５階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１６に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２５」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「２５」、
にて夫々発光する。
【００５６】
このように、上記駆動においては、［１０００］、［０１００］、［００１０］、［０００１］、又は［００００］なる５通りの画素駆動データＧＤに応じて、５段階分の輝度を表現し得る第１〜第５階調駆動が実施される。この際、隣接する８つの表示ライン各々に異なる輝度の重み付けをもたせ、第１〜第５階調駆動毎に、その輝度重み付けに対応した輝度レベルにて隣接する８つの表示ライン各を異なる輝度レベルで駆動するようにしている。
【００５７】
例えば、図６（ａ）に示す如き第１フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「８」、
第(８Ｎ−６）表示ライン：「５」、
第(８Ｎ−５）表示ライン：「２」、
第(８Ｎ−４）表示ライン：「７」、
第(８Ｎ−３）表示ライン：「４」、
第(８Ｎ−２）表示ライン：「１」、
第(８Ｎ−１）表示ライン：「６」、
第(８Ｎ）表示ライン：「３」、
の如き輝度の重み付けが割り当てられている。
【００５８】
又、図６（ｂ）に示す如き第２フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「４」、
第(８Ｎ−６）表示ライン：「１」、
第(８Ｎ−５）表示ライン：「６」、
第(８Ｎ−４）表示ライン：「３」、
第(８Ｎ−３）表示ライン：「８」、
第(８Ｎ−２）表示ライン：「５」、
第(８Ｎ−１）表示ライン：「２」、
第(８Ｎ）表示ライン：「７」、
の如き輝度の重み付けが割り当てられている。
【００５９】
又、図６（ｃ）に示す如き第３フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「６」、
第(８Ｎ−６）表示ライン：「３」、
第(８Ｎ−５）表示ライン：「８」、
第(８Ｎ−４）表示ライン：「５」、
第(８Ｎ−３）表示ライン：「２」、
第(８Ｎ−２）表示ライン：「７」、
第(８Ｎ−１）表示ライン：「４」、
第(８Ｎ）表示ライン：「１」、
の如き輝度の重み付けが割り当てられている。
【００６０】
又、図６（ｄ）に示す如き第４フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「２」、
第(８Ｎ−６）表示ライン：「７」、
第(８Ｎ−５）表示ライン：「４」、
第(８Ｎ−４）表示ライン：「１」、
第(８Ｎ−３）表示ライン：「６」、
第(８Ｎ−２）表示ライン：「３」、
第(８Ｎ−１）表示ライン：「８」、
第(８Ｎ）表示ライン：「５」、
の如き輝度の重み付けが割り当てられている。
【００６１】
又、図７（ｅ）に示す如き第５フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「７」、
第(８Ｎ−６）表示ライン：「４」、
第(８Ｎ−５）表示ライン：「１」、
第(８Ｎ−４）表示ライン：「６」、
第(８Ｎ−３）表示ライン：「３」、
第(８Ｎ−２）表示ライン：「８」、
第(８Ｎ−１）表示ライン：「５」、
第(８Ｎ）表示ライン：「２」、
の如き輝度の重み付けが割り当てられている。
【００６２】
又、図７（ｆ）に示す如き第６フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「３」、
第(８Ｎ−６）表示ライン：「８」、
第(８Ｎ−５）表示ライン：「５」、
第(８Ｎ−４）表示ライン：「２」、
第(８Ｎ−３）表示ライン：「７」、
第(８Ｎ−２）表示ライン：「４」、
第(８Ｎ−１）表示ライン：「１」、
第(８Ｎ）表示ライン：「６」、
の如き輝度の重み付けが割り当てられている。
【００６３】
又、図７（ｇ）に示す如き第７フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「５」、
第(８Ｎ−６）表示ライン：「２」、
第(８Ｎ−５）表示ライン：「７」、
第(８Ｎ−４）表示ライン：「４」、
第(８Ｎ−３）表示ライン：「１」、
第(８Ｎ−２）表示ライン：「６」、
第(８Ｎ−１）表示ライン：「３」、
第(８Ｎ）表示ライン：「８」、
の如き輝度の重み付けが割り当てられている。
【００６４】
又、図７（ｈ）に示す如き第８フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第(８Ｎ−７）表示ライン：「１」、
第(８Ｎ−６）表示ライン：「６」、
第(８Ｎ−５）表示ライン：「３」、
第(８Ｎ−４）表示ライン：「８」、
第(８Ｎ−３）表示ライン：「５」、
第(８Ｎ−２）表示ライン：「２」、
第(８Ｎ−１）表示ライン：「７」、
第(８Ｎ）表示ライン：「４」、
の如き輝度の重み付けが割り当てられている。
【００６５】
従って、
図６（ａ）の発光駆動シーケンスに従った駆動では図８、
図６（ｂ）の発光駆動シーケンスに従った駆動では図９、
図６（ｃ）の発光駆動シーケンスに従った駆動では図１０、
図６（ｄ）の発光駆動シーケンスに従った駆動では図１１、
図７（ｅ）の発光駆動シーケンスに従った駆動では図１２、
図７（ｆ）の発光駆動シーケンスに従った駆動では図１３、
図７（ｇ）の発光駆動シーケンスに従った駆動では図１４、
図７（ｈ）の発光駆動シーケンスに従った駆動では図１５、
なる発光駆動パターンにて示されるように、隣接する８つの表示ライン各々に属する放電セルを、上記重み付けに基づき夫々異なる輝度レベルで発光させるのである。
【００６６】
次に、入力映像信号に応じて為される実際の駆動動作について、図６（ａ）に示す如き第１フィールドでの駆動を例にとって説明する。
例えば、隣接する８つの表示ライン各々に属する１列分の放電セルに対応した６ビットの画素データＰＤがいずれも［０１０１００］である場合、ラインディザオフセット値生成回路２１は、図１７に示す如く、各表示ラインに対応した画素データＰＤの各々に図４（ａ）に示す如きラインディザオフセット値ＬＤを夫々加算する。かかるラインディザオフセット値ＬＤの加算により、図１７に示す如く各表示ライン毎に、、
第(８Ｎ−７）表示ライン：［０１０１００］、
第(８Ｎ−６）表示ライン：［０１０１１１］、
第(８Ｎ−５）表示ライン：［０１１０１０］、
第(８Ｎ−４）表示ライン：［０１０１０１］、
第(８Ｎ−３）表示ライン：［０１１０００］、
第(８Ｎ−２）表示ライン：［０１１０１１］、
第(８Ｎ−１）表示ライン：［０１０１１０］、
第(８Ｎ）表示ライン：［０１１００１］、
なるラインオフセット加算画素データＬＦが得られる。
【００６７】
下位ビット切り捨て回路２３は、これらラインオフセット加算画素データＬＦ各々の下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして得る。すなわち、隣接する８つの表示ライン各々に対応して図１７に示すように、
第(８Ｎ−７）表示ライン：［０１０］、
第(８Ｎ−６）表示ライン：［０１０］、
第(８Ｎ−５）表示ライン：［０１１］、
第(８Ｎ−４）表示ライン：［０１０］、
第(８Ｎ−３）表示ライン：［０１１］、
第(８Ｎ−２）表示ライン：［０１１］、
第(８Ｎ−１）表示ライン：［０１０］、
第(８Ｎ）表示ライン：［０１１］、
なる多階調化画素データＭＤが得られる。この際、かかる多階調化画素データＭＤは駆動データ変換回路３によって下記の如き５ビットの画素駆動データＧＤに変換される。
【００６８】
第(８Ｎ−７）表示ライン：［００１０］、
第(８Ｎ−６）表示ライン：［００１０］、
第(８Ｎ−５）表示ライン：［０００１］、
第(８Ｎ−４）表示ライン：［００１０］、
第(８Ｎ−３）表示ライン：［０００１］、
第(８Ｎ−２）表示ライン：［０００１］、
第(８Ｎ−１）表示ライン：［００１０］、
第(８Ｎ）表示ライン：［０００１］、
従って、図８に示す如き発光駆動パターンにより、これら隣接する８つの表示ライン各々に属する放電セルは、
第(８Ｎ−７）表示ラインに配置されている放電セルは「１６」、
第(８Ｎ−６）表示ラインに配置されている放電セルは「１３」、
第(８Ｎ−５）表示ラインに配置されている放電セルは「１８」、
第(８Ｎ−４）表示ラインに配置されている放電セルは「１５」、
第(８Ｎ−３）表示ラインに配置されている放電セルは「２０」、
第(８Ｎ−２）表示ラインに配置されている放電セルは「１７」、
第(８Ｎ−１）表示ラインに配置されている放電セルは「１４」、
第(８Ｎ）表示ラインに配置されている放電セルは「１９」、
なる輝度レベルにて夫々発光駆動される。
【００６９】
この際、８つの表示ライン各々における輝度レベルを平均した輝度レベルが視覚されることになる。
以上の如く、図３に示されるプラズマディスプレイ装置においては、隣接する８つの表示ライン毎に、各表示ラインに対応した画素データＰＤに夫々異なるラインディザオフセット値ＬＤを加算すると共に、隣接する８つの表示ラインに夫々異なる輝度の重み付けをもたせて発光駆動している。かかる駆動により、隣接する表示ライン間において輝度差を生じさせる、いわゆるラインディザ処理を実施する。
【００７０】
ここで、上記ラインディザ処理では、ＰＤＰ１００内において、互いに隣接する表示ライン間での輝度差の偏倚を略均一とすべく、その偏倚量を所定値以内に収まるように制限している。例えば、［０１０１００］なる画素データＰＤが供給された場合には、図１７に示す如く、
第(８Ｎ−７）及び第(８Ｎ−６）表示ライン間の輝度差は「３」、
第(８Ｎ−６）及び第(８Ｎ−５）表示ライン間の輝度差は「５」、
第(８Ｎ−５）及び第(８Ｎ−４）表示ライン間の輝度差は「３」、
第(８Ｎ−４）及び第(８Ｎ−３）表示ライン間の輝度差は「５」、
第(８Ｎ−３）及び第(８Ｎ−２）表示ライン間の輝度差は「３」、
第(８Ｎ−２）及び第(８Ｎ−１）表示ライン間の輝度差は「３」、
第(８Ｎ−１）及び第(８Ｎ）表示ライン間の輝度差は「５」、
となり、輝度差の偏倚は「２」である。
【００７１】
尚、その他の画素データＰＤが供給された場合にも同様に、互いに隣接する表示ライン間での輝度差の偏倚は「２」以内になっている。
例えば図８に示される発光駆動パターンによれば、隣接する８つの表示ライン各々に属する放電セルは、夫々、図１６に示す如き５階調分の輝度レベルで発光することになる。この際、上記ラインディザ処理では、画素データＰＤにラインディザオフセット値ＬＤを加算することにより、ある表示ラインを第ｋ階調駆動（ｋ＝１、２、３、４、５）する際には、その隣接表示ラインを第ｋ階調駆動又は第（ｋ＋１）階調駆動するようにしている。よって、例えば、第（８Ｎ−７）表示ラインに配置されている放電セルを第３階調駆動によって輝度レベル「１６」にて発光駆動する際には、第（８Ｎ−６）表示ラインに配置されている放電セルは第３階調駆動によって輝度レベル「１３」にて発光、又は第４階調駆動によって輝度レベル「２１」にて発光駆動される。従って、第（８Ｎ−６）表示ラインに配置されている放電セルが第３階調駆動される場合には第（８Ｎ−７）表示ラインとの輝度差は「３」、一方、第４階調駆動される場合にはその輝度差は「５」となり、両者の偏倚は「２」となる。
【００７２】
このように、ラインディザ処理を実施するにあたり、互いに隣接する表示ライン間での輝度差の偏倚を所定範囲内に制限させることにより、輝度の偏りの少ない高品質なディザ表示を実現しているのである。
更に、上記ラインディザ処理においては、入力映像信号における第１〜第８フィールドを１サイクルとして、図１８に示す如く各フィールド毎に、隣接する８つの表示ライン各々に対するラインディザ処理の重み付けを変更するようにしている。
【００７３】
すなわち、
「０」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「８」なる輝度重み付けに対応した発光駆動を行う第１ラインディザ処理、
「１」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「７」なる輝度重み付けに対応した発光駆動を行う第２ラインディザ処理、
「２」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「６」なる輝度重み付けに対応した発光駆動を行う第３ラインディザ処理、
「３」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「５」なる輝度重み付けに対応した発光駆動を行う第４ラインディザ処理、
「４」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「４」なる輝度重み付けに対応した発光駆動を行う第５ラインディザ処理、
「５」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「３」なる輝度重み付けに対応した発光駆動を行う第６ラインディザ処理、
「６」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「２」なる輝度重み付けに対応した発光駆動を行う第７ラインディザ処理、
「７」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「１」なる輝度重み付けに対応した発光駆動を行う第８ラインディザ処理、
各々の各表示ラインに対する割り当てをフィールド毎に変更しているのである。
【００７４】
例えば、図１８に示す如く第１フィールドでは、
第(８Ｎ−７）表示ライン：第１ラインディザ処理、
第(８Ｎ−６）表示ライン：第４ラインディザ処理、
第(８Ｎ−５）表示ライン：第７ラインディザ処理、
第(８Ｎ−４）表示ライン：第２ラインディザ処理、
第(８Ｎ−３）表示ライン：第５ラインディザ処理、
第(８Ｎ−２）表示ライン：第８ラインディザ処理、
第(８Ｎ−１）表示ライン：第３ラインディザ処理、
第(８Ｎ）表示ライン：第６ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７５】
又、第２フィールドでは、
第(８Ｎ−７）表示ライン：第５ラインディザ処理、
第(８Ｎ−６）表示ライン：第８ラインディザ処理、
第(８Ｎ−５）表示ライン：第３ラインディザ処理、
第(８Ｎ−４）表示ライン：第６ラインディザ処理、
第(８Ｎ−３）表示ライン：第１ラインディザ処理、
第(８Ｎ−２）表示ライン：第４ラインディザ処理、
第(８Ｎ−１）表示ライン：第７ラインディザ処理、
第(８Ｎ）表示ライン：第２ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７６】
又、第３フィールドでは、
第(８Ｎ−７）表示ライン：第３ラインディザ処理、
第(８Ｎ−６）表示ライン：第６ラインディザ処理、
第(８Ｎ−５）表示ライン：第１ラインディザ処理、
第(８Ｎ−４）表示ライン：第４ラインディザ処理、
第(８Ｎ−３）表示ライン：第７ラインディザ処理、
第(８Ｎ−２）表示ライン：第２ラインディザ処理、
第(８Ｎ−１）表示ライン：第５ラインディザ処理、
第(８Ｎ）表示ライン：第８ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７７】
又、第４フィールドでは、
第(８Ｎ−７）表示ライン：第７ラインディザ処理、
第(８Ｎ−６）表示ライン：第２ラインディザ処理、
第(８Ｎ−５）表示ライン：第５ラインディザ処理、
第(８Ｎ−４）表示ライン：第８ラインディザ処理、
第(８Ｎ−３）表示ライン：第３ラインディザ処理、
第(８Ｎ−２）表示ライン：第６ラインディザ処理、
第(８Ｎ−１）表示ライン：第１ラインディザ処理、
第(８Ｎ）表示ライン：第４ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７８】
又、第５フィールドでは、
第(８Ｎ−７）表示ライン：第２ラインディザ処理、
第(８Ｎ−６）表示ライン：第５ラインディザ処理、
第(８Ｎ−５）表示ライン：第８ラインディザ処理、
第(８Ｎ−４）表示ライン：第３ラインディザ処理、
第(８Ｎ−３）表示ライン：第６ラインディザ処理、
第(８Ｎ−２）表示ライン：第１ラインディザ処理、
第(８Ｎ−１）表示ライン：第４ラインディザ処理、
第(８Ｎ）表示ライン：第７ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００７９】
又、第６フィールドでは、
第(８Ｎ−７）表示ライン：第６ラインディザ処理、
第(８Ｎ−６）表示ライン：第１ラインディザ処理、
第(８Ｎ−５）表示ライン：第４ラインディザ処理、
第(８Ｎ−４）表示ライン：第７ラインディザ処理、
第(８Ｎ−３）表示ライン：第２ラインディザ処理、
第(８Ｎ−２）表示ライン：第５ラインディザ処理、
第(８Ｎ−１）表示ライン：第８ラインディザ処理、
第(８Ｎ）表示ライン：第３ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００８０】
又、第７フィールドでは、
第(８Ｎ−７）表示ライン：第４ラインディザ処理、
第(８Ｎ−６）表示ライン：第７ラインディザ処理、
第(８Ｎ−５）表示ライン：第２ラインディザ処理、
第(８Ｎ−４）表示ライン：第５ラインディザ処理、
第(８Ｎ−３）表示ライン：第８ラインディザ処理、
第(８Ｎ−２）表示ライン：第３ラインディザ処理、
第(８Ｎ−１）表示ライン：第６ラインディザ処理、
第(８Ｎ）表示ライン：第１ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００８１】
又、第８フィールドでは、
第(８Ｎ−７）表示ライン：第８ラインディザ処理、
第(８Ｎ−６）表示ライン：第３ラインディザ処理、
第(８Ｎ−５）表示ライン：第６ラインディザ処理、
第(８Ｎ−４）表示ライン：第１ラインディザ処理、
第(８Ｎ−３）表示ライン：第４ラインディザ処理、
第(８Ｎ−２）表示ライン：第７ラインディザ処理、
第(８Ｎ−１）表示ライン：第２ラインディザ処理、
第(８Ｎ）表示ライン：第５ラインディザ処理、
の如く第１〜第８ラインディザ処理が各表示ラインに割り当てられる。
【００８２】
この際、各ラインディザ処理が割り当てられるべき表示ラインは、各フィールド毎に画面の上方に位置する表示ライン及び下方に位置する表示ラインに交互に変更されるようになっている。
例えば、図１８において、「４」なるラインディザオフセット値ＬＤを画素データＰＤに加算すると共に「４」なる輝度重み付けに対応した発光駆動を行う第５ラインディザ処理は、第１フィールドでは第(８Ｎ−３）表示ラインに割り当てられている。ところが第２フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−３）表示ラインよりも画面の下方に位置する第(８Ｎ−７）表示ラインに対して施されることになる。又、第３フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−７）表示ラインより画面の上方に位置する第(８Ｎ−１）表示ラインに対して施されることになる。又、第４フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−１）表示ラインより画面の下方に位置する第(８Ｎ−５）表示ラインに対して施されることになる。又、第５フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−５）表示ラインより画面の上方に位置する第(８Ｎ−６）表示ラインに対して施されることになる。又、第６フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−６）表示ラインより画面の下方に位置する第(８Ｎ−２）表示ラインに対して施されることになる。又、第７フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−２）表示ラインより画面の上方に位置する第(８Ｎ−４）表示ラインに対して施されることになる。又、第８フィールドでは第５ラインディザ処理は、矢印にて示す如くこの第(８Ｎ−４）表示ラインより画面の下方に位置する第(８Ｎ）表示ラインに対して施されることになる。
【００８３】
これにより、ＰＤＰ１００の画面に表示されている映像の鑑賞者がその視線を画面内においてずらしても、この間、同一輝度で発光する画素を連続して眺める可能性が低くなるので、疑似輪郭の視覚されにくい良好なディザ表示が為されるようになる。
ここで、前述した如き駆動では、低輝度の階調を担うサブフィールドＳＦ１、中輝度の階調を担うＳＦ２及び高輝度の階調を担うＳＦ３の各々を例えば図６に示す如く、更に８つのサブフィールドＳＦ１₁〜ＳＦ１₈、ＳＦ２₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈に夫々分割して駆動を実施している。
【００８４】
しかしながら、これらＳＦ１〜ＳＦ３各々にそのサブフィールドの重み付けに対応した発光期間を割り当てて駆動する場合には、低輝度の階調を担うサブフィールドＳＦ１に割り当てるべき発光期間が短くなり、これを８分割できなくなる場合が生じる。
図１９（ａ）〜図１９（ｄ）及び図２０（ｅ）〜図２０（ｈ）は、かかる点に鑑みて為された本発明による発光駆動シーケンスを示す図である。
【００８５】
すなわち、駆動制御回路６は、入力映像信号における
第１フィールドでは図１９（ａ）、
第２フィールドでは図１９（ｂ）、
第３フィールドでは図１９（ｃ）、
第４フィールドでは図１９（ｄ）、
第５フィールドでは図２０（ｅ）、
第６フィールドでは図２０（ｆ）、
第７フィールドでは図２０（ｇ）、
第８フィールドでは図２０（ｈ）、
に示す発光駆動シーケンスに従ってＰＤＰ１００を階調駆動させるべき各種タイミング信号を上記列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々に供給する。尚、駆動制御回路６は、図１９（ａ）〜図２０（ｈ）に示される一連の駆動を繰り返し実行する。列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々は、駆動制御回路６から供給されたタイミング信号に応じてＰＤＰ１００を下記の如く駆動すべき各種駆動パルス（図示せぬ）を発生してＰＤＰ１００の列電極Ｄ₁〜Ｄ_m、行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nに印加する。
【００８６】
尚、図１９（ａ）〜図２０（ｈ）に示す発光駆動シーケンスでは、入力映像信号における各フィールドを５つのサブフィールドＳＦ０〜ＳＦ４にて構成している。
先頭のサブフィールドＳＦ０では、リセット行程Ｒ、及びアドレス行程Ｗ０を順次実行する。リセット行程Ｒでは、ＰＤＰ１００の全ての放電セルＧ_(1,1)〜Ｇ_(n,m)を一斉にリセット放電せしめて、放電セルＧ_(1,1)〜Ｇ_(n,m)各々を点灯モード（所定量の壁電荷が形成された状態）に初期化する。又、アドレス行程Ｗ０では、ＰＤＰ１００の第１〜第ｎ表示ライン各々に配置されている放電セルＧを１表示ライン分ずつ順次、図５に示す如き画素駆動データＧＤに応じて選択的に消去放電せしめて消灯モード（壁電荷が消去された状態）に推移せしめる。尚、かかるアドレス行程Ｗ０において消去放電の生起されなかった放電セルは、その直前までの状態、つまり点灯モードを維持する。
【００８７】
又、図１９（ａ）〜図２０（ｈ）に示されるように、サブフィールドＳＦ１は、更に４つのサブフィールドＳＦ１₁〜ＳＦ１₄に分割されている。又、サブフィールドＳＦ２及びＳＦ３は夫々８つのサブフィールドＳＦ２₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈に分割されている。サブフィールドＳＦ１〜ＳＦ３各々内では、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉと、下記の如きアドレス行程Ｗ１〜Ｗ８が実行される。
【００８８】
アドレス行程Ｗ１では、ＰＤＰ１００に形成されている全放電セルＧ_(1,1)〜Ｇ_(n,m)の内の第１、第９、第17、・・・、及び第(ｎ−７)表示ラインからなる第（８Ｎ−７）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ１によれば、第（８Ｎ−７）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００８９】
アドレス行程Ｗ２では、第２、第10、第18、・・・、及び第(ｎ−６)表示ラインからなる第（８Ｎ−６）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ２によれば、第（８Ｎ−６）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９０】
アドレス行程Ｗ３では、第３、第11、第19、・・・、及び第(ｎ−５)表示ラインからなる第（８Ｎ−５）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ３によれば、第（８Ｎ−５）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９１】
アドレス行程Ｗ４では、第４、第12、第20、・・・、及び第(ｎ−４)表示ラインからなる第（８Ｎ−４）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ４によれば、第（８Ｎ−４）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９２】
アドレス行程Ｗ５では、第５、第13、第21、・・・、及び第(ｎ−３)表示ラインからなる第（８Ｎ−３）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ５によれば、第（８Ｎ−３）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９３】
アドレス行程Ｗ６では、第６、第14、第22、・・・、及び第(ｎ−２)表示ラインからなる第（８Ｎ−２）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ６によれば、第（８Ｎ−２）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９４】
アドレス行程Ｗ７では、第７、第15、第23、・・・、及び第(ｎ−１)表示ラインからなる第（８Ｎ−１）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ７によれば、第（８Ｎ−１）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９５】
アドレス行程Ｗ８では、第８、第16、第24、・・・、及び第ｎ表示ラインからなる第（８Ｎ）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ８によれば、第（８Ｎ）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００９６】
ここで、図１９（ａ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ６及びＷ３を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ８及びＷ５を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ２及びＷ７を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ４及びＷ１を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行する。
【００９７】
又、図１９（ｂ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ２及びＷ７を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ４及びＷ１を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ６及びＷ３を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ８及びＷ５を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行する。
【００９８】
又、図１９（ｃ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ８及びＷ５を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ２及びＷ７を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ４及びＷ１を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ６及びＷ３を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行する。
【００９９】
又、図１９（ｄ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ４及びＷ１を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ６及びＷ３を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ８及びＷ５を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ２及びＷ７を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行する。
【０１００】
又、図２０（ｅ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ３及びＷ８を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ５及びＷ２を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ７及びＷ４を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ１及びＷ６を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行する。
【０１０１】
又、図２０（ｆ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ７及びＷ４を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ１及びＷ６を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ３及びＷ８を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ５及びＷ２を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行する。
【０１０２】
又、図２０（ｇ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ５及びＷ２を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ７及びＷ４を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ１及びＷ６を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ３及びＷ８を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行する。
【０１０３】
又、図２０（ｈ）に示す発光駆動シーケンスにおいては、
ＳＦ１₁にて上記サスティン行程Ｉ、アドレス行程Ｗ１及びＷ６を順次実行し、
ＳＦ１₂にて上記サスティン行程Ｉ、アドレス行程Ｗ３及びＷ８を順次実行し、
ＳＦ１₃にて上記サスティン行程Ｉ、アドレス行程Ｗ５及びＷ２を順次実行し、
ＳＦ１₄にて上記サスティン行程Ｉ、アドレス行程Ｗ７及びＷ４を順次実行し、
ＳＦ２₁、ＳＦ３₁各々でサスティン行程Ｉ、アドレス行程Ｗ１を順次実行し、
ＳＦ２₂、ＳＦ３₂各々でサスティン行程Ｉ、アドレス行程Ｗ６を順次実行し、
ＳＦ２₃、ＳＦ３₃各々でサスティン行程Ｉ、アドレス行程Ｗ３を順次実行し、
ＳＦ２₄、ＳＦ３₄各々でサスティン行程Ｉ、アドレス行程Ｗ８を順次実行し、
ＳＦ２₅、ＳＦ３₅各々でサスティン行程Ｉ、アドレス行程Ｗ５を順次実行し、
ＳＦ２₆、ＳＦ３₆各々でサスティン行程Ｉ、アドレス行程Ｗ２を順次実行し、
ＳＦ２₇、ＳＦ３₇各々でサスティン行程Ｉ、アドレス行程Ｗ７を順次実行し、
ＳＦ２₈、ＳＦ３₈各々でサスティン行程Ｉ、アドレス行程Ｗ４を順次実行する。
【０１０４】
そして、最後尾のサブフィールドＳＦ４では、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉのみを実行する。
駆動制御回路６は、図１９（ａ）〜図１９（ｄ）及び図２０（ｅ）〜図２０（ｈ）に示される発光駆動シーケンスに従って、図２１〜図２８に示す如き発光駆動を行う。
【０１０５】
尚、図２１は、図１９（ａ）の発光駆動シーケンスに基づく発光駆動パターン、
図２２は、図１９（ｂ）の発光駆動シーケンスに基づく発光駆動パターン、
図２３は、図１９（ｃ）の発光駆動シーケンスに基づく発光駆動パターン、
図２４は、図１９（ｄ）の発光駆動シーケンスに基づく発光駆動パターン、
図２５は、図２０（ｅ）の発光駆動シーケンスに基づく発光駆動パターン、
図２６は、図２０（ｆ）の発光駆動シーケンスに基づく発光駆動パターン、
図２７は、図２０（ｇ）の発光駆動シーケンスに基づく発光駆動パターン、
図２８は、図２０（ｈ）の発光駆動シーケンスに基づく発光駆動パターン、
を夫々示す図である。
【０１０６】
先ず、最低輝度を表す［１０００］なる画素駆動データＧＤが供給された場合、下記の如き第１階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第０ビットが論理レベル１であることから、サブフィールドＳＦ０のアドレス行程Ｗ０において放電セルに対して消去放電（黒丸にて示す）が生起され、この放電セルが消灯モードに遷移する。この際、図１９（ａ）〜図１９（ｄ）及び図２０（ｅ）〜図２０（ｈ）に示す駆動によれば、１フィールド表示期間内において放電セルを消灯モードから点灯モード状態に遷移させることが可能な機会は、先頭のサブフィールドＳＦ０のリセット行程Ｒだけである。よって、一旦、消灯モードに遷移してしまった放電セルは１フィールド表示期間を通して消灯状態に保持される。
【０１０７】
すなわち、［１０００］なる画素駆動データＧＤに応じた第１階調駆動によれば、各放電セルは１フィールド表示期間を通して消灯状態を保ち、図２９に示す如き輝度レベル０の駆動が為されることになる。
次に、上記［１０００］よりも１段階だけ高輝度を表す［０１００］なる画素駆動データＧＤが供給された場合、下記の如き第２階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第１ビットが論理レベル１であることから、サブフィールドＳＦ１のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。従って、例えば図１９（ａ）に示す発光駆動シーケンスによれば、図２１の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１₁〜ＳＦ１₄、
第(８Ｎ−６）表示ラインではＳＦ１₁〜ＳＦ１₃、
第(８Ｎ−５）表示ラインではＳＦ１₁、
第(８Ｎ−４）表示ラインではＳＦ１₁〜ＳＦ１₄、
第(８Ｎ−３）表示ラインではＳＦ１₁〜ＳＦ１₂、
第(８Ｎ−２）表示ラインではＳＦ１₁、
第(８Ｎ−１）表示ラインではＳＦ１₁〜ＳＦ１₃、
第(８Ｎ）表示ラインではＳＦ１₁〜ＳＦ１₂、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【０１０８】
すなわち、［０１００］なる画素駆動データＧＤに応じた第２階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図２９に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「３」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「４」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「３」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「２」、
にて夫々駆動される。
【０１０９】
又、上記［０１００］よりも１段階だけ高輝度を表す［００１０］なる画素駆動データＧＤが供給された場合には、下記の如き第３階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第２ビットが論理レベル１であることから、サブフィールドＳＦ２のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図１９（ａ）に示す発光駆動シーケンスによれば、図２１の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₈、
第(８Ｎ−６）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₅、
第(８Ｎ−５）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₂、
第(８Ｎ−４）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₇、
第(８Ｎ−３）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₄、
第(８Ｎ−２）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁、
第(８Ｎ−１）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₆、
第(８Ｎ）表示ラインではＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₃、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【０１１０】
すなわち、［００１０］なる画素駆動データＧＤに応じた第３階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図２９に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「１２」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「９」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「６」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「１１」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「８」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「５」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「１０」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「７」、
にて夫々駆動される。
【０１１１】
又、上記［００１０］よりも１段階だけ高輝度を表す［０００１］なる画素駆動データＧＤが供給された場合には、下記の如き第４階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第３ビットが論理レベル１であることから、サブフィールドＳＦ３のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図１９（ａ）に示す発光駆動シーケンスによれば、図２１の白丸及び二重丸にて示すように、
第(８Ｎ−７）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈、
第(８Ｎ−６）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₅、
第(８Ｎ−５）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₂、
第(８Ｎ−４）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₇、
第(８Ｎ−３）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₄、
第(８Ｎ−２）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁、
第(８Ｎ−１）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₆、
第(８Ｎ）表示ラインではＳＦ１₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₃、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【０１１２】
すなわち、［０００１］なる画素駆動データＧＤに応じた第４階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図２９に示す如く、
第(８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２０」、
第(８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１７」、
第(８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１４」、
第(８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「１９」、
第(８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１６」、
第(８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１３」、
第(８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「１８」、
第(８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１５」、
にて夫々発光する。
【０１１３】
又、最高輝度を表す［００００］なる画素駆動データＧＤが供給された場合には、下記の如き第５階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤのいずれのビットも論理レベル０であることから、１フィールド表示期間を通して消去放電が一切生起されない。よって、放電セルは、ＳＦ１₁〜ＳＦ１₄、ＳＦ２₁〜ＳＦ２₈、ＳＦ３₁〜ＳＦ３₈、及びＳＦ４各々のサスティン行程Ｉにおいて連続して放電発光する。
【０１１４】
すなわち、［００００］なる画素駆動データＧＤに応じた第５階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図２９に示す如く、各表示ラインに配置されている放電セルはいずれも輝度レベル「２１」で発光する。
この際、上記ラインディザ処理では、画素データＰＤにラインディザオフセット値ＬＤを加算することにより、ある表示ラインを第ｋ階調駆動（ｋ＝１、２、３、４、５）する際には、その隣接表示ラインを第ｋ階調駆動又は第（ｋ＋１）階調駆動するようにしている。従って、図２９に示すように、互いに隣接する表示ラインの内の上方に位置する表示ラインが第３階調駆動にて駆動されている場合には、下方に位置する表示ラインは第３又は第４階調駆動にて駆動されので、両者の輝度差は「３」又は「５」となる。又、上方に位置する表示ラインが第２階調駆動にて駆動されている場合には、下方に位置する表示ラインは第２又は第３階調駆動にて駆動されるので両者の輝度差は「１」、「２」、「３」又は「５」となる。よって、輝度差「３」を基準とした場合、その偏倚は±「２」となるので、ＰＤＰ１００の全ての隣接表示ライン間でその輝度差を略均一とした、高品質なラインディザ表示を実現することが可能となる。
【０１１５】
以上の如く、図１９（ａ）〜図２０（ｈ）に示す駆動においては、１のサスティン行程Ｉを実行する度に連続してＬ個（２個）のアドレス行程Ｗを実行させることにより、低輝度の階調を担うサブフィールド（ＳＦ１）を分割する数（４個）を他のサブフィールド内での分割数（８個）よりも少なくしている。尚、この低輝度の階調を担うサブフィールド内において実行するアドレス行程各々の実行順序は、他のサブフィールドの場合と同一である。
【０１１６】
従って、かかる駆動によれば、低輝度の階調を担うサブフィールドに割り当てられるべき期間が他のサブフィールドに比して短くても、図６（ａ）〜図７（ｈ）に示す如き駆動と同様にＰＤＰ１００の全ての隣接表示ライン間でその輝度差を略均一とした、高品質なラインディザ表示を実現することが可能となる。
尚、上記実施例においては、各放電セルを画素データに応じて点灯モード又は消灯モードのいずれか一方に設定させるべく、予め全ての放電セルを点灯モードに設定しておき、画素データに応じて選択的に放電セルを消灯モードに遷移させる、いわゆる選択消去アドレス法を採用した場合について述べた。
【０１１７】
しかしながら、本発明は、予め全ての放電セルを消灯モードに設定しておき、画素データに応じて選択的に放電セルを点灯モードに遷移させる、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
図３０は、図１９（ａ）に示されるが如き第１フィールドでの駆動を選択書込アドレス法を採用して実現する際に用いられる発光駆動シーケンスを示す図である。又、図３１は、図３０に示される発光駆動シーケンスに基づいて為される発光駆動パターンを示す図である。
【０１１８】
選択書込アドレス法を採用した場合、図３に示す駆動データ変換回路３は、図３１に示されるデータ変換テーブルに従って多階調化画素データＭＤを、４ビットの画素駆動データＧＤに変換する。駆動制御回路６は、かかる画素駆動データＧＤに応じて、最初の第１フィールドにて図３０に示す如き発光駆動シーケンスに基づく発光駆動制御を実施する。
【０１１９】
図３０に示される発光駆動シーケンスでは、先頭のサブフィールドＳＦ４において、リセット行程Ｒ、アドレス行程Ｗ０及びサスティン行程Ｉを順次実行する。図３０に示されるリセット行程Ｒでは、ＰＤＰ１００の全ての放電セルＧ_(1,1)〜Ｇ_(n,m)を一斉にリセット放電せしめて、放電セルＧ_(1,1)〜Ｇ_(n,m)各々を消灯モード（壁電荷の存在しない状態）に初期化する。又、アドレス行程Ｗ０では、ＰＤＰ１００の第１〜第ｎ表示ライン各々に配置されている放電セルＧを１表示ライン分ずつ順次、図３１に示す如き画素駆動データＧＤに応じて選択的に書込放電せしめて点灯モード（壁電荷の形成された状態）に遷移せしめる。尚、かかるアドレス行程Ｗ０において書込放電の生起されなかった放電セルは、その直前までの状態、つまり消灯モードを維持する。サスティン行程Ｉでは、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめる。
【０１２０】
かかるサブフィールドＳＦ４の実行後、サブフィールドＳＦ３₁〜ＳＦ３₈、ＳＦ２₁〜ＳＦ２₈、ＳＦ１₁〜ＳＦ１₄が順次実行される。サブフィールドＳＦ３〜ＳＦ１各々内では、下記の如きアドレス行程Ｗ１〜Ｗ８が実行される。
アドレス行程Ｗ１では、ＰＤＰ１００に形成されている全放電セルＧ_(1,1)〜Ｇ_(n,m)の内の第１、第９、第17、・・・、及び第(ｎ−７)表示ラインからなる第（８Ｎ−７）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ１によれば、第（８Ｎ−７）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２１】
アドレス行程Ｗ４では、第４、第12、第20、・・・、及び第(ｎ−４)表示ラインからなる第（８Ｎ−４）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ４によれば、第（８Ｎ−４）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２２】
アドレス行程Ｗ７では、第７、第15、第23、・・・、及び第(ｎ−１)表示ラインからなる第（８Ｎ−１）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ７によれば、第（８Ｎ−１）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２３】
アドレス行程Ｗ２では、第２、第10、第18、・・・、及び第(ｎ−６)表示ラインからなる第（８Ｎ−６）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ２によれば、第（８Ｎ−６）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２４】
アドレス行程Ｗ５では、第５、第13、第21、・・・、及び第(ｎ−３)表示ラインからなる第（８Ｎ−３）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ５によれば、第（８Ｎ−３）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２５】
アドレス行程Ｗ８では、第８、第16、第24、・・・、及び第ｎ表示ラインからなる第（８Ｎ）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ８によれば、第（８Ｎ）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２６】
アドレス行程Ｗ３では、第３、第11、第19、・・・、及び第(ｎ−５)表示ラインからなる第（８Ｎ−５）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ３によれば、第（８Ｎ−５）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２７】
アドレス行程Ｗ６では、第６、第14、第22、・・・、及び第(ｎ−２)表示ラインからなる第（８Ｎ−２）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に書込放電せしめる。この際、書込放電の生起された放電セルは点灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ６によれば、第（８Ｎ−２）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【０１２８】
ここで、図３０に示す発光駆動シーケンスにおいては、
ＳＦ３₁、ＳＦ２₁各々でアドレス行程Ｗ１、
ＳＦ３₂、ＳＦ２₂各々でアドレス行程Ｗ４、
ＳＦ３₃、ＳＦ２₃各々でアドレス行程Ｗ７、
ＳＦ３₄、ＳＦ２₄各々でアドレス行程Ｗ２、
ＳＦ３₅、ＳＦ２₅各々でアドレス行程Ｗ５、
ＳＦ３₆、ＳＦ２₆各々でアドレス行程Ｗ８、
ＳＦ３₇、ＳＦ２₇各々でアドレス行程Ｗ３、
ＳＦ３₈、ＳＦ２₈各々でアドレス行程Ｗ６を実行し、
ＳＦ１₁にてアドレス行程Ｗ１及びＷ４を順次実行し、
ＳＦ１₂にてアドレス行程Ｗ７及びＷ２を順次実行し、
ＳＦ１₃にてアドレス行程Ｗ５及びＷ８を順次実行し、
ＳＦ１₄にてアドレス行程Ｗ３及びＷ６を順次実行する。
【０１２９】
そして、アドレス行程Ｗ１〜Ｗ８各々の直後に、点灯モードにある放電セルのみを発光期間「１」に亘り継続してサスティン放電発光せしめるサスティン行程Ｉを実行する。
ここで、図３１に示す画素駆動データＧＤの第０ビットがサブフィールドＳＦ４、第１ビットがＳＦ３、第２ビットがＳＦ２、第３ビットがＳＦ１の各アドレス行程Ｗ１〜Ｗ８において書込放電を生起させるか否かを決定している。つまり、画素駆動データＧＤのビットが論理レベル１である場合に限りそのビットに対応したサブフィールドのアドレス行程Ｗにおいて放電セルに書込放電が生起され、この放電セルが点灯モードに設定される。更に、図３０に示される発光駆動シーケンスによれば、１フィールド表示期間を通して放電セルを点灯モードから消灯モードに遷移させることが可能な機会は先頭のサブフィールドＳＦ４のリセット行程Ｒだけである。よって、図３１に示す如く、１フィールドの表示期間内において放電セルに最初の書込放電（二重丸にて示す）が生起され、一旦、点灯モードに設定されると、その状態を最後尾のサブフィールドＳＦ１₄まで保持し、このの間に存在する各サスティン行程Ｉにて連続してサスティン放電（白丸にて示す）が為される。
【０１３０】
又、図１９（ａ）〜図１９（ｄ）、図２０（ａ）〜図２０（ｄ）及び図３０に示す駆動では、サブフィールドＳＦ１を４つの下位サブフィールドＳＦ１₁〜ＳＦ１₄に分割した際の一例を示したが、サブフィールドＳＦ１を分割する数は４つに限定されない。
例えば、サブフィールドＳＦ１を
図３２（ａ）に示す如き形態にて７分割、
図３２（ｂ）に示す如き形態にて６分割、
図３２（ｃ）に示す如き形態にて５分割、
図３２（ｄ）に示す如き形態にて３分割、
図３２（ｅ）に示す如き形態にて２分割、
するようにしても良い。
【図面の簡単な説明】
【図１】サブフィールド法に基づく発光駆動シーケンスの一例を示す図である。
【図２】図１に示される発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である。
【図３】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成を示す図である。
【図４】ラインディザオフセット値ＬＤの一例を示す図である。
【図５】図３に示される駆動データ変換回路３におけるデータ変換テーブルを示す図である。
【図６】第１フィールド〜第４フィールドでの発光駆動シーケンスの一例を示す図である。
【図７】第５フィールド〜第８フィールドでの発光駆動シーケンスの一例を示す図である。
【図８】図６（ａ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図９】図６（ｂ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１０】図６（ｃ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１１】図６（ｄ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１２】図７（ｅ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１３】図７（ｆ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１４】図７（ｇ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１５】図７（ｈ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１６】第１〜第５階調駆動各々による輝度レベルを各表示ライン毎に表す図である。
【図１７】［０１０１００］なる画素データＰＤが供給された場合におけるラインディザ処理の動作を説明する為の図である。
【図１８】各表示ラインに対するラインディザの重み付けの遷移を表す図である。
【図１９】本発明による第１フィールド〜第４フィールドでの発光駆動シーケンスの一例を示す図である。
【図２０】本発明による第５フィールド〜第８フィールドでの発光駆動シーケンスの一例を示す図である。
【図２１】図１９（ａ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２２】図１９（ｂ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２３】図１９（ｃ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２４】図１９（ｄ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２５】図２０（ｅ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２６】図２０（ｆ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２７】図２０（ｇ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２８】図２０（ｈ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図２９】本発明による第１〜第５階調駆動各々での輝度レベルを各表示ライン毎に表す図である。
【図３０】本発明による第１フィールドでの発光駆動シーケンスの他の一例を示す図である。
【図３１】図３０に示される発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図３２】サブフィールドＳＦ１の分割形態の他の例を示す図である。
【主要部分の符号の説明】
２ 多階調化処理回路
３ 駆動データ変換回路
６ 駆動制御回路
２１ ラインオフセットデータ生成回路
１００ ＰＤＰ

Claims (3)

1. 映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、表示ライン各々に画素を担う画素セルが配列されている表示パネルを前記映像信号に応じて階調駆動する表示パネルの駆動方法であって、
   前記表示ラインをＭ（Ｍは２以上の整数）本のライン分だけ離間したもの同士でグループ化したものを夫々第１〜第Ｍ表示ライン群とし、前記第１〜第Ｍ表示ライン群各々に対応した夫々異なるオフセット値を前記映像信号に基づく画素データに加算した結果をオフセット加算画素データとし、
   前記複数のサブフィールドには、前記Ｍ個の下位サブフィールドが連続してなる第１サブフィールドと、前記Ｍ個よりも少ない数の下位サブフィールドが連続してなる第２サブフィールドと、が含まれており、
   前記第１サブフィールド内では、前記第１〜第Ｍ表示ライン群の各々毎にその表示ライン群に属する前記画素セルを前記オフセット加算画素データに基づいて点灯モード又は消灯モードに設定する第１〜第Ｍのアドレス行程と、前記第１〜第Ｍのアドレス行程各々の直前又は直後に前記点灯モードにある前記画素セルのみを発光せしめる発光行程とを実行し、
   前記第２サブフィールド内では、前記第１〜第Ｍのアドレス行程と、前記第１〜第Ｍのアドレス行程において連続するＬ個（Ｌは２以上の整数）の前記アドレス行程からなるアドレス行程群毎にそのアドレス行程群の直前又は直後に前記発光行程と、を実行し、
   前記第１サブフィールド内での前記第１〜第Ｍのアドレス行程各々の実行順序は、前記第２サブフィールド内での前記第１〜第Ｍのアドレス行程各々の実行順序と同一であり、各フィールド内では前記第２サブフィールドの後に前記第１サブフィールドの動作を実行することを特徴とする表示パネルの駆動方法。
2. 前記サブフィールド各々の内の先頭のサブフィールドでは、全ての前記画素セルを点灯モードに初期化するリセット行程を実行することを特徴とする請求項１記載の表示パネルの駆動方法。
3. 前記表示パネルはプラズマディスプレイパネルであり、前記発光行程では前記点灯モードにある前記画素セルのみを繰り返しサスティン放電させることを特徴とする請求項１記載の表示パネルの駆動方法。

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