JP4500530B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。

この点に着目したトレンチゲート型半導体装置としては，例えば特許文献１に開示されているものがある。このトレンチゲート型半導体装置は，概略，図２６に示すように構成されている。すなわち，図２６中の上面側にＮ⁺ ソース領域３１が設けられ，下側にＮ⁺ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐボディ領域４１およびＮ^- ドリフト領域１２が設けられている。さらに，半導体装置の上面側の一部を掘り込むことで形成されたトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。また，トレンチ２１の直下にＰフローティング領域５０が設けられている。また，ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰボディ領域４１から絶縁されている。

このトレンチゲート型半導体装置では，ゲート電圧のスイッチオフ時に，Ｐボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所からＮ⁺ ドレイン領域１１に向けて空乏層が広がっていくとともにＰフローティング領域５０の下端部からもＮ⁺ ドレイン領域１１に向けて空乏層が広がっていく。すなわち，Ｐフローティング領域５０がＮ^- ドリフト領域１２の空乏化を促進するのである。これにより，ドレイン−ソース間の高耐圧化を図ることができるとされている。

また，この他のトレンチゲート型半導体装置としては，例えば特許文献２に記載されているものがある。このトレンチゲート型半導体装置には，図２７に示すようにトレンチ２１から離れた位置にＰフローティング領域５９が設けられている。このＰフローティング領域５９によっても，図２６の絶縁ゲート型半導体装置と同様にドレイン−ソース間の高耐圧化を図ることができるとされている。

前記した図２７の半導体装置は，次のような手順で作製される。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型ドリフト領域１２となるＮ^- 型シリコン層をエピタキシャル成長により形成する。このときＮ^- 型シリコン層は，図２７中のＺの位置まで形成する。次に，Ｐフローティング領域５９をイオン注入等により形成する。次に，再度エピタキシャル成長を行って残りのＮ^- 型シリコン層を形成する。これにより，Ｐフローティング領域５９がＮ^- ドリフト領域１２に完全に囲まれた半導体装置が形成される。なお，これらの工程を繰り返し行うことで，Ｐフローティング領域５９を異なる深さで幾つも形成することができる。

また，これらのトレンチゲート型半導体装置の終端エリアは，一般的に図２８に示すような構造を有している。すなわち終端エリアには，トレンチ２１の深さと同等かもしくはそれ以上の深さのＰ終端拡散領域６１が形成されている。これにより，ゲート電圧のスイッチオフ時に，Ｐ終端拡散領域６１の周辺からも空乏層が形成される。これにより，終端部における電界の集中を緩和している。
特開平１０−９８１８８号公報 特開平９−１９１１０９号公報

しかしながら，前記した図２６の半導体装置には，次のような問題点があった。すなわち，Ｐフローティング領域５０は，トレンチ２１の底部からのイオン注入により形成される。そのため，トレンチ２１の底部には少なからず損傷が生じている。それ故，そのままゲート絶縁膜２４を形成すると，素子特性の低下や信頼性の低下といった不具合を招いてしまう。また，ゲート電極２２がＰフローティング領域５０と対面している。そのためオン時に，ゲート電極２２内で，Ｐボディ領域４１と対面している部分と，Ｐフローティング領域５０と対面している部分とで電荷が分散してしまう。このため，オン抵抗が大きくなってしまう。

一方，図２７の半導体装置では，Ｐフローティング領域５９がトレンチ２１から離れて形成されているため，上記の問題を回避して高耐圧化を図ることができる。しかしながら，Ｎ^- ドリフト領域１２に完全に囲まれたＰフローティング領域５４を形成する際には，少なくとも２回のＮ^- 型シリコン層の形成工程（エピタキシャル成長工程）が必要であり，作製するのに非常に手間がかかる。

また，終端エリアの電界の集中を緩和するためには，セルエリアに形成された各Ｐフローティング領域と厚さが異なるＰ終端拡散領域６１を形成する工程が必要である。そのため，工程数が多く，作製するのに手間がかかる。また，熱負荷が大きいことからＮ^- 型ドリフト領域１２（エピタキシャル層）の不純物が拡散してその濃度にばらつきが生じる。そして，それを補うためにはＮ^- 型ドリフト領域１２の厚さを厚くする必要があり，その結果オン抵抗が大きくなってしまう。

本発明は，前記した従来のトレンチゲート型半導体装置が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法を提供することにある。

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通しその底部がボディ領域の下面より下方に位置するトレンチ部とを有する絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，トレンチ部の底部は，フローティング領域内に位置し，トレンチ部内には，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層上に位置し，ボディ領域と対面するゲート電極とが形成されており，堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置し，ボディ領域の下面とフローティング領域の上端との間隔は，堆積絶縁層の下端とフローティング領域の下端との間隔よりも広く，ゲート電極の下端と堆積絶縁層の下端との間隔は，ボディ領域の下面とフローティング領域の上端との間隔よりも広く，堆積絶縁層の厚さは，その厚さ方向において，電界のピークが少なくとも２箇所に形成される厚さのものである。

すなわち，本発明の絶縁ゲート型半導体装置は，ドリフト領域に囲まれたフローティング領域を有している。このフローティング領域により，オフ時のドリフト領域の空乏化を促進することができる。また，電界のピークを複数箇所に形成することができ，最大ピーク値の低減を図ることができる。また，トレンチ部の中に堆積絶縁層を有している。これにより，ゲート絶縁膜およびゲート電極は，トレンチ部の損傷の影響を受けない。よって，素子特性の劣化および信頼性の低下が抑止される。また，その堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置している。これにより，ゲート電極とフローティング領域との対面が抑止され，オン抵抗の増大が防止される。

また，本発明の絶縁ゲート型半導体装置は，フローティング領域の上端よりも上方に位置し，ドリフト領域に囲まれるとともに第１導電型半導体である中間フローティング領域を有し，トレンチ部は，中間フローティング領域を貫通しており，堆積絶縁層の上端は，中間フローティング領域の上端よりも上方に位置することとするとよりよい。

すなわち，ボディ領域とフローティング領域との間の位置にフローティング領域と同様の作用を有する中間フローティング領域を有している。これにより，電界のピークを少なくとも３箇所に形成でき，より最大ピーク値の低減を図ることができる。よって，より高耐圧化および低オン抵抗化を図ることができる。なお，中間フローティング領域は，１つに限らず複数設けてもよい。中間フローティング領域が多ければ多いほど電界のピークを数多く形成でき，より最大ピーク値の低減を図ることができる。

また，本発明の絶縁ゲート型半導体装置は，半導体基板の上面からボディ領域を貫通しその底部がボディ領域の下面より下方に位置し，内側が絶縁物で充填された補助トレンチ部と，ドリフト領域に囲まれるとともに第１導電型半導体である補助フローティング領域を有し，補助トレンチ部の底部は，補助フローティング領域内に位置することとするとよりよい。すなわち，フローティング領域と同様の作用を有する補助フローティング領域が複数形成される。これにより，補助フローティング領域を含むフローティング領域の密度が高いことから，フローティング領域等のサイズ等の製造マージンが大きい。

また，本発明の絶縁ゲート型半導体装置は，トレンチ部の深さと補助トレンチ部の深さとが異なることとするとよりよい。これにより，フローティング領域と補助フローティング領域とが厚さ方向に異なる位置に設けられる。従って，電界のピークを３箇所に形成でき，より最大ピーク値の低減を図ることができる。

一方，本発明の絶縁ゲート型半導体装置は，トレンチ部の深さと補助トレンチ部の深さとが同一であるとしてもよい。トレンチ部と補助トレンチ部とが同一の深さであることから，トレンチ部と補助トレンチ部とを同一の工程で形成することができる。そのため，工程数を削減することができる。また，隣り合うフローティングの間の距離が短く，ドリフト領域の濃度が高くても空乏層を確実に繋げることができる。そのため，低オン抵抗化を図ることができる。また，１つあたりのフローティング領域のサイズは小さくて済む。また，熱拡散処理も同一の工程で行うことができるため，不純物の拡散が少なく熱拡散処理によるオン抵抗の低下を抑制することができる。なお，ここでいう「同一」の深さとは，正確に一致していなければならないことを意味するものではない。すなわち，トレンチ形成時に生じる深さの多少のずれは，同一の範囲内である。

また，本発明の絶縁ゲート型半導体装置は，半導体基板の上面からボディ領域を貫通しその底部がボディ領域の下面より下方に位置し，内側が絶縁物で充填された補助トレンチ部と，ドリフト領域に囲まれるとともに第１導電型半導体である補助フローティング領域を有し，補助トレンチ部の底部は，補助フローティング領域内に位置するものであってもよい。

すなわち，本発明の絶縁ゲート型半導体装置は，ドリフト領域に囲まれた補助フローティング領域を有している。この補助フローティング領域により，オフ時のドリフト領域の空乏化を促進することができる。また，補助フローティング領域は，補助フローティング領域用に形成された補助トレンチ部の下方に設けられている。そのため，補助フローティング領域の設計自由度は高い。一方，ゲート電極を内蔵するトレンチ部は，従来と同様の製造方法にて形成することができる。そのため，底部からのイオン注入はなく，素子特性の劣化および信頼性の低下等の問題は生じない。

また，本発明の絶縁ゲート型半導体装置は，補助フローティング領域の上端よりも上方に位置し，ドリフト領域に囲まれるとともに第１導電型半導体である補助中間フローティング領域を有し，補助トレンチ部は，中間補助フローティング領域を貫通しており，堆積絶縁層の上端は，中間補助フローティング領域の上端よりも上方に位置することとするとよりよい。これにより，電界のピークを少なくとも３箇所に形成でき，より最大ピーク値の低減を図ることができる。よって，より高耐圧化および低オン抵抗化を図ることができる。

また，本発明の絶縁ゲート型半導体装置は，補助トレンチ部とゲート電極を挟んで対向し，半導体基板の上面からボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置し，内側が絶縁物で充填された第２補助トレンチ部と，ドリフト領域に囲まれるとともに第１導電型半導体である第２補助フローティング領域を有し，補助トレンチ部と第２補助トレンチ部とは，互いに深さが異なることとするとよりよい。

すなわち，補助トレンチ部と第２補助トレンチ部との深さが互いに異なることから，補助フローティング領域と第２フローティング領域とは厚さ方向の位置が互いに異なる。よって，電界のピークを３箇所に形成でき，最大ピーク値の低減を図ることができる。また，補助フローティング領域と第２フローティング領域とは同一の熱拡散処理にて形成することができるため，熱負荷が小さい。

また，本発明の絶縁ゲート型半導体装置の補助トレンチ部は，半導体基板の上方から見てドット形状に構成されていることとするとよりよい。これにより，電流経路が広く低オン抵抗化を図ることができる。

また，本発明の絶縁ゲート型半導体装置は，セル領域の周辺領域に位置し，内側が絶縁物で充填された終端トレンチ部と，ドリフト領域に囲まれるとともに第１導電型半導体である終端フローティング領域とを有し，終端トレンチ部の底部は，終端フローティング領域内に位置していることとするとよりよい。

すなわち，終端エリアにも，フローティング領域と同様の作用を有する終端フローティング領域を設けている。これにより，終端エリアにおいても高耐圧化が図られている。また，終端フローティング領域は，セルエリア内のフローティング領域と同等のサイズである。従って，コンパクトであり，サイズの制御性もよい。また，終端フローティング領域は，フローティング領域と同一の工程にて形成することができることから，その形成も容易である。さらに，同一の工程にて形成されることから，従来の半導体装置と比較して熱負荷が小さい。

また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面からボディ領域を貫通しその底部がボディ領域より下方であってフローティング領域内に位置するトレンチ部と，トレンチ部の内側に位置し，フローティング領域と接し，絶縁物を堆積してなる堆積絶縁層と，トレンチ部の内側に位置しボディ領域と対面するゲート電極とを有し，堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置し，ボディ領域の下面とフローティング領域の上端との間隔は，堆積絶縁層の下端とフローティング領域の下端との間隔よりも広く，ゲート電極の下端と堆積絶縁層の下端との間隔は，ボディ領域の下面とフローティング領域の上端との間隔よりも広く，堆積絶縁層の厚さは，その厚さ方向において，電界のピークが少なくとも２箇所に形成される厚さである絶縁ゲート型半導体装置の製造方法であって，ドリフト領域およびボディ領域が形成された半導体基板内にトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入する不純物注入工程と，不純物注入工程にて不純物を注入した後に，トレンチ部内に絶縁物を堆積させる絶縁物堆積工程と，絶縁物堆積工程にて絶縁物を堆積させた後に，熱拡散処理を行うことでフローティング領域を形成するフローティング領域形成工程とを含んでいる。

この製造方法では，エピタキシャル成長等によってドリフト領域を形成した後，イオン注入等の不純物導入技術と熱拡散によりボディ領域を形成した半導体基板を出発材としている。そして，トレンチ部形成工程にて，ボディ領域を貫通するトレンチ部を形成している。そして，フローティング領域形成工程にて，そのトレンチ部から不純物を注入することによりフローティング領域を形成している。すなわち，フローティング領域がドリフト領域およびボディ領域の形成後に形成されるため，フローティング領域の形成後に再度エピタキシャル成長により単結晶シリコン層を形成する必要がない。従って，フローティング領域を有する絶縁ゲート型半導体装置を簡便に作製することができる。

また，本発明の絶縁ゲート型半導体装置の製造方法は，不純物注入工程にて不純物を注入した後に，トレンチ部の底部をさらに掘り下げるトレンチ部深堀工程と，トレンチ部深堀工程にて掘り下げられたトレンチ部の底部から再度不純物を注入する不純物再注入工程とを含むこととするとよりよい。これにより，１回のエピタキシャル成長により形成されたウェーハに対してその厚さ方向に複数段のフローティング領域を設けることができる。従って，簡便に高耐圧化と低オン抵抗化とを両立させることができる。

本発明によれば，ドリフト領域に囲まれたフローティング領域により，高耐圧化と低オン抵抗化の両立を図ることができる。また，堆積絶縁層により，不純物の注入による影響を回避することができる。また，エピタキシャル成長によるシリコン層の形成を繰り返すことなくフローティング領域を形成することができる。よって，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法が提供されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，図１中，図２６で示した従来の半導体装置と同一記号の構成要素は，その構成要素と同一機能を有するものである。また，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ⁺ ソース領域３１およびコンタクト抵抗を下げるために高濃度に形成されたＰ⁺ ソース領域３２が設けられている。一方，下面側にはＮ⁺ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。なお，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ^- ボディ領域４１の厚さは，およそ１．２μｍ）である。

また，半導体基板の上面側の一部を掘り込むことによりトレンチ２１が形成されている。トレンチ２１の深さはおよそ３．２μｍであり，Ｐ^- ボディ領域４１を貫通している。トレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，トレンチ２１の底部からおよそ１．７μｍの高さの位置まで酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ^- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，トレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ⁺ ソース領域３１およびＰ^- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１から絶縁されている。このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。

さらに，半導体基板には，Ｎ^- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１の断面は，図１の断面図に示したように，トレンチ２１の底部を中心とした半径０．６μｍの略円形形状となっている。また，各トレンチ２１は，およそ３．０μｍのピッチで形成されている。従って，隣り合うＰフローティング領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径（およそ０．６μｍ）は，堆積絶縁層２３の厚さ（およそ１．７μｍ）の１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。

本形態の半導体装置１００は，ゲート電極２２を内蔵するトレンチ２１の下方にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ^- ドリフト領域１２内ではＰ^- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ^- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値の低減を図ることができる。よって，高耐圧化が図られる。また，高耐圧であることから，Ｎ^- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。

また，半導体装置１００は，トレンチ２１内に堆積絶縁層２３が設けられていることにより次のような特性を有する。すなわち，Ｐフローティング領域５１は，後述するようにトレンチ２１の底部からのイオン注入等により形成されるため，トレンチ２１の底部には少なからず損傷が生じている。しかしながら，堆積絶縁層２３の存在によって，トレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下といった不具合を防止している。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐ^- ボディ領域４１内のオン抵抗を低減している。また，堆積絶縁層２３を設けない場合と比較して，ゲート電極２２が小さいため，ゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。

なお，前述したＰフローティング領域を半導体装置の厚さ方向に複数設けてもよい。例えば，図２に示すようにＰフローティング領域を２段設けた構造としてもよい。図２に示した半導体装置１０１では，図１に示した半導体装置１００よりも深い深さ（８．５μｍ程度）のエピタキシャル層およびトレンチ２１が設けられている。そして，トレンチ２１の底部を中心とするＰフローティング領域５１と，Ｐフローティング領域５１とＰ^- ボディ領域４１との間に位置するＰフローティング領域５２とが設けられている。これにより，Ｐ^- ボディ領域４１との間のＰＮ接合箇所から形成された空乏層は，一旦Ｐフローティング領域５２に到達した後にＰフローティング領域５１に到達する。そのため，Ｐ^- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５２の下端部およびＰフローティング領域５１の下端部でも電界強度のピークとなる。従って，電界のピークを３箇所に形成でき，より最大ピーク値の低減を図ることができる。なお，Ｐフローティング領域５１とＰ^- ボディ領域４１との間に位置するＰフローティング領域５２の数を増やすほど電界のピーク箇所を多くすることができる。そのため，Ｐフローティング領域５２の数が多いほど高耐圧化および低オン抵抗化を図ることができる。

また，Ｐフローティング領域を半導体装置の終端エリアに設けてもよい。例えば，図３に示すように終端エリアにトレンチ６２およびＰフローティング領域５２を設けた構造としてもよい。図３に示した半導体装置１０２では，トレンチ６２内が絶縁物（酸化シリコン等）で充填されている。また，Ｐフローティング領域５１と同様の作用を有するＰフローティング領域５３が形成されている。半導体装置１０２では，トレンチ６２およびそれに対応するＰフローティング領域５３によってセルエリアと同様に高耐圧化を図っている。また，Ｐフローティング領域５３のサイズが従来のＰ終端拡散領域６１と比較して小さい。そのため，そのサイズの制御性がよく，半導体装置自体のコンパクト化を図ることができる。また，Ｐフローティング領域５３は，従来の半導体装置（図２８参照）のＰ終端拡散領域６１と比較して熱負荷が小さい。そのため，Ｎ^- ドリフト領域１２（エピタキシャル層）の厚さを薄くでき，オン抵抗を小さくすることができる。

次に，図１に示した半導体装置１００の製造プロセスを図４により説明する。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型シリコン層をエピタキシャル成長により形成する。このＮ^- 型シリコン層（エピタキシャル層）は，Ｎ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ^- ボディ領域４１およびＮ⁺ ソース領域３１が形成される。これにより，図４（ａ）に示すようなＮ⁺ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。

次に，図４（ｂ）に示すようにＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するトレンチ２１を形成する。その後，熱酸化処理を行うことにより，トレンチ２１の壁面に厚さが５０ｎｍ程度の酸化膜９５を形成する。次に，図４（ｃ）に示すようにトレンチ２１の底面からイオン注入を行う。酸化膜９５の形成後にイオン注入を行うのは，トレンチ２１の側壁にイオン注入を行わないようにするためである。イオン注入後は，トレンチ２１内の酸化膜９５を除去する。なお，酸化膜の埋込みを行う際，界面基準の問題がある場合や，シリコン表面に薄い酸化膜が形成されていた方が絶縁物の埋込み性が良い場合には，５０ｎｍ程度の薄い熱酸化膜を形成してから絶縁物の埋込みを行うとよい。シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，その必要はない。

次に，図４（ｄ）に示すようにトレンチ２１内にＣＶＤにて絶縁物（酸化シリコン等）２３を堆積させる。その後，絶縁物の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。なお，Ｐフローティング領域５１のサイズは，トレンチ２１の底部の寸法により決められる。さらに，Ｐフローティング領域５１の厚さ方向の位置は，トレンチの深さにより決められる。すなわち，Ｐフローティング領域５１は，寸法精度が高いトレンチ２１を基に形成されることからその寸法精度が高い。次に，図４（ｅ）に示すように絶縁物を堆積した状態の半導体基板に対してエッチングを行うことで絶縁物の一部を除去する。これにより，ゲート電極２２を形成するためのスペースを確保する。

次に，半導体基板の上面およびトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることで，図４（ｆ）に示すようなゲート電極２２が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図４（ｇ）に示すような絶縁ゲート型半導体装置，すなわち半導体装置１００が作製される。

また，図２に示した半導体装置１０１は，図５のような製造プロセスにより作製される。トレンチ２１を形成した後にイオン注入を行う（図４（ｃ）に相当）までは，図１に示した半導体装置１００の製造プロセスと同様である。その段階の半導体基板に対して，絶縁物を堆積させることなく，熱拡散処理を行う。これにより，図５（ｄ）に示すようにＰフローティング領域５２が形成される。

次に，図５（ｅ）に示すように再びエッチングを行うことでトレンチ２１を掘り下げる。次に，図５（ｆ）に示すように熱酸化処理を行うことでトレンチ２１の壁面に酸化膜９５を形成する。その後，トレンチ２１の底面から再びイオン注入を行う。イオン注入後は，トレンチ２１内の酸化膜９５を除去する。なお，酸化膜の埋込みを行う際，界面基準の問題がある場合や，シリコン表面に薄い酸化膜が形成されていた方が絶縁物の埋込み性が良い場合には，５０ｎｍ程度の薄い熱酸化膜を形成してから絶縁物の埋込みを行うとよい。シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，その必要はない。

次に，図５（ｇ）に示すようにトレンチ２１内にＣＶＤにて絶縁物（酸化シリコン等）２３を堆積させる。その後，絶縁物の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。

次に，図４（ｅ）以降に示した工程と同様の作業を行うことで，図５（ｈ）に示すようなトレンチ２１に内蔵されたゲート電極２２が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図５（ｉ）に示すような絶縁ゲート型半導体装置，すなわち半導体装置１０１が作製される。なお，Ｐフローティング領域５２の数は，図５（ｄ）から図５（ｆ）までの工程を繰り返すことにより厚さ方向に増やすことが可能である。

また，図３に示した終端エリアのＰフローティング領域５３もセルエリアのＰフローティング領域５１と同じ工程で作製することができる。そのため，終端エリアの高耐圧化が図られた半導体装置１０２を，少ない工程で簡便に作製することができる。

続いて，図１に示した半導体装置１００について，ＤＳ間の耐圧およびオン抵抗の測定結果について説明する。図６は，ゲート電圧Ｖｇを０Ｖに固定したときの，ＤＳ間における電圧Ｖｄｓと電流Ｉｄｓとの関係を示したグラフである。図６に示すように電圧Ｖｄｓが１０Ｖから７０Ｖまでの間は，電流Ｉｄｓの値がほぼ一定であることがわかる。そして，電圧Ｖｄｓが７２Ｖを超えることで急激に電流Ｉｄｓが大きくなっている。すなわち，およそ７２Ｖでブレークダウンが発生したことがわかる。図７は，ゲート電圧Ｖｇを変えて，ＤＳ間における電圧Ｖｄｓと電流値Ｉｄｓとの関係をシミュレートしたときのグラフである。このグラフの傾きがＤＳ間のオン抵抗に相当する。一般的に，シリコン限界（ユニポーラリミット）は，次の式（１）で計算されるオン抵抗（Ｒｏｎ）で示される。なお，式（１）中のＶｂは耐圧を示す。
Ｒｏｎ＝８．３３×１０^-9（Ｖｂ）^2.5 （１）
例えば，耐圧７２Ｖの場合は，オン抵抗３６．６ｍΩ・ｍｍ² がユニポーラリミットである。ここで本形態の，例えばゲート電圧Ｖｇ＝１５Ｖの時のオン抵抗は，図７のＶｇ＝１５Ｖのグラフの傾きより３４．０ｍΩ・ｍｍ² であった。従って，本形態の絶縁ゲート型半導体装置は，ユニポーラリミットを超えて，より低オン抵抗化が図られたことがわかる。

［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，図８の断面図に示す構造を有している。本形態の半導体装置２００の特徴は，Ｐフローティング領域用のトレンチを設け，そのトレンチの底部がＰフローティング領域内に位置している点である。この点，ゲート電極が内蔵されているトレンチの底部がＰフローティング領域に位置する半導体装置１００（図１参照）と異なる。なお，図８中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。

半導体装置２００では，第１の形態の半導体装置１００と同様に，Ｎ⁺ ソース領域３１，Ｎ⁺ ドレイン領域１１，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。また，半導体装置２００の上面側の一部を掘り込むことで形成されたトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ^- ボディ領域４１から絶縁されている。半導体装置２００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。

また，半導体基板には，ゲート電極２２が内蔵されたトレンチ２１の他，トレンチ２１を挟んで両側にトレンチ２５，２５が設けられている。各トレンチ２５内は，絶縁物にて充填されている。さらに，トレンチ２５の底部と接するとともにＮ^- ドリフト領域１２に囲まれたＰフローティング領域５４が形成されている。Ｐフローティング領域５４の断面は，図８の断面図に示したように，トレンチ２５の底部を中心とした略円形形状となっている。なお，本明細書では，ゲート電極２２用のトレンチを「トレンチ２１」とし，Ｐフローティング領域５４用のトレンチを「トレンチ２５」とする。

本形態の半導体装置２００では，第１の形態の半導体装置１００と同様に，Ｐフローティング領域５４を設けることで電界のピークを２箇所に形成でき，最大ピーク値の低減を図ることができる。また，第１の形態の半導体装置１００と比較して，次のような特性を有する。すなわち，ゲート電極２２の構造が従来のものと同じであるため，その形成が容易である。また，ゲート電極２２とＰフローティング領域５４との間の距離が第１の半導体装置１００と比較して長い。そのため，電流経路を確保し易く，低オン抵抗化を図ることができる。また，ゲート電極２２と対向するＰフローティング領域を設けていないことから，イオン注入の影響やオン抵抗の増大といった問題が生じない。

なお，第１の形態の半導体装置１００と同様に，Ｐフローティング領域を半導体装置の厚さ方向に複数設けてもよい。例えば，図９に示すように２段構造のＰフローティング領域としてもよい。図９に示した半導体装置２０１では，図８に示した半導体装置２００よりも深い深さのトレンチ２５が設けられている。なお，ゲート電極２２用のトレンチ２１は，図８に示した半導体装置２００と同様の深さである。半導体装置２０１では，トレンチ２５の底部を中心とするＰフローティング領域５４と，Ｐフローティング領域５４とＰ^- ボディ領域４１との間に位置するＰフローティング領域５５とが設けられている。これにより，電界のピークを３箇所に形成でき，より高耐圧化および低オン抵抗化を図ることができる。

また，図１０に示すようにゲート電極２２を挟んでトレンチ２５と深さが異なるトレンチ２６を設けてもよい。このトレンチ２６も内部が絶縁物で充填されており，その底部がＰフローティング領域５６内に位置している。すなわち，Ｐフローティング領域５６がＰフローティング領域５４と厚さ方向に異なる位置に設けられている。よって，図９に示した半導体装置２０１と同様に電界のピークを３箇所に設けた構造とすることができる。従って，高耐圧化および低オン抵抗化を図ることができる。なお，半導体装置２０２では，幅方向に空乏層が確実に繋がるようにするため，トレンチ間のピッチが半導体装置２０１と比較して若干狭く設計されている。半導体装置２０２では，各トレンチに接するＰフローティング領域はそれぞれ１つであるため，各Ｐフローティング領域を形成するためのイオン注入および熱拡散処理は１回でよい。そのため，熱拡散処理による特性劣化を最小限にすることができる。また，各トレンチ内の充填処理は１度に行うことができるため，製造工程が少ない。

また，各トレンチの形状は，紙面奥行き方向に長いストライプ形状のものの他，メッシュ形状やドット形状のものであってもよい。なお，高耐圧化を図るためには，図１１に示すようなストライプ形状のものや，図１２に示すようなメッシュ形状のものが効果的である。

次に，図９に示した半導体装置２０１の製造プロセスを図１３により説明する。なお，半導体装置２０１中のゲート電極２２およびトレンチ２１は一般的な構造であり，公知の製造方法にて形成される。まず，図１３（ａ）に示すようにＰ^- ボディ領域を貫通してその底部がＮ^- ドリフト領域１２にまで到達するトレンチ２５が形成される。その後，トレンチ２５の底面からイオン注入を行い，その後，熱拡散処理を行う。これにより，Ｐフローティング領域５５が形成される。なお，この状態の半導体基板を基に，トレンチ２５内に絶縁物を堆積させ，ソース電極およびドレイン電極を形成することにより，図８に示した半導体装置２００が作製される。

次に，図１３（ｂ）に示すように再びエッチングを行うことでトレンチ２５を掘り下げる。その後，トレンチ２５の底面から再びイオン注入を行う。次に，図１３（ｃ）に示すようにトレンチ２１内にＣＶＤにて絶縁物２３を堆積させる。その後，絶縁物の焼きしめとＰフローティング領域５４の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５４が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図１３（ｄ）に示すような絶縁ゲート型半導体装置，すなわち半導体装置２０１が作製される。

［第３の形態］
第３の形態に係る絶縁ゲート型半導体装置３００（以下，「半導体装置３００」とする）は，図１４の断面図に示す構造を有している。本形態の半導体装置３００の特徴は，Ｐフローティング領域が，ゲート電極用のトレンチおよびＰフローティング領域用のトレンチのそれぞれ下方に形成されている点である。この点，Ｐフローティング領域がゲート電極用のトレンチ２１の下方のみに形成されている半導体装置１００（図１参照）や，Ｐフローティング領域用のトレンチ２５の下方のみに形成されている半導体装置２００（図８参照）と異なる。なお，図１４中，図１で示した半導体装置１００や図８で示した半導体装置２００と同一記号の構成要素は，その構成要素と同一機能を有するものである。

半導体装置３００では，第１の形態の半導体装置１００や第２の形態の半導体装置２００と同様に，Ｎ⁺ ソース領域３１，Ｎ⁺ ドレイン領域１１，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。また，半導体装置３００の上面側の一部を掘り込むことで形成されたトレンチ２１が設けられている。トレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，導体の堆積によるゲート電極２２が形成されている。ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ^- ボディ領域４１から絶縁されている。半導体装置２００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。

また，半導体基板には，ゲート電極２２が内蔵されたトレンチ２１の他，トレンチ２１を挟んだ両側にトレンチ２１より深い深さのトレンチ２５，２５が設けられている。トレンチ２５内は，絶縁物にて充填されている。さらに，Ｎ^- ドリフト領域１２に囲まれたＰフローティング領域５１，５４が形成されている。Ｐフローティング領域５１，５４の断面は，図１４の断面図に示したように，トレンチ２１もしくはトレンチ２５の底部を中心とした略円形形状となっている。なお，本明細書では，ゲート電極用のトレンチ２１の底部が位置するＰフローティング領域を「Ｐフローティング領域５１」とし，Ｐフローティング領域用のトレンチ２５の底部が位置するＰフローティング領域を「Ｐフローティング領域５４」とする。

隣り合うＰフローティング領域５１，５４は，互いに接しないように配置されている。隣り合うＰフローティング領域同士が接していると，オン時の電流経路が狭くなりオン抵抗が大きくなるためである。また，Ｐフローティング領域５１は，オフ時にＰ^- ボディ領域４１とＮ^- ドリフト領域１２とのＰＮ接合部から下方に広がる空乏層がブレークダウンの発生前にＰフローティング領域５１に到達するぎりぎりの位置に配置されている。これは，耐圧が空乏層の深さに比例するため，Ｐ^- ボディ領域４１とＰフローティング領域５１との間の距離が短いと耐圧が低くなってしまうからである。また，Ｐフローティング領域５４は，Ｐフローティング領域５１から下方に広がる空乏層がブレークダウンの発生前にＰフローティング領域５４に到達するぎりぎりの位置に配置されている。これも最適な高耐圧化を図るためである。

本形態の半導体装置３００では，ゲート電極用のトレンチ２１の底部とＰフローティング領域用のトレンチ２５の底部とのそれぞれにＰフローティング領域５１，５４を設け，さらにトレンチ２１とトレンチ２５との深さを異にすることで，図９に示した半導体装置２０１や図１０に示した半導体装置２０２と同様に電界のピークを３箇所に設けた構造となっている。そのため，高耐圧化および低オン抵抗化が図られている。

なお，Ｐフローティング領域５１，５４は，必ずしも図１４に示した半導体装置３００のように，Ｐフローティング領域５１を上方にし，Ｐフローティング領域５４を下方にする配置に限るものではない。例えば，図１５に示すようにＰフローティング領域５１を下方にし，Ｐフローティング領域５４を上方にした配置であってもよい。このように配置された半導体装置３０１であっても電界のピークを３箇所に形成でき，最大ピーク値の低減を図ることができる。

また，図１４および図１５に示した半導体装置と異なり，図１６に示す半導体装置３０２のようにゲート電極用のトレンチ２１の深さとＰフローティング領域用のトレンチ２５の深さとを同一としてもよい。このような半導体装置３０２では，次のような利点を生じる。すなわち，両トレンチを同一の工程で形成することができる。そのため，工程数を削減することができる。また，隣り合うＰフローティングの間の距離が短く，Ｎ^- ドリフト領域１２の濃度が高くても空乏層を確実に繋げることができる。そのため，低オン抵抗化を図ることができる。また，数多くのＰフローティング領域５１，５４にて高耐圧化を図るため，１つあたりのＰフローティング領域５１，５４のサイズは小さくて済む。よって，イオン注入時の加速電圧を低くすることができ，イオン注入によるダメージを抑制することができる。また，トレンチの深さの異なる半導体装置と比較して，エピタキシャル層の厚さを小さくすることができる。また，熱拡散処理の回数が少ないため，不純物が必要以上に拡散されることを抑制でき，熱拡散処理によるオン抵抗の増大を抑制できる。

また，図１６に示した半導体装置３０２の各トレンチの形状は，他の半導体装置と同様にストライプ形状（図１１参照），メッシュ形状（図１２参照），ドット形状等のいずれであってもよい。なお，半導体装置３０２は，各Ｐフローティング領域の密度が高いことから，他の構造のものと比較してサイズ等の製造マージンが大きい。この利点を活用した配列として，図１７に示すようにトレンチ２５をドット形状とするとよりよい。この配列では，部分的にＰフローティング領域５４が切れているため，電流経路が広く低オン抵抗化を図ることができる。なお，空乏層の広がりを均等とするためには，各トレンチ間の距離を均等とする。また，図１８に示すようにトレンチ２５の切れ目にトレンチ２１を設けてメッシュ形状とすることで，ゲート電極２２の面積が広くなり低オン抵抗化を図ることができる。なお，図１７中のＡ−Ａ断面あるいは図１８中のＢ−Ｂ断面が図１６に示した半導体装置３０２に相当する。

次に，図１４に示した半導体装置３００の製造プロセスを図１９により説明する。なお，半導体装置３００中のゲート電極２２およびトレンチ２１は，図１の半導体装置１００と同一の構造であり，図４に示した製造方法にて形成される。まず，図１９（ａ）に示すように再びエッチングを行うことで，トレンチ２１よりも深い深さのトレンチ２５を形成する。その後，熱酸化処理を行うことにより，トレンチ２５の壁面に酸化膜９５を形成する。次に，トレンチ２５の底面から再びイオン注入を行う。イオン注入後，トレンチ２５内の酸化膜９５を除去する。なお，酸化膜の埋込みを行う際，界面基準の問題がある場合や，シリコン表面に薄い酸化膜が形成されていた方が絶縁物の埋込み性が良い場合には，５０ｎｍ程度の薄い熱酸化膜を形成してから絶縁物の埋込みを行うとよい。シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，その必要はない。

次に，トレンチ２５内に絶縁物を堆積させる。その後，絶縁物の焼きしめとＰフローティング領域５４の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１に対して厚さ方向の位置が異なるＰフローティング領域５４が形成される。これにより，図１９（ｂ）に示すようにトレンチ２５内に堆積絶縁層２３が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図１９（ｃ）に示すような絶縁ゲート型半導体装置，すなわち半導体装置３００が作製される。なお，図１５に示した半導体装置３０１についても，各トレンチの深さを変更するだけで同様のプロセスで作製することが可能である。

なお，ゲート電極用のトレンチ２１とＰフローティング領域用のトレンチ２５とでは，トレンチ２１を先に形成しているが，これは熱負荷を減らすためである。しかし，ゲート酸化温度を低くする等によりトレンチ２５を先に形成することも可能である。

次に，図１６に示した半導体装置３０２の製造プロセスを図２０により説明する。まず，図２０（ａ）に示すようにＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するトレンチ２１およびトレンチ２５が形成される。各トレンチは，一度に形成されるため，その深さが同一である。その後，熱酸化処理を行うことにより，各トレンチの壁面に酸化膜９５を形成する。その後，各トレンチの底面からイオン注入を行う。イオン注入後，各トレンチ内の酸化膜９５を除去する。なお，酸化膜の埋込みを行う際，界面基準の問題がある場合や，シリコン表面に薄い酸化膜が形成されていた方が絶縁物の埋込み性が良い場合には，５０ｎｍ程度の薄い熱酸化膜を形成してから絶縁物の埋込みを行うとよい。シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，その必要はない。

次に，各トレンチ内に絶縁物を堆積させる。これにより，各トレンチ内に堆積絶縁層２３が形成される。その後，絶縁物の焼きしめとＰフローティング領域５１およびＰフローティング領域５４の形成とを兼ねて熱拡散処理を行う。すなわち，Ｐフローティング領域５１およびＰフローティング領域５４が１度の熱拡散処理でまとめて形成される。これにより，図２０（ｂ）に示すようにトレンチ２１の下方にはＰフローティング領域５１が，トレンチ２５の下方にはＰフローティング領域５４がそれぞれ形成される。

次に，トレンチ２１内の堆積絶縁層２３に対してエッチングを行うことで，堆積絶縁層２３の一部が除去される。さらに，トレンチ２１の壁面に熱酸化により酸化膜２４が形成される。これがゲート酸化膜２４となる。そして，トレンチ２１の内部に導体を堆積させることにより，図２０（ｃ）に示すようなトレンチ２１に内蔵されたゲート電極２２が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図２０（ｄ）に示すような絶縁ゲート型半導体装置，すなわち半導体装置３０２が作製される。

以上詳細に説明したように第１の形態の半導体装置１００（図１）では，１回のエピタキシャル成長工程によりエピタキシャル層（Ｎ^- ドリフト領域１２）を形成し，さらにイオン注入，熱拡散等によりそのエピタキシャル層内にＰ^- ボディ領域４１を形成することとしている。そして，そのエピタキシャル層を有する半導体基板に対してトレンチ２１を形成し，そのトレンチの底部からイオン注入を行うことによりＰフローティング領域５１を形成することとしている。すなわち，Ｐフローティング領域５１を形成するに際し，エピタキシャル成長工程は１回のみでよい。このことは，半導体装置１０１（図２）のように厚さ方向に複数のＰフローティング領域５２を作製する場合や，半導体装置１０２（図３）のように終端エリアにＰフローティング領域５３を作製する場合でも同様である。そして，Ｐフローティング領域５１によりゲート電圧のスイッチオフ時におけるＮ^- ドリフト領域１２の空乏化を促進するとともに電界の集中を緩和することができている。これにより，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法が実現されている。

また，トレンチ２１内に堆積絶縁層２３を形成することとしている。これにより，イオン注入による影響を受けることなく，ゲート絶縁膜２４およびゲート電極２２を形成することができる。これにより，素子特性の劣化および信頼性の低下を抑止することができる。また，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置している。よって，ゲート電極２２とＰフローティング領域５１との対面が抑止されている。これにより，オン抵抗の増大を防止することができている。

また，半導体装置１０１（図２）では，Ｐ^- ボディ領域４１とＰフローティング領域５１との間の位置にＰフローティング領域５２を有することとしている。これにより，電界のピークを３箇所に形成でき，より最大ピーク値の低減を図ることができる。よって，Ｐフローティング領域５２を設けることで，より高耐圧化および低オン抵抗化を図ることができる。

また，半導体装置１０２（図３）では，終端エリアにもＰフローティング領域５３を有することとしている。これにより，終端エリアでもセルエリアと同様に高耐圧化を達成することができる。このＰフローティング領域５３は，セルエリアのＰフローティング領域５１と同じ工程で形成される。また，Ｐフローティング領域５３は，従来の半導体装置と比較してそれほどスペースを必要としない。従って，サイズの制御性がよく，半導体装置自体がコンパクトである。

また，第２の形態の半導体装置２００（図８）では，Ｐフローティング領域用のトレンチ２５を設けることとしている。そして，ゲート電極２２が内蔵されているトレンチ２１の下方にはＰフローティング領域を設けていない。そのため，イオン注入の影響やオン抵抗の増大といった問題が生じない。また，Ｐフローティング領域５４は，Ｐフローティング領域用に形成されたトレンチ２５の下方に設けられている。そのため，ゲート電極２２の位置やサイズを考慮する必要がなく，設計自由度が高い。また，ゲート電極２２とＰフローティング領域５４との間の距離が第１の半導体装置１００と比較して長い。これにより，第１の形態の半導体装置１００と同様に高耐圧化を図るとともに，電流経路を確保し易く，低オン抵抗化を図ることができる。

また，半導体装置２０１（図９）では，Ｐ^- ボディ領域４１とＰフローティング領域５４との間の位置にＰフローティング領域５５を有することとしている。これにより，電界のピークを３箇所に形成でき，より最大ピーク値の低減を図ることができる。また，半導体装置２０２（図１０）では，異なる深さのトレンチ２５を設け，各トレンチの下方に１つずつＰフローティング領域５４を設けることとしている。これにより，熱拡散処理による特性劣化を最小限にするとともに，高耐圧化および低オン抵抗化を図ることができる。

また，第３の形態の半導体装置３００（図１４）では，ゲート電極用のトレンチ２１とＰフローティング領域用のトレンチ２５とを設け，さらに両トレンチの下方にＰフローティング領域５１，５４をそれぞれ設けることとしている。さらに，トレンチ２１の深さとトレンチ２５の深さとを異にすることとしている。これにより，電界のピークを複数箇所に形成でき，より最大ピーク値の低減を図ることができる。

また，半導体装置３０２（図１６）では，トレンチ２１の深さとトレンチ２５の深さとを同一にすることとしている。半導体装置３０２では，トレンチ２１とトレンチ２５とを同一の工程で形成することができる。そのため，工程数を削減することができる。また，熱拡散処理の回数が少ないため，不純物の拡散が少なく熱拡散処理によるオン抵抗の低下を抑制することができる。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。

また，図３に示した半導体装置１０２では，終端エリア内のトレンチ６２内が完全に絶縁物で充填されているが，セルエリア内のトレンチ２１と同様に一部の絶縁物を除去して導体を堆積させてもよい。この場合，トレンチ６２内の導体は，ゲート配線と電気的に接続されていない。このような半導体装置であっても，少ない工程数で終端エリアの高耐圧化を図ることができる。

また，実施の形態の絶縁ゲート型半導体装置は，図２１に示すようなＰ型基板１３を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。

また，実施の形態の絶縁ゲート型半導体装置は，これまでに述べた特性に加え，次のような特性を有している。すなわち，Ｐフローティング領域５１にホールが蓄積するため，Ｐフローティング領域５１がホールの供給源となる。その結果，Ｎ^- ドリフト領域１２の表面領域，具体的にはＰフローティング領域５１よりも上方に位置する領域のホールの濃度を上げることができる。従って，低損失化が図られる。また，ゲート電極２２の下方に堆積絶縁層２３が形成されているため，ゲート−ドレイン間容量（Ｃｇｄ）が小さい。よって，発信防止や駆動損失を低減できる。

また，Ｐフローティング領域５１からも空乏層が形成されるため，負荷短絡時の耐圧が向上する。すなわち，Ｐフローティング領域５１を有しない従来の絶縁ゲート型半導体装置では，負荷短絡時に図１１に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所からドレイン側に空乏層１５が形成され，トレンチ２１の下方の領域で電流が流れる（図２２の矢印参照）。一方，本形態の絶縁ゲート型半導体装置１００では，ゲート電極２２の下に堆積絶縁層２３が形成されており，図２３に示すようにトレンチ２１に沿って電流が流れる。また，Ｐフローティング領域５１からも空乏層１５が形成される。従って，負荷短絡時の電流経路が非常に狭い（図２３の矢印参照）。その結果，短絡電流が低減し，負荷短絡時の耐圧が向上する。

また，図２４あるいは図２５に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との間にホールのバリアとして作用するＮホールバリア領域１８が形成されたパワーＭＯＳに対しても適用可能である。このＮホールバリア領域１８が形成されたパワーＭＯＳの場合，Ｎホールバリア領域１８内で空乏層の広がりが狭い。そのため，耐圧が低下してしまうおそれがある。しかしながら，本形態のようにＰフローティング領域５１を備えたパワーＭＯＳでは，Ｐ^- ボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所から形成される空乏層に加え，Ｐフローティング領域５１からも空乏層が形成されるため，耐圧の低下が抑制される。

第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第１の形態に係る絶縁ゲート型半導体装置（２段のＰフローティング領域）の構造を示す断面図である。 第１の形態に係る絶縁ゲート型半導体装置の終端部の構造を示す断面図である。 図１の絶縁ゲート型半導体装置の製造工程を示す図である。 図２の絶縁ゲート型半導体装置の製造工程を示す図である。 ドレイン−ソース間の電圧と電流との関係（ゲート電圧一定）を示すグラフである。 ゲート電圧毎のドレイン−ソース間の電圧と電流との関係を示すグラフである。 第２の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第２の形態に係る絶縁ゲート型半導体装置（２段のＰフローティング領域）の構造を示す断面図である。 第２の形態に係る絶縁ゲート型半導体装置（厚さ方向の位置が異なるＰフローティング領域）の構造を示す断面図である。 ストライプ形状のトレンチを備えた絶縁ゲート型半導体装置の配列を示す上面図である。 メッシュ形状のトレンチを備えた絶縁ゲート型半導体装置の配列を示す上面図である。 図９の絶縁ゲート型半導体装置の製造工程を示す図である。 第３の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第３の形態に係る絶縁ゲート型半導体装置の構造（厚さ方向の位置が異なるＰフローティング領域）を示す断面図である。 第３の形態に係る絶縁ゲート型半導体装置の構造（厚さ方向の位置が同じＰフローティング領域）を示す断面図である。 ドット形状のトレンチを備えた絶縁ゲート型半導体装置の配列（その１）を示す上面図である。 ドット形状のトレンチを備えた絶縁ゲート型半導体装置の配列（その２）を示す上面図である。 図１４の絶縁ゲート型半導体装置の製造工程を示す図である。 図１６の絶縁ゲート型半導体装置の製造工程を示す図である。 伝導度変調型の半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置における負荷短絡時の電流経路を示す図である。 実施の形態の絶縁ゲート型半導体装置における負荷短絡時の電流経路を示す図である。 ホールバリア層が形成された絶縁ゲート型半導体装置の構造（その１）を示す断面図である。 ホールバリア層が形成された絶縁ゲート型半導体装置の構造（その２）を示す断面図である。 従来の絶縁ゲート型半導体装置（その１）の構造を示す断面図である。 従来の絶縁ゲート型半導体装置（その２）の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の終端構造を示す断面図である。

符号の説明

１１ Ｎ⁺ ドレイン領域
１２ Ｎ^- ドリフト領域（ドリフト領域）
２１ トレンチ（トレンチ部）
２２ ゲート電極
２３ 堆積絶縁層
２４ ゲート絶縁膜
２５ トレンチ（補助トレンチ部）
２６ トレンチ（第２補助トレンチ部）
３１ Ｎ⁺ ソース領域
４１ Ｐ^- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
５２ Ｐフローティング領域（中間フローティング領域）
５３ Ｐフローティング領域（終端フローティング領域）
５４ Ｐフローティング領域（補助フローティング領域）
５５ Ｐフローティング領域（中間補助フローティング領域）
５６ Ｐフローティング領域（第２補助フローティング領域）
６２ トレンチ（終端トレンチ部）

Claims (12)

1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置するトレンチ部とを有する絶縁ゲート型半導体装置において，
   前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，
   前記トレンチ部の底部は，前記フローティング領域内に位置し，
   前記トレンチ部内には，
   絶縁物を堆積してなる堆積絶縁層と，
   前記堆積絶縁層上に位置し，前記ボディ領域と対面するゲート電極とが形成されており，
   前記堆積絶縁層の上端は，前記フローティング領域の上端よりも上方に位置し，
   前記ボディ領域の下面と前記フローティング領域の上端との間隔は，前記堆積絶縁層の下端と前記フローティング領域の下端との間隔よりも広く，
   前記ゲート電極の下端と前記堆積絶縁層の下端との間隔は，前記ボディ領域の下面と前記フローティング領域の上端との間隔よりも広く，
   前記堆積絶縁層の厚さは，その厚さ方向において，電界のピークが少なくとも２箇所に形成される厚さであることを特徴とする絶縁ゲート型半導体装置。
2. 請求項１に記載する絶縁ゲート型半導体装置において，
   前記フローティング領域の上端よりも上方に位置し，前記ドリフト領域に囲まれるとともに第１導電型半導体である中間フローティング領域を有し，
   前記トレンチ部は，前記中間フローティング領域を貫通しており，
   前記堆積絶縁層の上端は，前記中間フローティング領域の上端よりも上方に位置することを特徴とする絶縁ゲート型半導体装置。
3. 請求項１に記載する絶縁ゲート型半導体装置において，
   半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置し，内側が絶縁物で充填された補助トレンチ部と，
   前記ドリフト領域に囲まれるとともに第１導電型半導体である補助フローティング領域を有し，
   前記補助トレンチ部の底部は，前記補助フローティング領域内に位置することを特徴とする絶縁ゲート型半導体装置。
4. 請求項３に記載する絶縁ゲート型半導体装置において，
   前記トレンチ部の深さと前記補助トレンチ部の深さとが異なることを特徴とする絶縁ゲート型半導体装置。
5. 請求項３に記載する絶縁ゲート型半導体装置において，
   前記トレンチ部の深さと前記補助トレンチ部の深さとが同一であることを特徴とする絶縁ゲート型半導体装置。
6. 請求項１から請求項５のいずれか１つに記載する絶縁ゲート型半導体装置において，
   半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置し，内側が絶縁物で充填された補助トレンチ部と，
   前記ドリフト領域に囲まれるとともに第１導電型半導体である補助フローティング領域を有し，
   前記補助トレンチ部の底部は，前記補助フローティング領域内に位置することを特徴とする絶縁ゲート型半導体装置。
7. 請求項６に記載する絶縁ゲート型半導体装置において，
   前記補助フローティング領域の上端よりも上方に位置し，前記ドリフト領域に囲まれるとともに第１導電型半導体である補助中間フローティング領域を有し，
   前記補助トレンチ部は，前記中間補助フローティング領域を貫通しており，
   前記堆積絶縁層の上端は，前記中間補助フローティング領域の上端よりも上方に位置することを特徴とする絶縁ゲート型半導体装置。
8. 請求項６に記載する絶縁ゲート型半導体装置において，
   前記補助トレンチ部と前記ゲート電極を挟んで対向し，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域の下面より下方に位置し，内側が絶縁物で充填された第２補助トレンチ部と，
   前記ドリフト領域に囲まれるとともに第１導電型半導体である第２補助フローティング領域を有し，
   前記補助トレンチ部と前記第２補助トレンチ部とは，互いに深さが異なることを特徴とする絶縁ゲート型半導体装置。
9. 請求項３または請求項６に記載する絶縁ゲート型半導体装置において，
   前記補助トレンチ部は，半導体基板の上方から見てドット形状に構成されていることを特徴とする絶縁ゲート型半導体装置。
10. 請求項１から請求項９のいずれか１つに記載する絶縁ゲート型半導体装置において，
    セル領域の周辺領域に位置し，内側が絶縁物で充填された終端トレンチ部と，
    前記ドリフト領域に囲まれるとともに第１導電型半導体である終端フローティング領域とを有し，
    前記終端トレンチ部の底部は，前記終端フローティング領域内に位置していることを特徴とする絶縁ゲート型半導体装置。
11. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域より下方であって前記フローティング領域内に位置するトレンチ部と，前記トレンチ部の内側に位置し，前記フローティング領域と接し，絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部の内側に位置し前記ボディ領域と対面するゲート電極とを有し，前記堆積絶縁層の上端は，前記フローティング領域の上端よりも上方に位置し，前記ボディ領域の下面と前記フローティング領域の上端との間隔は，前記堆積絶縁層の下端と前記フローティング領域の下端との間隔よりも広く，前記ゲート電極の下端と前記堆積絶縁層の下端との間隔は，前記ボディ領域の下面と前記フローティング領域の上端との間隔よりも広く，前記堆積絶縁層の厚さは，その厚さ方向において，電界のピークが少なくとも２箇所に形成される厚さである絶縁ゲート型半導体装置の製造方法において，
    前記ドリフト領域および前記ボディ領域が形成された半導体基板内に前記トレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入する不純物注入工程と，
    前記不純物注入工程にて不純物を注入した後に，トレンチ部内に絶縁物を堆積させる絶縁物堆積工程と，
    前記絶縁物堆積工程にて絶縁物を堆積させた後に，熱拡散処理を行うことでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
12. 請求項１１に記載する絶縁ゲート型半導体装置の製造方法において，
    前記不純物注入工程にて不純物を注入した後に，トレンチ部の底部をさらに掘り下げるトレンチ部深堀工程と，
    前記トレンチ部深堀工程にて掘り下げられたトレンチ部の底部から再度不純物を注入する不純物再注入工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。

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