JP4528593B2 - 回路基板 - Google Patents

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Description

本発明は、携帯端末、回路基板、回路基板の設計支援装置及び方法、設計支援プログラム、及び設計支援プログラム記録媒体に関し、より特定的には、耐タンパ性を備えた回路基板、その回路基板の設計を支援する装置及び方法、その方法を実行するためのプログラム、そのプログラムを記録したコンピュータ読み取り可能な記録媒体、その回路基板を内蔵した携帯端末に関する。
近年、ディジタル情報技術の進展やディジタル情報通信インフラの爆発的な普及によって、音楽、画像、映像及びゲーム等のコンテンツをディジタル情報として処理することが一般的になってきた。ディジタル情報化されたコンテンツは、通信の傍受、盗聴、なりすまし等による不正入手や、コンテンツデータを記憶した記録媒体の違法複製、違法改ざん等の不正行為が、容易に可能である。このため、コンテンツの著作権者の権利や流通業者の利益を保護したセキュリティシステムを確立することが大きな課題であり、ディジタル情報化された著作物の保護技術が必要となる。なお、以下の説明では、コンテンツや信号等の秘匿情報に対する不正アクセスの困難性を、耐タンパ性という。
通信媒体による耐タンパ性を高めたセキュリティ技術については、従来より種々なものが知られている。その多くは、正規システムの判別や、データの暗号化を暗号化/認証技術等で実現するものである。代表的なものとしては、著作物の保護を要する秘匿データが格納されている秘匿データ記憶領域にアクセスする際に、機器間で乱数と応答値との交換を行って相互に正当性を認証し合い、正当である場合のみアクセスを許可するチャレンジレスポンス型の相互認証技術がある。また、秘匿データの通信には、相互認証に乱数又は応答値を用いた暗号通信を行い、不正解読を防止する。
一方、部品等が搭載されて配線接続された回路基板において耐タンパ性を高めるためには、ディジタル情報を伝送する信号線のプロービングの困難性が条件の1つとなる。これは、ディジタル信号化された情報は、信号をプロービングしてその論理を判別することさえ出来れば、同一品質の情報を容易に再現することが可能だからである。回路基板上で信号を読み取る、つまりプロービングが困難であればあるほど、外部からの不正なアクセスによるディジタル情報の解析及び複製は困難となり、プロービングが容易であればあるほど、信号の抽出が容易となりディジタル情報の解析や複製が容易となる。
この回路基板に対するセキュリティ技術についても、従来より種々なものが知られている。例えば、秘匿情報を処理する回路部分を1チップIC化し、回路基板上に秘匿情報の信号が流れないようにする技術がある。また、秘匿情報を処理する回路部分を樹脂等で包含する。また、秘匿情報の信号が流れている信号線上のプロービング可能な部分に、覆うように部品を配置する技術がある(特許文献1を参照)。
特開2002−299842号公報 特開2000−242674号公報
しかしながら、秘匿情報を処理する回路部分を1チップIC化したり、樹脂等で包含する方法は、既製のICを使用することができないことや、回路基板上のチップ及び配線の全てをケアしなければならないこと等の問題があり、現状の技術及び製造コスト面を考えると非現実的である。加えて、1チップIC化後や樹脂包含後には、第三者だけでなく開発者や設計者(以下、設計者等と記す)も秘匿信号を確認することができない。また、通信における従来の暗号化/認証技術を回路基板に適用する場合には、その技術を実現するためのロジックをディジタル情報を扱う全てのLSIに組み込む必要があり、やはり現状の技術及び製造コスト面を考えると非現実的である。また、特許文献1のように、部品で秘匿情報の信号線を覆う方法では、部品を取り外せば容易にプロービングすることができるという問題がある。このように、従来の技術では、回路基板上の秘匿情報が流れる信号線を完全に隠蔽することは非常に困難である。
それ故に、本発明の目的は、現状の技術及び製造コスト面での問題を解決しつつ、第三者によるプロービングを困難にして耐タンパ性を向上させた回路基板を提供することである。加えて、本発明の目的は、その回路基板の設計支援装置及び方法、設計支援プログラム、及び設計支援プログラム記録媒体を提供することである。
本発明は、基板間の内部層に部品を内蔵可能な多層構造の回路基板に向けられている。そして、上記目的を達成させるために、本発明の回路基板は、所定の秘匿信号が回路基板の表面に観測可能に現れないように、当該秘匿信号が流れる信号線を配線している。この回路基板は、例えば携帯電話やPDA等の携帯端末での利用に適している。
ここで、耐タンパ性を確保しつつ設計者等の特定の利用者が秘匿信号を任意に抽出可能とするために、秘匿信号が流れる信号線と回路基板表面に設けられた所定の観測点とを接続する外部アクセス用部品を、内部層に内蔵し、特定の利用者が、外部アクセス用部品を通して、秘匿信号の観測及び制御が可能なようにすることが好ましい。
典型的には、外部アクセス用部品に、暗号化機能を備えさせて、秘匿信号に所定の暗号化を施して観測点に出力させる。この場合、特定の利用者は、観測点に現れる信号に施された暗号を解読することで、秘匿信号の観測及び制御を行う。秘匿信号が複数ある場合、所定の分類方法に応じて分類された秘匿信号毎に、それぞれ異なる暗号化を施してもよい。この暗号化機能としては、スクランブルエンジンが考えられ、秘匿信号が複数ある場合には、分類数に応じた複数のスクランブルエンジンであってもよい。
また、外部アクセス用部品に、秘匿信号の高速サンプリングが可能な高速インタフェース機能を備えさせて、秘匿信号を圧縮して観測点に出力させてもよい。また、外部アクセス用部品に、出力選択機能を備えさせて、回路基板の出荷時に秘匿信号の観測点への出力/非出力が選択可能なようにしてもよい。また、外部アクセス用部品を、ゼロオーム抵抗あるいはバスバッファ等の信号を伝達させる部品とし、回路基板への実装/非実装によって、秘匿信号の観測点への出力/非出力を選択できるようにしてもよい。あるいは、外部アクセス用部品に、回路基板に搭載された部品をデバッグするデバッグ機能を備えさせて、回路基板の出荷時に実装/非実装が選択可能なようにしてもよい。この場合、部品の動作を観測及び制御するデバッグ信号に所定の暗号化を施して観測点に出力させてもよい。
一方、特定の利用者による秘匿信号の抽出を考慮せずに耐タンパ性を完璧に確保するためには、秘匿信号を入力又は出力する部品のいずれか一方又は双方を、内部層に内蔵することが好ましい。秘匿信号を入力又は出力する部品が、回路基板に搭載した状態で接続端子が隠れる形状である場合、秘匿信号が流れる信号線とのビアを介した接続によって回路基板の表面に配置可能であるようにする。
また、本発明は、基板間の内部層に部品を内蔵可能な多層構造の回路基板の設計を支援する設計支援装置にも向けられている。そして、上記目的を達成させるために、本発明の設計支援装置は、検出部、配置部及び配線部からなる基本構成と、チェック部からなる付加的構成とを備えている。
検出部は、回路基板の設計に必要な所定の情報に基づいて、秘匿信号を検出する。配置部は、検出部で検出された秘匿信号を入力又は出力する部品のうち、所定の形状の部品を内部層に配置して回路を設計する。配線部は、検出部で検出された秘匿信号が流れる信号線を、内部層に配線して回路を設計する。チェック部は、配置部及び配線部で設計された回路が、秘匿信号が回路基板の表面に観測可能に現れないように設計されているか否かをチェックし、設計されていない場合には所定の警告を出力する。ここで、所定の形状の部品は、少なくとも回路基板に搭載した状態で接続端子が隠れる形状の部品であることが好ましい。
上述した設計支援装置の検出部、配置部、配線部及びチェック部が行うそれぞれの処理は、一連の処理手順を与える設計支援方法として捉えることができる。すなわち、設計支援装置において、回路基板の設計に必要な所定の情報に基づいて、秘匿信号を検出し、検出された秘匿信号を入力又は出力する部品のうち、所定の形状の部品を内部層に配置して回路を設計し、検出された秘匿信号が流れる信号線を、内部層に配線して回路を設計し、配置及び配線設計された回路が、秘匿信号が回路基板の表面に観測可能に現れないように設計されているか否かをチェックし、設計されていないと判断された場合には、所定の警告を出力する、設計支援方法である。
好ましくは、この設計支援方法は、一連の処理手順を設計支援装置に実行させるためのプログラムの形式で提供される。このプログラムは、コンピュータ読み取り可能な記録媒体に記録されてもよい。
上述した本発明によれば、回路基板を、耐タンパ性を要する秘匿信号が流れる信号線、秘匿信号の入出力に関連する部品、及び外部アクセス用部品を全て内部層に構成し、表面には暗号化等がされた秘匿信号を出力する構造としている。これにより、設計者等による観測性及び制御性を確保しつつ、第三者によるプロービングを困難にさせて耐タンパ性を向上させることができる。また、外部アクセス用部品を製品出荷時に未実装にすることで、完璧な耐タンパ性を実現することができる。さらに、本発明の回路基板による暗号化は、従来の集積回路内での暗号化とは異なるため、任意の市販部品と暗号化部品とを組み合わせることが可能であり、安価に耐タンパ性を兼ね備えた回路基板を開発できるという効果がある。
また、上述した本発明によれば、回路基板を、耐タンパ性を要する秘匿信号が流れる信号線、及び秘匿信号の入出力に関連する部品のうち載置したときに信号端子が表面に露出する部品を全て内部層に構成し、表面には秘匿信号を露出させない構造としている。これにより、第三者によるプロービングを困難にさせて耐タンパ性を向上させることができる。さらに、これらの耐タンパ性を向上させた回路基板は、上記設計支援装置及び方法で容易に設計することが可能となる。また、設計が上手くいかなかった場合でも、設計者等に対して警告が通知されるので、回路設計ミスを防止することができる。
本発明の耐タンパ性を高めた回路基板は、部品を基板と基板の間の内部層に内蔵することができる多層基板技術を用いて作成される。以下、図面を参照して本発明による特徴的な回路基板構造を説明する。
(第1の実施形態)
本発明の第1の実施形態に係る回路基板は、機密情報等の耐タンパ性を要する信号の信号線を内部層に配線し、必要に応じて設計者等による秘匿信号の観測及び制御を可能とした構造の回路基板である。
図1は、本発明の第1の実施形態に係る基板構造を用いた回路基板10の断面図を示す。図1に示すように、回路基板10は、上側基板11、上側多層基板12、部品内蔵層13、下側多層基板14及び下側基板15によって構成される。部品内蔵層13には、部品31、32及び33が内蔵されている。図1において、部品31、32及び33を相互に接続する信号線21が、耐タンパ性を要する信号が流れる信号線であるものとする。耐タンパ性を要する信号とは、例えばマイコンのメモリバスやデバッグ用信号線等の回路基板設計者等が、第三者に観測や制御をしてほしくない信号をいう。以下、この信号を秘匿信号という。この信号線21は、回路基板10の表面(上側基板11及び下側基板15)に箔やビアとして現れず、部品内蔵層13だけで配線されている。また、信号線21は、部品31及びビア22を経由して、回路基板10の上側基板11に露出している観測点34に接続されている。観測点34は、テストパッド、テストピン又はコネクタ等の外部接続のための部品である。
第1の実施形態に係る回路基板10における部品31は、信号線21と観測点34との接続を制御する部品、言い換えれば外部アクセス用部品である。この部品31に以下に示すような様々な機能を備えさせることによって、様々な耐タンパ性を実現させることができる。
1.暗号化機能
スクランブルエンジン等の暗号化機能を備えた部品31を用いれば、信号線21に流れる秘匿信号に所定の暗号(スクランブル)を施して、観測点34に出力させることができる。このため、観測点34をプロービングされても、観測される信号に施された暗号を解読しない限り、秘匿内容はわからない。よって、暗号方式を知っている設計者等だけが自由に秘匿信号を観測又は制御できるようになるので、第三者に対する耐タンパ性が向上する。なお、暗号の解読は、デコード部品35を観測点34に接続すること等で行えばよい。例えば、デコード部品35を回路基板10上の予め定めた位置に搭載してもよいし(図2)、別基板に搭載されたデコード部品35をケーブル23等を用いて外部接続してもよい(図3)。
なお、秘匿信号が複数あるような場合には、1つの暗号化機能を用いて全ての秘匿信号に対して同一の暗号化を施してもよいし、2つ以上の暗号化機能を用いて予め分類された秘匿信号毎に異なる暗号化を施してもよい。このように、複数の暗号化を用いることにより、第三者によるプロービングをより困難にして耐タンパ性の向上が期待できる。
2.高速I/F機能
秘匿信号が複数あるような場合には、その秘匿信号の数だけ観測点34も必要になることが考えられる。この場合には、信号線21を流れる秘匿信号の周期よりも短い周期で動作し、かつ入力する信号をパラレル−シリアル変換する高速インタフェース(I/F)機能を備えた、部品31を用いる。これにより、信号線21を流れる秘匿信号を、その周期に合わせて高速にサンプリングし圧縮して出力することができるので、外部に露出する観測点34の数を減らすことができる。よって、回路基板の面積に対する観測点の占有面積が縮小され、回路基板の製造コストを低下させることが可能となる。
3.出力選択機能
製品出荷前にだけ秘匿信号の観測又は制御ができればよいという場合には、出力選択機能を備えた部品31を用いればよい。この部品31とは、典型的には接続/非接続を切り換えられるスイッチであるが、ゼロオーム抵抗のようなジャンパ部品やバスバッファ等の信号を伝達させる部品であってもよい。前者の部品31である場合は、秘匿信号の観測や制御に必要な時にだけ接続側に切り換えられ、最終的には非接続側に切り換えられた状態で出荷される。後者の部品31である場合は、秘匿信号の観測や制御に必要な時にだけ配置接続され、最終的には回路基板10に未実装の状態で出荷される。こうすることで、信号線21が回路基板10の内部層に隠蔽され、第三者に対して完璧な耐タンパ性を実現することができる。なお、暗号化機能や高速I/F機能を備える部品も、製品出荷時に未実装であってもよい。
4.デバッグ機能
製品出荷前にだけ秘匿信号の観測又は制御ができればよいという場合には、デバッグ機能を備えた部品31を用いてもよい。デバッグ機能とは、例えば、信号線21を監視しており、予め設計者等から指定されたアドレスやデータ等のトリガが発生した場合、発生前後の状態を部品31内のメモリに保存し、後から設計者等にメモリの内容を観測可能にさせる機能である。又は、信号線21を監視しており、予め設計者等から指定されたアドレスやデータ等のトリガが発生した場合、部品32や33等の必要な部品の動作を停止させ、後から設計者等の指示に応じて動作を再開(さらには再停止)させる機能である。このデバッグ機能を備えた部品31を搭載して開発を行い、最終的には回路基板10に未実装の状態で出荷してもよい。こうすることで、信号線21が回路基板10の内部層に隠蔽され、第三者に対して完璧な耐タンパ性を実現することができる。
なお、部品31に、暗号化機能とデバッグ機能との両方を備えさせてもよい。このような部品31を用いれば、設計者等が暗号化による信号遅延を気にすることなく、開発することができるという効果がある。
また、部品31に、暗号化機能に加えて、回路基板10の一部を制御するマイコン機能及びマイコン用デバッグ機能(例えば、JTAG(ジョイント・テスト・アクション・グループ))をも備えさせてもよい(図4)。このような部品31を用いれば、マイコンのデバッグ情報を暗号化して観測点34に出力することが可能となり、耐タンパ性が向上するという効果がある。この場合、暗号化機能部とマイコン機能及びマイコン用デバッグ機能部とが異なる部品であってもよい(図5)。
以上のように、本発明の第1の実施形態に係る回路基板は、耐タンパ性を要する秘匿信号が流れる信号線、秘匿信号の入出力に関連する部品、及び外部アクセス用部品を全て内部層に構成し、表面には暗号化等がされた秘匿信号を出力する構造としている。これにより、設計者等による観測性及び制御性を確保しつつ、第三者によるプロービングを困難にさせて耐タンパ性を向上させることができる。また、外部アクセス用部品を製品出荷時に未実装にすることで、完璧な耐タンパ性を実現することができる。さらに、本発明の回路基板による暗号化は、従来の集積回路内での暗号化とは異なるため、任意の市販部品と暗号化部品とを組み合わせることが可能であり、安価に耐タンパ性を兼ね備えた回路基板を開発できるという効果がある。
なお、図1に示した回路基板10は一例であって、回路基板の内部層の構成としては、上側多層基板12、部品内蔵層13及び下側多層基板14以外にも、全ての内部層を部品内蔵層とたり、多層基板と部品内蔵層とを交互に組み合わせる等、部品が内蔵可能であれば回路基板の構成は自由に定めることが可能である。
(第2の実施形態)
本発明の第2の実施形態に係る回路基板は、秘匿信号の信号線を内部層に配線し、2端子部品やQFP(クワッド・フラット・パッケージ)部品等の端子が露出している部品を内部層に配置させた構造の回路基板である。
図6は、本発明の第2の実施形態に係る基板構造を用いた回路基板40の断面図を示す。図6に示すように、回路基板40は、上側基板41、上側多層基板42、部品内蔵層43、下側多層基板44及び下側基板45によって構成される。上側基板41上には、部品61が載置されている。部品内蔵層43には、部品62及び63が内蔵されている。図6において、部品62と部品63とを接続する信号線51が、耐タンパ性を要する秘匿信号が流れる信号線であるものとする。この信号線51は、ビア52を経由して、部品61に接続されている。
この第2の実施形態に係る回路基板40における上側基板41上に載置される部品61は、載置したときに信号端子が表面に露出しない、すなわちプロービングできない部品である。例えば、BGA(ボール・グリッド・アレイ)パッケージ等である。部品62及び63のような、載置したときに信号端子が表面に露出する部品は、全て部品内部層43に配置される。このような構成により、部品61を回路基板40から外すことがなければ、耐タンパ性を要する信号線51に流れる秘匿信号が外部に現れない。
以上のように、本発明の第2の実施形態に係る回路基板は、耐タンパ性を要する秘匿信号が流れる信号線、及び秘匿信号の入出力に関連する部品のうち載置したときに信号端子が表面に露出する部品を全て内部層に構成し、表面には秘匿信号を露出させない。これにより、第三者によるプロービングを困難にさせて耐タンパ性を向上させることができる。
(第3の実施形態)
本第3の実施形態では、上記第1及び第2の実施形態で述べた基板構造を、携帯電話やPDA等の携帯端末に使用した例を説明する。
周知のように、携帯電話には、使用者自身及び通話相手に関する個人情報や、パスワード等が記憶されている。これらの個人情報やパスワードも、第三者に知られたくない秘匿情報であるため、不正行為に対する耐タンパ性を有していることが望ましい。そこで、携帯電話の回路基板として、秘匿情報が記憶されるメモリ部品と秘匿情報に関する信号が流れる信号線とを全て内部層に構成したものを使用すればよい。図7A及び図7Bは、この構成の具体的な一例を示す図であり、秘匿情報が記憶される不揮発性メモリ73(Flashメモリ)、秘匿情報の処理に用いられる作業用メモリ(SRAM)74、秘匿情報に関する信号が流れる信号線81及びダンピング抵抗72が、部品内蔵層43に構成されており、CPU71が上側基板41上に構成されている。なお、どの部品及び信号線を部品内蔵層43に構成すべきかは、携帯電話の処理回路や秘匿情報として扱う信号によって各々異なることは言うまでもない。
また近年、携帯電話やICカード等に搭載された非接触通信機能を利用して、金銭支払い等を行うシステムも実用化されつつある。例えば、JR西日本が実施しているICOCA(登録商標)システムである。このシステムでは、データ通信だけで金銭の支払いやチャージ等が行われるため、金銭的な損害を被らないためにもシステムを搭載した携帯電話等では耐タンパ性が特に重要となる。よって、このようなシステムを搭載した携帯電話等では、秘匿情報が記憶されるメモリ部品、秘匿情報に関する信号が流れる信号線、さらには非接触通信処理を行う部品(又は、処理プログラムが格納されたメモリ)75及びその信号線83をも、全て内部層に構成した回路基板を使用すればよい。図7Cは、この構成の具体的な一例を示す図である。
以上のように、携帯電話やPDA等の携帯端末に使用する回路基板について同様の基板構造を採用することで、第三者によるプロービングを困難にさせて耐タンパ性を向上させることができる。なお、図7A〜図7Cの例は、携帯端末に、上記第2の実施形態の基板構造を適用させた場合を例示したが、設計者等による観測性及び制御性を確保できる上記第1の実施形態の基板構造を適用させても構わない。
なお、上述した第1〜第3の実施形態の回路基板のように、耐タンパ性を要する秘匿信号が流れる信号線及び秘匿信号の入出力に関連する部品を全て内部層に構成する構造とすれば、そのままの状態でのプロービングは不可能である。しかし、悪意の第三者が、回路基板の表面を剥がしたり削ったりして、内蔵層の部品や信号線等を露出させることも十分に考えられる。そこで、このような第三者による回路基板の剥離や掘削への対策として、回路基板に部品破壊機能を備えさせることが好ましい。この部品破壊機能は、例えば以下のようにして回路基板に備えさせることが可能である。
部品内蔵層と秘匿信号の入出力に関連する部品との間の接着強度が、部品自体の破壊強度よりも大きくなるようにする。これにより、部品を部品内蔵層から剥がそうとした場合には、部品自体を破壊することができる。
又は、部品内蔵層と秘匿信号の入出力に関連する部品との間の接着強度が、部品と秘匿信号が流れる信号線(配線パターン)との接続強度よりも大きくなるようにする。これにより、部品を部品内蔵層から剥がそうとした場合には、部品と信号線との間の電気的接続を途切れさせることができる。
あるいは、部品内蔵層に、秘匿信号の入出力に関連する部品の破壊強度又はこの部品と秘匿信号が流れる信号線との接続強度よりも、大きい残留応力を持たせる。ここで、残留応力とは、部品内蔵層に残留している応力、例えば曲げた状態から戻るときの力のことである。この残留応力は、部品内蔵層が無傷であれば力を保持したままの状態を維持し、部品内蔵層に何らかの損傷が加われば解放される。これにより、部品内蔵層を切削や研磨した場合には、部品自体を破壊したり部品と信号線との間の電気的接続を途切れさせたりすることができる。
(第4の実施形態)
本第4の実施形態では、上記第1〜第3の実施形態で説明した回路基板の設計を支援する装置(CAD装置等)を説明する。本第4の実施形態に係る回路基板の設計支援装置及び方法の特徴は、周知の回路基板設計装置及び方法に、秘匿信号を考慮させることが加わる点である。なお、周知の回路基板設計装置及び方法は、例えば特許文献2で詳細に記載されている。
図8は、本発明の第4の実施形態に係る回路基板の設計支援装置を概念的に説明する機能ブロック図である。図8において、設計支援装置は、コマンド入力部801と、データ入力部802と、入力コマンド解析部803と、設計情報記憶部804と、表示部805と、耐タンパ性信号検出部806と、耐タンパ性配置部807と、耐タンパ性配線部808と、耐タンパ性信号チェック部809とを備えている。
コマンド入力部801は、キーボードやマウス等の入力インタフェースであり、ユーザ操作による各種設計コマンドの入力を受け付けるものである。データ入力部802は、回路図作成CAD装置等(図示せず)によって作成された回路図情報等を入力する。入力コマンド解析部803は、コマンド入力部801に入力された設計コマンドを解析して、そのコマンド種別を判定する。この設計コマンドには、部品配置コマンドや配線コマンド等がある。設計情報記憶部804は、データ入力部802から入力された回路図情報、基板情報、層構成情報、部品情報、接続情報、信号情報及び設計基準情報等の、回路基板の設計に必要な設計情報を記憶する。秘匿信号であるか否かに関する情報は、例えば設計者等に指定される等によって信号情報の中に含められる。表示部805は、設計すべき回路基板の設計過程に応じた表示画面を表示する。
秘匿信号の指定方法としては、設計者等がTCKTDI、TMS、TDO、NRD、NWT等の信号名を1本づつ指示してもよい。また、*CS*、ADR*等の所定のスペルを指定し、それを含む信号を秘匿信号としてもよい。また、回路基板に含まれる信号についてグループ分けを施し、そのうちの1グループに耐タンパ性の属性を持たせることで、秘匿信号としてもよい。
図9をさらに参照して、耐タンパ性に関する回路基板の設計支援方法を説明する。
耐タンパ性信号検出部806は、設計情報記憶部804に記憶された信号情報のうち、秘匿信号を検出する(ステップS901)。耐タンパ性配置部807は、耐タンパ性信号検出部806で検出された秘匿信号に接続される部品のうち、所定のパッケージ(端子が露出する部品等)を有している部品を内部層に配置し、その他の部品を配置可能な領域に配置する設計処理を行う(ステップS902)。この設計処理での部品配置方法は、従来のCAD装置で用いられている方法でも構わないし、設計者等がコマンド入力部801から指示しても構わない。また、信号端子が露出する部品であっても、例えばBGAパッケージやCSPパッケージ等であれば、設計者等の判断により回路基板の上側又は下側の表面に配置してもよい。
耐タンパ性配線部808は、耐タンパ性配置部807によって各部品が配置された後、秘匿信号を内部層の領域だけで配線し、その他の配線を配線可能な領域で配線する設計処理を行う(ステップS903)。耐タンパ性信号チェック部809は、耐タンパ性配置部807及び耐タンパ性配線部808で設計処理された回路基板について、秘匿信号が内部層だけで配線されているか、また秘匿信号が流れる信号線や部品端子が回路基板の表面に露出していないか等をチェックする(ステップS904)。秘匿信号が流れる部品端子、信号線又はビア等が回路基板の表面に露出している場合には、設計者等に対して警告が通知される(ステップS905、S906)。警告通知の手段としては、表示部805の画面上においてメッセージを表示したり警告箇所をハイライト表示させてもよいし、ビープ音等の音で通知してもよい。また、ログを残しておいてもよい。警告を受けた設計者等は、再度部品配置及び信号配線を行う(ステップS902以降を繰り返し)。
以上のように、本発明の第4の実施形態に係る回路基板の設計支援装置及び方法を用いれば、上記第1〜第3の実施形態で説明した耐タンパ性を向上させた回路基板を容易に設計することが可能となる。また、設計が上手くいかなかった場合でも、設計者等に対して警告が通知されるので、回路設計ミスを防止することができる。
本発明の回路基板、回路基板の設計支援装置及び方法は、回路基板を流れる耐タンパ性を要する秘匿信号のプロービングを困難にして、設計者等による観測及び制御を可能にしつつ第三者に対する耐タンパ性を向上させる場合等に有用である。
本発明の第1の実施形態に係る基板構造を用いた回路基板10の断面図 観測点34にデコード部品35を接続した回路基板10の断面図 観測点34にデコード部品35を接続した回路基板10の他の断面図 部品内蔵層13に内蔵される部品の一例を示す図 部品内蔵層13に内蔵される部品の一例を示す他の図 本発明の第2の実施形態に係る基板構造を用いた回路基板40の断面図 本発明の第3の実施形態に係る回路基板70の断面図 部品内蔵層43に内蔵される部品の一例を示す図 部品内蔵層43に内蔵される部品の他の一例を示す図 本発明の第4の実施形態に係る回路基板の設計支援装置を概念的に説明する機能ブロック図 本発明の第4の実施形態に係る回路基板の設計支援方法の処理手順を示すフローチャート
符号の説明
10、40、70 回路基板
11、41 上側基板
12、42 上側多層基板
13、43 部品内蔵層
14、44 下側多層基板
15、45 下側基板
21、51、81、83 信号線
22、52、82 ビア
23 ケーブル
31〜33、35、61〜63、71〜75 部品
34 観測点
801 コマンド入力部
802 データ入力部
803 入力コマンド解析部
804 設計情報記憶部
805 表示部
806 耐タンパ性信号検出部
807 耐タンパ性配置部
808 耐タンパ性配線部
809 耐タンパ性信号チェック部

Claims (1)

  1. 上側多層基板と、下側多層基板と、前記上側多層基板と前記下側多層基板との間に配置された部品内蔵層とを備えた、多層構造の回路基板であって、
    前記部品内蔵層は、
    前記上側多層基板の前記部品内蔵層と接する面上に実装された第1の部品と、
    前記下側多層基板の前記部品内蔵層と接する面上に実装された第2の部品と、
    前記部品内蔵層の内部だけで配線され、前記第1の部品と前記第2の部品とを層間接続する、秘匿信号が流れる信号線とを内蔵し、
    前記秘匿信号が流れる信号線は、前記回路基板の表面に箔やビアとして現れず、
    前記上側多層基板の最上層あるいは前記下側多層基板の最下層の面上に第3の部品が実装され、
    前記部品内蔵層は、前記秘匿信号が流れる信号線と回路基板表面に設けられた所定の観測点とを接続するための、ゼロオーム抵抗あるいはバスバッファ等の信号を伝達させる部品からなる外部アクセス用部品を実装するための領域であって、前記外部アクセス用部品が未実装の領域を有する構造であることを特徴とする、回路基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035819A (ja) * 2005-07-26 2007-02-08 Matsushita Electric Ind Co Ltd 放送受信モジュールとこれを用いた放送受信機器
JP2010028245A (ja) * 2008-07-15 2010-02-04 Mitsumi Electric Co Ltd デジタル放送受信機
JP5647681B2 (ja) * 2009-07-07 2015-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 多層のセキュリティ保護された構造体
JP5781725B2 (ja) * 2009-08-07 2015-09-24 日本電産サンキョー株式会社 磁気ヘッドおよびこの磁気ヘッドを備えるカードリーダ
JP2012053788A (ja) * 2010-09-02 2012-03-15 Canon Inc 半導体集積回路装置
JP5602668B2 (ja) * 2011-03-24 2014-10-08 日本電産サンキョー株式会社 媒体処理装置およびフレキシブルケーブル
JP6276635B2 (ja) 2014-04-14 2018-02-07 日本電産サンキョー株式会社 プリント基板およびカードリーダ
JP6523152B2 (ja) * 2015-12-10 2019-05-29 日本電信電話株式会社 センサ中継装置
JP7186829B1 (ja) 2021-06-21 2022-12-09 三菱電機株式会社 制御装置および制御装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697666A (ja) * 1992-09-16 1994-04-08 Hitachi Ltd 電子装置
JP3683031B2 (ja) * 1996-04-17 2005-08-17 株式会社リコー プログラム保護装置
JP3772852B2 (ja) * 1996-10-25 2006-05-10 富士ゼロックス株式会社 情報処理装置
JP2002299842A (ja) * 2001-01-10 2002-10-11 Matsushita Electric Ind Co Ltd 多層基板、多層基板の設計装置、多層基板の設計方法、プログラム及びコンピュータ読み取り可能な記録媒体
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法

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