JP4536155B2 - 電流抑制素子、記憶素子、及びこれらの製造方法 - Google Patents

Description

本発明は、高集積化および高速化に適した不揮発性記憶素子に用いる電流抑制素子、それを用いた記憶素子およびその製造方法に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される不揮発性記憶装置の大規模化、高集積化、高速化が急速に進んでおり、またその用途も急速に拡大している。

その中でも、不揮発性の抵抗変化素子を記憶素子として利用してそれをマトリクス状に配設する形態の記憶装置が提案され、３次元メモリとしてさらなる大規模化、高集積化、高速化が期待されている。

この抵抗変化素子は、主として金属酸化物からなる材料により構成される薄膜を有している。この薄膜に電気パルスを印加すると、その電気抵抗値が変化し、かつ、その変化した後の電気抵抗値が保存される。従って、この薄膜の高抵抗状態と低抵抗状態とを、それぞれ、例えば２値データの“１”と“０”とに対応させると、抵抗変化素子に２値データを記憶させることが可能になる。尚、抵抗変化素子の薄膜に印加する電気パルスの電流密度や、電気パルスの印加により発生する電界の大きさは、薄膜の物理的な状態を変化させるには十分であり、かつ、薄膜を破壊しない程度であればよい。

また、２値をとる抵抗変化素子においては、同一の極性で異なる電圧の電気パルスを印加することにより抵抗値が変化する抵抗変化素子（いわゆるユニポーラ型）と異なる極性の電気パルスの印加により抵抗値が変化する抵抗変化素子（いわゆるバイポーラ型）がある。一般的に、ユニポーラ型抵抗変化素子は、低抵抗状態から高抵抗状態にする（いわゆるリセット）時に、高抵抗状態から低抵抗状態にする（いわゆるセット）時より書き込み時間を要する特性を有する。一方、バイポーラ型抵抗変化素子では、セット／リセット時ともに短い時間で書き込みが可能である。

このような、抵抗変化素子が、それぞれ互いに接触せずに直交する複数のワード線と複数のビット線との各々の立体交差部に複数配設されてなる記憶装置（いわゆる、クロスポイント型の記憶装置）においては、ある抵抗変化素子にデータを書き込む際に、迂回電流により他の抵抗変化素子の電気抵抗値が変化してしまうという障害（以下、この障害を「書き込みディスターブ」という）が発生する場合がある。そのため、このようなクロスポイント型の記憶装置を構成する場合には、書き込みディスターブの発生を防止するための格別な構成を別途設ける必要がある。

ユニポーラ型抵抗変化素子においては、同一の極性の電気パルスにより抵抗変化素子に抵抗変化を起こすことができるので、ｐ−ｎ接合ダイオードやショットキーダイオードのような単極性の電流抑制素子（１つの電圧の極性の電圧範囲において高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有する）を抵抗変化素子に直列に配置することにより、書き込みディスターブの発生を防止できる。

このような書き込みディスターブの発生を防止することが可能な記憶装置として、記憶素子が抵抗変化素子とショットキーダイオード（電流抑制素子）との直列回路により構成されている記憶装置が開示されている（例えば、特許文献１参照）。

かかる提案された記憶装置では、データを書き込むべき記憶素子（選択記憶素子）以外の記憶素子において、抵抗変化素子への迂回電流がショットキーダイオードにより阻止される。これにより、クロスポイント型の記憶装置において、書き込みディスターブの発生が防止される。ここで、この提案された記憶装置では、抵抗変化素子へのデータの書き込みは、同じ極性の電気パルスを抵抗変化素子に印加することにより行われる。従って、抵抗変化素子に対して直列に接続されたショットキーダイオードによりデータの書き込みが阻害されることはない。

一方、バイポーラ型抵抗変化素子を用いる場合、抵抗変化素子に対して書き込みに双極性の電気パルスを用いるため、双極性の電流抑制素子（正／負の極性の電圧範囲において、それぞれ高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有する）を抵抗変化素子に直列に配置する必要がある。このような特性を備える素子としては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）、ＭＳＭダイオード（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）、或いは、バリスタ等の二端子素子が知られている。

図１７は電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図１７（ａ）はＭＩＭ、ＭＳＭ、あるいはバリスタ等の双極性の電流抑制素子の電圧−電流特性図であり、図１７（ｂ）はショットキーダイオードの電圧−電流特性図である。

図１７（ｂ）に示すように、ショットキーダイオードは、非線形の電気抵抗特性を示すものの、その電流−電圧特性は印加電圧の極性に対して全く対称ではない。

これに対して、図１７（ａ）に示すように、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の二端子素子は、非線形の電気抵抗特性を示し、かつ、その電流−電圧特性は印加電圧の極性に対して実質的に対称となる。即ち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となる。また、これらの二端子素子では、印加電圧が第１の臨界電圧（範囲Ａの下限電圧）以下でありかつ第２の臨界電圧（範囲Ｂの上限電圧）以上である範囲（つまり、範囲Ｃ）では電気抵抗が非常に高く、その一方で、第１の臨界電圧を超えるか、または、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、これらの二端子素子は、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れるという、非線形の電気抵抗特性を有している。

従って、これらの双極性の電流抑制素子として利用すれば、セット／リセットにおいて共に高速動作が可能なバイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置において、書き込みディスターブの発生を回避することが可能となる。

ところで、抵抗変化型の記憶装置においては、抵抗変化素子へのデータの書き込み時、抵抗変化素子に電気パルスを印加することによりその電気抵抗値を変化させて、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常は、抵抗変化素子に大電流を流す必要がある。例えば、抵抗変化素子を備える記憶装置の動作において、バリスタを用いて抵抗変化素子へのデータの書き込み時に３００００Ａ／ｃｍ^２以上の電流密度で電流を流すことが開示されている（例えば、特許文献２参照）。

また、タングステンには、α態、β態、アモルファス態の３種類が存在する。特許文献３では、配線材料として用いるタングステンとして、β−タングステンが用いられている。

特開２００４−３１９５８７号公報 特開２００６−２０３０９８号公報 特開平３−５７２１４号公報

先行特許文献で示されたように、高速で動作可能なバイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置を実現するためには、上述した双極性の電流抑制素子が必要であるが、記憶装置が備える抵抗変化素子へのデータの書き込み時、抵抗変化素子に電気パルスを印加することによりその電気抵抗値を変化させて、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常は、抵抗変化素子に大電流を流す必要がある。この観点に基づけば、ＭＩＭダイオードは絶縁膜を電極間にはさんだ構造で、あまり大きな電流は流すことができないという課題がある。また、バリスタは電極間にはさまれた材料の結晶粒界の特性により整流特性を得るため、積層構造の多層メモリ等に適用した場合、電流抑制素子特性にばらつきが発生するという課題がある。また、ＭＳＭダイオードは金属電極間に半導体をはさんだ構造であり、ＭＩＭダイオードより高い電流供給能力が期待でき、また結晶粒界等の特性を使用しないので、製造工程中の熱履歴等に左右されにくくばらつきの少ない電流抑制素子を得ることが期待できるが、特許文献２で開示されているような３００００Ａ／ｃｍ^２以上の電流を供給できるＭＳＭダイオードは報告されていない。

本発明は、上記課題に鑑み、大電流密度の電流供給能力とプロセス安定性を併せ持つ、双極性のＭＳＭダイオードに有用な半導体材料と電極材料を開示し、バイポーラ型抵抗変化素子を組み合わせて、クロスポイント型の不揮発性記憶装置としている。

すなわち、本発明は、上記で説明した双極性の電流抑制素子であり、かつ３００００Ａ／ｃｍ^２以上の電流を供給可能なＭＳＭダイオードとその製造方法を開示し、不揮発性記憶装置の、より一層の大規模化、高集積化、高速化を可能とする電流抑制素子、それを用いた記憶素子、ならびにその製造方法を提供することを目的としている。

上記課題を解決するために、本発明に係る電流抑制素子は、極性が正または負の電気パルスの印加時に流れる電流を抑制する電流抑制素子であって、前記電流抑制素子は、第１の電極と、電流抑制層と、第２の電極と、を備え、前記電流抑制層が、ＳｉＮ_ｘにより構成され、前記第１の電極及び前記第２の電極の少なくとも一方が体心立法格子（ｂｃｃ）構造を有するα−タングステン（α−Ｗ）により構成されている。ここで、ＳｉＮ_ｘとは、いわゆる窒化シリコンのことであり、ｘの値は窒化の程度を示している。

かかる構成とすることにより、第１の電極と第２の電極に隣接する電流抑制層との間に形成される電位障壁による整流性を得ることができ、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、選択された抵抗変化素子には抵抗変化に必要な電流を流すことが可能で、かつ非選択の抵抗変化素子には抵抗変化に必要な電流を流さない特性を有する電流抑制素子を提供することが可能になる。

ＳｉＮ_ｘは、ｘの値（即ち、ＳｉＮ_ｘの窒化の程度）を制御することにより、電流抑制層の禁制帯幅を制御することが可能である。従って、電流抑制層と共に電流抑制素子を構成する電極の材料の種類に応じて電流抑制層の禁制帯幅を制御することにより、電極と電極に隣接する電流抑制層との間に形成される電位障壁の大きさを制御することが可能となり、電流抑制素子を構成する電極として様々な電極材料を使用することが可能となる。これにより、電流制御素子、及び、これを備えた記憶素子の製造プロセスにおける自由度が大きくなるという利点が得られる。更に、ＳｉＮ_ｘは、半導体産業において既に使用実績のある材料である。そのため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた電流制御素子を提供することが可能になる。

また、前記第１の電極及び前記第２の電極の少なくとも一方としてα−Ｗを適用する。Ｗは半導体産業において既に使用実績のある材料であるため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた電流抑制素子を提供することが可能になる。更に、Ｗはエレクトロマイグレーション耐性の高い材料であるため、電流抑制素子の信頼性上の観点から、より好ましい。

上記電流抑制素子において、前記電流抑制層が、ＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成されていてもよい。

更に、前記電流抑制層がＳｉＮ_ｘ（０．３≦ｘ≦０．６）により構成される構成とすることにより、良好な整流性に加えて、第１の電極と第２の電極に隣接する電流抑制層との間に形成される電位障壁の高さをより好適にすることができ、電流抑制素子に流すことができる電流密度を３００００Ａ／ｃｍ^２以上にすることが可能になる。その結果、抵抗変化素子へのデータ書き込み時に３００００Ａ／ｃｍ^２以上の電流密度の電流を流すことが実現可能となる。

また、上記課題を解決するために、本発明に係る電流抑制素子の製造方法は、第１の電極を形成する工程と、ＳｉＮ_ｘからなる電流抑制層を形成する工程と、第２の電極を形成する工程と、を含む、極性が正または負の電気パルスの印加時に流れる電流を抑制する電流抑制素子の製造方法であって、前記第１の電極及び前記第２の電極の少なくとも一方をα−Ｗにより形成する工程を含み、前記電球抑制層を形成する工程は、多結晶シリコンからなるターゲットを用い、窒素を含む雰囲気中においてスパッタリングする工程を含んでいる。

かかる方法とすると、電流抑制層であるＳｉＮ_ｘのｘの値は、スパッタリング時の雰囲気（窒素のガス流量比）のみによって制御することが可能であるため、ｘを制御したＳｉＮ_ｘの成膜が容易となる。また、多結晶シリコンをターゲット材に用いるため、半導体製造プロセスで従来多用されているＤＣスパッタ法が適用可能であり、設備信頼性の観点からより好ましい。さらに、多結晶シリコンをターゲット材に用いるため、高い純度を保ちながらターゲットを大口径化することが容易である。このため、不純物の少ない（従って、ｘの値によって、その特性がよく制御された）ＳｉＮ_ｘの大面積成膜が容易となり、結果として使用ウエハの大口径化が容易になる等といった、品質管理や生産性に関して優れた製造方法が得られる。

上記電流抑制素子の製造方法において、ＳｉＮ_ｘからなる電流抑制層を形成する工程は、ＳｉＮ_ｘ（０＜ｘ≦０．８５）からなる電流抑制層を形成する工程であってもよい。

上記電流抑制素子の製造方法において、α−タングステンを形成する工程は、タングステンからなるターゲットを用い、圧力が０．８Ｐａ以下の、アルゴンを含む雰囲気中においてスパッタリングする工程を含んでもよい。

また、前記第１の電極及び前記第２の電極の少なくとも一方として、ｂｃｃ構造を有するα−Ｗを形成する方法を含み、Ｗは半導体産業において既に使用実績のある材料であるため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた電流抑制素子の製造方法を提供することが可能になる。更に、Ｗはエレクトロマイグレーション耐性の高い材料であるため、信頼性に優れた電流抑制素子の製造方法を提供することが可能になる。

また、上記課題を解決するために、本発明に係る記憶素子は、極性が正または負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備え、前記電流抑制素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された電流抑制層と、を備え、前記電流抑制層が、ＳｉＮ_ｘにより構成され、前記第１の電極及び前記第２の電極の少なくとも一方がα−Ｗにより構成されている。

かかる構成とすると、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子の抵抗変化層に金属酸化物材料を使用する場合であっても抵抗変化素子に大電流を流すことが可能である、データを問題無く確実に書き込むことが可能な記憶素子を提供することが可能になる。

特に、ＳｉＮ_ｘを電流抑制層に適用する場合、ｘの値（即ち、ＳｉＮ_ｘの窒化の程度）を制御することにより、電流抑制層の禁制帯幅を制御することが可能である。従って、電流抑制層と共に電流抑制素子を構成する電極の材料の種類に応じて電流抑制層の禁制帯幅を制御することにより、電極と電極に隣接する電流抑制層との間に形成される電位障壁の大きさを制御することが可能となり、電流抑制素子を構成する電極として様々な電極材料を使用することが可能となる。これにより、記憶素子の構成の自由度が大きくなるという利点が得られる。更に、ＳｉＮ_ｘは、半導体産業において既に使用実績のある材料である。そのため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた記憶素子を提供することが可能になる。

上記記憶素子において、前記電流抑制層が、ＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成されていてもよい。

また、前記第１の電極及び前記第２の電極の少なくとも一方として、ｂｃｃ構造を有するα−タングステンを適用すると、Ｗは半導体産業において既に使用実績のある材料であるため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた電流抑制素子を提供することが可能になる。更に、Ｗはエレクトロマイグレーション耐性の高い材料であるため、記憶素子の信頼性上の観点から、より好ましい。

更に、前記電流抑制層がＳｉＮ_ｘ（０．３≦ｘ≦０．６）で構成することにより、良好な整流性に加えて、第１の電極と第２の電極に隣接する電流抑制層との間に形成される電位障壁の高さをより好適にすることができ、電流抑制素子に流すことができる電流密度を３００００Ａ／ｃｍ^２以上にすることが可能になる。その結果、抵抗変化素子へのデータ書き込み時に３００００Ａ／ｃｍ^２以上の電流密度の電流を流すことが実現可能となる。

また、本発明に係る記憶素子の製造方法は、極性が正または負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子を形成する工程と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子を形成する工程と、を含み、前記電流抑制素子を形成する工程は、第２の電極を形成する工程と、ＳｉＮ_ｘからなる電流抑制層を形成する工程と、第１の電極を形成する工程と、を含み、前記第１の電極及び前記第２の電極の少なくとも一方をα−Ｗにより形成する工程を含み、前記電球抑制層を形成する工程は、多結晶シリコンからなるターゲットを用い、窒素を含む雰囲気中においてスパッタリングする工程を含んでいる。

かかる方法とすると、電流抑制層であるＳｉＮ_ｘのｘの値は、スパッタリング時の雰囲気（窒素のガス流量比）のみによって制御することが可能であるため、ｘを制御したＳｉＮ_ｘの成膜が容易となる。また、多結晶シリコンをターゲット材に用いるため、半導体製造プロセスで従来多用されているＤＣスパッタ法が適用可能であり、設備信頼性の観点からより好ましい。さらに、多結晶シリコンをターゲット材に用いるため、高い純度を保ちながらターゲットを大口径化することが容易である。このため、不純物の少ない（従って、ｘの値によって、その特性がよく制御された）ＳｉＮ_ｘの大面積成膜が容易となり、結果として使用ウエハの大口径化が容易になる等といった、品質管理や生産性に関して優れた記憶素子の製造方法が得られる。

上記記憶素子の製造方法において、ＳｉＮ_ｘからなる電流抑制層を形成する工程は、ＳｉＮ_ｘ（０＜ｘ≦０．８５）からなる電流抑制層を形成する工程であってもよく、ＳｉＮ_ｘ（０．３≦ｘ≦０．６）からなる電流抑制層を形成する工程であってもよい。

上記記憶素子の製造方法において、α−タングステンを形成する工程は、タングステンからなるターゲットを用い、圧力が０．８Ｐａ以下の、アルゴンを含む雰囲気中においてスパッタリングする工程を含んでもよい。

上記記憶素子の製造方法において、α−タングステンを形成する工程は、ＣＶＤによりα−タングステンを堆積させる工程を含んでもよい。

また、前記第１の電極及び前記第２の電極の少なくとも一方として、ｂｃｃ構造を有するα−Ｗを形成する方法を含み、Ｗは半導体産業において既に使用実績のある材料であるため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた記憶素子の製造方法を提供することが可能になる。更に、Ｗはエレクトロマイグレーション耐性の高い材料であるため、信頼性に優れた記憶素子の製造方法を提供することが可能になる。

また、上記課題を解決するために、本発明に係る記憶装置は、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、該抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子とを備え、該電流抑制素子は第１の電極と第２の電極と該第１の電極と該第２の電極との間に配設された電流抑制層とを備え、該電流抑制層がＳｉＮ_ｘにより構成され、前記第１の電極及び前記第２の電極の少なくとも一方がα−タングステンにより構成されているている複数の記憶素子と、複数のビット線と、前記複数のビット線に各々立体交差する複数のワード線と、を備え、前記複数の記憶素子は前記抵抗変化素子と前記電流抑制素子との直列回路を備え、前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、該各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている。

上記記憶装置において、該電流抑制層がＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成されていてもよく、前記電流抑制層が、ＳｉＮ_ｘ（０．３≦ｘ≦０．６）により構成されていてもよい。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明に係る電流抑制素子、記憶素子及びこれらの製造方法は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な電流抑制素子、記憶素子及びこれらの製造方法を提供することができるという効果を奏する。

図１は、本発明の実施の形態に係る電流抑制素子を備える記憶装置の構成を模式的に示すブロック図である。 図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。 図３は、窒素ガスの流量比を変化させて成膜した複数のＳｉＮ_ｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。 図４は、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層とＷ（タングステン）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。 図５は、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層とＷからなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。 図６は、ＤＣマグネトロンスパッタ法で成膜したＷのＸ線回折パターンを示すグラフである。 図７は、（ａ）はＷの膜のＳＥＭ観察写真による断面写真、（ｂ）はＷの膜のＳＥＭ観察写真による斜め上方向から見た上面写真である。 図８は、（ａ）はＷの膜のＳＥＭ観察写真による断面写真、（ｂ）はＷの膜のＳＥＭ観察写真による斜め上方向から見た上面写真である。 図９（ａ）はＷの膜のＳＥＭ観察写真による断面写真、図９（ｂ）はＷの膜のＳＥＭ観察写真による斜め上方向から見た上面写真である。 図１０（ａ）はＷの膜のＳＥＭ観察写真による断面写真、図１０（ｂ）はＷの膜のＳＥＭ観察写真による斜め上方向から見た上面写真である。 図１１は、４種類のＷの膜の抵抗率を測定した結果を示すグラフである。 図１２は、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層とＷからなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフであって、（ａ）はｘ＝０．３の場合の特性グラフ、（ｂ）はｘ＝０．６の場合の特性グラフである。 図１３（ａ）〜（ｄ）は、本発明の実施の形態に係る記憶素子の構成例を模式的に示す断面図である。 図１４（ａ）、（ｂ）は、本発明の実施の形態に係る記憶素子の構成例を模式的に示す断面図である。 図１５は、本発明の実施の形態に係る記憶素子の製造方法の一例を説明するフローチャートである。 図１６は、ＣＶＤ法を用いて形成したα−タングステン膜を、スパッタで形成したタングステン膜と比較したＸ線回折スペクトルである。 図１７は、電流抑制素子の電流−電圧特性を模式的に示す特性図であって、（ａ）はバリスタ等の二端子素子の特性図、（ｂ）はショットキーダイオードの特性図である。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。

図１は、本発明の実施の形態に係る記憶素子を備える記憶装置の構成を模式的に示すブロック図である。尚、図１では、本発明を説明するために必要となる構成要素のみを図示し、その他の構成要素は図示を省略している。

図１に示すように、本実施の形態に係る記憶装置２１は、いわゆるクロスポイント型の記憶装置である。この記憶装置２１は、記憶素子アレイ２０と、記憶素子アレイ２０を駆動するための周辺回路（例えば、ビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７）とを備えている。

ここで、実際の記憶素子アレイは、通常、複数のビット線と複数のワード線とを有しているが、本明細書では、図１に示すように、記憶素子アレイの構成を容易に理解可能とするため、４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３とを備える記憶素子アレイ２０を例示する。

本実施の形態に係る記憶素子アレイ２０では、４本のビット線ＢＬ０〜ＢＬ３と、４本のワード線ＷＬ０〜ＷＬ３とが、互いに直角に立体交差するように配設されている。そして、これらの４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３との立体交差部１１の各々には、記憶素子３（いわゆる、セル）が配設されている。換言すれば、本実施の形態に係る記憶素子アレイ２０では、記憶素子３が４行４列のマトリクス状に配設されている。ここで、記憶素子３の各々は、抵抗変化素子１と、この抵抗変化素子１に対して直列に接続された電流抑制素子２との直列回路により構成されている。そして、この直列回路の一端及び他端が、各々、その立体交差部１１に対応するビット線ＢＬ０〜ＢＬ３及びワード線ＷＬ０〜ＷＬ３に接続されている。

そして、図１に示すように、４本のビット線ＢＬ０〜ＢＬ３の一端が、ビット線デコーダ４に接続されている。また、ビット線ＢＬ０〜ＢＬ３の他端が、読み出し回路５に接続されている。一方、４本のワード線ＷＬ０〜ＷＬ３の両端が、ワード線デコーダ６，７に接続されている。

このように、２つのワード線デコーダ６，７をワード線ＷＬ０〜ＷＬ３の両端に配設することにより、例えば、偶数番目のワード線をワード線デコーダ６に接続し、奇数番目のワード線をワード線デコーダ７に接続するというように、ワード線ＷＬ０〜ＷＬ３をワード線デコーダ６とワード線デコーダ７とに交互に接続することができる。本実施の形態では、図１では具体的には図示してはいないが、このような接続形態を採用している。かかる構成とすることにより、ワード線ＷＬ０〜ＷＬ３の間隔を小さくすることができると共に、ワード線デコーダ６，７の回路配置に関する自由度を大きくすることができる。

かかる記憶装置２１では、ビット線デコーダ４が、制御器（図示せず）からの指令に応じて、ビット線ＢＬ０〜ＢＬ３を選択する。また、ワード線デコーダ６，７は、制御器からの指令に応じて、ワード線ＷＬ０〜ＷＬ３を選択する。そして、ビット線デコーダ４とワード線デコーダ６，７とは、制御器からの指令がデータの書き込み（以下、単に「書き込み」という）であるか、或いは、データの読み出し（以下、単に「読み出し」という）であるかに応じて、ビット線ＢＬ０〜ＢＬ３における選択されたビット線とワード線ＷＬ０〜ＷＬ３における選択されたワード線との間に、その電圧が所定の書き込み電圧Ｖｗである電気パルス（正確には、電圧パルス）、または、その電圧が所定の読み出し電圧Ｖｒである電気パルス（正確には、電圧パルス）を印加する。一方、読み出し時、読み出し回路５は、ビット線ＢＬ０〜ＢＬ３における選択されたビット線に流れる電流値を検出して、選択された記憶素子３に記憶されたデータを読み出し、これを制御器に向けて出力する。ここで、図１に示すビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７等の周辺回路は、例えば、ＭＯＳＦＥＴにより構成される。また、記憶装置２１は、通常、半導体の製造プロセスにより作製される。

尚、本実施の形態では、電流抑制素子２を構成する第１の電極３２，及び第２の電極３１（図２参照）は、各々、抵抗変化素子１の一方の電極（図示せず）及びワード線ＷＬ０〜ＷＬ３の何れかに接続されている。一方、抵抗変化素子１の他方の電極（図示せず）は、ビット線ＢＬ０〜ＢＬ３の何れかに接続されている。しかし、このような形態に限定されることはなく、例えば、電流抑制素子２の第１の電極３２（または、第２の電極３１）を抵抗変化素子１の一方の電極と共用とする構成としてもよい。

次に、本実施の形態に係る記憶素子を構成する抵抗変化素子の構成について詳細に説明する。

図１に示す抵抗変化素子１は、対向する一対の電極（図示せず）の間に抵抗変化材料からなる薄膜（図示せず：以下、この薄膜を「抵抗変化薄膜」という）が配設され構成されている。この抵抗変化薄膜に所定の電気パルスを印加すると、所定の低抵抗状態（以下、この状態を単に「低抵抗状態」という）と所定の高抵抗状態（以下、この状態を単に「高抵抗状態」という）との間で、抵抗変化薄膜の状態が遷移する。ここで、この抵抗変化薄膜は、所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。本実施の形態では、この低抵抗状態と高抵抗状態とに、各々、２値データの“０”及び“１”の何れか一方及び他方が割り当てられており、抵抗変化薄膜の状態を低抵抗状態と高抵抗状態との間で遷移させるために、極性の異なる電気パルスを印加する。このような、抵抗変化薄膜を構成するための抵抗変化材料としては、ペロブスカイト型の金属酸化物や、典型金属または遷移金属の酸化物等を用いることができる。

具体的には、抵抗変化薄膜を構成するための抵抗変化材料としては、Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３（０＜ｘ＜１）、ＴｉＯ_２、ＮｉＯ_ｘ（ｘ＞０）、ＺｒＯ_ｘ（ｘ＞０）、ＦｅＯ_ｘ（ｘ＞０）、Ｃｕ_ｘＯ（ｘ＞０）、ＴａＯ_ｘ（０＜ｘ＜２．５）等や、これらの置換体、または、これらの混合物や積層構造物等が挙げられる。勿論、抵抗変化材料は、これらの抵抗変化材料に限定されることはない。

次に、本発明の実施の形態に係る記憶素子を構成する抵抗変化素子の製造方法について説明する。

抵抗変化素子を形成する場合には、所定の基板の主面上に電極（図示せず：以下、この電極を「下部電極」という）、抵抗変化薄膜、下部電極と対をなす電極（図示せず：以下、この電極を「上部電極」という）を、この順に形成する。先ず、下部電極の成膜であるが、成膜条件は、使用する電極材料等によって変わるが、例えば、Ｐｔ（白金）を下部電極の材料に用いる場合はＤＣマグネトロンスパッタ法を用い、成膜の際の圧力を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、Ａｒ（アルゴン）流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。なお、下部電極の成膜方法はスパッタ法に限定されるものではなく、いわゆる化学気相堆積法（ＣＶＤ法）やスピンコート法等を使用してもよいことを付記しておく。

次に、下部電極の主面上に、抵抗変化薄膜を形成する。この成膜方法も、使用する抵抗変化薄膜の材料によって変わるが、例えば、ＦｅＯ_ｘ（酸化鉄）を抵抗変化薄膜の材料に用いる場合は、ＲＦマグネトロンスパッタ法を用い、酸化鉄ターゲットをＡｒ雰囲気の下でスパッタリングすることによりＦｅＯ_ｘ薄膜を形成する。具体的には、圧力を０．５〜２Ｐａとし、基板温度を２０〜３００℃とし、Ａｒ流量を２０ｓｃｃｍとし、ＲＦパワーを２００〜３００Ｗとした上で、ＦｅＯ_ｘ膜の厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。なお、抵抗変化薄膜の成膜方法はスパッタ法に限定されるものではなく、いわゆるＣＶＤ法やスピンコート法等を使用してもよい。

最後に、抵抗変化薄膜の主面上に、上部電極をスパッタ法により形成する。ここで、上部電極の成膜条件は、使用する電極材料等によって変わるが、例えば、Ｐｔを上部電極の材料に用いる場合には、下部電極の成膜時と同様にしてＤＣマグネトロンスパッタ法を用い、成膜の際の圧力を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、Ａｒ流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。なお、上部電極の成膜方法はスパッタ法に限定されるものではなく、いわゆるＣＶＤ法やスピンコート法等を使用してもよいことを付記しておく。

次に、本実施の形態に係る電流抑制素子の特徴的な構成について詳細に説明する。

本実施の形態において、電流抑制素子は、対向する一対の電極の間に電流抑制層を配設することにより構成している。この構成は、先に述べたＭＩＭダイオード或いはＭＳＭダイオードの構成と同じ構成である。そして、本実施の形態に係る電流抑制素子は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称となる。そのため、本実施の形態に係る電流抑制素子によれば、極性の異なる電気パルスを印加する場合でも、書き込みディスターブの発生を防止することが可能になる。

また、本実施の形態に係る電流抑制素子の電流−電圧特性は、電極と電極に隣接する電流抑制層との間に形成される電位障壁に大きく依存し、この電位障壁により整流性が生じるため、非線形の電気抵抗特性が得られる。本実施の形態では、かかる特性を有効に利用しながら、電位障壁の高さをある程度以下の高さに抑制することにより、大電流を流すことができる電流抑制素子を提供する構成について説明する。

以下、本実施の形態に係る電流抑制素子の具体的な構成について、図面を参照しながら詳細に説明する。

図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。

図２に示すように、電流抑制素子２は、第１の電極３２と、第２の電極３１と、これらの第１の電極３２及び第２の電極３１の間に配設された電流抑制層３３とにより構成されている。

本実施の形態では、前記第１の電極あるいは前記第２の電極として、タングステン（Ｗ）を適用している。Ｗは、半導体産業において既に使用実績のある材料であるため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた電流抑制素子を提供することが可能になる。更に、Ｗはエレクトロマイグレーション耐性の高い材料であるため、電流抑制素子の信頼性上の観点から、より好ましい。本願の発明者らは、鋭意検討の結果、電極材料としてＷを用い、導通状態に流すことができる電流密度を十分に大きくすることが可能な電流抑制素子２の製造には、Ｗの中でも、体心立方格子構造（ｂｃｃ構造）を有するα−Ｗを電極材料として使用することが好ましいことを見い出した。なお、Ｗ電極適用時の電流抑制素子特性の電極依存性に関しては、後で詳細に説明する。

そして、本実施の形態では、電流抑制層３３がＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成されている。

ＳｉＮ_ｘのようなシリコン化合物は、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成し、このテトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムの構造に近い構造を有しているため、シリコン以外の元素を導入することによる構造の違いが物性に反映され易いという特徴を有している。このため、シリコン化合物を電流抑制層３３に適用すれば、シリコン化合物の構造制御作用により電流抑制層３３の物性を制御することが容易となる。従って、これにより、第１の電極３２及び第２の電極３１との間に形成される電位障壁の制御がより一層容易となるという効果が得られる。

特に、ＳｉＮ_ｘを電流抑制層３３として使用すると、ＳｉＮ_ｘ中の窒素の組成を変化させることにより禁制帯幅を連続的に変化させることが可能であるため、第１の電極３２及び第２の電極３１とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさが制御可能となり、より一層好ましい。

更に、ＳｉＮ_ｘは、半導体の製造工程において極一般的に使用されるシリコン及び窒素をその成分として有しており、現在の半導体の製造工程において広く使用されている。このため、ＳｉＮ_ｘの導入に起因する新たな不純物汚染の発生はなく、半導体製造ラインの保守保全上好都合である。また、加工面では、成膜或いはエッチング等に関して既存の設備の転用が容易であり、加工条件についても、既存の成膜或いはエッチング条件の転用で対応可能であるという利点を有する。

さて、極性の異なる電気パルスを印加してデータを確実に書き込み可能なクロスポイント型の記憶装置を構成するためには、電流抑制素子が「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」でありかつ「抵抗変化素子へのデータ書き込み時に必要な電流密度の電流を流すことができる素子」であることが求められる。また、記憶素子の微細化或いは高集積化といった観点からは、電流抑制素子の微細化が可能であり、かつ、特性のばらつきが小さいことが望ましい。

かかる観点に基づくと、電流抑制素子として適用可能な二端子素子（例えば、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等）の内、ＭＩＭダイオードは、絶縁体を金属間に挟んだ構造を有するため、大電流を定常的に流す用途には基本的に不向きであると考えられる。また、バリスタは、その特性が結晶粒界に起因することが知られているが、結晶の粒径分布の相違に基づく特性ばらつきが原理的に発生するため、微細化時の動作特性ばらつきが不可避となり、この点において電流抑制素子としては好ましくないと考えられる。また、ＭＳＭダイオードは、アモルファス半導体を使用する場合には半導体の構造に起因する特性ばらつきは原理的に発生しにくいと考えられるため、微細化時の動作特性ばらつきを回避することができるが、大電流を定常的に流す用途には報告がなされていない。

電流抑制層３３にＳｉＮ_ｘを適用する場合、先に述べたように、電流抑制層３３の電気伝導特性はｘの値によって大きく変化する。具体的には、いわゆる化学量論組成（ｘ＝１．３３、つまりＳｉ_３Ｎ_４）では絶縁体であるが、これより窒素の比率を小さくすると（即ち、ｘの値を小さくすると）ＳｉＮ_ｘは次第に半導体として振舞うようになる。そのため、ｘの値を適切に制御することにより、電流抑制層３３を有する電流抑制素子２をＭＳＭダイオードとして機能させることが可能となる。ここで、ＭＳＭダイオードは、印加電圧が第１の臨界電圧以下でありかつ第２の臨界電圧以上である範囲では電気抵抗が非常に高く、第１の臨界電圧を超えるか、または、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、ＭＳＭダイオードは、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れる（以下、この大電流が流れる状態を「導通状態」という）という、非線形の電気抵抗特性を有している。本実施の形態では、このようなＭＳＭダイオードの電気抵抗特性を有する電流抑制素子２を抵抗変化素子１に直列に接続することにより、迂回電流を確実に抑制する。

本願の発明者らは、鋭意検討の結果、ＳｉＮ_ｘにおけるｘの値を所定の範囲内の値に制御することにより、ＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能な電流抑制素子２の製造が可能であることを見い出した。尚、このＳｉＮ_ｘにおける適切なｘの値については、後に詳細に説明する。

次に、本発明の実施の形態に係る記憶素子を構成する電流抑制素子の製造方法について説明する。

電流抑制素子を製造する場合には、先ず、所定の基板の主面上に第１の電極３２としてＷを形成する。Ｗの成膜にはＤＣマグネトロンスパッタ法を用い、基板温度を２０〜２５℃、Ａｒ流量を５０ｓｃｃｍ、ＤＣパワーを２００〜３００Ｗ、成膜時の圧力を０．４〜０．８Ｐａに設定し、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。

次に、第１の電極３２の主面上に、電流抑制層３３としてのＳｉＮ_ｘ膜を形成する。この成膜の際には、例えば、多結晶シリコンターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタする手法（いわゆる、反応性スパッタ法）を用いる。そして、典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとした上で、ＳｉＮ_ｘ膜の厚さが５〜２０ｎｍとなるよう成膜時間を調節する。

最後に、電流抑制層３３の主面上に、第２の電極３１としてＷを形成する。Ｗの成膜にはＤＣマグネトロンスパッタ法を用い、基板温度を２０〜２５℃、Ａｒ流量を５０ｓｃｃｍ、ＤＣパワーを２００〜３００Ｗ、成膜時の圧力を０．４〜０．８Ｐａに設定し、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。

本実施の形態においては、電流抑制層３３としてのＳｉＮ_ｘ膜の形成には、多結晶シリコンからなるターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタする、いわゆる反応性スパッタ法を用いている。シリコンをターゲットに用いてスパッタ法を適用する場合、単結晶シリコンをターゲットに用いた場合は、ターゲットの電気抵抗が大きいため、半導体製造プロセスで従来多用されているＤＣスパッタ法が適用できず、ＲＦスパッタ法の成膜設備が必要となる、といった問題点がある。また、単結晶シリコンによるターゲットは、高純度なまま大口径化することが難しい。これに対して、多結晶シリコンをターゲット材に用いる場合は、半導体製造プロセスで従来多用されているＤＣスパッタ法が適用可能であり、設備信頼性の観点からより好ましい。また、多結晶シリコンをターゲット材に用いる場合は、高い純度を保ちながらターゲットを大口径化することが容易である。このため、不純物の少ない（従って、ｘの値によって、その特性がよく制御された）ＳｉＮ_ｘの大面積成膜が容易となり、結果として使用ウエハの大口径化が容易になる等といった、品質管理や生産性に関して優れた製造方法が得られる。

本実施の形態において、ＳｉＮ_ｘ膜におけるｘの値は、多結晶シリコンからなるターゲットをスパッタリングする条件（Ａｒと窒素とのガス流量比等）を変えることにより、適宜変化させることが可能である。

図３は、窒素ガスの流量比を変化させて成膜した複数のＳｉＮ_ｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。図３において、横軸は窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を示し、縦軸はＳｉＮ_ｘ膜におけるｘ値を示している。なお、図３には、２種類のＤＣスパッタ成膜装置（以下、装置Ａ、および装置Ｂと称する）を用いて成膜したＳｉＮ_ｘ膜に関するデータを示している。ここで、装置Ａでは直径１５０ｍｍの多結晶シリコンターゲットを用い、圧力を０．４Ｐａ、基板温度を２０℃、ＤＣパワーを３００Ｗと設定して成膜した試料の測定結果を示している。また、装置Ｂでは直径３００ｍｍの多結晶シリコンターゲットを用い、総ガス流量を１５ｓｃｃｍ（このときの圧力は約０．０８〜０．１Ｐａであった）、基板温度を２０℃、ＤＣパワーを１０００〜１３００Ｗと設定して成膜した試料の測定結果を示している。

図３に示すように、装置Ａおよび装置Ｂのいずれの成膜装置を使用した場合も、窒素ガスの流量比を０％から４０％まで連続的に変化させることにより、ＳｉＮ_ｘ膜におけるｘの値を連続的に変化させることが可能となる。このように、ＳｉＮ_ｘ膜における窒素の組成を窒素ガスの流量比により変化させることで、禁制帯幅を連続的に変化させることが可能となる。これにより、第１の電極３２及び第２の電極３１とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさを適切に制御することが可能となる。そして、これにより、電流抑制素子２にＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能となる。

以下、ＳｉＮ_ｘにおける適切なｘの値の検討内容について説明する。

図４は、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層とタングステン（Ｗ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を、印加電圧を−２〜２Ｖの範囲で０．２５Ｖ毎に測定した結果を示す特性グラフである。図４において、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流の絶対値を示している。

本実験では、基板の主面上にＷ，ＳｉＮ_ｘ，Ｗをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成し、これを測定対象とした。ここで、ＳｉＮｘ薄膜は、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタリングすることにより成膜した。ＳｉＮ_ｘ薄膜におけるｘの値は、スパッタ条件（アルゴンと窒素とのガス流量比等）を変えることにより変化させ、ｘの値は、それぞれ０．３、０．４５、０．６、０．８５であった。また、本実験におけるＷの成膜にはＤＣマグネトロンスパッタ法を用い、基板温度を２０〜２５℃、Ａｒ流量を５０ｓｃｃｍ、ＤＣパワーを３００Ｗ、成膜時の圧力を０．４Ｐａに設定することにより、α−Ｗを成膜した（Ｗ電極適用時の電流抑制素子特性の電極依存性に関しては、後で詳細に説明する。）。

図４に示すように、第１及び第２の電極３２，３１にＷを用い、電流抑制層３３をＳｉＮ_ｘにより構成した電流抑制素子２は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称な素子となることが判明した。また、電流抑制層３３にＳｉＮ_ｘを適用する場合には、ｘの値が大きくなるに連れて第１及び第２の電極３２，３１とこれらに隣接する電流抑制層３３との間に形成される電位障壁が大きくなることに対応して、導通状態となる電圧が大きくなることも図４より読み取れる。

実際、ｘの値が０．３から０．８５までの範囲においては、第１の電極３２と第２の電極３１との間の印加電圧が−２Ｖあるいは２Ｖの時、印加電圧が０Ｖの時と比較して電流密度の絶対値が４桁以上増大しており、良好な双方向ダイオード特性を有していることがわかる。また、同一印加電圧で比較した場合、ｘの値がより小さい方が流れる電流密度が大きい。また、ｘの値が０．３未満の場合においても、更に大きな電流密度が得られることが推察される。従って、電流抑制層３３にＳｉＮ_ｘを適用する場合には、ｘの値は０を超え０．８５以下であることが好ましいと考えられる。この構成を採る場合、電流抑制層３３は半導体として機能し、電流抑制素子２はＭＳＭダイオードとして機能する。

図５は、図４で測定対象とした電流抑制素子のうち、ＳｉＮ_ｘにおけるｘの値が０．３，０．４５，０．６の場合に関して、その電流−電圧特性を、図４より大きな印加電圧の領域まで測定した結果を示す特性グラフである。なお、図５では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。図５に示すように、ＳｉＮｘにおけるｘの値を０．３から０．６とすることで、印加できる電圧が、それぞれの条件に応じて、２．５Ｖから３．４Ｖとなり、何れの場合も３００００Ａ／ｃｍ^２を超える大きな電流密度を実現できることが判明した。従って、Ｗを電極に備える電流抑制素子を構成する場合、３００００Ａ／ｃｍ^２を超える大きな電流密度を実現するためには、ｘの値を０．３以上０．６以下とすることが好ましいと考えられる。

このように、第１及び第２の電極３２，３１とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさは、基本的には第１及び第２の電極３２，３１を構成する材料の仕事関数によって変化するが、電流抑制層３３を構成するＳｉＮ_ｘのｘの値を適切な値に設定することにより、所望の電位障壁の大きさを実現することが可能になる。つまり、本実施の形態によれば、電流抑制層３３を構成するＳｉＮ_ｘのｘの値を適切な値に設定することにより、電流抑制素子２の電気抵抗特性を所望の特性に制御することが可能となり、電流抑制素子２或いは記憶素子３の設計自由度が大きくなるという利点が得られる。

次に、電流抑制素子特性の電極材料依存性について説明する。

図６は、ＤＣマグネトロンスパッタ法で成膜したタングステン（Ｗ）のＸ線回折パターンを示しており、Ｘ線を入射角度１度でタングステン薄膜のサンプルに入射させ、ディテクタの角度（θ、入射X線の延長線からディテクタまでの角度）を変化させた際の、Ｘ線回折強度を示している。

サンプルは、ＷターゲットをＡｒガス雰囲気の下でスパッタリングすることにより、Ｗを成膜した。また、成膜条件としては、基板温度を２０〜２５℃、Ａｒ流量を５０ｓｃｃｍ、ＤＣパワーを２００〜３００Ｗとした上で、圧力が０．４Ｐａ、０．８Ｐａ、２Ｐａ、４Ｐａの４条件について試料を作成した。図６を見ると、成膜時の圧力によってＷの膜の構造が異なることがわかる。成膜時の圧力が０．４Ｐａあるいは０．８Ｐａの時には、Ｘ線回折パターンにα−タングステン（α−Ｗ）に起因するピーク群（図中に『↓』で示した４０．３°および７３．２°の２つのピーク）が見られ、この事実から、Ｗは面心立法格子構造を有するα−Ｗからなる薄膜となっているものと考えられる。一方、成膜時の圧力が２Ｐａあるいは４Ｐａの場合は、α−Ｗに起因するピーク群が小さくなるか、あるいは消失すると共に、Ａ１５構造を有するβ−タングステン（β−Ｗ）に起因するピーク群（図中に『↓』で示した３５．５°、３９．９°、４３．９°、７５．２°の４つのピーク）が現れ、これらが大きくなっていることから、主としてβ−ＷからなるＷの薄膜が形成されていると考えられる。

ここでは、Ｘ線回折法によりα−Ｗとβ−Ｗの存在を解析したが、透過型電子顕微鏡による電子線回折パターンでも解析は可能である。

図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）は、上に記した４条件で成膜した、膜厚が約５０ｎｍのＷの膜のＳＥＭ写真である。図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）は、Ｗの成膜時の圧力がそれぞれ０．４Ｐａ、０．８Ｐａ、２Ｐａ、４Ｐａの時の、Ｗの膜の断面のＳＥＭ観察時に撮影した写真であり、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）は、Ｗの成膜時の圧力がそれぞれ０．４Ｐａ、０．８Ｐａ、２Ｐａ、４Ｐａの時の、Ｗの膜の表面を斜め上方向からＳＥＭ観察した際に撮影した写真である。なお、図７〜図１０では、図中でＷの膜を『←Ｗ』で示している。これらの写真を見ると、図６と同様に、成膜時の圧力によってＷの膜の構造が異なることがわかる。成膜時の圧力が０．４Ｐａ（図７）あるいは０．８Ｐａ（図８）の時（すなわち、α−Ｗの時）には、Ｗは稠密な膜構造を有し、その表面は平滑であることが観察される。一方、成膜時の圧力が２Ｐａ（図９）あるいは４Ｐａ（図１０）の時には、Ｗの膜は柱状構造をとり、その表面には凹凸が見られる。

図１１には、これら４種類のＷの膜の抵抗率を測定した結果を示しているが、図６あるいは図７〜図１０で見られるような構造的な変化を反映して、Ｗの膜の抵抗率は成膜時の圧力によって異なることがわかる。すなわち、図１１に示したように、成膜時の圧力が０．４Ｐａあるいは０．８Ｐａの時（すなわち、α−Ｗの時）には、抵抗率は２×１０^−２ｍΩｃｍ程度であるのに対し、成膜時の圧力が２Ｐａの場合の抵抗率は４×１０^−１ｍΩｃｍ、圧力４Ｐａの時には、抵抗率は２ｍΩｃｍとなっている。

図１２（ａ）及び図１２（ｂ）は、図４と同様に、ＳｉＮ_ｘからなる膜厚１０ｎｍの電流抑制層とＷからなる一対の電極とを備える電流抑制素子の電流−電圧特性を０．２５Ｖ毎に測定した結果を示す特性グラフであり、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流の絶対値を示している。ここで、図１２（ａ）は、ＳｉＮ_ｘにおけるｘの値が０．３、図１２（ｂ）は、ＳｉＮ_ｘにおけるｘの値が０．６である場合の電流−電圧特性を示しており、図６と同様にＷの成膜については上に記した４条件（圧力＝０．４Ｐａ、０．８Ｐａ、２Ｐａ、４Ｐａ）を用いている。なお、電流抑制素子２の作成方法にいては図４で測定対象とした電流抑制素子の作成方法と同様である。Ｗ電極の成膜時の圧力が０．８Ｐａの場合は、Ｗ電極の成膜時の圧力が０．４Ｐａの場合と殆ど同じ電流−電圧特性を示していることから、電極材料がα−Ｗである電流抑制素子は電流抑制素子として良好な電流−電圧特性を示し、かつ、図５で既に見たように３００００Ａ／ｃｍ^２を超える大きな電流密度を実現できることがわかる。一方、Ｗ電極の成膜時の圧力が２Ｐａあるいは４Ｐａの（すなわち、電極材料が主としてβ−Ｗで構成される）場合は、電流抑制層を構成するＳｉＮ_ｘにおけるｘの値にかかわらず、電流抑制素子への印加電圧が±０．５Ｖの時点で既に非常に大きな電流が流れている。したがって、印加電圧の正負にかかわらず、電極間の漏洩電流が極めて大きい電流抑制素子になっており、Ｗ電極の成膜時の圧力が０．４Ｐａあるいは０．８Ｐａの時のような電流−電圧特性を示さない。これは、図７〜図１０で見られるようなＷ膜の表面状態の相違等に起因して、Ｗ電極の成膜時の圧力が２Ｐａあるいは４Ｐａの（すなわち、電極材料が主としてβ−Ｗで構成される）場合には、ｘの値にかかわらず、電流抑制層を構成するＳｉＮ_ｘとＷ電極との間に電位障壁が形成されていないためと考えられる。従って、電極材料としてＷを使用することを考えた場合、電極材料の抵抗率がより低く、電流抑制素子に適用した時に良好な電流−電圧特性を示し、かつ、３００００Ａ／ｃｍ^２を超える大きな電流密度を実現可能である、α−Ｗを選択することが好ましい。なお、熱力学的な観点から見ると、α−Ｗの方がβ−Ｗより安定であり、β−Ｗは高温で体積変化（収縮）を伴ってα−Ｗに変わるため、電極材料としてＷを使用する場合、α−Ｗを選択することは電流抑制素子の信頼性の観点からも好ましいと考えられる。

なお、α−Ｗを形成する方法としては、先に述べたようにスパッタ法が適用可能であるが、これに限定されるものではなく、いわゆるＣＶＤ法等を使用してもよい。また、α−Ｗを形成する方法としてスパッタ法を適用する場合は、先の実験結果より、Ｗターゲットを圧力０．８Ｐａ以下のＡｒガス雰囲気の下でスパッタリングすればよい。

次に、本発明の実施の形態に係る記憶素子の構成およびその製造方法について説明する。

図１３は、本発明の実施の形態に係る記憶素子に関し、いくつかの構成例を模式的に示す断面図である。図１３（ａ）は、下部電極４０、抵抗変化薄膜４１、上部電極４２からなる抵抗変化素子１と、第１の電極３２、電流抑制層３３、第２の電極３１からなる電流抑制素子２を備えた記憶素子３であり、電流抑制素子２は上部電極４２上に形成されている。記憶素子３の構成はこれに限られたものではなく、上部電極４２を第１の電極３２と共用する構成(図１３（ｂ）)や、あるいは、上部電極４２と第２の電極３２の間に密着メタル層４３を配置する構成（図１３（ｃ））としてもよい。また、上部電極４２と第１の電極３２をビア配線４４で接続する構成（図１３（ｄ））としてもよい。この類型として、ビア配線４４と第１の電極３２を同一材料で構成（図１４（ａ）および図１４（ｂ））することが考えられる。ビアホールへの埋込性に優れたＷをビア配線４４および第１の電極３２に用いることにより、微細加工に適した記憶素子が得られる。さらに、図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｂ）に示すような、電流抑制素子２を抵抗変化素子１の上に形成した構成に代えて、上下の配置を逆転して、電流抑制素子２を抵抗変化素子１の下に形成（図示せず）してもよい。なお、本発明の実施の形態に係る記憶素子の構成は、以上で説明した構成に限定されるものではないことを付記しておく。

図１５は、本発明の実施の形態に係る記憶素子の製造方法の一例を説明するフローチャートである。明確化のために、番号を付した一連の工程を示したが、その番号はそれぞれの工程順を必ずしも示さない。これらの工程の一部を省略し、または平行して行うことも可能であり、一連の順序を厳密に維持することを要求するものではない。

以下には、図１３（ａ）を例にして説明を行なう。

まず、工程１１０において基板を用意し、工程１２０において、所定の基板の主面上に下部電極４０、抵抗変化薄膜４１、上部電極４２を、この順に形成することにより、抵抗変化素子１を形成する。

次に、工程１３０において、電流制御素子２を形成する第１の電極３２としてα−Ｗを抵抗変化素子の上部電極上に形成する。工程１３０では、スパッタ法やＣＶＤ法等の方法が適用可能である。工程１３０においてスパッタ法を用いる場合、ＤＣマグネトロンスパッタ法を用いることが可能である。典型的な成膜条件は、圧力が０．４〜０．８Ｐａ、ＤＣパワーが２００〜３００Ｗ、Ａｒ流量が５０ｓｃｃｍであるが、これに限定されることはない。また、第２の電極３２の厚さは約２０〜１００ｎｍであることが好ましい。

Ｗ（特にα−Ｗ）を第１の電極３２として選択することは、電流抑制素子のオン電流や、電流抑制素子の信頼性、更には現在の半導体の製造プロセスとの親和性という観点から、より好ましい。さらに、Ｗを選択した場合、Ｗはシリコン半導体の種々の工程において既に使用実績のある材料であり、スパッタ法やＣＶＤ法等種々の成膜方法或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であるという利点がある。

次に、工程１４０において、電流抑制層３３を構成するＳｉＮ_ｘを第１の電極３２上に形成する。工程１４０では、スパッタ法やＣＶＤ法等の方法が適用可能である。工程１４０においてスパッタ法を用いる場合は、多結晶シリコンターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタリングする、反応性スパッタ法が適用可能である。典型的な成膜条件は、圧力が０．０８〜２Ｐａ、基板温度が２０〜３００℃、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）が０〜４０％、ＤＣパワーが１００〜１３００Ｗであるが、これに限定されることはない。また、ＳｉＮ_ｘ膜の厚さは約５〜２０ｎｍであることが好ましい。

次に、工程１５０において、電流制御素子２を形成する第２の電極３１としてα−Ｗを抵抗変化素子の上部電極上に形成する。工程１５０では、スパッタ法やＣＶＤ法等の方法が適用可能である。工程１５０においてスパッタ法を用いる場合、ＤＣマグネトロンスパッタ法を用いることが可能である。典型的な成膜条件は、圧力が０．４〜０．８Ｐａ、ＤＣパワーが２００〜３００Ｗ、Ａｒ流量が５０ｓｃｃｍであるが、これに限定されることはない。また、第１の電極３１の厚さは約２０〜１００ｎｍであることが好ましい。

Ｗ（特にα−Ｗ）を第１の電極３１として選択することは、電流抑制素子のオン電流や、電流抑制素子の信頼性、更には現在の半導体の製造プロセスとの親和性という観点から、より好ましい。さらに、Ｗを選択した場合、Ｗはシリコン半導体の種々の工程において既に使用実績のある材料であり、スパッタ法やＣＶＤ法等種々の成膜方法或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であるという利点がある。

なお、工程１３０における第１の電極３２、および工程１５０における第２の電極３１の構成材料の選択については、先に述べたようにα−Ｗが好ましいが、記憶素子３の製造プロセス全体の整合性（電流抑制素子２と抵抗変化素子１とを接続する層の密着性の確保、等が挙げられる）から、第１の電極３２あるいは第２の電極３１のどちらか一方にＷ以外の電極材料を使用することが好ましい場合がある。この場合、Ｗ以外の電極材料としては、Ａｌ、Ｃｕ、Ｔｉ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属や、これらの金属の混合物（合金）或いは積層構造物、或いは、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ_２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ_２、ＷＳｉＮ、ＲｕＯ_２、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＩｒＯ_２等の導電性を有する化合物、または、これらの導電性を有する化合物の混合物或いは積層構造物から選択される。中でも、エレクトロマイグレーション耐性の高い材料である、Ｃｒ、Ｍｏ、Ｎｂ、Ｔａ、Ｔｉ、Ｖ、Ｚｒ、Ｈｆ等の遷移金属や、シリサイド、ナイトライド、炭化物、硼化物等の化合物から選択されることが好ましい。勿論、電極材料はこれらの材料に限定されるわけではなく、電流抑制層３３との間で形成される電位障壁により整流性が生じるような材料であればよい。

図１５は、図１３（ａ）に示された記憶素子の製造方法の一例を説明するフローチャートとなっているが、これに対して工程の追加あるいは変更等を行なうことにより、図１３（ｂ）〜（ｄ）や図１４（ａ）〜（ｂ）に示された記憶素子の製造方法の一例を示すことが可能となる。例えば、図１４（ｂ）に示された記憶素子を製造する場合は、図１５で工程１３０を省略すればよい。また、図１３（ｃ）に示された記憶素子を製造する場合は、図１５において、工程１２０と工程１３０の間に密着メタル層４３を上部電極４０上に形成する工程を追加すればよい。さらに、図１３（ｄ）に示された記憶素子を製造する場合は、工程１２０と工程１３０の間に、抵抗変化素子１上を絶縁膜４５で被覆する工程と、絶縁膜４５を貫通して上部電極４２に至るビアホール（図示せず）を形成する工程と、ビアホール（図示せず）をＷ等の導電性材料で充填してビア配線４４を形成する工程と、を追加し、工程１３０において、第２の電極３２をビア配線４４と導通があるように形成すればよい。なお、以上は記憶素子の製造方法の一例であり、製造方法はこれらに限らないことを付記しておく。

以上、本発明によれば、記憶素子へのデータの書き込みの際、データを書き込むべき抵抗変化素子には大きな絶対値の電圧が印加され、それ以外の抵抗変化素子には小さな絶対値の電圧が印加されるよう電気パルスの電圧を設定すると、データを書き込むべき抵抗変化素子には大電流が流れ、それ以外の抵抗変化素子には電流が流れないようになる。従って、金属酸化物材料を用いて抵抗変化素子を構成する場合でも、選択された記憶素子にはデータが確実に書き込まれ、それ以外の記憶素子にはデータは書き込まれない。

しかも、本発明に係る電流抑制素子は、極性が正及び負の何れの印加電圧に対してもＭＩＭダイオードやバリスタ等の電気抵抗特性と同様の電気抵抗特性を示すので、異なる極性の書き込み電気パルスを用いても、迂回電流が確実に抑制される。これにより、記憶装置における書き込みディスターブの発生が確実に防止される。

更には、本発明によれば、電流抑制素子を半導体の製造プロセス及びその製造設備を用いて製造することができるので、電流抑制素子を微細化することが容易になると共に、高品質の電流抑制素子を製造することが可能になる。これにより、極性の異なる電気パルスを印加してデータを書き込む記憶素子及びそれをマトリクス状に配設してなる記憶装置の小型化及び高品質化が実現される。

以下、電極としてα−Ｗを形成する方法として、ＣＶＤ法を利用する場合について説明する。この方法は、電流抑制素子、記憶素子、記憶装置のいずれの製造方法においても使用できる。

ＣＶＤ法によりα−タングステン膜を形成する場合、まず、基板温度を４００［℃］以上４５０［℃］以下、成膜圧力を３０［Ｔｏｒｒ］以上８０［Ｔｏｒｒ］以下、ＷＦ_６ガスの流量を３０［ｓｃｃｍ］以上４０［ｓｃｃｍ］以下、ＳｉＨ_４ガスの流量を１０［ｓｃｃｍ］以上３０［ｓｃｃｍ］以下とし、ＳｉＨ_４ガスによりＷＦ_６ガスを還元することにより、タングステンの核となる層を形成する（核形成ステップ）。次いで、基板温度を４００［℃］以上４５０［℃］以下、成膜圧力を８０［Ｔｏｒｒ］以上１００［Ｔｏｒｒ］以下、ＷＦ_６ガスの流量を９０［ｓｃｃｍ］以上１００［ｓｃｃｍ］以下、Ｈ_２ガスの流量を７００［ｓｃｃｍ］以上１０００［ｓｃｃｍ］以下とし、Ｈ_２ガスによりＷＦ_６ガスを還元することにより、タングステン膜を形成する（膜形成ステップ）。

図１６は、ＣＶＤ法を用いて形成したα−タングステン膜を、スパッタで形成したタングステン膜と比較したＸ線回折スペクトルである。

実験条件は、以下の通りである。先ず、基板温度＝４０９［℃］、成膜圧力＝３０［Ｔｏｒｒ］、ＷＦ_６ガスの流量＝４０［ｓｃｃｍ］、ＳｉＨ_４ガスの流量＝２７［ｓｃｃｍ］の条件で、ＳｉＨ_４ガスによりＷＦ_６ガスを還元することにより、タングステンの核となる層を形成した。次いで、基板温度＝４１５［℃］、成膜圧力＝９０［Ｔｏｒｒ］、ＷＦ_６ガスの流量＝９５［ｓｃｃｍ］、Ｈ_２ガスの流量＝７００［ｓｃｃｍ］の条件で、Ｈ_２ガスによりＷＦ_６ガスを還元し、タングステン膜を形成した。

図１６中、●はβ−タングステンのピーク、○および△はα−タングステンのピークを示す。●と○とが近接する場合もあるが、両者はそれぞれβ−タングステンおよびα−タングステンの固有のピークである。

図１６を見れば分かるように、本実施例（ＣＶＤ）においても、α−タングステン（α−Ｗ）に起因するピーク（４０．３°および７３．２°の２つのピーク）が確認できる。したがって、本実施例でもα−タングステンが形成されていることが分かる。なお、△で示すピーク（５８．３°）は、本実施例（ＣＶＤ）のみに見られ、スパッタにより形成されたα−タングステンには明瞭には見られない。これは、製造方法の相違により、得られるタングステン膜の配向性が異なるためと考えられる。

なお、スパッタリング法を用いる場合でもＣＶＤ法を用いる場合でも、あるいはさらに別の方法を用いる場合でもであっても、ＳｉＮ_ｘにより構成された電流抑制層や、α−タングステンにより構成された電極に、他の不純物等が混入しうることは当然である。本発明は、上述した本発明の作用効果が失われない限度において、かかる不純物や他の材料が電流抑制層や電極に混入した態様を含む。

以上、いくつかの実施の形態を例として本発明に関する説明を行なったが、上記の実施の形態が本発明の範囲および精神から逸脱することなく、明らかな変更を受け得ることが可能なことを付記しておく。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明に係る電流抑制素子とその製造方法、および記憶素子とその製造方法、は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、書き込みディスターブが発生することなくデータを問題無く書き込み可能な電流抑制素子として、産業上の利用可能性を十分に有している。

１ 抵抗変化素子
２ 電流抑制素子
３ 記憶素子
３ａ 記憶素子（選択素子）
４ ビット線デコーダ
５ 読み出し回路
６，７ ワード線デコーダ
１１ 立体交差部
２０ 記憶素子アレイ
２１ 記憶装置
３１ 第２の電極
３２ 第１の電極
３３ 電流抑制層
４０ 下部電極
４１ 抵抗変化薄膜
４２ 上部電極
４３ 密着メタル層
４４ ビア配線
４５ 絶縁膜
ＷＬ０〜ＷＬ３ ワード線
ＢＬ０〜ＢＬ３ ビット線

Claims (9)

1. 極性が正または負の電気パルスの印加時に流れる電流を抑制する電流抑制素子であって、
   前記電流抑制素子は、第１の電極と、電流抑制層と、第２の電極と、を備え、
   前記第１の電極と前記第２の電極との間に前記電流抑制層が配設されることによりＭＳＭダイオードが構成され、
   前記電流抑制層が、ＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成され、前記第１の電極及び前記第２の電極の少なくとも一方がα−タングステンにより構成されている、電流抑制素子。
2. 前記式中のｘが０．３≦ｘ≦０．６を満たすことを特徴とする、請求項１記載の電流抑制素子。
3. 第１の電極を形成する工程と、前記第１の電極上にＳｉＮ_ｘ（０＜ｘ≦０．８５）で構成された電流抑制層を形成する工程と、前記電流抑制層上に第２の電極を形成して前記第１の電極と前記電流抑制層と前記第２の電極によりＭＳＭダイオードを構成する工程と、を含む、極性が正または負の電気パルスの印加時に流れる電流を抑制する電流抑制素子の製造方法であって、
   前記第１の電極及び前記第２の電極の少なくとも一方をα−タングステンにより形成する工程を含み、
   前記電流抑制層を形成する工程は、多結晶シリコンからなるターゲットを用い、窒素を含む雰囲気中においてＤＣスパッタリングする工程を含むことを特徴とする、電流抑制素子の製造方法。
4. 極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備える記憶素子であって、
   前記電流抑制素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された電流抑制層と、を備えることによりＭＳＭダイオードを構成し、
   前記電流抑制層が、ＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成され、前記第１の電極及び前記第２の電極の少なくとも一方がα−タングステンにより構成されている、記憶素子。
5. 前記式中のｘが０．３≦ｘ≦０．６を満たすことを特徴とする、請求項４記載の記憶素子。
6. 極性が正または負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子を形成する工程と、
   前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子を形成する工程と、を含む記憶素子の製造方法であって、
   前記電流抑制素子を形成する工程は、第１の電極を形成する工程と、前記第１の電極上にＳｉＮ_ｘ（０＜ｘ≦０．８５）で構成された電流抑制層を形成する工程と、前記電流抑制層上に第２の電極を形成して前記第１の電極と前記電流抑制層と前記第２の電極によりＭＳＭダイオードを構成する工程と、を含み、
   前記第１の電極及び前記第２の電極の少なくとも一方をα−タングステンにより形成する工程を含み、
   前記電流抑制層を形成する工程は、多結晶シリコンからなるターゲットを用い、窒素を含む雰囲気中においてＤＣスパッタリングする工程を含むことを特徴とする、記憶素子の製造方法。
7. 前記式中のｘが０．３≦ｘ≦０．６を満たすことを特徴とする、請求項６に記載の記憶素子の製造方法。
8. 極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、該抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子とを備え、該電流抑制素子は第１の電極と第２の電極と該第１の電極と該第２の電極との間に配設された電流抑制層とを備えることによりＭＳＭダイオードを構成し、該電流抑制層がＳｉＮ_ｘ（０＜ｘ≦０．８５）により構成され、前記第１の電極及び前記第２の電極の少なくとも一方がα−タングステンにより構成されている複数の記憶素子と、
   複数のビット線と、
   前記複数のビット線に各々立体交差する複数のワード線と、を備え、
   前記複数の記憶素子は前記抵抗変化素子と前記電流抑制素子との直列回路を備え、
   前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、該各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている、記憶装置。
9. 前記式中のｘが０．３≦ｘ≦０．６を満たすことを特徴とする、請求項８記載の記憶装置。