JP4552073B2 - 半導体集積回路 - Google Patents

Description

本発明は、信号を伝達する信号用回路を含む半導体集積回路に関する。

入力端子から入力クロック信号が入力されることにより、その入力クロック信号に応じた出力クロック信号を出力端子から出力するクロック信号用回路が知られている。この種のクロック信号用回路の一つとして、特許文献１に記載のクロック信号用回路は、入力クロック信号に対して出力クロック信号が遅延している時間である遅延時間を調整するために変更される調整用変更部を有する。具体的には、調整用変更部は、入力端子及び出力端子を接続する入出力用配線と遅延時間調整用回路素子（インバータ）とを接続する接続部である。
特開２００１−２３０３２４号公報

従って、例えば、半導体集積回路の設計（レイアウト）工程において、調整用変更部を変更するだけで、他のレイアウトを変更することなく、上記遅延時間を調整することができる。

しかしながら、上記クロック信号用回路においては、調整用変更部を変更すると、クロック信号用回路以外の回路を構成する外部配線（例えば、データ信号を伝達するための配線等）と調整用変更部との間の電気的な結合状態（例えば、調整用変更部と外部配線との間の静電容量）が変化する。この結果、実際の遅延時間が予定（設計）されていた遅延時間と相違してしまうという問題があった。このため、設計工程においては、調整用変更部を変更した後に、再度、遅延時間を推定し、遅延時間を再度調整する必要があった。即ち、遅延時間を調整するための手間が煩雑であるという問題があった。

このため、本発明の目的は、上述した課題である「遅延時間を調整するために信号用回路を変更した場合に外部配線によって遅延時間が変化させられること」を解決することが可能な半導体集積回路を提供することにある。

かかる目的を達成するため本発明の一形態である半導体集積回路は、
入力端子から入力信号が入力されることにより、その入力信号に応じた出力信号を出力端子から出力する信号用回路を含む回路である。

更に、上記信号用回路は、上記入力信号に対して上記出力信号が遅延している時間である遅延時間を調整するために変更される調整用変更部を有する。
加えて、上記半導体集積回路は、
上記信号用回路以外の回路を構成する外部配線と上記調整用変更部との間に配置されたシールド用導体を備える。

本発明は、以上のように構成されることにより、遅延時間を調整するために信号用回路を変更した場合に外部配線によって遅延時間が変化させられることを回避することができる。

本発明の一形態である半導体集積回路は、
入力端子から入力信号が入力されることにより、その入力信号に応じた出力信号を出力端子から出力する信号用回路を含む回路である。
更に、上記信号用回路は、上記入力信号に対して上記出力信号が遅延している時間である遅延時間を調整するために変更される調整用変更部を有する。
加えて、上記半導体集積回路は、
上記信号用回路以外の回路を構成する外部配線と上記調整用変更部との間に配置されたシールド用導体を備える。

これによれば、シールド用導体が調整用変更部と外部配線（例えば、データ信号を伝達するための配線）との間に配置される。これにより、シールド用導体は、調整用変更部を外部配線から遮蔽する。これにより、調整用変更部を変更することによる調整用変更部と外部配線との間の電気的な結合状態の変化（例えば、調整用変更部と外部配線との間の静電容量の変化）の程度を小さくすることができる。従って、実際の遅延時間を予定（設計）されていた遅延時間に確実に近づけることができる。

従って、上記信号用回路を用いることにより、半導体集積回路の設計（レイアウト）工程において、調整用変更部を変更するだけで、他の回路のレイアウトを変更することなく、上記遅延時間を高い精度にて調整することができる。換言すると、遅延時間を調整するために信号用回路を変更した場合に外部配線によって遅延時間が変化させられることを回避することができる。この結果、遅延時間を調整するための手間を軽減することができる。
加えて、上記構成によれば、外部配線が伝達する信号が、上記電気的な結合状態の変化によって変化させられる程度も小さくすることができる。

この場合、上記調整用変更部は、上記遅延時間を変更するために、上記入力端子及び上記出力端子を接続する入出力用配線と遅延時間調整用回路素子とを接続するように構成されることが好適である。

更に、この場合、
上記半導体集積回路は、半導体基板層と、第１の配線層と、第２の配線層と、を含む平板状の複数の層が積層されることにより形成され、
上記遅延時間調整用回路素子は、上記半導体基板層にて形成されるとともに、上記第１の配線層に入力端子が形成され、
上記入出力用配線は、上記第２の配線層にて形成され、
上記調整用変更部は、上記遅延時間調整用回路素子の入力端子と上記入出力用配線とを接続するためのビア部を含むことが好適である。

また、本発明に係る半導体集積回路の他の態様において、
上記半導体集積回路は、半導体基板層と、第１の配線層と、第２の配線層と、を含む平板状の複数の層が積層されることにより形成され、
上記遅延時間調整用回路素子は、上記半導体基板層にて形成されるとともに、上記第１の配線層に出力端子が形成され、
上記入出力用配線は、上記第２の配線層にて形成され、
上記調整用変更部は、上記遅延時間調整用回路素子の出力端子と上記入出力用配線とを接続するためのビア部を含むことが好適である。

更に、上記半導体集積回路のいずれかのシールド用導体は、上記第２の配線層に形成された配線であって、上記半導体基板層に直交する方向にて当該第２の配線層を見た場合において当該第２の配線層に形成された上記入出力用配線以外の上記外部配線と上記調整用変更部との間に配置された配線であるシールド用配線を含むことが好適である。

これによれば、シールド用配線は、第２の配線層に形成された外部配線から調整用変更部を遮蔽する。これにより、調整用変更部を変更することによる外部配線と調整用変更部との間の電気的な結合状態の変化の程度を小さくすることができる。

また、上記構成によれば、シールド用配線が配置された位置に外部配線が配置されることを防止することができる。従って、外部配線と調整用変更部との間の距離（最短距離）を長くすることができる。この結果、調整用変更部を変更することによる外部配線と調整用変更部との間の電気的な結合状態の変化の程度をより一層小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間により一層確実に近づけることができる。

更に、この場合、上記シールド用配線は、接地された接地用配線に接続されることが好適である。

加えて、この場合、上記シールド用配線は、上記信号用回路に印加される電源電圧に電位が設定された電源電圧用配線に接続されることが好適である。

これによれば、電源電圧用配線を流れる電流の大きさを小さくすることができる。この結果、電源電圧用配線にて配線抵抗に伴って発生する電圧降下の大きさを小さくすることができるので、電源電圧用配線の電位を電源電圧（電位）に確実に維持することができる。

更に、この場合、上記シールド用配線は、上記入出力用配線に沿って延びるとともに、当該入出力用配線を挟むように配置された第１のシールド用配線及び第２のシールド用配線を含むことが好適である。

これによれば、シールド用配線は、入出力用配線を両側から挟むように配置される。この結果、調整用変更部を変更することによる外部配線と調整用変更部との間の電気的な結合状態の変化の程度をより一層小さくすることができる。従って、実際の遅延時間を予定（設計）されていた遅延時間により一層近づけることができる。

加えて、この場合、上記シールド用導体は、上記半導体基板層に直交する方向にて上記第２の配線層を見た場合において、上記調整用変更部と重なるように配置された配線防止用配線を含むことが好適である。

これによれば、半導体基板層に直交する方向にて第２の配線層を見た場合において調整用変更部が比較的広い領域に延在している場合であっても、調整用変更部上に入出力用配線以外の外部配線が配置されることを防止することができる。

また、本発明に係る半導体集積回路の他の態様において、
上記調整用変更部は、上記第１の配線層にて上記遅延時間調整用回路素子の入力端子とその入力端子に接続された配線との接続部を含み、
上記入出力用配線は、上記半導体基板層に直交する方向にて上記第２の配線層を見た場合において、当該入出力用配線が上記調整用変更部を覆い隠すように形成され、
上記シールド用導体は、上記入出力用配線を含むことが好適である。

これによれば、入出力用配線は、第２の配線層に形成された外部配線から調整用変更部を遮蔽する。これにより、調整用変更部を変更することによる外部配線と調整用変更部との間の電気的な結合状態の変化の程度を小さくすることができる。

また、上記構成によれば、入出力用配線が形成された位置に外部配線が配置されることを防止することができる。従って、外部配線と調整用変更部との間の距離（最短距離）を長くすることができる。この結果、調整用変更部を変更することによる外部配線と調整用変更部との間の電気的な結合状態の変化の程度をより一層小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間により一層確実に近づけることができる。

また、上記半導体集積回路のいずれかの上記遅延時間調整用回路素子は、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを含むＣＭＯＳインバータであることが好適である。

これによれば、ＣＭＯＳインバータを構成するＰ型ＭＯＳトランジスタ（ＰＭＯＳ）及びＮ型ＭＯＳトランジスタ（ＮＭＯＳ）のゲート容量によって遅延時間を調整することができる。

この場合、上記遅延時間調整用回路素子は、上記Ｐ型ＭＯＳトランジスタのソース電極及びドレイン電極を接続するとともに上記Ｎ型ＭＯＳトランジスタのソース電極及びドレイン電極を接続し、且つ、当該Ｐ型ＭＯＳトランジスタのドレイン電極と当該Ｎ型ＭＯＳトランジスタのドレイン電極とを遮断した上記ＣＭＯＳインバータであることが好適である。

これによれば、ＰＭＯＳのソース電極、ＰＭＯＳのドレイン電極、ＮＭＯＳのドレイン電極、及び、ＮＭＯＳのソース電極を順に経由して流れるオフリーク電流を遮断することができる。この結果、遅延時間調整用回路素子によって消費される電力を低減することができる。

更に、この場合、上記入出力用配線に接続されていない上記遅延時間調整用回路素子は、上記Ｐ型ＭＯＳトランジスタのゲート電極及びソース電極を接続するとともに上記Ｎ型ＭＯＳトランジスタのゲート電極及びソース電極を接続した上記ＣＭＯＳインバータであることが好適である。

これによれば、入出力用配線に接続されていない遅延時間調整用回路素子における、ＰＭＯＳのゲート電極とソース電極との間を流れるゲートリーク電流、及び、ＮＭＯＳのゲート電極とソース電極との間を流れるゲートリーク電流、の両方を遮断することができる。この結果、遅延時間調整用回路素子によって消費される電力を低減することができる。

また、上記半導体集積回路のいずれかの信号用回路は、
上記入力信号として入力クロック信号が入力されるとともに、上記出力信号として出力クロック信号を出力するように構成されたクロック信号用回路であることが好適である。

また、本発明の他の態様において、上記半導体集積回路のいずれかの信号用回路は、
上記入力信号として入力データ信号が入力されるとともに、上記出力信号として出力データ信号を出力するように構成されたデータ信号用回路であることが好適である。

以下、本発明に係る、半導体集積回路の各実施形態について図１〜図９を参照しながら説明する。

＜第１実施形態＞
図１に示したように、第１実施形態に係る半導体集積回路１は、平板状の複数の層が積層された多層構造を有する。この複数の層は、半導体集積回路１の断面図である図１に示したように、半導体基板層Ｌ０と、複数（本例では、３つ）の配線層（第１の配線層Ｌ１、第２の配線層Ｌ２及び第３の配線層Ｌ３）と、を含む。なお、隣接する２つの層の間には、絶縁体（本例では、二酸化ケイ素を主成分とする材料）からなる層間絶縁膜ＩＤＦが形成されている。

半導体基板層Ｌ０は、シリコン基板ＳＳ、Ｎ型拡散層ＤＬｎ、Ｐ型拡散層ＤＬｐ、ゲートポリシリコンＧＰ、並びに、図示しないゲート酸化膜、ソース電極及びドレイン電極等を含む。半導体基板層Ｌ０には、これらを用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、並びに、図示しない抵抗及びダイオード等の回路構成素子が形成されている。

第１の配線層Ｌ１には、金属（本例では、銅である。アルミニウム等であってもよい）からなる配線Ｍ１が形成されている。同様に、第２の配線層Ｌ２には、金属からなる配線Ｍ２が形成され、第３の配線層Ｌ３には、金属からなる配線Ｍ３が形成されている。

更に、半導体基板層Ｌ０と第１の配線層Ｌ１との間の層間絶縁膜ＩＤＦには、コンタクト部ＣＮが形成されている。コンタクト部ＣＮは、金属からなり、配線Ｍ１と、ゲートポリシリコンＧＰ、Ｎ型拡散層ＤＬｎ又はＰ型拡散層ＤＬｐと、を接続する。

加えて、第１の配線層Ｌ１と第２の配線層Ｌ２との間の層間絶縁膜ＩＤＦには、ビア部Ｖ１が形成されている。ビア部Ｖ１は、金属からなり、配線Ｍ１と、配線Ｍ２と、を接続する。更に、第２の配線層Ｌ２と第３の配線層Ｌ３との間の層間絶縁膜ＩＤＦには、ビア部Ｖ２が形成されている。ビア部Ｖ２は、金属からなり、配線Ｍ２と、配線Ｍ３と、を接続する。

加えて、図２に示したように、半導体集積回路１は、クロック信号用回路（信号用回路）１０と、クロック信号用回路１０以外の回路を構成するデータ信号用配線（外部配線）３１，３２と、電源電圧用配線４１と、接地用配線４２と、を含む。

クロック信号用回路１０は、第１の配線層Ｌ１に形成された配線１１ａ〜１１ｐと、第２の配線層Ｌ２に形成された配線１２ａ，１２ｂと、を含む。配線１２ａは、クロック信号用回路１０の入力端子ＩＮを構成する。配線１２ｂは、クロック信号用回路１０の出力端子ＯＵＴを構成する。

クロック信号用回路１０は、等価回路である図２の（Ａ）に示したように、入力端子ＩＮと、出力端子ＯＵＴと、インバータ（ＣＭＯＳインバータ）ＩＮＶ１〜ＩＮＶ４と、を含む回路である。この等価回路においては、各インバータＩＮＶ１〜ＩＮＶ４は、並列に接続された２つのインバータの組を表す。従って、本例では、クロック信号用回路１０は、８つのインバータを含む。以下、後述する他の等価回路においても同様である。なお、インバータＩＮＶ２〜インバータＩＮＶ４のそれぞれは、遅延時間調整用回路素子を構成している。

図２の（Ｂ）は、クロック信号用回路１０のうちの、第１の配線層Ｌ１に形成された配線Ｍ１と、コンタクト部ＣＮと、ゲートポリシリコンＧＰと、Ｐ型拡散層ＤＬｐと、Ｎ型拡散層ＤＬｎと、を、半導体基板層Ｌ０に直交する方向にて第１の配線層Ｌ１から半導体基板層Ｌ０へ向かって見た図である。

また、図２の（Ｃ）は、クロック信号用回路１０のうちの、第２の配線層Ｌ２に形成された配線Ｍ２と、ビア部Ｖ１と、第１の配線層Ｌ１に形成された配線Ｍ１と、を、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２から半導体基板層Ｌ０へ向かって見た図である。

配線１２ａは、図示しない第３の配線層Ｌ３に形成された配線Ｍ３とビア部Ｖ２を介して接続されている。配線１２ａには、この配線Ｍ３から入力クロック信号（入力信号）が入力される。また、配線１２ｂは、図示しない第３の配線層Ｌ３に形成された配線Ｍ３とビア部Ｖ２を介して接続されている。クロック信号用回路１０は、配線１２ｂに接続された配線Ｍ３へ出力クロック信号（出力信号）を出力する。

配線１１ａとコンタクト部ＣＮを介して接続されたゲートポリシリコンＧＰは、インバータＩＮＶ１を構成するＮ型ＭＯＳトランジスタ（ＮＭＯＳ）及びＰ型ＭＯＳトランジスタ（ＰＭＯＳ）のゲート電極を構成している。

更に、Ｐ型拡散層ＤＬｐのうちの、配線１１ｂとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ１を構成するＰＭＯＳのソース電極が形成されている。加えて、Ｐ型拡散層ＤＬｐのうちの、配線１１ｃとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ１，ＩＮＶ２を構成するＰＭＯＳのソース電極が形成されている。

また、Ｎ型拡散層ＤＬｎのうちの、配線１１ｄとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ１を構成するＮＭＯＳのソース電極が形成されている。更に、Ｎ型拡散層ＤＬｎのうちの、配線１１ｅとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ１，ＩＮＶ２を構成するＮＭＯＳのソース電極が形成されている。

更に、Ｐ型拡散層ＤＬｐ及びＮ型拡散層ＤＬｎのうちの、配線１１ｆとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ１を構成するＰＭＯＳ及びＮＭＯＳのドレイン電極が形成されている。

同様に、配線１１ｇとコンタクト部ＣＮを介して接続されたゲートポリシリコンＧＰは、インバータＩＮＶ２を構成するＮＭＯＳ及びＰＭＯＳのゲート電極を構成している。即ち、配線１１ｇは、インバータＩＮＶ２の入力端子を構成している。

更に、Ｐ型拡散層ＤＬｐのうちの、配線１１ｈとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ２，ＩＮＶ３を構成するＰＭＯＳのソース電極が形成されている。加えて、Ｎ型拡散層ＤＬｎのうちの、配線１１ｉとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ２，ＩＮＶ３を構成するＮＭＯＳのソース電極が形成されている。更に、Ｐ型拡散層ＤＬｐ及びＮ型拡散層ＤＬｎのうちの、配線１１ｊとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ２を構成するＰＭＯＳ及びＮＭＯＳのドレイン電極が形成されている。

同様に、配線１１ｉとコンタクト部ＣＮを介して接続されたゲートポリシリコンＧＰは、インバータＩＮＶ３を構成するＮＭＯＳ及びＰＭＯＳのゲート電極を構成している。更に、Ｐ型拡散層ＤＬｐのうちの、配線１１ｋとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ３，ＩＮＶ４を構成するＰＭＯＳのソース電極が形成されている。加えて、Ｎ型拡散層ＤＬｎのうちの、配線１１ｌとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ３，ＩＮＶ４を構成するＮＭＯＳのソース電極が形成されている。更に、Ｐ型拡散層ＤＬｐ及びＮ型拡散層ＤＬｎのうちの、配線１１ｍとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ３を構成するＰＭＯＳ及びＮＭＯＳのドレイン電極が形成されている。

同様に、配線１１ｌとコンタクト部ＣＮを介して接続されたゲートポリシリコンＧＰは、インバータＩＮＶ４を構成するＮＭＯＳ及びＰＭＯＳのゲート電極を構成している。更に、Ｐ型拡散層ＤＬｐのうちの、配線１１ｎとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ４を構成するＰＭＯＳのソース電極が形成されている。加えて、Ｎ型拡散層ＤＬｎのうちの、配線１１ｏとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ４を構成するＮＭＯＳのソース電極が形成されている。更に、Ｐ型拡散層ＤＬｐ及びＮ型拡散層ＤＬｎのうちの、配線１１ｐとコンタクト部ＣＮを介して接続された部分には、インバータＩＮＶ４を構成するＰＭＯＳ及びＮＭＯＳのドレイン電極が形成されている。

なお、配線１１ｇと配線１２ｂとを接続するビア部Ｖ１と、第１の配線層Ｌ１における配線１１ｇと配線１１ｅとの間の部分と、は、調整用変更部ＡＪ１を構成している。

また、配線１１ｉのうちのゲートポリシリコンＧＰ上の部分と配線１２ｂとの間の層間絶縁膜ＩＤＦと、配線１１ｉのうちのゲートポリシリコンＧＰ上の部分（インバータＩＮＶ２の入力端子）とＮ型拡散層ＤＬｎ上の部分との間の部分（即ち、インバータＩＮＶ２の入力端子とその入力端子に接続された配線との接続部）と、は、調整用変更部ＡＪ２を構成している。

更に、配線１１ｌのうちのゲートポリシリコンＧＰ上の部分と配線１２ｂとの間の層間絶縁膜ＩＤＦと、配線１１ｌのうちのゲートポリシリコンＧＰ上の部分（インバータＩＮＶ３の入力端子）とＮ型拡散層ＤＬｎ上の部分との間の部分（即ち、インバータＩＮＶ３の入力端子とその入力端子に接続された配線との接続部）と、は、調整用変更部ＡＪ３を構成している。

加えて、配線１２ｂ（シールド用導体）は、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合において、調整用変更部ＡＪ１〜ＡＪ３を覆い隠すように形成されている。即ち、配線１２ｂの配線幅は、他の配線（データ信号用配線３１，３２、電源電圧用配線４１及び接地用配線４２）の配線幅よりも大きい。
これにより、配線１２ｂの一部は、データ信号用配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間に配置されている、と言うことができる。

また、配線１１ｂ，１１ｃ，１１ｈ，１１ｋ，１１ｎは、ビア部Ｖ１を介して電源電圧用配線４１に接続されている。また、電源電圧用配線４１は、電源に接続されている。電源電圧用配線４１の電位は、クロック信号用回路１０に印加される電源電圧（ＶＤＤ［Ｖ］）に設定されている。

一方、配線１１ｄ，１１ｅ，１１ｉ，１１ｌ，１１ｏは、ビア部Ｖ１を介して接地用配線４２に接続されている。接地用配線４２は、接地されている。即ち、接地用配線４２の電位は、接地電位（０［Ｖ］）に設定されている。

更に、配線１２ａと、配線１１ａ（即ち、インバータＩＮＶ１のゲート電極）と、はビア部Ｖ１を介して接続されている。加えて、配線１１ｆ（即ち、インバータＩＮＶ１のドレイン電極）と、配線１２ｂと、はビア部Ｖ１を介して接続されている。

このような構成により、配線１２ａ及び配線１２ｂは、入出力用配線を構成している、と言うことができる。
更に、配線１２ｂ（入出力用配線）と、配線１１ｇ（即ち、インバータＩＮＶ２の入力端子）と、はビア部Ｖ１を介して接続されている。

このように、クロック信号用回路１０においては、インバータＩＮＶ２が入出力用配線１２ｂに接続されている。これにより、インバータＩＮＶ２が入出力用配線１２ｂに接続されていない場合と比較して、入出力用配線１２ｂの配線容量は、インバータＩＮＶ２のゲート容量（ゲート電極とソース電極又はドレイン電極との間の静電容量）だけ大きくなる。従って、遅延時間は、インバータＩＮＶ２が入出力用配線１２ｂに接続されていない場合よりも長くなる。ここで、遅延時間は、入力クロック信号に対して出力クロック信号が遅延している時間である。

各データ信号用配線３１，３２は、データ信号を伝達するための配線である。各データ信号用配線３１，３２は、入出力用配線１２ｂから入出力用配線１２ｂの（最大の）配線幅と同じ距離だけ離れた位置に配置されている。

ところで、調整用変更部ＡＪ１〜ＡＪ３が変更（置換）されると、クロック信号用回路１０における遅延時間は変化する。
例えば、クロック信号用回路１０Ａは、図３に示したように、クロック信号用回路１０の調整用変更部ＡＪ２を変更した回路である。

クロック信号用回路１０Ａは、クロック信号用回路１０の配線１１ｉに代えて、配線１１ｉのうちのゲートポリシリコンＧＰ上の部分とＮ型拡散層ＤＬｎ上の部分との間の部分を配線１１ｉから取り除いた配線１１ｉ１，１１ｉ２を備える。なお、配線１１ｉ１は、インバータＩＮＶ３の入力端子を構成している。

即ち、配線１１ｉ１は、配線１１ｉ２と接続されていない。また、配線１１ｉ２は、接地用配線４２と接続されている。更に、配線１１ｉ１は、ビア部Ｖ１を介して配線１２ｂに接続されている。
即ち、このクロック信号用回路１０Ａにおいては、入出力用配線１２ｂにインバータＩＮＶ３が接続されている。

これにより、クロック信号用回路１０と比較して、入出力用配線１２ｂの配線容量（入出力用配線１２ｂと他の導体との間の静電容量）は、インバータＩＮＶ３のゲート容量だけ大きくなる。従って、遅延時間は、クロック信号用回路１０よりも長くなる。

ところで、ゲートポリシリコンＧＰ、Ｎ型拡散層ＤＬｎ及びＰ型拡散層ＤＬｐの形状のパターンが不規則になるほど、ゲートポリシリコンＧＰ、Ｎ型拡散層ＤＬｎ及びＰ型拡散層ＤＬｐを高い精度にて形成することは困難になる。一方、第１の配線層Ｌ１における配線Ｍ１の形状を変更すること、及び、ビア部Ｖ１を追加又は削除すること、は比較的容易に実現することができる。

従って、上記構成のように、第１の配線層Ｌ１における配線Ｍ１の形状を変更するとともにビア部Ｖ１を追加又は削除することにより、遅延時間を変更すれば、半導体集積回路１の製造バラツキが過大となることを防止することができる。

また、クロック信号用回路１０Ａと同様に、クロック信号用回路１０の調整用変更部ＡＪ１〜ＡＪ３を変更することによって、遅延時間が異なる複数のクロック信号用回路を構成することができる。

例えば、クロック信号用回路１０Ａの調整用変更部ＡＪ３を変更することによりインバータＩＮＶ４を入出力用配線１２ｂに接続したクロック信号用回路においては、遅延時間は、クロック信号用回路１０Ａよりも更に長くなる。一方、クロック信号用回路１０の調整用変更部ＡＪ１を変更することによりインバータＩＮＶ２と入出力用配線１２ｂとの間の接続を解除したクロック信号用回路においては、遅延時間は、クロック信号用回路１０よりも短くなる。

即ち、半導体集積回路１の設計（レイアウト）工程において、調整用変更部ＡＪ１〜ＡＪ３を変更するだけで、他のレイアウトを変更することなく、上記遅延時間を調整することができる。

ところで、クロック信号用回路１０，１０Ａにおいては、シールド用導体としての入出力用配線１２ｂが調整用変更部ＡＪ１〜ＡＪ３と外部配線（データ信号用配線）３１，３２との間に配置される。これにより、入出力用配線１２ｂは、調整用変更部ＡＪ１〜ＡＪ３を外部配線３１，３２から遮蔽する。この結果、調整用変更部ＡＪ１〜ＡＪ３を変更することによる調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間の電気的な結合状態の変化（例えば、調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間の静電容量の変化）の程度を小さくすることができる。従って、実際の遅延時間を予定（設計）されていた遅延時間に確実に近づけることができる。

従って、上記クロック信号用回路１０，１０Ａを用いることにより、半導体集積回路１の設計（レイアウト）工程において、調整用変更部ＡＪ１〜ＡＪ３を変更するだけで、他の回路のレイアウトを変更することなく、上記遅延時間を高い精度にて調整することができる。換言すると、遅延時間を調整するためにクロック信号用回路を変更した場合に外部配線３１，３２によって遅延時間が変化させられることを回避することができる。即ち、遅延時間を調整するための手間を軽減することができる。
加えて、上記構成によれば、外部配線３１，３２が伝達する信号が、上記電気的な結合状態の変化によって変化させられる程度も小さくすることができる。

また、上記構成によれば、入出力用配線１２ｂが形成された位置に外部配線３１，３２が配置されることを防止することができる。従って、外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間の距離（最短距離）を長くすることができる。この結果、調整用変更部ＡＪ１〜ＡＪ３を変更することによる外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間の電気的な結合状態の変化の程度をより一層小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間により一層確実に近づけることができる。

なお、上記第１実施形態において、データ信号用配線３１，３２、電源電圧用配線４１及び接地用配線４２は、入出力用配線１２ｂの最大の配線幅と同一の配線幅を有していてもよい。

＜第２実施形態＞
次に、本発明の第２実施形態に係る半導体集積回路について説明する。第２実施形態に係る半導体集積回路は、第２の配線層Ｌ２において外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間に配置されたシールド用配線を備える点において、上記第１実施形態に係る半導体集積回路と相違している。従って、以下、かかる相違点を中心として説明する。

この半導体集積回路１が含むクロック信号用回路１０Ｂは、図４の（Ｃ）に示したように、入出力用配線１２ｂに代わる入出力用配線１２ｂ１と、第２の配線層Ｌ２に形成されたシールド用配線１２ｃ〜１２ｆと、を備える。

入出力用配線１２ｂ１は、データ信号用配線３１，３２、電源電圧用配線４１及び接地用配線４２の配線幅と同一の配線幅を有する。

シールド用配線１２ｃ（第１のシールド用配線）は、入出力用配線１２ｂ１と平行に（即ち、入出力用配線１２ｂ１に沿って）延びている。シールド用配線１２ｃは、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合においてデータ信号用配線３１と調整用変更部ＡＪ１〜ＡＪ３との間に配置されている。シールド用配線１２ｃは、入出力用配線１２ｂ１の配線幅（ピッチ長）だけ、データ信号用配線３１及び入出力用配線１２ｂ１のそれぞれと離れている。

シールド用配線１２ｃは、ビア部Ｖ１を介して電源電圧用配線４１と接続されている。これにより、電源電圧用配線４１を流れる電流の大きさを小さくすることができる。この結果、電源電圧用配線４１にて配線抵抗に伴って発生する電圧降下の大きさを小さくすることができるので、電源電圧用配線４１の電位を電源電圧（電位）に確実に維持することができる。

シールド用配線１２ｄ（第２のシールド用配線）は、入出力用配線１２ｂ１と平行に（即ち、入出力用配線１２ｂ１に沿って）延びている。シールド用配線１２ｄは、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合においてデータ信号用配線３２と調整用変更部ＡＪ１〜ＡＪ３との間に配置されている。シールド用配線１２ｄは、入出力用配線１２ｂ１の配線幅（ピッチ長）だけ、データ信号用配線３２及び入出力用配線１２ｂ１のそれぞれと離れている。各シールド用配線１２ｄ〜１２ｆは、ビア部Ｖ１を介して接地用配線４２と接続されている。
即ち、シールド用配線１２ｃ及びシールド用配線１２ｄは、入出力用配線１２ｂ１を（入出力用配線１２ｂ１が延びる方向に直交する方向にて）両側から挟むように配置されている。

クロック信号用回路１０Ｂにおいては、等価回路を表す図４の（Ａ）に示したように、インバータＩＮＶ２〜ＩＮＶ４のうちの、ＩＮＶ２のみが入出力用配線１２ｂ１に接続されている。

ところで、上記第１実施形態と同様に、調整用変更部ＡＪ１〜ＡＪ３が変更されると、クロック信号用回路１０Ｂにおける遅延時間は変化する。
例えば、クロック信号用回路１０Ｃは、図５に示したように、クロック信号用回路１０Ｂの調整用変更部ＡＪ２を変更した回路である。

クロック信号用回路１０Ｃは、クロック信号用回路１０Ｂの配線１１ｉに代えて、配線１１ｉのうちのゲートポリシリコンＧＰ上の部分とＮ型拡散層ＤＬｎ上の部分との間の部分を配線１１ｉから取り除いた配線１１ｉ１，１１ｉ２を備える。なお、配線１１ｉ１は、インバータＩＮＶ３の入力端子を構成している。

即ち、配線１１ｉ１は、配線１１ｉ２と接続されていない。また、配線１１ｉ２は、接地用配線４２と接続されている。更に、配線１１ｉ１は、ビア部Ｖ１を介して入出力用配線１２ｂ１に接続されている。
即ち、このクロック信号用回路１０Ｃにおいては、入出力用配線１２ｂ１にインバータＩＮＶ３が接続されている。

これにより、クロック信号用回路１０Ｂと比較して、入出力用配線１２ｂ１の配線容量は、インバータＩＮＶ３のゲート容量だけ大きくなる。従って、遅延時間は、クロック信号用回路１０Ｂよりも長くなる。

同様に、クロック信号用回路１０Ｂの調整用変更部ＡＪ１〜ＡＪ３を変更することによって、遅延時間が異なる複数のクロック信号用回路を構成することができる。

例えば、クロック信号用回路１０Ｃの調整用変更部ＡＪ３を変更することによりインバータＩＮＶ４を入出力用配線１２ｂ１に接続したクロック信号用回路においては、遅延時間は、クロック信号用回路１０Ｃよりも更に長くなる。一方、クロック信号用回路１０Ｂの調整用変更部ＡＪ１を変更することによりインバータＩＮＶ２と入出力用配線１２ｂ１との間の接続を解除したクロック信号用回路においては、遅延時間は、クロック信号用回路１０Ｂよりも短くなる。

即ち、半導体集積回路１の設計（レイアウト）工程において、調整用変更部ＡＪ１〜ＡＪ３を変更するだけで、他のレイアウトを変更することなく、上記遅延時間を調整することができる。

ところで、クロック信号用回路１０Ｂ，１０Ｃにおいては、シールド用導体としてのシールド用配線１２ｃ，１２ｄが調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間に配置される。これにより、シールド用配線１２ｃ，１２ｄは、調整用変更部ＡＪ１〜ＡＪ３を外部配線３１，３２から遮蔽する。これにより、調整用変更部ＡＪ１〜ＡＪ３を変更することによる調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間の電気的な結合状態の変化（例えば、調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間の静電容量の変化）の程度を小さくすることができる。従って、実際の遅延時間を予定（設計）されていた遅延時間に確実に近づけることができる。

従って、上記クロック信号用回路１０Ｂ，１０Ｃを用いることにより、半導体集積回路１の設計（レイアウト）工程において、調整用変更部ＡＪ１〜ＡＪ３を変更するだけで、他の回路のレイアウトを変更することなく、上記遅延時間を高い精度にて調整することができる。即ち、遅延時間を調整するための手間を軽減することができる。
加えて、上記構成によれば、外部配線３１，３２が伝達する信号が、上記電気的な結合状態の変化によって変化させられる程度も小さくすることができる。

また、上記構成によれば、シールド用配線１２ｃ，１２ｄが配置された位置に外部配線３１，３２が配置されることを防止することができる。従って、外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間の距離（最短距離）を長くすることができる。この結果、調整用変更部ＡＪ１〜ＡＪ３を変更することによる外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間の電気的な結合状態の変化の程度をより一層小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間により一層確実に近づけることができる。

加えて、上記構成によれば、シールド用配線１２ｃ，１２ｄは、入出力用配線１２ｂ１を両側から挟むように配置される。この結果、調整用変更部ＡＪ１〜ＡＪ３を変更することによる外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間の電気的な結合状態の変化の程度を、シールド用配線１２ｃ及びシールド用配線１２ｄのいずれか一方のみが配置された場合よりも小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間により一層近づけることができる。

なお、上述した例においては、調整用変更部ＡＪ１は、インバータＩＮＶ１の出力端子よりも出力端子ＯＵＴ側の位置にてインバータＩＮＶ２の入力端子と入出力用配線１２ｂ１とを接続するための接続部を含んでいたが、インバータＩＮＶ２をインバータＩＮＶ１と並列に入出力用配線１２ｂ１に接続するための接続部を含んでいてもよい。

この場合、図６に示したように、接続部は、インバータＩＮＶ１の出力端子よりも出力端子ＯＵＴ側の位置にてインバータＩＮＶ２の出力端子と入出力用配線１２ｂ１とを接続するためのビア部、及び、インバータＩＮＶ１を構成するゲート電極（即ち、インバータＩＮＶ１の入力端子）とインバータＩＮＶ２を構成するゲート電極（即ち、インバータＩＮＶ２の入力端子）とを接続するためのゲートポリシリコンＧＰを含む。

これによれば、インバータＩＮＶ２がインバータＩＮＶ１と並列に入出力用配線１２ｂ１に接続されている場合には、インバータＩＮＶ２が入出力用配線１２ｂ１に接続されていない場合と比較して、インバータ１つあたりの負荷は小さくなる。この結果、遅延時間は短くなる。

従って、このように構成されたクロック信号用回路によっても、調整用変更部ＡＪ１を変更することにより遅延時間を調整することができる。
また、このように構成されたクロック信号用回路によっても、上述したクロック信号用回路１０Ｂ，１０Ｃと同様の効果が奏される。

＜第３実施形態＞
次に、本発明の第３実施形態に係る半導体集積回路について説明する。第３実施形態に係る半導体集積回路は、遅延時間調整用回路素子として、第２実施形態に係るインバータＩＮＶ２〜ＩＮＶ４と異なるインバータを用いる点において、上記第２実施形態に係る半導体集積回路と相違している。従って、以下、かかる相違点を中心として説明する。

このクロック信号用回路１０Ｄは、図７に示したように、インバータＩＮＶ２〜ＩＮＶ４に代えて、ＰＭＯＳのソース電極及びＰＭＯＳのドレイン電極を接続するとともにＮＭＯＳのソース電極及びＮＭＯＳのドレイン電極を接続し、且つ、ＰＭＯＳのドレイン電極とＮＭＯＳのドレイン電極とを遮断したインバータＩＮＶＤ２〜ＩＮＶＤ４を備える。

具体的には、図７の（Ｂ）に示したように、クロック信号用回路１０Ｄは、配線１１ｃ，１１ｅ，１１ｈ〜１１ｐに代えて、配線１１ｃ１，１１ｅ１を備える。

配線１１ｃ１は、インバータＩＮＶＤ２〜ＩＮＶＤ４のそれぞれのＰＭＯＳを構成するソース電極及びドレイン電極のすべてを接続するように形成されている。更に、配線１１ｃ１は、ビア部Ｖ１を介して電源電圧用配線４１に接続されている。

また、配線１１ｅ１は、インバータＩＮＶＤ２〜ＩＮＶＤ４のそれぞれのＮＭＯＳを構成するソース電極及びドレイン電極のすべてを接続するように形成されている。更に、配線１１ｅ１は、インバータＩＮＶＤ３，ＩＮＶＤ４のそれぞれのＮＭＯＳを構成するゲート電極及びソース電極のすべても接続するように形成されている。加えて、配線１１ｅ１は、ビア部Ｖ１を介して接地用配線４２に接続されている。

このように構成されたクロック信号用回路１０Ｄによっても、上記第２実施形態と同様の効果が奏される。即ち、シールド用配線１２ｃ，１２ｄは、調整用変更部ＡＪ１〜ＡＪ３を外部配線３１，３２から遮蔽する。これにより、調整用変更部ＡＪ１〜ＡＪ３を変更することによる調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間の電気的な結合状態の変化の程度を小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間に確実に近づけることができる。

更に、このクロック信号用回路１０Ｄによれば、ＰＭＯＳのソース電極、ＰＭＯＳのドレイン電極、ＮＭＯＳのドレイン電極、及び、ＮＭＯＳのソース電極を順に経由して流れるオフリーク電流を遮断することができる。この結果、遅延時間調整用回路素子によって消費される電力を低減することができる。

＜第４実施形態＞
次に、本発明の第４実施形態に係る半導体集積回路について説明する。第４実施形態に係る半導体集積回路は、遅延時間調整用回路素子として、第３実施形態に係るインバータＩＮＶＤ２〜ＩＮＶＤ４と異なるインバータを用いる点において、上記第３実施形態に係る半導体集積回路と相違している。従って、以下、かかる相違点を中心として説明する。

このクロック信号用回路１０Ｅは、図８に示したように、インバータＩＮＶＤ２〜ＩＮＶＤ４に代えて、インバータＩＮＶＥ２〜ＩＮＶＥ４を備える。
入出力用配線１２ｂ１に接続されていないインバータＩＮＶＥ３，ＩＮＶＥ４のそれぞれは、ＰＭＯＳのゲート電極及びＰＭＯＳのソース電極を接続するとともにＮＭＯＳのゲート電極及びＮＭＯＳのソース電極を接続したインバータである。

具体的には、図８の（Ｂ）に示したように、クロック信号用回路１０Ｅは、ゲートポリシリコンＧＰに代わる第１のゲートポリシリコンＧＰｐ及び第２のゲートポリシリコンＧＰｎと、配線１１ａ，１１ｃ１，１１ｅ１，１１ｇに代わる配線１１ａ１，１１ｃ２，１１ｅ２，１１ｇ１と、を備える。

第１のゲートポリシリコンＧＰｐ及び第２のゲートポリシリコンＧＰｎは、所定の距離だけ隔てられて配置されている。第１のゲートポリシリコンＧＰｐは、インバータＩＮＶ１，ＩＮＶＥ２〜ＩＮＶＥ４のそれぞれを構成するＰＭＯＳのゲート電極を構成している。また、第２のゲートポリシリコンＧＰｎは、インバータＩＮＶ１，ＩＮＶＥ２〜ＩＮＶＥ４のそれぞれを構成するＮＭＯＳのゲート電極を構成している。

配線１１ａ１は、インバータＩＮＶ１を構成する第１のゲートポリシリコンＧＰｐと第２のゲートポリシリコンＧＰｎとを接続している。

配線１１ｃ２は、インバータＩＮＶＥ２〜ＩＮＶＥ４のそれぞれのＰＭＯＳを構成するソース電極及びドレイン電極のすべてを接続するように形成されている。更に、配線１１ｃ２は、インバータＩＮＶＥ３，ＩＮＶＥ４のそれぞれのＰＭＯＳを構成するゲート電極及びソース電極のすべても接続するように形成されている。加えて、配線１１ｃ２は、ビア部Ｖ１を介して電源電圧用配線４１に接続されている。

また、配線１１ｅ２は、インバータＩＮＶＥ２〜ＩＮＶＥ４のそれぞれのＮＭＯＳを構成するソース電極及びドレイン電極のすべてを接続するように形成されている。更に、配線１１ｅ２は、インバータＩＮＶＥ３，ＩＮＶＥ４のそれぞれのＮＭＯＳを構成するゲート電極及びソース電極のすべても接続するように形成されている。加えて、配線１１ｅ２は、ビア部Ｖ１を介して接地用配線４２に接続されている。

更に、配線１１ｇ１は、インバータＩＮＶＥ２のゲート電極を構成する第１のゲートポリシリコンＧＰｐと第２のゲートポリシリコンＧＰｎとを接続している。

なお、配線１１ｇ１のうちの第１のゲートポリシリコンＧＰｐ上の部分と配線１２ｂとを接続するビア部Ｖ１と、第１の配線層Ｌ１における下記第１の部分、第２の部分及び第３の部分と、は、調整用変更部ＡＪ１を構成している。

第１の部分は、配線１１ｃ２のうちのインバータＩＮＶＥ２を構成するＰＭＯＳのソース電極上の部分と配線１１ｇ１との間の部分である。第２の部分は、配線１１ｃ２のうちのインバータＩＮＶＥ２を構成するＮＭＯＳのソース電極上の部分と配線１１ｇ１との間の部分である。第３の部分は、配線１１ｇ１のうちの、第１のゲートポリシリコンＧＰｐ上の部分と第２のゲートポリシリコンＧＰｎ上の部分との間の部分である。

また、配線１１ｃ２のうちのインバータＩＮＶＥ３を構成する第１のゲートポリシリコンＧＰｐ上の部分と入出力用配線１２ｂ１との間の層間絶縁膜ＩＤＦと、第１の配線層Ｌ１における下記第１の部分、第２の部分及び第３の部分と、は、調整用変更部ＡＪ２を構成している。

第１の部分は、配線１１ｃ２のうちの、インバータＩＮＶＥ３を構成するＰＭＯＳのソース電極上の部分と、インバータＩＮＶＥ３を構成する第１のゲートポリシリコンＧＰｐ上の部分と、の間の部分である。第２の部分は、配線１１ｅ２のうちの、インバータＩＮＶＥ３を構成するＮＭＯＳのソース電極上の部分と、インバータＩＮＶＥ３を構成する第２のゲートポリシリコンＧＰｎ上の部分と、の間の部分である。第３の部分は、配線１１ｃ２のうちのインバータＩＮＶＥ３を構成する第１のゲートポリシリコンＧＰｐ上の部分と、配線１１ｅ２のうちのインバータＩＮＶＥ３を構成する第２のゲートポリシリコンＧＰｎ上の部分と、の間の部分である。

同様に、配線１１ｃ２のうちのインバータＩＮＶＥ４を構成する第１のゲートポリシリコンＧＰｐ上の部分と入出力用配線１２ｂ１との間の層間絶縁膜ＩＤＦと、第１の配線層Ｌ１における下記第１の部分、第２の部分及び第３の部分と、は、調整用変更部ＡＪ３を構成している。

第１の部分は、配線１１ｃ２のうちの、インバータＩＮＶＥ４を構成するＰＭＯＳのソース電極上の部分と、インバータＩＮＶＥ４を構成する第１のゲートポリシリコンＧＰｐ上の部分と、の間の部分である。第２の部分は、配線１１ｅ２のうちの、インバータＩＮＶＥ４を構成するＮＭＯＳのソース電極上の部分と、インバータＩＮＶＥ４を構成する第２のゲートポリシリコンＧＰｎ上の部分と、の間の部分である。第３の部分は、配線１１ｃ２のうちのインバータＩＮＶＥ４を構成する第１のゲートポリシリコンＧＰｐ上の部分と、配線１１ｅ２のうちのインバータＩＮＶＥ４を構成する第２のゲートポリシリコンＧＰｎ上の部分と、の間の部分である。

クロック信号用回路１０Ｅの入力端子を構成する配線１２ａは、配線１１ａ１と接続されている。更に、クロック信号用回路１０Ｅの出力端子を構成する入出力用配線１２ｂ１は、配線１１ｆ及び配線１１ｇ１のそれぞれと接続されている。

配線１２ａ及び入出力用配線１２ｂ１は、クロック信号用回路１０Ｅを、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２から半導体基板層Ｌ０へ向かって見た場合において、第１のゲートポリシリコンＧＰｐと配線１１ａ１，１１ｃ２，１１ｇ１とが接続された接続部と重なるように配置されている。

また、クロック信号用回路１０Ｅは、シールド用配線１２ｄに代えて、シールド用導体としての配線防止用配線１２ｇ及びシールド用配線１２ｄ１を備える。

更に、配線防止用配線１２ｇは、入出力用配線１２ｂ１と平行に（即ち、入出力用配線１２ｂ１に沿って）延びている。配線防止用配線１２ｇは、入出力用配線１２ｂ１からデータ信号用配線３２へ向かって、入出力用配線１２ｂ１の配線幅（ピッチ長）だけ離れている。

加えて、配線防止用配線１２ｇは、クロック信号用回路１０Ｅを、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２から半導体基板層Ｌ０へ向かって見た場合において、第２のゲートポリシリコンＧＰｎと配線１１ａ１，１１ｅ２，１１ｇ１とが接続された接続部と重なるように配置されている。

即ち、配線防止用配線１２ｇは、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合において、調整用変更部ＡＪ１〜ＡＪ３と重なるように配置されている。

シールド用配線１２ｄ１は、入出力用配線１２ｂ１と平行に（即ち、入出力用配線１２ｂ１に沿って）延びている。シールド用配線１２ｄ１は、配線防止用配線１２ｇからデータ信号用配線３２へ向かって、配線Ｍ２の配線幅（ピッチ長）だけ離れている。加えて、シールド用配線１２ｄ１は、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合においてデータ信号用配線３１と調整用変更部ＡＪ１〜ＡＪ３との間に配置されている。更に、シールド用配線１２ｄ１は、接地用配線４２と接続されている。

このように、クロック信号用回路１０Ｅにおいては、等価回路を表す図８の（Ａ）に示したように、インバータＩＮＶＥ２〜ＩＮＶＥ４のうちの、ＩＮＶＥ２のみが入出力用配線１２ｂ１に接続されている。

ところで、上記第３実施形態と同様に、調整用変更部ＡＪ１〜ＡＪ３が変更されると、クロック信号用回路１０Ｅにおける遅延時間は変化する。
例えば、クロック信号用回路１０Ｆは、図９に示したように、クロック信号用回路１０Ｅの調整用変更部ＡＪ２を変更した回路である。

クロック信号用回路１０Ｆは、クロック信号用回路１０Ｅの配線１１ｃ２，１１ｅ２に代えて、配線１１ｃ３，１１ｃ４，１１ｅ３を備える。

配線１１ｃ３は、インバータＩＮＶＥ３を構成するＰＭＯＳのソース電極上の部分とインバータＩＮＶＥ３を構成する第１のゲートポリシリコンＧＰｐ上の部分との間の部分、並びに、インバータＩＮＶＥ３を構成する第１のゲートポリシリコンＧＰｐ上の部分を、配線１１ｃ２から取り除いた配線である。

同様に、配線１１ｅ３は、インバータＩＮＶＥ３を構成するＮＭＯＳのソース電極上の部分とインバータＩＮＶＥ３を構成する第２のゲートポリシリコンＧＰｎ上の部分との間の部分、並びに、インバータＩＮＶＥ３を構成する第２のゲートポリシリコンＧＰｎ上の部分を、配線１１ｅ２から取り除いた配線である。

また、配線１１ｃ４は、インバータＩＮＶＥ３を構成する第１のゲートポリシリコンＧＰｐ及び第２のゲートポリシリコンＧＰｎを接続する配線である。なお、配線１１ｃ４は、インバータＩＮＶＥ３の入力端子を構成している。更に、配線１１ｃ４は、ビア部Ｖ１を介して入出力用配線１２ｂ１に接続されている。
即ち、このクロック信号用回路１０Ｆにおいては、入出力用配線１２ｂ１にインバータＩＮＶＥ３が接続されている。

これにより、クロック信号用回路１０Ｅと比較して、入出力用配線１２ｂ１の配線容量は、インバータＩＮＶＥ３のゲート容量だけ大きくなる。従って、遅延時間は、クロック信号用回路１０Ｅよりも長くなる。

同様に、クロック信号用回路１０Ｆの調整用変更部ＡＪ１〜ＡＪ３を変更することによって、遅延時間が異なる複数のクロック信号用回路を構成することができる。

このように構成されたクロック信号用回路１０Ｅ，１０Ｆによっても、上記第３実施形態と同様の効果が奏される。即ち、シールド用配線１２ｃ，１２ｄ１は、調整用変更部ＡＪ１〜ＡＪ３を外部配線３１，３２から遮蔽する。これにより、調整用変更部ＡＪ１〜ＡＪ３を変更することによる調整用変更部ＡＪ１〜ＡＪ３と外部配線３１，３２との間の電気的な結合状態の変化の程度を小さくすることができる。従って、実際の遅延時間を予定されていた遅延時間に確実に近づけることができる。

更に、このクロック信号用回路１０Ｅ，Ｆによれば、上記第３実施形態と同様に、ＰＭＯＳのソース電極、ＰＭＯＳのドレイン電極、ＮＭＯＳのドレイン電極、及び、ＮＭＯＳのソース電極を順に経由して流れるオフリーク電流を遮断することができる。この結果、遅延時間調整用回路素子によって消費される電力を低減することができる。

加えて、このクロック信号用回路１０Ｅ，Ｆによれば、入出力用配線１２ｂ１に接続されていない遅延時間調整用回路素子（即ち、クロック信号用回路１０ＥにおいてはインバータＩＮＶＥ３，ＩＮＶＥ４、また、クロック信号用回路１０ＦにおいてはインバータＩＮＶＥ４）における、ＰＭＯＳのゲート電極とソース電極との間を流れるゲートリーク電流、及び、ＮＭＯＳのゲート電極とソース電極との間を流れるゲートリーク電流、の両方を遮断することができる。この結果、遅延時間調整用回路素子によって消費される電力を低減することができる。

また、上記構成においては、配線防止用配線１２ｇが、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合において、調整用変更部ＡＪ１〜ＡＪ３と重なるように配置されている。これによれば、半導体基板層Ｌ０に直交する方向にて第２の配線層Ｌ２を見た場合において調整用変更部ＡＪ１〜ＡＪ３が比較的広い領域に延在している場合であっても、調整用変更部ＡＪ１〜ＡＪ３上に入出力用配線１２ｂ１以外の外部配線３１，３２が配置されることを防止することができる。

なお、本発明は上記各実施形態に限定されることはなく、本発明の範囲内において種々の変形例を採用することができる。例えば、上記各実施形態は、図１０の（Ａ）に示したように、１つのゲートポリシリコンＧＰを用いて２つの並列に接続されたインバータを形成するように構成されていたが、図１０の（Ｂ）に示したように、１つのゲートポリシリコンＧＰを用いて１つのインバータを形成するように構成されていてもよい。

また、上記各実施形態において、遅延時間調整用回路素子は、インバータ（のゲート容量）であったが、容量を含むインバータ以外の素子であってもよく、配線であってもよい。更に、上記各実施形態においては、第２の配線層Ｌ２にシールド用導体が配置されていたが、他の配線層に配置されていてもよい。

加えて、上記各実施形態における信号用回路は、入力信号として入力クロック信号が入力されるとともに出力信号として出力クロック信号を出力するように構成されたクロック信号用回路であったが、入力信号として入力データ信号が入力されるとともに出力信号として出力データ信号を出力するように構成されたデータ信号用回路であってもよい。

本発明は、クロック信号に同期して作動する半導体集積回路等に適用可能である。

本発明の第１実施形態に係る半導体集積回路の断面図である。 図１に示した半導体集積回路に含まれるクロック信号用回路の等価回路及び回路配置図である。 図１に示した半導体集積回路に含まれるクロック信号用回路の等価回路及び回路配置図である。 本発明の第２実施形態に係るクロック信号用回路の等価回路及び回路配置図である。 本発明の第２実施形態に係るクロック信号用回路の等価回路及び回路配置図である。 本発明の第２実施形態に係るクロック信号用回路の等価回路及び回路配置図である。 本発明の第３実施形態に係るクロック信号用回路の等価回路及び回路配置図である。 本発明の第４実施形態に係るクロック信号用回路の等価回路及び回路配置図である。 本発明の第４実施形態に係るクロック信号用回路の等価回路及び回路配置図である。 本発明の変形例に係るクロック信号用回路の一部の等価回路及び回路配置図である。

符号の説明

１ 半導体集積回路
１０〜１０Ｆ クロック信号用回路
１１ａ〜１１ｐ 配線
１２ａ〜１２ｂ１ 配線
１２ｃ〜１２ｄ１ シールド用配線
１２ｇ 配線防止用配線
３１，３２ データ信号用配線
４１ 電源電圧用配線
４２ 接地用配線
ＡＪ１〜ＡＪ３ 調整用変更部
ＣＮ コンタクト部
ＤＬｎ Ｎ型拡散層
ＤＬｐ Ｐ型拡散層
ＧＰ ゲートポリシリコン
ＧＰｐ 第１のゲートポリシリコン
ＧＰｎ 第２のゲートポリシリコン
ＩＤＦ 層間絶縁膜
ＩＮ 入力端子
ＯＵＴ 出力端子
ＩＮＶ１〜ＩＮＶ４ インバータ
ＩＮＶＤ２〜ＩＮＶＤ４ インバータ
ＩＮＶＥ２〜ＩＮＶＥ４ インバータ
Ｌ０ 半導体基板層
Ｌ１ 第１の配線層
Ｌ２ 第２の配線層
Ｌ３ 第３の配線層
Ｍ１〜Ｍ３ 配線
ＳＳ シリコン基板
Ｖ１，Ｖ２ ビア部

Claims (13)

1. 入力端子から入力信号が入力されることにより、その入力信号に応じた出力信号を出力端子から出力する信号用回路を含む半導体集積回路であって、
   前記信号用回路は、前記入力信号に対して前記出力信号が遅延している時間である遅延時間を調整するために変更される調整用変更部を有し、
   前記半導体集積回路は、前記信号用回路以外の回路を構成する外部配線と前記調整用変更部との間に配置されたシールド用導体を備え、
   前記調整用変更部は、前記遅延時間を変更するために、前記入力端子及び前記出力端子を接続する入出力用配線と遅延時間調整用回路素子とを接続するように構成され、
   前記半導体集積回路は、半導体基板層と、第１の配線層と、第２の配線層と、を含む平板状の複数の層が積層されることにより形成され、
   前記遅延時間調整用回路素子は、前記半導体基板層にて形成されるとともに、前記第１の配線層に入力端子が形成され、
   前記入出力用配線は、前記第２の配線層にて形成され、
   前記調整用変更部は、前記遅延時間調整用回路素子の入力端子と前記入出力用配線とを接続するためのビア部を含む半導体集積回路。
2. 入力端子から入力信号が入力されることにより、その入力信号に応じた出力信号を出力端子から出力する信号用回路を含む半導体集積回路であって、
   前記信号用回路は、前記入力信号に対して前記出力信号が遅延している時間である遅延時間を調整するために変更される調整用変更部を有し、
   前記半導体集積回路は、前記信号用回路以外の回路を構成する外部配線と前記調整用変更部との間に配置されたシールド用導体を備え、
   前記調整用変更部は、前記遅延時間を変更するために、前記入力端子及び前記出力端子を接続する入出力用配線と遅延時間調整用回路素子とを接続するように構成され、
   前記半導体集積回路は、半導体基板層と、第１の配線層と、第２の配線層と、を含む平板状の複数の層が積層されることにより形成され、
   前記遅延時間調整用回路素子は、前記半導体基板層にて形成されるとともに、前記第１の配線層に出力端子が形成され、
   前記入出力用配線は、前記第２の配線層にて形成され、
   前記調整用変更部は、前記遅延時間調整用回路素子の出力端子と前記入出力用配線とを接続するためのビア部を含む半導体集積回路。
3. 請求項１又は請求項２に記載の半導体集積回路であって、
   前記シールド用導体は、前記第２の配線層に形成された配線であって、前記半導体基板層に直交する方向にて当該第２の配線層を見た場合において当該第２の配線層に形成された前記入出力用配線以外の前記外部配線と前記調整用変更部との間に配置された配線であるシールド用配線を含む半導体集積回路。
4. 請求項３に記載の半導体集積回路であって、
   前記シールド用配線は、接地された接地用配線に接続された半導体集積回路。
5. 請求項３又は請求項４に記載の半導体集積回路であって、
   前記シールド用配線は、前記信号用回路に印加される電源電圧に電位が設定された電源電圧用配線に接続された半導体集積回路。
6. 請求項３乃至請求項５のいずれか一項に記載の半導体集積回路であって、
   前記シールド用配線は、前記入出力用配線に沿って延びるとともに、当該入出力用配線を挟むように配置された第１のシールド用配線及び第２のシールド用配線を含む半導体集積回路。
7. 請求項３乃至請求項６のいずれか一項に記載の半導体集積回路であって、
   前記シールド用導体は、前記半導体基板層に直交する方向にて前記第２の配線層を見た場合において、前記調整用変更部と重なるように配置された配線防止用配線を含む半導体集積回路。
8. 請求項１に記載の半導体集積回路であって、
   前記調整用変更部は、前記第１の配線層にて前記遅延時間調整用回路素子の入力端子とその入力端子に接続された配線との接続部を含み、
   前記入出力用配線は、前記半導体基板層に直交する方向にて前記第２の配線層を見た場合において、当該入出力用配線が前記調整用変更部を覆い隠すように形成され、
   前記シールド用導体は、前記入出力用配線を含む半導体集積回路。
9. 請求項１乃至請求項８のいずれか一項に記載の半導体集積回路であって、
   前記遅延時間調整用回路素子は、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを含むＣＭＯＳインバータである半導体集積回路。
10. 請求項９に記載の半導体集積回路であって、
    前記遅延時間調整用回路素子は、前記Ｐ型ＭＯＳトランジスタのソース電極及びドレイン電極を接続するとともに前記Ｎ型ＭＯＳトランジスタのソース電極及びドレイン電極を接続し、且つ、当該Ｐ型ＭＯＳトランジスタのドレイン電極と当該Ｎ型ＭＯＳトランジスタのドレイン電極とを遮断した前記ＣＭＯＳインバータである半導体集積回路。
11. 請求項１０に記載の半導体集積回路であって、
    前記入出力用配線に接続されていない前記遅延時間調整用回路素子は、前記Ｐ型ＭＯＳトランジスタのゲート電極及びソース電極を接続するとともに前記Ｎ型ＭＯＳトランジスタのゲート電極及びソース電極を接続した前記ＣＭＯＳインバータである半導体集積回路。
12. 請求項１乃至請求項１１のいずれか一項に記載の半導体集積回路であって、
    前記信号用回路は、前記入力信号として入力クロック信号が入力されるとともに、前記出力信号として出力クロック信号を出力するように構成されたクロック信号用回路である半導体集積回路。
13. 請求項１乃至請求項１１のいずれか一項に記載の半導体集積回路であって、
    前記信号用回路は、前記入力信号として入力データ信号が入力されるとともに、前記出力信号として出力データ信号を出力するように構成されたデータ信号用回路である半導体集積回路。

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