JPH021928A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH021928A
JPH021928A JP63141769A JP14176988A JPH021928A JP H021928 A JPH021928 A JP H021928A JP 63141769 A JP63141769 A JP 63141769A JP 14176988 A JP14176988 A JP 14176988A JP H021928 A JPH021928 A JP H021928A
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哲也 飯田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （顔業ヒの利用分野） この発明は配線相互の信号干渉を防止するようにした半
導体集積回路に関する。
（従来の技術） 近年、半導体集積回路における高集積化が強く望まれて
おり、素子の微細化技術、多層配線化技術等の進歩によ
りその集積度は増々増加している。また、素子の微細化
技術に伴い、配線幅及び配線相互間の距離も縮小化され
る傾向にある。この配線相互間の距離の縮小化により、
従来ではほとんど問題とならなかった配線間の信号干渉
により正確な信号伝達が困難になりできた。
第８図は従来の半導体集積回路の概略的な構成を示す断
面図である。図中、絶縁層８０内には第１層目の導電体
層で構成された配線８１と第２層目の導電体層で構成さ
れた配線８２とが配置されている。
上記両開ｖＡ８１．８２の相互間には寄生的に容量ＣＯ
，ＣＩ及びＣ２が生じている。上記容量ＣＯは上記両開
＆＊８１．８２を結ぶ最短の距離間で生じており、容ｆ
ｆ１ｃ１及びＣ２はそれぞれ上記再配線８１゜８２間の
両側から回り込むような形で生じており、通常これら容
量の値の間には、Ｃｏ＞＞Ｃ１゜Ｃ２なる関係が成立す
る。ここで、上記再配線８１゜８２ではそれぞれ異なる
信号もしくは電圧が伝達され、例えば上記一方の配線８
１では第９図の波形図の（ａ）に示すようなアナログ信
号が伝達され、他方の配線８２では第９図の（ｂ　’）
に示すようなディジタル信号が伝達される場合、上記寄
生容量ＣＯ，ＣＩ、Ｃ２を通じて信号干渉が発生し、ア
ナログ信号はディジタル信号の影響を受けて第９図の（
Ｃ）に示すように歪みが発生する。この結果、配線８１
では正確なアナログ信号を伝達することができなくなる
。さらに、微細化及び多層化された配線構造を持つ半導
体集積回路では周囲の配線との信号干渉の機会が多くな
り、正確な信号伝達がより困難になっている。
（発明が解決しようとする課題） このように従来では素子の微細化及び多層配線化に伴い
、配線相互間における信号干渉が増大し、正確な信号伝
達が困難になる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、素子の微細化及び多層配線化を図っ
ても、配線相互間における信号干渉の増大が防止でき、
もって正確な信号伝達が可能な半導体集積回路を提供す
ることにある。
［発明の構成コ （課題を解決するための手段） この発明の半導体集積回路は、半導体基体と、上記基体
上に形成された絶縁層と、上記絶縁層内に形成され、そ
れぞれ異なる信号を伝達する配線として使用される多層
構造の複数の第１導電体層と、上記複数の第１導電体層
のうち隣接する二つの第１導電体層の相互間に設けられ
、一定の電位に固定された信号干渉防止用の第２導電体
層と具備したことを特徴とする。
（作用） 異なる信号を伝達する配線としての複数の第１導電体層
のうち、隣接した二つの第１導電体層の相互間に一定の
電位に固定された信号干渉防止用の第２導電体層を配置
することにより、両箱１導電体層相互間に発生する寄生
的な容量の値が十分に小さくなり、両者間の信号干渉が
減少する。
（実施例） 第１図はこの発明に係る半導体集積回路の概略的な構成
を示す断面図である。図中、絶縁層１０内には第１層目
の導電体層によって配線１１が、第２層目の導電体層に
よって配線１２がそれぞれ構成されている。上記再配線
１１．１２の相互間には、第１層目の導電体層によって
構成された配線１３、第２層目の導電体層によって構成
されコンタクトホール１４を介して上記配線１３と電気
的に接続された配線１５が配置されている。そして上記
再配線１３゜１５は一定電位、例えば接地電位や電源電
位に固定されている。
このようにそれぞれ異なる信号が伝達される配線１１と
１２との間に、一定電位に固定された配線を配置させる
ことにより、前記第８図中の寄生容量ＣＯに対応した容
量は生じなくなり、ＣＩ、Ｃ２のみが寄生容量として生
じる。ただし、前記のように、通常はＣＯ＞＞Ｃ１，Ｃ
２という関係が成立し、ＣＩ、Ｃ２の値が十分に小さな
ものになるため、容ｆｆ１ｃ１．Ｃ２を介在することに
よって配線１１と１２との間に生じる信号干渉も十分に
小さくすることができる。
次にこの発明を種々の実施例を用いて説明する。
第２図はこの発明を一層配線構造のＣＭＯＳ型半導体集
積回路に実施した場合の一部分の素子構造を示す断面図
である。
図において、２１はＰ型のシリコン半導体基板、２２は
この基板内に形成されたＮ型のウェル領域、２３は素子
分離用のフィールド酸化膜、２４及び２５は上記基板２
１の表面領域に形成されたＮ型拡散領域からなるＮチャ
ネルＭＯＳトランジスタ２６のソース、ドレイン領域、
２７は例えば多結晶シリ゛コン（。
よって構成されたＮチャネルＭＯＳｌ−ランジスタ２６
のゲート電極、２８及び２９は上記Ｎ型ウェル領域２２
の表面領域に形成されたＰ型拡散領域からなるＰチャネ
ルＭＯＳ）ランジスタ３０のソース、ドレイン領域、３
１は例えば多結晶シリコンによって構成されたＰチャネ
ルＭＯＳ）ランジスタ３０のゲート電極、３２は基板表
面上に設けられたＢＰＳＧ（ボロン・リン・シリコンガ
ラス）膜もしくはＰＳＧ　（リン・シリコンガラス）膜
等からなる層間絶縁膜、３３は例えばアルミニウム等の
金属を用いて上記層間絶縁膜３２内に形成されたＮチャ
ネルＭＯ３Ｉ−ランジスタ２Ｂのソース配線、３４は同
じく例えばアルミニウム等の金属を用いて上記層間絶縁
膜３２内に形成された上記ＮチャネルＭＯＳトランジス
タ２６のドレイン配線、３５は上記ソース配線３３と同
じ導電体材料であるアルミニウム等の金属を用いて構成
され、上記ソース配線３３とソース領域２４とを接続す
るソース引出し電極、３６は上記ドレイン配線３４と同
じ導電体材料であるアルミニウム等の金属を用いて構成
され、上記ドレイン配線３４とドレイン領域２５とを接
続するドレイン引出し電極、３７は例えばアルミニウム
等の金属を用いて上記層間絶縁膜３２内に形成されたＰ
チャネルＭＯＳトランジスタ３０のソース配線、３Ｂは
上記ソース配線３７と同じ導電体材料であるアルミニウ
ム等の金属を用いて構成され、上記ＰチャネルＭＯ５）
ランラスタ３０側のソース配線３７とソース領域２８と
を接続するソース引出し電極である。そして、上記層間
絶縁膜３２内の上記再配線３３．３７相互間には、例え
ばアルミニウム等の金属を用いて構成され、一定電位、
例えば接地電位に固定された配線３９が形成されている
。なお、この第２図ではＰチャネルＭＯＳトランジスタ
３０側のドレイン配線とドレイン引出し電極は省略しで
ある。
この実施例の集積回路では、前記第１図中の配線１１に
対応する配線が例えばＮチャネルＭＯＳトランジスタ２
Ｂ側のソース配線３３であり、前記ｉ１図中の配線１２
に対応する配線が例えばＰチャネルＭＯ３ｔ−ランラス
タ３０側のソース配線３７であり、さらに前記第１図中
の配線１３もしくは１５に対応する配線が両ソース配！
！１Ｉ３３．３７相互間に配置された配線３９である。
このような構成において、両ソース配線３３．３７相互
間に配置された配線３９が接地電位に固定されているた
め、両ソース配線３３．３７にそれぞれ異なる信号が伝
達されているとしても、配線３９の存在により両者間に
発生する寄生容量の値が小さくなる。この結果、配線の
微細化に伴い各配線相互間の距離が縮小化されても、両
ソース配線３３．３７相互間における信号干渉の発生を
十分に小さくすることができ、正確な信号伝達が可能と
なる。
第３図はこの発明を二層配線構造のＣＭＯＳ型半導体集
積回路に実施した場合の一部分の素子構造を示す断面図
である。なお、第２図と対応する箇所には同じ符号を付
してその説明は省略する。
この実施例の集積回路では前記フィールド酸化膜２３に
例えばアルミニウム等の金属によって構成された配線４
１が追加されており、さらに層間絶縁膜３２内でこの配
線４１の上部の対応する位置には例えばアルミニウム等
の金属を用いて構成された配線４２が追加されている。
上記再配線４１．４２はそれぞれ図示しない他の回路ど
うしを接続するための配線として使用されている。そし
て、上記配線４１と前記ＮチャネルＭＯＳトランジスタ
２Ｂ側のソース引出し電極３５との間のフィールド酸化
膜２３上には、配線４１と同じ導電体材料であるアルミ
ニウム等の金属によって構成された配線４３が追加され
ており、上記配線４１と前記ＰチャネルＭＯＳトランジ
スタ３０側のソース引出し電極２８との間のフィールド
酸化膜２３上にも、配線４１と同じ導電体材料であるア
ルミニウム等の金属によって構成された配線４４が追加
されている。さらに層間絶縁膜３２内では、上記配線４
２と前記ＮチャネルＭＯ５）ランジメタ２Ｂ側のソース
配線３３との間には、配線４２と同じ層でかつ同じ導電
体材料であるアルミニウム等の金属によって構成された
配線４５が追加されており、上記配線４２と前記Ｐチャ
ネルＭＯＳトランジスタ３０側のソース配線３７との間
にもアルミニウム等の金属によって構成された配線４Ｇ
が追加されている。そして、上記各配線４３．４４．４
５．４６それぞれは独立して、図示しない箇所で一定電
位、例えば接地電位に固定されている。
この実施例の集積回路では、配線４２とソース配線３３
相互間には接地電位に固定された配線４５が、配線４２
とソース配線３７相互間には接地電位に固定された配線
４６がそれぞれ配置されているので、両ソース配線３３
．３７それぞれと配線４２とに異なる信号が伝達されて
も、信号の相互干渉の発生を十分に小さくすることがで
き、正確な信号伝達が可能となる。
さらにこの実施例では、配線４１とソース引出し電極３
５相互間にも接地電位に固定された配線４３が、配線４
１とソース取り出し電極３８相互間にも接地電位に固定
された配線４４がそれぞれ配置されている。
このため、配線４１とソース引出し電極３５との間の信
号干渉、配線４１とソース引出し電極３８との間の信号
干渉もそれぞれ十分に小さくすることができる。
第４図はこの発明を、上記第３図の場合と同様の二層配
線構造のＣＭＯＳ型半導体集積回路に実施した場合の一
部分の素子構造を示す断面図である。なお、第３図と対
応する箇所には同じ符号を付してその説明は省略する。
この実施例の集積回路では、第３図中のフィールド酸化
膜２３上に形成された前記配線４３と層間絶縁膜３２内
に形成された配線４５とを、層間絶縁膜３２に形成され
た貫通孔を埋めるように設けられ、例えば配線４５と同
じ導電体材料であるアルミニウム等の金属によって構成
された接続電極４７を用いて電気的に接続すると共に、
フィールド酸化膜２３上に形成された前記配線４４と層
間絶縁膜３２内に形成・された配線４Ｂとを、層間絶縁
膜３２に形成された貫通孔を埋めるように設けられ、例
えば配線４Ｂと同じ導電体材料であるアルミニウム等の
金属によって構成された接続電極４８を用いて電気的に
接続するように構成したものである。
第５図は、上記第４図の実施例装置からソース配線３３
．３７、ソース引出し電極３５．３８、配線４１゜４２
、配線４３．４４及び接続電極４７．４８を抜出して示
す斜視図である。図示のように接続電極４７．４８を用
いて接続された配線４３と４５及び４４と４６は、平面
的にその両側に配置されたソース配線３３もしくは３７
及び配線４１と４２それぞれの延長方向に沿って壁状に
形成され、ソース配線３３もしくは３７と配線４１及び
４２とをそれぞれ分離している。
このように配線が多層化された集積回路では、一定電位
に固定されたそれぞれ異なる層の配線を接続電極を用い
て電気的に接続し、これらの配線を壁状に構成するよう
にしている。これにより、信号の回り込み防止の効果が
向上し、その両側に配置された配線相互間の信号干渉の
発生をさらに小さくすることができる。
第６図はこの発明を、三層配線構造のＣＭＯＳ型半導体
集積回路に実施した場合の一部分の素子構造を示す断面
図である。なお、上記第４図と対応する箇所には同じ符
号を付してその説明は省略する。
この実施例の集積回路では、前記配線４１．４３゜４４
を第１層目の例えばアルミニウム等からなる金属を用い
て構成し、前記配線４２．４５．４８を第２層目の例え
ばアルミニウム、等からなる金属を用いて構成し、かつ
層間絶縁膜３２内に新たに第３層目の例えばアルミニウ
ム等からなる金属を用いて構成された配線４９．５０．
５１を設けるようにしたものである。そして、配線４９
．５０．５１のうち、配線４９は前記配線４１．４２と
同様に図示しない他の回路どうしを接続するための配線
として使用される。また、配線５０．５１は信号干渉防
止用の配線として使用される。配線５０と前記配線４５
とは、例えば配線５０と同じ導電体材料であるアルミニ
ウム等の金属によって構成され、層間絶縁膜３２に形成
された貫通孔を埋めるように設けられた接続電極５２を
用いて電気的に接続されている。同様に配線５１と前記
配線４６とは、例えば配線５１と同じ導電体材料である
アルミニウム等の金属によって構成され、層間絶縁ｌ１
ｉ３２に形成された貫通孔を埋めるように設けられた接
続電極５３を用いて電気的に接続されている。
第７図は、上記第６図の実施例装置からソース配線３３
．３７、ソース引出し電極３５．３８、配線４１゜４２
、４３．４４．４５．４Ｇ、　４９．５０．５１及び接
続電極４７゜４８、５２．５３を抜出して示す斜視図で
ある。図示のように接続電極４７と５２．４８と５３を
用いてそれぞれ接続された三層の配線４３．４５．５０
及び４４．４８．５１は、平面的にその両側に配置され
たソース配線３３もしくは３７及び配線４１．４２．４
９それぞれの延長方向に沿って壁状に形成され、ソース
配線３３もしくは３７と配線４１．４２．４９とをそれ
ぞれ分離している。
このような三層配線構造の集積回路では、素子の微細化
に伴い配線相互間の距離が縮小されると、同一層の配線
相互間のみならず異なる層の配線相互間の信号干渉も問
題となる。ところが、一定電位に固定されたそれぞれ異
なる層の配線を接続電極を用いて接続し、壁状に構成す
ることにより、信号のロリ込み防止の効果が向上し、そ
の両側に配置された配線相互間の信号干渉の発生を極め
て小さくすることができる。これにより、各配線で正確
な信号伝達が可能になる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではこの発明をＣＭＯ８型半導体集積
回路に実施し、ソース配線どうし、もしくはソース配線
と他の配線との間の信号干渉防止を行なう場合について
説明したが、これは信号干渉が問題となるような半導体
集積回路内のあらゆる配線について実施が可能であるこ
とはいうまでもない。また、信号干渉防止用の配線は接
地電位に固定する場合について説明したが、これは一定
の電位であればどのような電位に固定してもよく、さら
には信号干渉防止用の配線の電位を種々の値に設定して
もよい。
［発明の効果］ 以上説明したようにこの発明によれば、素子の微細化及
び多層配線化を図っても、配線相互間における信号干渉
の増大が防止でき、もって正確な信号伝達が可能な半導
体集積回路を提供することができる。
【図面の簡単な説明】
第１図はこの発明に係る半導体集積回路の概略的な構成
を示す断面図、第２図はこの発明の一実施例装置の断面
図、第３図はこの発明の他の実施例装置の断面図、第４
図はこの発明の異なる実施例装置の断面図、第５図は第
４図の実施例装置の一部を抜出して示す斜視図、第６図
はこの発明のさらに異なる実施例装置の断面図、第７図
は第６図の実施例装置の一部を抜出して示す斜視図、第
８図は従来装置の概略的な構成を示す断面図、第９図は
従来装置における信号の波形図である。 ２１・・・シリコン半導体基板、２２・・・ウェル領域
、２３・・・フィールド酸化膜、２４．２８・・・ソー
ス領域、２５゜２９・・・ドレイン領域、２６・・・Ｎ
チャネルＭＯ５）ランジスタ、２７．３１・・・ゲート
電極、３０・・・ＰチャネルＭＯ３）ランジスタ、３２
・・・層間絶縁膜、３３．３７・・・ソース配線、３４
・・・ドレイン配線、３５．３８・・・ソース引出し電
極、３Ｇ・・・ドレイン引出し電極、３９．４１゜４２
、４３．４４．４５．４［ｉ、　４９．５０．５１・・
・配線、４７．４８゜５２、５３・・・接続電極。 出願人代理人　弁理士　鈴江武彦 第２図 ｔｌ 第４ 図

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基体と、 上記基体上に形成された絶縁層と、 上記絶縁層内に形成され、それぞれ異なる信号を伝達す
    る配線として使用される多層構造の複数の第１導電体層
    と、 上記複数の第１導電体層のうち隣接する二つの第１導電
    体層の相互間に設けられ、一定の電位に固定された信号
    干渉防止用の第２導電体層とを具備したことを特徴とす
    る半導体集積回路。
  2. （２）前記第２導電体層が前記絶縁層内に形成された少
    なくとも二層以上の導電体層で構成されている請求項１
    記載の半導体集積回路。
  3. （３）前記第２導電体層を構成する少なくとも二層以上
    の導電体層が、前記絶縁層内に形成された第３導電体層
    を介して電気的に接続され、かつ上記二層以上の第２導
    電体層及びこれらを接続する第３導電体層が前記二つの
    第１導電体層の延長方向に沿って両者を分離するように
    壁状に形成されている請求項２記載の半導体集積回路。
JP63141769A 1988-06-10 1988-06-10 半導体集積回路 Granted JPH021928A (ja)

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JP63141769A JPH021928A (ja) 1988-06-10 1988-06-10 半導体集積回路
DE68929486T DE68929486T2 (de) 1988-06-10 1989-06-09 Integrierte Halbleiterschaltungsanordnung mit Leiterschichten
US07/363,759 US4958222A (en) 1988-06-10 1989-06-09 Semiconductor integrated circuit device
EP89110480A EP0353426B1 (en) 1988-06-10 1989-06-09 Semiconductor integrated circuit device comprising conductive layers
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JPH021928A true JPH021928A (ja) 1990-01-08
JPH0570302B2 JPH0570302B2 (ja) 1993-10-04

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EP (1) EP0353426B1 (ja)
JP (1) JPH021928A (ja)
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DE (1) DE68929486T2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980084130A (ko) * 1997-05-21 1998-12-05 윤종용 전자파 차폐증을 가진 반도체장치 및 그 제조방법
US6236488B1 (en) 1997-03-31 2001-05-22 Mitsubishi Denki Kabushiki Kaisha Optical pulse position detecting circuit and an optical pulse generating apparatus and their methods
US6433408B1 (en) * 1999-01-08 2002-08-13 Nec Corporation Highly integrated circuit including transmission lines which have excellent characteristics
JP2006147756A (ja) * 2004-11-18 2006-06-08 Sony Corp 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ
CN102903698A (zh) * 2012-10-25 2013-01-30 上海宏力半导体制造有限公司 半导体器件及集成电路

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828467B2 (ja) * 1988-11-15 1996-03-21 株式会社東芝 半導体装置
JP2580301B2 (ja) * 1988-12-27 1997-02-12 株式会社日立製作所 半導体集積回路装置
US5192716A (en) * 1989-01-25 1993-03-09 Polylithics, Inc. Method of making a extended integration semiconductor structure
US5055907A (en) * 1989-01-25 1991-10-08 Mosaic, Inc. Extended integration semiconductor structure with wiring layers
JP2507618B2 (ja) * 1989-07-21 1996-06-12 株式会社東芝 半導体集積回路装置の製造方法
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5256590A (en) * 1989-11-24 1993-10-26 Mitsubishi Denki Kabushiki Kaisha Method of making a shielded semiconductor device
JPH03165058A (ja) * 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
US5182625A (en) * 1990-04-26 1993-01-26 Fuji Xerox Co., Ltd. Image sensor and method of manufacturing the same
JPH0410624A (ja) * 1990-04-27 1992-01-14 Hitachi Ltd 半導体集積回路
JP2746730B2 (ja) * 1990-05-17 1998-05-06 富士通株式会社 半導体記憶装置
ATE150585T1 (de) * 1990-05-31 1997-04-15 Canon Kk Verfahren zur herstellung einer halbleitervorrichtung mit einer verdrahtungsstruktur hoher dichte
JPH0750710B2 (ja) * 1990-06-06 1995-05-31 富士ゼロックス株式会社 多層配線構造
US5122859A (en) * 1990-06-29 1992-06-16 Texas Instruments Incorporated Iterative self-aligned contact metallization process
EP0480580A3 (en) * 1990-09-10 1992-09-02 Canon Kabushiki Kaisha Electrode structure of semiconductor device and method for manufacturing the same
JPH04267586A (ja) * 1991-02-22 1992-09-24 Nec Corp 同軸配線パターンおよびその形成方法
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
JPH05136125A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
KR940008132B1 (ko) * 1991-11-28 1994-09-03 삼성전자 주식회사 신호선간의 잡음을 억제하는 메모리 소자
US5196920A (en) * 1992-04-21 1993-03-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks
JP2876963B2 (ja) * 1993-12-15 1999-03-31 日本電気株式会社 半導体装置
JP3283984B2 (ja) * 1993-12-28 2002-05-20 株式会社東芝 半導体集積回路装置
US5689134A (en) * 1995-01-09 1997-11-18 Lsi Logic Corporation Integrated circuit structure having reduced cross-talk and method of making same
JP2000507045A (ja) * 1996-03-22 2000-06-06 テレフオンアクチーボラゲツト エル エム エリクソン 導電ピンアレーで遮蔽された半導体デバイスとその製造方法
KR100243265B1 (ko) * 1996-10-16 2000-03-02 윤종용 클럭 라인을 구비하는 반도체 칩
JP3501620B2 (ja) * 1997-05-26 2004-03-02 株式会社 沖マイクロデザイン 半導体集積回路
US6828230B2 (en) 1997-09-12 2004-12-07 Micron Technology, Inc. Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same
KR100308871B1 (ko) * 1998-12-28 2001-11-03 윤덕용 동축 구조의 신호선 및 그의 제조 방법
US6307252B1 (en) * 1999-03-05 2001-10-23 Agere Systems Guardian Corp. On-chip shielding of signals
KR20010009697A (ko) 1999-07-13 2001-02-05 윤종용 차폐선을 구비한 반도체 집적회로
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
AU2002360464A1 (en) * 2001-12-03 2003-06-17 Memgen Corporation Miniature rf and microwave components and methods for fabricating such components
US7239219B2 (en) * 2001-12-03 2007-07-03 Microfabrica Inc. Miniature RF and microwave components and methods for fabricating such components
US9614266B2 (en) 2001-12-03 2017-04-04 Microfabrica Inc. Miniature RF and microwave components and methods for fabricating such components
FR2839581B1 (fr) 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
JP2004040042A (ja) * 2002-07-08 2004-02-05 Fujitsu Ltd 半導体記憶装置
US6657285B1 (en) * 2002-07-08 2003-12-02 Alcor Micro, Corp. Semiconductor anti-interference band for integrated circuit
US10297421B1 (en) 2003-05-07 2019-05-21 Microfabrica Inc. Plasma etching of dielectric sacrificial material from reentrant multi-layer metal structures
KR100469892B1 (ko) * 2003-07-14 2005-02-02 (주) 팜텍21 농작물의 보존성 향상을 위한 육계나무 수피 추출물
US7576382B2 (en) 2005-02-02 2009-08-18 Ricoh Company, Ltd. Semiconductor integrated device and method of providing shield interconnection therein
US8853832B2 (en) * 2009-01-22 2014-10-07 Stmicroelectronics Inc. Methods and apparatus for reducing coupling in a MOS device
JP2012164882A (ja) * 2011-02-08 2012-08-30 Toshiba Corp 半導体装置
JP5364743B2 (ja) * 2011-03-01 2013-12-11 株式会社東芝 半導体装置
KR102322765B1 (ko) * 2015-06-22 2021-11-08 삼성디스플레이 주식회사 표시 장치
LV15796A (lv) 2022-06-16 2023-12-20 Jifteco, Sia Dzīvnieku repelents

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4940889A (ja) * 1972-08-25 1974-04-17
JPS5255881A (en) * 1975-11-04 1977-05-07 Matsushita Electronics Corp Semiconductor integrated circuit
JPS6198477A (ja) * 1984-10-19 1986-05-16 Nec Corp Ｃａｄによる配線設計システム
JPS61230340A (ja) * 1985-04-05 1986-10-14 Nec Ic Microcomput Syst Ltd 半導体集積回路装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3533023A (en) * 1967-09-19 1970-10-06 Motorola Inc Multilayered circuitry interconnections with integral shields
US3573571A (en) * 1967-10-13 1971-04-06 Gen Electric Surface-diffused transistor with isolated field plate
US3518506A (en) * 1967-12-06 1970-06-30 Ibm Semiconductor device with contact metallurgy thereon,and method for making same
NL7302767A (ja) * 1973-02-28 1974-08-30
JPS54157092A (en) * 1978-05-31 1979-12-11 Nec Corp Semiconductor integrated circuit device
JPS5811750B2 (ja) * 1979-06-04 1983-03-04 株式会社日立製作所 高耐圧抵抗素子
JPS56126956A (en) * 1980-03-11 1981-10-05 Fujitsu Ltd Semiconductor device
JPS5727962A (en) * 1980-07-19 1982-02-15 Tatsurou Okamura Construction material
JPS57104243A (en) * 1980-12-20 1982-06-29 Toshiba Corp Semiconductor device
JPS5853845A (ja) * 1981-09-26 1983-03-30 Fujitsu Ltd 半導体集積回路装置
JPS58190045A (ja) * 1982-04-30 1983-11-05 Fujitsu Ltd 半導体装置用パツケ−ジ
JPS5994849A (ja) * 1982-11-24 1984-05-31 Nec Corp 半導体集積回路装置
US4514749A (en) * 1983-01-18 1985-04-30 At&T Bell Laboratories VLSI Chip with ground shielding
US4580156A (en) * 1983-12-30 1986-04-01 At&T Bell Laboratories Structured resistive field shields for low-leakage high voltage devices
JPH0669040B2 (ja) * 1985-05-13 1994-08-31 株式会社東芝 光半導体装置
DE3641299A1 (de) * 1986-12-03 1988-06-16 Philips Patentverwaltung Integrierte halbleiter-schaltung mit mehrlagenverdrahtung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4940889A (ja) * 1972-08-25 1974-04-17
JPS5255881A (en) * 1975-11-04 1977-05-07 Matsushita Electronics Corp Semiconductor integrated circuit
JPS6198477A (ja) * 1984-10-19 1986-05-16 Nec Corp Ｃａｄによる配線設計システム
JPS61230340A (ja) * 1985-04-05 1986-10-14 Nec Ic Microcomput Syst Ltd 半導体集積回路装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236488B1 (en) 1997-03-31 2001-05-22 Mitsubishi Denki Kabushiki Kaisha Optical pulse position detecting circuit and an optical pulse generating apparatus and their methods
US6445478B2 (en) 1997-03-31 2002-09-03 Mitsubishi Denki Kabushiki Kaisha Optical pulse position detecting circuit and an optical pulse generating apparatus and their methods
KR19980084130A (ko) * 1997-05-21 1998-12-05 윤종용 전자파 차폐증을 가진 반도체장치 및 그 제조방법
US6433408B1 (en) * 1999-01-08 2002-08-13 Nec Corporation Highly integrated circuit including transmission lines which have excellent characteristics
JP2006147756A (ja) * 2004-11-18 2006-06-08 Sony Corp 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ
CN102903698A (zh) * 2012-10-25 2013-01-30 上海宏力半导体制造有限公司 半导体器件及集成电路

Also Published As

Publication number Publication date
EP0353426B1 (en) 2003-10-08
DE68929486T2 (de) 2004-07-22
JPH0570302B2 (ja) 1993-10-04
US4958222A (en) 1990-09-18
KR920004179B1 (ko) 1992-05-30
EP0353426A3 (en) 1991-07-31
KR900001002A (ko) 1990-01-31
EP0353426A2 (en) 1990-02-07
DE68929486D1 (de) 2003-11-13

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