JP4564509B2 - 電力用半導体素子 - Google Patents

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Description

本発明は、電力用半導体素子に関し、特に、スーパージャンクション構造を備えた電力用半導体素子に関する。
縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層との間のｐｎ接合面の耐圧によって決まる限界以上には上げられない。このため、素子耐圧とオン抵抗との間にはトレードオフの関係が存在し、このトレードオフを改善することが、電力用素子の消費電力を低減するためには重要となる。このトレードオフには、素子材料により決まる限界があり、この限界を超えることが、既存の電力用半導体素子を超える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐピラー層とｎピラー層とを交互に埋め込んだ構造が知られている。スーパージャンクション構造は、ｐピラー層とｎピラー層とに含まれるチャージ量（不純物量）を同じにすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現することができる。
このように、スーパージャンクション構造を用いることで、材料限界を超えたオン抵抗と耐圧とのバランスを実現することが可能になるが、何らかの原因によってｐピラー層とｎピラー層の不純物量が等しくなくなった場合には、不純物量の差によって生じるチャージに起因して電界分布が変化し、耐圧が低下してしまう。このため、このようなデバイスの製造にあたっては、プロセスばらつきを考慮して構造を設計する必要がある。
プロセスばらつきによる耐圧低下を抑制する構造として、本発明者等は、ｐピラー層の不純物濃度プロファイルとｎピラー層の不純物濃度プロファイルとを相互に異ならせる構造を開発し、提案した（特許文献１参照。）。この構造では、ｐピラー層の不純物量とｎピラー層の不純物量とのバランスを予め局所的に崩しておくことで、各ピラーの不純物量がばらついても電界分布の変化が小さく、耐圧低下を抑制することができる。
しかしながら、この構造では、強制的に不純物量のバランスを崩すために、ピラー層の実効的な不純物量を増加させる必要がある。これにより、不純物量の差による電界の低下が、不純物量の増加による電界の増大によって打ち消されてしまい、電界分布を変化させる効果が小さくなってしまう。このため、電界分布を十分に変化させるためには、不純物量の差をより大きくする必要が生じる。この結果、ｐピラー層の不純物量が増大することになり、電流を流すｎピラー層が空乏化しやすくなり、オン抵抗が増加してしまう。
特開２００４−１１９６１１号公報
本発明の目的は、耐圧が高く、オン抵抗の低い電力用半導体素子を提供することである。
本発明の一態様によれば、第１導電型の第１半導体層と、前記第１半導体上層に設けられ、前記第１半導体層の上面に平行な方向に交互に配置された複数の第１導電型の第２半導体層及び複数の第２導電型の第３半導体層と、各前記第３半導体層上に設けられ、前記各第３半導体層に接続された複数の第２導電型の第４半導体層と、各前記第４半導体層の上面に選択的に形成された第１導電型の第５半導体層と、前記第４半導体層における前記第２半導体層と前記第５半導体層との間の部分の直上域を含む領域に設けられた制御電極と、前記制御電極を前記第２半導体層、前記第４半導体層及び前記第５半導体層から絶縁するゲート絶縁膜と、前記第１半導体層の下面上に設けられ、前記第１半導体層に電気的に接続された第１の主電極と、前記第４半導体層及び前記第５半導体層上に設けられ、前記第４半導体層及び前記第５半導体層に接続された第２の主電極と、を備え、前記第２半導体層及び前記第３半導体層の前記第２の主電極側の端部における前記第２半導体層の不純物量及び前記第３半導体層の不純物量の和が、前記第２半導体層及び前記第３半導体層の前記第１の主電極から前記第２の主電極に向かう方向の中央部における前記和よりも小さく、前記第２半導体層及び前記第３半導体層の両方において、前記第２の主電極側の端部における不純物量が前記第１の主電極から前記第２の主電極に向かう方向の中央部における不純物量より小さいことを特徴とする電力用半導体素子が提供される。
本発明によれば、耐圧が高く、オン抵抗の低い電力用半導体素子を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電力用半導体素子であるパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー層における不純物量（以下、「ピラー不純物量」ともいう）をとってピラー層の不純物量のプロファイルを例示するグラフ図である。なお、図１に示すグラフ図の縦軸は、断面図における位置に対応している。後述する他の図においても同様である。
図１に示すように、本実施形態に係るＭＯＳＦＥＴにおいては、第１半導体層として導電型がｎ型のｎ＋ドレイン層２が設けられており、このｎ＋ドレイン層２上には、スーパージャンクション構造（以下、「ＳＪ構造」ともいう）を形成する第２半導体層であるｎピラー層３と第３半導体層であるｐピラー層４とが設けられている。ｎピラー層３及びｐピラー層４の導電型はそれぞれｎ型及びｐ型であり、ｎピラー層３及びｐピラー層４はそれぞれ複数設けられており、ｎ＋ドレイン層２の上面に平行な方向に沿って交互に且つ周期的に配列されている。一例では、ｎピラー層３及びｐピラー層４はストライプ状に形成されており、図１の紙面に垂直な方向に沿って直線状に延びている。ｐピラー層４はｎ＋ドレイン層２に接していてもよく、接していなくてもよいが、図１においては、ｐピラー層４がｎ＋ドレイン層２に接しておらず、両層の間にｎピラー層３と一体的に形成されたｎ型層が介在している例を示している。
また、各ｐピラー層４上には、第４の半導体層としてｐ型のｐベース層５が設けられており、ｐピラー層４に接続されている。すなわち、ｐベース層５は複数設けられており、隣り合うｐベース層５間には、ｎピラー層３の上端部が介在している。各ｐベース層５の上面には、第５半導体層としてのｎ型のｎソース層６が２本、選択的に形成されており、この２本のｎソース層６は、ｎピラー層３とｐピラー層４との配列方向（以下、「横方向」ともいう）において離隔している。
更に、隣り合うｐベース層５内に形成された隣り合うｎソース層６間の領域の直上域には、制御電極としてゲート電極８が設けられている。すなわち、ゲート電極８は、隣り合うｎソース層６間に配置された一方のｐベース層５、ｎピラー層３、他方のｐベース層５の直上域に設けられており、従って、ｐベース層５におけるｎピラー層３とｎソース層６との間の部分の直上域を含む領域に設けられている。そして、ｎピラー層３、ｐベース層５及びｎソース層６の上面は同一面を構成しており、この面上にはゲート絶縁膜７が設けられている。ゲート絶縁膜７は、ゲート電極８をｎピラー層３、ｐベース層５及びｎソース層６から絶縁している。
更にまた、ｎ＋ドレイン層２の下面上には、第１の主電極としてのドレイン電極１が設けられており、ｎ＋ドレイン層２に電気的に接続されている。一方、ｎピラー層３、ｐベース層４、ｐベース層５及びｎソース層６の上方にはソース電極９が設けられており、ｐベース層５及びｎソース層６に接続されている。ソース電極９はゲート電極８上にも設けられているが、ゲート電極８からは絶縁されている。
一例では、ｎ＋ドレイン層２、ｎピラー層３、ｐピラー層４、ｐベース層５及びｎソース層６は、単結晶のシリコン（Ｓｉ）により形成されている。また、ゲート絶縁膜７は、シリコン酸化物（ＳｉＯ２）により形成されている。更に、ゲート電極８は、多結晶シリコンにより形成されている。更にまた、ドレイン電極１及びソース電極９は、金属により形成されている。
そして、ｎピラー層３の不純物量とｐピラー層４の不純物量との和は、ソース電極９からドレイン電極１に向かう方向（以下、「縦方向」ともいう）において変化しており、ｎピラー層３及びｐピラー層４（以下、総称して「ピラー層」ともいう）の縦方向中央部において最も多く、上端部及び下端部に近づくほど少なくなり、上端部及び下端部で最も少なくなっている。すなわち、ｎピラー層３及びｐピラー層４のソース電極９側の端部におけるｎピラー層３の不純物量及びｐピラー層４の不純物量の和は、ｎピラー層３及びｐピラー層４の縦方向中央部における和よりも小さい。なお、ここでいう不純物量とは、不純物濃度（ｃｍ−３）と各ピラー層の横方向の幅（ｃｍ）との積であり、縦方向の各位置に存在する不純物の量である。本実施形態においては、ｎピラー層３とｐピラー層４の不純物量は等しく、同じ分布となっている。
次に、本実施形態の作用効果について説明する。
本実施形態においては、ピラー層の不純物量が図１に示すようなプロファイルとなっているため、電界分布もこのプロファイルと同様な分布、すなわち、縦方向中央部で高く上下端で低い分布となる。スーパージャンクション構造内における電界は、電圧印加時にスーパージャンクション構造を空乏化させるための横方向電界と、完全空乏化後に加わる縦方向電界との和となる。このため、上下端の不純物量を低下させると、空乏化し易くなって、上下端の電界を小さくすることができる。
ピラー層の上下端における電界を小さくすることで、最もアバランシェ降伏が起こりやすいｐベース層５とｎピラー層３との界面における電界を小さくし、素子全体の耐圧を安定させることができる。また、予めスーパージャンクション構造の上下端の電界を中央部に比べて小さくしておくことで、素子を作製する際の工程ばらつきによってｎピラー層３とｐピラー層４との不純物量が不均等になっても、不純物量の変化による電界分布の変化を抑制することができ、耐圧の低下を抑制することができる。更に、ＳＪ構造の上下端の電界を小さくすることにより、アバランシェ降伏によって大量のキャリアが発生しても負性抵抗が発生し難くなり、大きなアバランシェ耐量を得ることが可能となる。
なお、スーパージャンクション構造の上下端の電界を中央部に比べて小さくすることで、その分、理想状態の耐圧量、すなわち、ｎピラー層３とｐピラー層４の不純物量が相互に完全に等しいときの耐圧量は低下する。しかしながら、本実施形態によれば、上述の如く、不純物量のばらつき（チャージアンバランス）が発生しても安定した耐圧を得ることができるため、工程ばらつきを考慮すると、実際の製品としては耐圧が高いパワーＭＯＳＦＥＴを実現することが可能となる。
（比較例）
次に、本実施形態の比較例について説明する。
図２は、第１の比較例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図であり、
図３は、第２の比較例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
上述したように、ＳＪ構造を持つ素子において安定した耐圧を得るためには、ＳＪ構造の上下端において電界が小さくなるような電界分布を実現することが有効である。このため、図２及び図３に示す比較例では、ｎピラー層３の不純物量プロファイルとｐピラー層４の不純物量プロファイルとを相互に独立に変化させて、ソース側でｐピラー層４の不純物量が多くなり、ドレイン側でｎピラー層３の不純物量が多くなるようにしている。これにより、ｎ型不純物量とｐ型不純物量との差によるチャージを発生させて、このチャージによって縦方向に電界を発生させることにより、ＳＪ構造内において、縦方向中央部が高く上下端が低い電界分布を形成している。
しかしながら、この方法によって大きな電界分布の変化を生じさせるためには、不純物量の差を大きくしなければならない。図２に示す構造では、大きな不純物量の差を生じさせるためには、ＳＪ構造の上端部においてｐピラー層４の不純物濃度を高くしなければならない。しかし、ｐピラー層４の不純物濃度を増加させると、ピラー不純物量の平均値を増加させた場合と同様に、ｐピラー層４が空乏化し難くなって横方向電界が増加してしまう。これにより、不純物量の差によって電界を低減する効果が弱くなってしまう。このため、更に不純物量の差を大きくすることが必要となる。そして、ｐピラー層４の濃度を更に上げていくと、電流が流れるｎピラー層３側に空乏層が伸びやすくなり、オン抵抗が増加してしまう。
また、図３に示すように、ｎピラー層３の不純物量プロファイルとｐピラー層４の不純物量プロファイルとを相互に逆の傾斜で変化させた場合は、平均ピラー不純物量は縦方向の各位置で均一であるため、横方向電界は小さい。しかし、不純物量の差を大きくするほど、ＳＪ構造上端部においてｎピラー層３の不純物量が大きく低下するため、オン抵抗が増加してしまう。このように、図２及び図３に示す構造で大きな電界分布を得ようとすると、オン抵抗の増加が伴ってしまう。
これに対して、本発明の第１の実施形態においては、ピラー層の上下端において不純物量自体を低減させることにより、直接、横方向電界を小さくしているため、その効果を打ち消すものがない。このため、比較例の構造よりも不純物量の変化を小さくしても、比較例と同等の効果が得られる。これにより、同様な電界分布を実現しても、比較例に比べてオン抵抗の増加が小さくなる。この結果、第１の実施形態の構造では、オン抵抗の増加が比較例よりも小さい。すなわち、第１の実施形態によれば、ピラー層の上下端においてピラー不純物量を低下させることにより、ＳＪ構造を空乏化し易くして電界を低下させ、ピラーの不純物量のバランスを局所的に崩した場合と同様な効果を得ることができる。そして、ピラー不純物量の差は小さいままで済むため、低いオン抵抗を実現することができる。
例えば、ピラー層の縦方向中央部における不純物量を基準としたときに、比較例に係る構造では、ｐピラー層４の上端部における不純物量は５０％程度まで低減する必要がある。これに対して、第１の実施形態に係る構造では、ｐピラー層４の上端部における不純物量の低減量を２０％程度に抑えることが可能である。これにより、比較例ではオン抵抗の増加が２０％程度であるのに対して、第１の実施形態では１０％程度に抑えられる。
なお、比較例においても、縦方向に不純物量を変化させており、ｎピラー層３の不純物量とｐピラー層４の不純物量との和も変化する。しかしながら、その不純物量の和は、図２に示すように、ソース電極９側で大きくなるか、又は、図３に示すように、縦方向で一定である。従って、第１の実施形態のように、ソース電極９側の端部における不純物量の和が、縦方向中央部のおける和よりも小さくなるような構造ではない。
（第１の実施形態の第１の変形例）
図４は、第１の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図４に示すように、本変形例においては、ピラー層の不純物量プロファイルが上下対称ではなく、上端部の電界が下端部の電界よりも小さく、不純物量の極大ピークが縦方向中央部よりも下側、すなわち、ドレイン電極１側の部分に位置している。このような構造は、イオン注入と埋め込み成長とを繰り返すプロセス、又は、加速電圧を変化させて複数回のイオン注入を行うプロセスにおいて、イオン注入のドーズ量又はマスクの開口幅を変化させることにより、作製可能である。
第１の実施形態において説明したように、ＳＪ構造の上下端の電界を小さくすることにより、アバランシェ降伏によって大量のキャリアが発生しても負性抵抗が発生し難くなり、大きなアバランシェ耐量を得ることが可能となる。そして、アバランシェ降伏時には、ソース電極側の部分にキャリアが溜まり易いので、ドレイン側よりもソース側の電界が小さくなっていることが望ましい。本変形例においては、ピラー層の不純物量プロファイルを図４に示すような上下非対称のプロファイルとすることにより、ＳＪ構造のソース側端部における電界をより小さくすることができ、より高いアバランシェ耐量を実現することができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
（第１の実施形態の第２の変形例）
図５は、第１の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図５に示すように、本変形例においては、ピラー層の不純物量が縦方向に沿って不連続的に変化している。このようなプロファイルは、エピタキシャル成長時に不純物濃度を不連続的に変化させることで実施可能である。このような構造によっても、前述の第１の実施形態と同様な効果を得ることができる。
（第１の実施形態の第３の変形例）
図６は、第１の実施形態の第３の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図６に示すように、本変形例においては、ピラー層の不純物量のプロファイルが波形になっている。すなわち、ピラー層の不純物量プロファイルは、マクロ的には三角形状となっており、ピラー層の縦方向中央部で最も大きく、上下端に向かうほど減少し、上下端において最も小さくなっているが、ミクロ的には波形となっており、不純物量が極大値をとるピーク（極大ピーク）と極小値をとるピーク（極小ピーク）とが交互に現れている。そして、ピラー層における上側部分、すなわち、縦方向中央部から上端部までの部分、及び、下側部分、すなわち、縦方向中央部から下端部までの部分においては、それぞれ２つ以上の極大ピークが形成されている。上側部分に属する２つ以上の極大ピークのうち、相対的にソース電極９に近い極大ピークの値（不純物量）は、相対的に縦方向中央部に近い極大ピークの値よりも小さく、下側部分に属する２つ以上の極大ピークのうち、相対的にドレイン電極１に近い極大ピークの値は、相対的に縦方向中央部に近い極大ピークの値よりも小さい。このような構造によっても、前述の第１の実施形態と同様な効果を得ることができる。
図６に示すようなミクロ的に波形のプロファイルは、イオン注入と埋込結晶成長とを繰り返す方法、又は、加速電圧を変化させてイオン注入を繰り返す方法などの方法により、実現することができる。また、マクロ的に三角形状のプロファイルは、イオン注入の度にドーズ量を変化させることにより、実現することができる。これらの方法を併用することにより、図６に示すような不純物量のプロファイルを持つＳＪ構造を作製することができる。
なお、ｎピラー層３及びｐピラー層４のうち、いずれか一方又は両方をイオン注入により形成することで、合計の不純物量のプロファイルは、図６に示すような波形となる。また、ｎピラー層３及びｐピラー層４のうち、一方の不純物量をイオン注入時のドーズ量で制御し、他方の不純物量を結晶成長時の不純物ドープ量で制御すると、一方の不純物量のプロファイルは波形のプロファイルとなり、他方の不純物量のプロファイルは図５に示すような階段状のプロファイルとなる。この場合においても、極大ピークの値がソース電極９側で小さく、中央部側で大きくなっていれば、上述の効果と同様な効果を得ることができる。
なお、前述の第１の実施形態及びその変形例においては、ｐピラー層４がｎ＋ドレイン層２に接していない構造を示したが、接していてもよい。また、工程ばらつきの影響を抑制したとしても、高耐圧を保持するためには、ｎピラー層３の不純物量とｐピラー層４の不純物量とは概ね等しいことが望ましく、その差は２０％以下であることが望ましい。
（第２の実施形態）
図７は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図、及び、縦軸に素子における縦方向の位置をとり横軸に電界をとって電界のプロファイルを例示するグラフ図である。
図７に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、ｎピラー層３及びｐピラー層４からなるスーパージャンクション構造とｎ＋ドレイン層２との間に、ｎ−バッファー層１０が挿入されている。ｎ−バッファー層１０の導電型はｎ型であり、その不純物濃度はｎ＋ドレイン層２の不純物濃度よりも低く、例えば、ｎピラー層３の不純物濃度よりも低い。また、ｎピラー層３及びｐピラー層４における不純物量の和は、ピラー層における上側部分においては、ソース電極９に近づくほど小さくなっているが、下側部分においては均一である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
本実施形態においては、ドレイン電極１とソース電極９との間に電圧が印加されると、ｎ−バッファー層１０が空乏化する。これにより、ｎ−バッファー層１０内の電界は、ｎ−バッファー層１０の不純物濃度（ドナー濃度）に応じた傾きを持ち、ドレイン側で小さくなる。このため、ＳＪ構造については、ピラー層の不純物量プロファイルを図７に示すようなソース側のみが低下したプロファイルとし、ソース側部分のみで電界を小さくすれば、ＳＪ構造及びｎ−バッファー層１０からなる構造体全体における電界は、縦方向中央部が高く上下端が低いプロファイルとなる。この結果、前述の第１の実施形態と同様に、安定した耐圧と高アバランシェ耐量を実現することができる。
また、ｎ−バッファー層１０を設けることにより、工程ばらつきなどによってＳＪ構造がばらついても、素子全体の耐圧及びオン抵抗がばらつくことを抑制できる。これにより、素子の安定性が向上する。また、ｎ−バッファー層１０を設けることにより、ＳＪ構造の厚さが薄くなるため、素子の作製が容易になる。なお、本実施形態においては、ｎ−バッファー層１０を空乏化させることで、ドレイン側で電界が低下していくような電界分布を得ているため、ｎ−バッファー層１０の不純物濃度は、ｎピラー層３の不純物濃度よりも低いことが望ましい。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
（第２の実施形態の第１の変形例）
図８は、第２の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図８に示すように、本変形例においては、ピラー層の不純物量のプロファイルが、縦方向全域にわたって、ドレイン電極１からソース電極９に向かって単調減少するようなプロファイルとなっている。これによっても、第２の実施形態と同様な効果を得ることができる。
（第２の実施形態の第２の変形例）
図９は、第２の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図９に示すように、本変形例においては、ピラー層の不純物量プロファイルが、ドレイン電極１からソース電極９に向かって不連続的に減少するような段階状のプロファイルとなっている。これによっても、第２の実施形態と同様な効果を得ることができる。
（第２の実施形態の第３の変形例）
図１０は、第２の実施形態の第３の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図１０に示すように、本変形例においては、ピラー層の不純物量プロファイルが、マクロ的にはドレイン電極１からソース電極９に向かって単調減少しつつ、ミクロ的には波形のプロファイルとなっている。これによっても、第２の実施形態と同様な効果を得ることができる。
（第３の実施形態）
図１１は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
なお、図１１のグラフ図においては、ｐピラー層の不純物量を実線で示し、ｎピラー層の不純物量を破線で示している。後述する図１２及び図１３においても同様である。
図１１に示すように、本実施形態においては、ｎピラー層３の不純物量プロファイルとｐピラー層４の不純物量プロファイルとが一致していない。すなわち、ソース電極９側の部分では、ｐピラー層４の不純物量はｎピラー層３の不純物量よりも大きく、ドレイン電極１側の部分では、ｐピラー層４の不純物量はｎピラー層３の不純物量よりも小さい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態においては、前述の第１の実施形態において説明した効果、すなわち、ピラー層の上下端で不純物量を低下させることにより上下端において横方向の電界を弱める効果に、比較例において説明した効果、すなわち、ｎピラー層３の不純物量とｐピラー層４の不純物量とのバランスを崩すことにより縦方向の電界を弱める効果を加えることにより、より効果的にＳＪ構造内の電界分布を制御することができる。この結果、小さな不純物量の変化により大きく電界分布を変化させることが可能となり、前述の第１及び第２の実施形態並びにそれらの変形例に係る構造、並びに比較例に係る構造よりも、オン抵抗を小さくすることができる。
（第３の実施形態の第１の変形例）
図１２は、第３の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図１２に示すように、本変形例においては、ｐピラー層４の上端部において不純物量が局所的に増加している。但し、ｎピラー層３の上端部においては、不純物量が局所的に減少しているため、ｐピラー層４の上端部における局所的な増加が相殺され、不純物量の和は、ピラー層の上端部において減少している。すなわち、不純物量の和のプロファイルにおいて、ソース電極９に最も近い極大ピークの値は、それより縦方向中央部に近い極大ピークの値よりも小さい。これにより、ピラー層の上下端で不純物量を低下させることにより横方向の電界を弱める効果を維持したままで、不純物量のバランスを崩すことにより縦方向の電界を弱める効果を強めることができる。本変形例における上記以外の構成及び作用効果は、前述の第３の実施形態と同様である。
（第３の実施形態の第２の変形例）
図１３は、第３の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
図１３に示すように、本変形例は、前述の第２の実施形態と第３の実施形態とを組み合わせた例である。すなわち、本変形例においては、ＳＪ構造とｎ＋ドレイン層２との間にｎ−バッファー層１０が挿入されており、且つ、ソース電極側において、ｐピラー層４の不純物量がｎピラー層３の不純物量よりも多くなっている。但し、小さい不純物量の変化で大きな電界の変化を得るために、不純物量の和はソース側に近いほど低くしている。本変形例における上記以外の構成及び作用効果は、前述の第２及び第３の実施形態と同様である。なお、第３の実施形態並びにその第１及び第２の変形例においては、ｎピラー層３及びｐピラー層４のうちいずれか一方の不純物量プロファイルのみが、波形となっていてもよい。
以上、本発明を第１乃至第３の実施形態及びその変形例により説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態又はその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態及び各変形例においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
また、スーパージャンクション構造の形成方法も前述の方法には限定されず、複数回のイオン注入とエピタキシャル成長とを繰り返す方法、トレンチ溝を形成した後にピラー層の埋め込み成長を行う方法、トレンチ溝を形成した後に側壁にイオン注入を行う方法、及び、加速電圧を変化させて複数回のイオン注入を行う方法など、様々な方法で形成可能である。
更に、前述の各実施形態及び各変形例においては、プレナー型ＭＯＳゲート構造を持つ素子を例に挙げて説明したが、本発明に係る電力用半導体素子は、トレンチ型ＭＯＳゲート構造を用いても実施可能である。
更にまた、スーパージャンクション構造のピラー平面パターンも前述の例に限定されることはなく、ストライプ状の他に、メッシュ状又はオフセットメッシュ状など様々なパターンで実施可能である。
更にまた、前述の各実施形態及び各変形例においては、セル部の構造のみを説明したが、素子の終端構造も特に限定されることはなく、ガードリング構造、フィールドプレート構造又はリサーフ構造など様々な構造で実施可能である。
更にまた、前述の各実施形態及び各変形例においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
更にまた、前述の各実施形態及び各変形例においては、電力用半導体素子がスーパージャンクション構造を有するＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、電力用半導体素子は、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）との混載素子、又はＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの素子でもよい。
本発明の第１の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第１の比較例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第２の比較例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第１の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第１の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第１の実施形態の第３の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図、及び、縦軸に素子における縦方向の位置をとり横軸に電界をとって電界のプロファイルを例示するグラフ図である。 第２の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第２の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第２の実施形態の第３の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第３の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。 第３の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、縦軸にピラー層における縦方向の位置をとり横軸にピラー不純物量をとってピラー層の不純物量のプロファイルを例示するグラフ図である。
符号の説明
１ ドレイン電極（第１の主電極）、２ ｎ＋ドレイン層（第１半導体層）、３ ｎピラー層（第２半導体層）、４ ｐピラー層（第３半導体層）、５ ｐベース層（第４半導体層）、６ ｎソース層（第５半導体層）、７ ゲート絶縁膜、８ ゲート電極（制御電極）、９ ソース電極（第２の主電極）、１０ ｎ−バッファー層（第６半導体層）

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体上層に設けられ、前記第１半導体層の上面に平行な方向に交互に配置された複数の第１導電型の第２半導体層及び複数の第２導電型の第３半導体層と、
    各前記第３半導体層上に設けられ、前記各第３半導体層に接続された複数の第２導電型の第４半導体層と、
    各前記第４半導体層の上面に選択的に形成された第１導電型の第５半導体層と、
    前記第４半導体層における前記第２半導体層と前記第５半導体層との間の部分の直上域を含む領域に設けられた制御電極と、
    前記制御電極を前記第２半導体層、前記第４半導体層及び前記第５半導体層から絶縁するゲート絶縁膜と、
    前記第１半導体層の下面上に設けられ、前記第１半導体層に電気的に接続された第１の主電極と、
    前記第４半導体層及び前記第５半導体層上に設けられ、前記第４半導体層及び前記第５半導体層に接続された第２の主電極と、
    を備え、
    前記第２半導体層及び前記第３半導体層の前記第２の主電極側の端部における前記第２半導体層の不純物量及び前記第３半導体層の不純物量の和は、前記第２半導体層及び前記第３半導体層の前記第１の主電極から前記第２の主電極に向かう方向の中央部における前記和よりも小さく、
    前記第２半導体層及び前記第３半導体層の両方において、前記第２の主電極側の端部における不純物量は前記第１の主電極から前記第２の主電極に向かう方向の中央部における不純物量より小さい、
    ことを特徴とする電力用半導体素子。
  2. 前記第２の主電極側の端部において、前記第３半導体層の不純物量は前記第２半導体層の不純物量よりも大きいことを特徴とする請求項１記載の電力用半導体素子。
  3. 前記第２半導体層及び前記第３半導体層における前記第１の主電極側の端部における前記和は、前記中央部における前記和よりも小さいことを特徴とする請求項１または２に記載の電力用半導体素子。
  4. 前記第１半導体層と前記第２半導体層及び前記第３半導体層との間に設けられ、不純物濃度が前記第２半導体層の不純物濃度よりも低い第１導電型の第６半導体層をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体素子。
  5. 前記第２半導体層及び前記第３半導体層のうち少なくとも一方において、前記第１の主電極から前記第２の主電極に向かう方向に沿った不純物量のプロファイルが波形であり、前記波形の極大ピークのうち、相対的に前記第２の主電極に近い極大ピークの値は、相対的に前記中央部に近い極大ピークの値よりも小さいことを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090408B2 (en) 2016-09-14 2018-10-02 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272397A (ja) * 2008-05-02 2009-11-19 Toshiba Corp 半導体装置
JP4686580B2 (ja) * 2008-08-14 2011-05-25 株式会社東芝 電力用半導体装置
JP5484741B2 (ja) * 2009-01-23 2014-05-07 株式会社東芝 半導体装置
JP5606019B2 (ja) * 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
JP2011204796A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP2011216587A (ja) 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置
JP5901003B2 (ja) 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
KR101136782B1 (ko) 2010-05-20 2012-04-19 (주) 트리노테크놀로지 초접합 구조를 갖는 전력 반도체 소자
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置
JP2013069775A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 半導体装置、及びその製造方法
CN103035680B (zh) * 2012-05-08 2015-10-14 上海华虹宏力半导体制造有限公司 超级结器件
US20130307058A1 (en) 2012-05-18 2013-11-21 Infineon Technologies Austria Ag Semiconductor Devices Including Superjunction Structure and Method of Manufacturing
CN103579296B (zh) * 2012-08-06 2016-09-07 三垦电气株式会社 半导体装置及其制造方法
US9287371B2 (en) 2012-10-05 2016-03-15 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method
JP6253885B2 (ja) * 2013-01-07 2017-12-27 ルネサスエレクトロニクス株式会社 縦型パワーｍｏｓｆｅｔ
US8901623B2 (en) * 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones
US9024383B2 (en) 2013-05-01 2015-05-05 Infineon Technologies Austria Ag Semiconductor device with a super junction structure with one, two or more pairs of compensation layers
US9117694B2 (en) 2013-05-01 2015-08-25 Infineon Technologies Austria Ag Super junction structure semiconductor device based on a compensation structure including compensation layers and a fill structure
US9070580B2 (en) * 2013-05-01 2015-06-30 Infineon Technologies Austria Ag Semiconductor device with a super junction structure based on a compensation structure with compensation layers and having a compensation rate gradient
KR101795828B1 (ko) * 2013-09-17 2017-11-10 매그나칩 반도체 유한회사 초접합 반도체 소자 및 제조 방법
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
JP6324805B2 (ja) * 2014-05-19 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6301861B2 (ja) * 2014-07-31 2018-03-28 株式会社東芝 半導体装置
CN105576022B (zh) * 2014-10-11 2019-02-22 华润微电子（重庆）有限公司 具有超结结构的半导体器件及其制备方法
JP6152861B2 (ja) * 2015-02-09 2017-06-28 トヨタ自動車株式会社 ダイオードの製造方法
DE102015116576B4 (de) 2015-09-30 2021-11-25 Infineon Technologies Austria Ag Superjunction-Halbleitervorrichtung mit entgegengesetzt dotierten Halbleiterbereichen, die in Gräben ausgebildet sind, und Verfahren zur Herstellung
JP2017168666A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
CN106229343B (zh) * 2016-08-12 2019-05-03 上海鼎阳通半导体科技有限公司 超结器件
JP2019054169A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
CN108878534B (zh) * 2018-06-29 2020-11-24 上海华虹宏力半导体制造有限公司 超结结构及其制造方法
JP6833778B2 (ja) * 2018-09-11 2021-02-24 株式会社東芝 半導体装置
KR101998717B1 (ko) * 2018-09-28 2019-10-01 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
KR102306123B1 (ko) * 2020-03-19 2021-09-28 파워마스터반도체 주식회사 반도체 장치
CN115362560A (zh) * 2020-03-30 2022-11-18 罗姆股份有限公司 半导体装置
CN115566038B (zh) * 2021-07-01 2025-09-26 深圳尚阳通科技股份有限公司 超结器件及其制造方法
CN115172466B (zh) * 2022-09-05 2022-11-08 深圳市威兆半导体股份有限公司 一种超结vdmos新结构及其制备方法
JP2024082005A (ja) * 2022-12-07 2024-06-19 株式会社デンソー 半導体装置とその製造方法
JP2024082007A (ja) * 2022-12-07 2024-06-19 株式会社デンソー 半導体装置の製造方法
JP2024093631A (ja) * 2022-12-27 2024-07-09 株式会社デンソー 半導体装置とその製造方法
CN116544117A (zh) * 2023-07-07 2023-08-04 广东可易亚半导体科技有限公司 一种高eas的vdmos器件及其制备方法
CN119947204A (zh) * 2023-10-30 2025-05-06 安世有限公司 电力半导体装置及相关方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP4851694B2 (ja) 2004-08-24 2012-01-11 株式会社東芝 半導体装置の製造方法
JP4768259B2 (ja) * 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
JP2006186145A (ja) 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
EP1696490A1 (en) 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Charge compensation semiconductor device and relative manufacturing process
JP5002148B2 (ja) 2005-11-24 2012-08-15 株式会社東芝 半導体装置
JP5369372B2 (ja) * 2005-11-28 2013-12-18 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090408B2 (en) 2016-09-14 2018-10-02 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

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