JP4607724B2

JP4607724B2 - 画像データ処理装置

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Publication number: JP4607724B2
Application number: JP2005267991A
Authority: JP
Inventors: 治彦奥村; 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-15
Filing date: 2005-09-15
Publication date: 2011-01-05
Anticipated expiration: 2025-09-15
Also published as: JP2007079198A

Description

本発明は、画像データを処理する画像データ処理装置および画像データ処理方法に関する。

表示装置の大画面化、高精細化が進められたことから、表示装置の駆動に要する情報量の増大を招き、ひいては表示装置を駆動するために伝送する信号が高周波化されてきている。このような、伝送信号のデータ量の増大（高周波化）はその周囲への電磁妨害雑音（EMI: Electro Magnetic Interference）の原因となる。このため、表示装置を有する電子機器による電磁妨害雑音を低減する必要性が高まっている。
表示装置を有する電子機器によるＥＭＩを低減するために、画像データと前画像データとの差分データを用いる技術が開示されている（特許文献１参照）。
特開２０００−２００３１号公報

ところで、差分データから画像データを再生するには、メモリ等種々の構成要素が必要になり、回路規模の増大を招くことになる。
上記に鑑み、本発明は画像データ再生のための回路構成の簡略化を図った画像データ処理装置および画像データ処理方法を提供することを目的とする。

本発明に係る画像データ処理装置は、表示装置の信号線から読み出される画素データを保持するデータ保持部と、前記保持される画素データと、前記信号線に対応する演算画素データと、を加算して、前記信号線に対応する画素データを再生するデータ再生部と、を具備することを特徴とする。

本発明によれば、画像データ再生のための回路構成の簡略化を図った画像データ処理装置および画像データ処理方法を提供できる。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１実施形態に係る表示システム１００を表す模式図である。
表示システム１００は，表示部１１０、バッファ回路１２０，制御信号発生回路１３０，画像信号変換部１４０，信号線駆動回路（信号線ドライバ）１５０，走査線駆動回路（ゲートドライバ）１６０、共通電極駆動回路（コモン駆動回路）１７０を有する。

表示部１１０は、例えば、液晶表示素子であり、信号線１１１（１１１（１）〜１１１（Ｎ）），走査線１１２（１１２（１）〜１１２（Ｎ））、スイッチング素子１１３，画素電極１１４を有する。

信号線１１１は、画素信号を伝達するものであり、信号線駆動回路１５０により駆動される。ここで、信号線１１１の容量（信号線容量）Ｃｓが破線で表されている。容量Ｃｓがあることから、画素信号は信号線１１１上に保持される。
走査線（ゲート線）１１２は、走査線信号を伝達するものであり、信号線１１１と直交して配置され、走査線駆動回路１６０により駆動される。
スイッチング素子１１３は、例えば、薄膜トランジスタ（ＴＦＴ）であり、信号線１１１と走査線１１２の交点付近に配置され、信号線１１１および走査線１１２からの信号により画素電極１１４を制御する。

画素電極１１４は、画像を表示する基本単位たる画素に対応し、スイッチング素子１１３によって駆動される。表示部１１０上に赤（Ｒ）、緑（Ｇ）、青（Ｂ）それぞれを表示する画素が縦横のマトリクス状に配列されることでカラー表示が可能となる。赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する画素電極１１４が走査線１１２上に、例えば、ストライプ状に配列される。
画素電極１１４に対向して共通電極が配置され、これらの間の液晶が画素電極１１４と共通電極間の電圧で駆動される。画素電極１１４の電圧を制御することで、表示部１１０に画像が表示される。

バッファ回路１２０は、入力される画像信号にノイズ除去や波形整形をして制御信号発生回路１３０に安定な信号を供給する回路である。
制御信号発生回路１３０は、バッファ回路１２０から画像信号を入力し、画像信号変換部１４０、信号線駆動回路１５０，走査線駆動回路１６０、共通電極駆動回路１７０を制御するための制御信号を発生、出力するものであり、ゲートアレイによって構成できる。

画像信号変換部１４０は、複数の画素信号を含む画像信号を複数の演算画素信号を含む演算画像信号、具体的には、差分画像信号に変換する。画素信号を演算画素信号に変換することで、データの遷移（データの状態がハイからロー又はローからハイに変化すること）を低減できる。この結果、画像信号変換部１４０と信号線駆動回路１５０間でのデータ伝送により発生する電磁波放射、消費電力等を低減することが可能となる。なお、画像信号変換部１４０の詳細は後述する。

信号線駆動回路１５０は、演算画像信号を画像信号に逆変換し、この画像信号により信号線１１１を駆動するための駆動回路である。なお、この詳細は後述する。
走査線駆動回路１６０は、走査線１１２を駆動するための駆動回路である。
共通電極駆動回路１７０は、表示部１１０の共通電極を駆動するための駆動回路である。

（画像信号変換部１４０の詳細）
画像信号変換部１４０は、画像信号分割部１４１、信号保持部１４２，信号変換部１４３を有する。

画像信号分割部１４１は、Ｄ−ＦＦ（Ｄ−フリップフロップ）１４１ｒ、１４１ｇ、１４１ｂを有し、Ｒ，Ｇ，Ｂそれぞれに対応する画像データ（画像信号）を画素データ（画素信号）Ｄｒ，Ｄｇ，Ｄｂに分割する。画像データは、表示部１１０の画素に対応する画素データＤｒ，Ｄｇ，Ｄｂを時系列的に複数含む。Ｄ−ＦＦ１４１ｒ、１４１ｇ、１４１ｂは、画像データを入力し、クロック信号ＣＫ１に対応して、画素データＤｒ，Ｄｇ，Ｄｂ毎に出力する。

信号保持部１４２は、遅延回路１４２ｒ、１４２ｇ、１４２ｂを有し、入力する画素信号を保持し、所定期間遅らせて出力する。この所定期間（遅延時間）として、１走査線期間（走査時間、水平表示期間、水平走査期間、１Ｈ期間ともいう）を挙げることができる。遅延時間を１走査線期間とするのは、通常の表示画像（インターネット、ゲーム、メール、文章等）では、垂直方向において画像データの変化が少ないという事実に基づいている。

信号変換部１４３は、差分回路（減算回路ともいう）１４３ｒ、１４３ｇ、１４３ｂを有し、前画素データ（信号保持部１４２に保持された画素データ）と現画素データの差分演算（減算、具体的には排他的論理和演算（Exclusive OR））により、差分画素データを生成する（言い換えれば、画素データから差分画素データへの変換）。なお、最初の画素データの場合には、前画素データとして所定のダミーデータＤＭ（例えば、ロー状態）を用いる。

画像信号変換部１４０は次のように動作する。
画素データＤｒ〜Ｄｂが、Ｄ−ＦＦ１４１ｒ〜１４１ｂに順次に入力され、クロック信号ＣＫ１に対応して分離、出力される。フリップフロップ１４１ｒ〜１４１ｂから出力された画素データＤｒ〜Ｄｂは、遅延回路１４２ｒ〜１４２ｂ，および差分回路１４３ｒ〜１４３ｂに入力される。

遅延回路１４２ｒ〜１４２ｂに入力された画素データＤｒ〜Ｄｂはそれぞれ、１走査線期間遅れて出力される。これは、画素データＤｒ〜Ｄｂが画素で垂直方向に１ラインずれることに相当する。

遅延回路１４２ｒ〜１４２ｂから出力されるデータは、差分回路１４３ｒ〜１４３ｂに入力され、垂直画素（同一の信号線１１１上で、走査線１１２が異なる画素）間での減算が行われる。差分回路１４３ｒ〜１４３ｂで生成された差分画素データＤＩ１〜ＤＩ３は連続して出力される。

図２は、画像信号変換部１４０から出力される差分画像データを表す模式図である。ブランキング期間の終了後に、差分画素データＤＩ１〜ＤＩ３の出力が開始され、一水平走査期間が終了するまで差分画素データＤＩ１〜ＤＩ３が連続して出力される。

（信号線駆動回路１５０の詳細）
信号線駆動回路１５０は、差分画像データを元の画像データに逆変換し（画像データの再生）、この画像データにより信号線１１１を駆動するものであり、シフトレジスタＳＲ，Ｄ−ＦＦ（フリップフロップ）１５１（１５１（１）〜１５１（Ｎ）），ラッチ回路１５２（１５２（１）〜１５２（Ｎ）），Ｄ／Ａ変換回路１５３（１５３（１）〜１５３（Ｎ）），加算回路１５４（１５４（１）〜１５４（Ｎ）），書き込み回路１５５（１５５（１）〜１５５（Ｎ）），読み出し回路１５６（１５６（１）〜１５６（Ｎ））を有する。なお、信号線駆動回路１５０は、デジタル方式とアナログ方式に分けられるが、ここではデジタル方式を例示している。

シフトレジスタＳＲおよびＤ−ＦＦ１５１は、複数の差分画素データを含む差分画像データから信号線１１１に対応する差分画素データを抽出（あるいは区分）する。
シフトレジスタＳＲは、差分画像データＤＩ１〜ＤＩ３のサンプリング時間を指示するサンプリング指示信号を水平同期信号ＨＳから生成する。
Ｄ−ＦＦ１５１は、シフトレジスタＳＲからのサンプリング指示信号によって、差分画像データＤＩ１〜ＤＩ３をサンプリングする。この結果、画像信号ＤＩ１〜ＤＩ３は,シリアル（直列）信号からパラレル（並列）信号へと変換される。これは画像信号から画素信号それぞれを分離（分割）したことになる。
ラッチ回路１５２は、入力されるデジタル信号をラッチし、１水平期間保持する。

Ｄ／Ａ変換回路１５３は、デジタル信号をアナログ信号に変換する変換回路である。なお、Ｄ／Ａ変換回路１５３に換えて、書き込み回路１５５、読み出し回路１５６のそれぞれにＤ／Ａ変換回路を備えることも可能である。
加算回路１５４は、前画素データと差分画素データの加算によって、現画像データを再生するものであり、画素データを再生するデータ再生部として機能する。信号変換部１４３はディジタル演算を行うが、加算回路１５４はアナログ演算を行う。加算回路１５４がＤ／Ａ変換後の画素データを処理するためである。なお、Ｄ／Ａ変換回路１５３に換えて、書き込み回路１５５がＤ／Ａ変換回路を備える場合には、加算回路１５４はディジタル演算を行うことになる。

書き込み回路１５５は、画素データを信号線１１１に書き込むものであり、ガンマ補正回路γＣ１，バッファアンプＡＰ１、スイッチＳＷ１を有する。画素データの書き込みによって画素電極１１４が駆動される。書き込まれた画素信号は信号線１１１に保持され、読み出し回路１５６によって読み出される。いわば信号線１１１をメモリとして用いることで、信号線駆動回路１５０の構成の簡略化が可能となる。なお、ガンマ補正回路γＣ１，バッファアンプＡＰ１の配置は逆であっても差し支えない。

ガンマ補正回路γＣ１は、画素データにガンマ補正を加え、表示部１１０が画像をより良好に表示するようにするものであり、画素データを非線形補正する非線形補正部として機能する。具体的には、ガンマ補正前の画素データと表示部１１０に表示される明暗の強度が比例するようにする。表示部１１０の電圧―輝度特性の非直線性に対応するためである。
バッファアンプＡＰ１は、信号線１１１を駆動する画素信号（信号線駆動信号）を出力する出力バッファである。
スイッチＳＷ１は、画素信号（画素データ）の書き込みの実行／停止を切り換えるスイッチであり、後述のスイッチＳＷ２と連動することで、信号線１１１への書き込み／読み出しが選択される。

読み出し回路１５６は、信号線１１１に保持されている１水平ライン前の画素信号（画素データ）を読み出し、保持するものであり、逆ガンマ補正回路γＣ２，バッファアンプＡＰ２，スイッチＳＷ２、キャパシタＣを有する。読み出し回路１５６は、信号線１１１をラインメモリとして利用して、１水平ライン前の画素信号を読み出す。この結果、前の画素データを保持するラインメモリを有する必要が無くなり、信号線駆動回路１５０の構成が簡略になる。なお、ガンマ補正回路γＣ２，バッファアンプＡＰ２の配置は逆であっても差し支えない。

逆ガンマ補正回路γＣ２は，信号線１１１から読み出された画素データに逆ガンマ補正（ガンマ補正の逆変換）を加えるものであり、画素データを逆非線形補正する逆非線形補正部として機能する。加算回路１５４に入力される差分画素信号に信号線１１１から読み出された画素データを対応させるためである。
バッファアンプＡＰ２は，信号線１１１から読み出された画素信号の強度を調節する。加算回路１５４に入力される差分画素信号に信号線１１１から読み出された画素データを対応させるためである。例えば、バッファアンプＡＰ１が信号をＮ倍にしたとすれば、バッファアンプＡＰ２は信号を１／Ｎ倍する。但し、これは信号線１１１に信号がそのまま保持され、読み出される理想的な場合である。実際には信号が減衰するため、その減衰を考慮してバッファアンプＡＰ２の増幅率が調節される。

スイッチＳＷ２と、キャパシタ（容量素子）Ｃは、読み出されて逆γ変換および強度調節された画素信号を保持するサンプルホールド回路を構成する。
スイッチＳＷ２は、サンプルホールド回路の一部であると共に、画素データの読み出しの実行／停止を切り換えるスイッチであり、スイッチＳＷ１と連動することで、信号線１１１への書き込み／読み出しが選択される。
キャパシタＣは、読み出された画素信号を電荷として保持するものであり、画素データを保持するデータ保持部として機能する。

信号線駆動回路１５０は以下のように動作する。
差分画素データＤＩ１〜ＤＩ３は、シフトレジスタＳＲおよびＤ−ＦＦ１５１で直並列変換されて、ラッチ回路１５２で１Ｈ（一水平走査期間）ラッチされて、加算回路１５４に入力される。差分画素データと、読み出し回路１５６によって信号線１１１から読み出された画素信号とが加算回路１５４で加算され、画素信号が再生される。再生された画素信号は書き込み回路１５５によって信号線１１１に書き込まれる。

書き込み回路１５５および読み出し回路１５６による信号線１１１への書き込み／読み出しは交互に行われる。例えば、一水平走査期間（１Ｈ）を読み出し時と書き込み駆動時に２分割して、時分割制御する。この結果、読み出し、加算（再生）、書き込みの動作が繰り返される。

信号線１１１への書き込み時には、スイッチＳＷ１は閉じられ（ＯＮ）、スイッチＳＷ２は開かれる（ＯＦＦ）。このときには、読み出し回路１５６に保存された画素信号と、伝送されてきた差分画素信号とから再生された画素信号に、ガンマ補正をかけて、スイッチＳＷ１から信号線１１１に出力される。

信号線１１１からの読み出し時には、スイッチＳＷ１は開かれ（ＯＦＦ）、スイッチＳＷ２は閉じられる（ＯＮ）。このときには、信号線１１１から画素信号が読み出され、逆γ補正をかけてキャパシタＣに電荷として保持される。即ち、ＳＷ２と容量Ｃで構成されたサンプルホールド回路に１Ｈ前の画素信号が保持される。

（第２の実施形態）
図３は、本発明の第２実施形態に係る表示システム２００を表す模式図である。
表示システム２００は、表示部１１０を極性反転で駆動する。例えば、隣接する信号線１１１が逆極性で駆動され（反転駆動方式）、さらに走査線１１２ごとに極性が反転する（ドット反転駆動方式）。

ドット反転駆動方式では、次のように、表示部１１０が駆動される。例えば、あるフィールド、ある走査線１１２（ｉ）で、奇数番号の信号線１１１（１１１（１）、１１１（３）、１１１（５）、…）は正極性、偶数番号の信号線１１１（１１１（２）、１１１（４）、…）は負極性で、それぞれ駆動されたとする。この場合、次の走査線１１２（ｉ＋１）では信号線１１１の極性が反転し、奇数番号の信号線１１１は負極性、偶数番号の信号線１１１は正極性で駆動される。また、次のフィールドでも、信号線１１１の極性が反転する。

本実施形態では、信号線駆動回路２５０の書き込み回路２５５および読み出し回路２５６が、第１の実施形態でのバッファアンプＡＰ１，ＡＰ２に換えて、極性反転回路ＲＶ１，ＲＶ２を備えている。
極性反転回路ＲＶ１は、信号線１１１を駆動する画素信号（信号線駆動信号）を配線１４５に出力する出力バッファである点はバッファアンプＡＰ１と同様である。これに加え、極性反転回路ＲＶ１は、これに入力される極性反転信号によってその出力の極性の正、負を制御する（極性反転制御）。このとき、奇数番号および偶数番号の信号線１１１に対応する極性反転回路ＲＶ１それぞれに、互いに略１８０°位相が異なる反転制御信号が入力される。隣接する信号線１１１で信号の極性が異なる（逆極性）ためである。

極性反転回路ＲＶ２は，信号線１１１から読み出された画素データの強度を調節する点はバッファアンプＡＰ２と同様である。これに加え、極性反転回路ＲＶ２は，信号線１１１から読み出された画素データの極性を調節して、加算回路１５４に入力される差分画素信号に対応させる。１Ｈごとに極性が反転することから、読み出した画素信号と書き込みたい画素信号とで信号の極性が異なるためである。例えば、信号線１１１に正極性（＋）の信号を書き込む場合、書き込む前の信号線１１１には負極性（−）の信号が保持されている。このため、読み込んだ画素信号の極性を反転させ正極性とした後に、差分画素信号を加算して、画素信号を再生する。
その後、再生された画素信号にγ補正をかけて、極性反転して、信号線に書き込む（信号線の駆動）。

（第３の実施形態）
図４は、本発明の第３実施形態に係る表示システム３００を表す模式図である。
ここでは、表示部３１０の画素電極１１４が、複数（ｎ個、例えば、２〜５個）の画素電極１１４の群を１つのブロックとした複数（Ｎ個）のブロックに区分される。即ち、１本の走査線（水平ライン）３１２がＮ個のブロック（領域）に区分され、それぞれのブロックでｎ本の信号線３１１−１〜３１１−ｎを時系列的にシリアルに（逐次に）切り換えて画像を表示する。

信号線３１１を切り換えるために、信号線駆動回路３５０は信号線を選択する選択出力部３５７（３５７(1)〜３５７(Ｎ)）を有する。選択出力部３５７は、書き込み、または読み出す信号線を複数の信号線から選択する信号線選択部に対応する。
１つのドライバ出力を複数の信号線３１１で共用することで、ドライバ数の低減（信号線駆動回路３５０の簡略化）、ひいては低コスト化が可能となる。例えば、スイッチング素子１１３と共に、ドライバ（信号線駆動回路３５０）をｐ−Ｓｉで構成する場合に、このような構成が利用される。

本実施形態でも第1の実施形態と同様に、信号線３１１に画素信号を書き込み回路１５５で書き込み、読み出し回路１５６で読み出す。信号線３１１をメモリとして用いることで、信号線駆動回路３５０の構成の簡略化が可能となる。駆動期間の一部を利用して、読み出し回路１５６によって、信号線３１１から１ライン前の画素データを読み出す。そして、この画素信号と、送られてきた差分画素信号とを加算して、次の画素信号を再生する。

本実施形態のように信号線３１１を切り替える場合、信号線３１１をメモリとして用いる意義が大きい。以下に示すように、信号線３１１から画素信号を読み出さなければ、画素信号の再生が困難となる。

奇数行の信号線３１１を駆動する場合、ラッチ回路１５２に奇数行の画素データが蓄積されている。奇数行の画素データが信号線３１１に書き込まれ、その次ぎの偶数行の信号線３１１を駆動する場合を考える。この場合、信号線３１１から画素信号を読み出さなければ、再生に利用可能なのは、偶数行の画素データそのものか、ラッチ回路１５２に蓄積された奇数行の画像データのみである。つまり、複数の信号線３１１を時分割で駆動する場合、１ライン前の画素データがドライバ（信号線駆動回路３５０）内に蓄積されていないことになる。１ライン前のデータを使いたい場合には、別にラッチ回路を設けて、そこにメモリしておく必要がある。１つのドライバ出力を複数の信号線３１１で共用することでドライバの数を減らしても、追加の回路を設けることで結果的にコストアップとなるおそれがある。

（第４の実施形態）
図５は、本発明の第４実施形態に係る表示システム４００を表す模式図である。
本実施形態では、１ライン前の画素データを信号線１１１に蓄えるのではなく、信号線駆動回路３５０、具体的には再生・保持回路４５８に保持する。
信号線駆動回路３５０は、シフトレジスタＳＲ，Ｄ−ＦＦ（フリップフロップ）１５１（１５１（１）〜１５１（Ｎ）），ラッチ回路１５２（１５２（１）〜１５２（Ｎ）），再生・保持回路４５８（４５８（１）〜４５８（Ｎ））、ガンマ補正回路γＣ（γＣ（１）〜γＣ（Ｎ））、バッファアンプＡＰ（ＡＰ（１）〜ＡＰ（Ｎ））を有する。
ガンマ補正回路γＣは、画素データにガンマ補正を加える。バッファアンプＡＰは、信号線１１１を駆動する画素信号（信号線駆動信号）を出力する出力バッファである。

図６は、表示システム４００の再生・保持回路４５８を表す模式図である。
再生・保持回路４５８は、差分画素信号のＤ／Ａ変換、差分画素信号からの画素信号の再生（信号の加算）、再生された画素信号の保持を行う。
再生・保持回路４５８は、Ｄ／Ａ変換・保持部９１，加算・保持・出力部９２に区分される。

Ｄ／Ａ変換・保持部９１は、スイッチＳＷ４４，ＳＷ４５，ＳＷ_Ｄ０〜ＳＷ_Ｄｎ−１、キャパシタＣ_０〜Ｃ_ｎ−１を有し、画素信号のディジタル／アナログ変換および変換された信号の蓄積を行う。
差分画素信号が、ｎビットのデータＤ_０〜Ｄ_ｎ−１としてＤ／Ａ変換・保持部９１に入力される。なお、差分画素信号が２の補数で表わされる場合には、データＤn-1はインバーターを介して、スイッチＳＷ_Ｄｎ−１に印加される。

スイッチＳＷ４４，ＳＷ４５は、Ｄ／Ａ変換・保持部９１のＤ／Ａ変換と信号保持とを切り替えるスイッチである。スイッチＳＷ４４，ＳＷ４５それぞれをＯＮ電圧ＶＨ，ＯＦＦ電圧ＶＬ側に切り換えることで、データＤ_０〜Ｄ_ｎ−１がディジタル／アナログ変換される。また、スイッチＳＷ４４，ＳＷ４５を参照電圧Ｖref側に切り換えることで、ディジタル／アナログ変換された信号がキャパシタＣ_０〜Ｃ_ｎ−１に電荷として保持される。

スイッチＳＷ_ＤｉとキャパシタＣ_ｉの組み合わせによって、データＤ_ｉがディジタル／アナログ変換される。具体的には、データＤ_ｉがＯＮ／ＯＦＦ（Ｈ／Ｌ）いずれであるかに応じて、スイッチＳＷ_Ｄｉが動作し、ＯＮ電圧ＶＨ，ＯＦＦ電圧ＶＬのいずれかに対応する電荷Ｑ_ｉがキャパシタＣ_ｉに蓄積される。
キャパシタＣ_０〜Ｃ_ｎ−１は全体として、演算画素データに対応する電荷を蓄積する第２の電荷蓄積部に対応する。キャパシタＣ_０〜Ｃ_ｎ−１は、桁iが１つ変化すると２倍となる関係にある（Ｃ_ｉ+1＝２＊Ｃ_ｉ）。データＤ_０〜Ｄ_ｎ−１それぞれが桁の異なるビット（２進数）データであり、キャパシタＣ_０〜Ｃ_ｎ−１に蓄積された電荷Q_０〜Q_ｎ−１の総和がデータＤ_０〜Ｄ_ｎ−１に対応するようにするためである。キャパシタＣ_０〜Ｃ_ｎ−１は互いの一端が接続されている。

加算・保持・出力部９２は、スイッチＳＷ４１〜ＳＷ４３、キャパシタＣ_ｎ、差動アンプＤＡＰを有し、画素信号の加算および出力を行う。
スイッチＳＷ４１〜ＳＷ４３は、加算・保持・出力部９２のオフセットキャンセルと信号出力とを切り替えるスイッチである。スイッチＳＷ４１，ＳＷ４２を閉じ、スイッチＳＷ４３を開くことで、差動アンプＤＡＰのオフセット出力がキャンセルされる。また、スイッチＳＷ４１，ＳＷ４２を開き、スイッチＳＷ４３を閉じることで、キャパシタＣ_ｎに蓄積される電荷に対応して差動アンプＤＡＰから電圧Ｖｏｕｔが出力される。

キャパシタＣ_ｎは、信号を加算し、これを保持するものであり、画素データに対応する第1の電荷を蓄積する第１の電荷蓄積部に対応する。キャパシタＣ_０〜Ｃ_ｎ−１に蓄積される電荷Ｑ_０〜Ｑ_ｎ−１に対応して、キャパシタＣｎに蓄積される電荷Ｑ_ｎが変化する。例えば、キャパシタＣ_０〜Ｃ_ｎ−１それぞれに蓄積される電荷がＱ_０〜Ｑ_ｎ−１のとき、キャパシタＣ_ｎに蓄積される電荷がＱ_ｎからＱ_ｎ＋Ｑ_０＋Ｑ_１＋…＋Ｑ_ｎ−１に変化する。即ち、キャパシタＣ_ｎに蓄積される電荷にキャパシタＣ_０〜Ｃ_ｎ−１に蓄積される電荷が加算される。

以下、再生・保持回路４５８の動作について説明する。
図７は、再生・保持回路４５８の動作を表すフロー図である。

（１）先頭ライン時のオフセットキャンセル処理（ステップＳ１１，Ｓ１２）
先頭ライン（同一信号線１１１上の最初の走査線１１２（１）に対応する信号）の場合、Ｄ／Ａ変換処理に先だって、オフセットキャンセル処理がなされる。キャパシタＣ_ｎに蓄積される電荷Ｑ_ｎが０の場合でも差動アンプＤＡＰからの出力電圧Ｖoutが０とならないのが通例である（オフセット出力の存在）。このため、このオフセット出力をキャンセルして、キャパシタＣ_ｎに蓄積される電荷Ｑ_ｎと、差動アンプＤＡＰからの出力電圧Ｖoutとが対応するようにする。

先頭ラインの場合、差分画素データではなく、画素データが送られてくる（絶対値での駆動）。このとき、差動アンプＤＡＰからのオフセット出力をキャンセルし、誤出力を防止する。スイッチＳＷ４１，ＳＷ４２，ＳＷ４４，ＳＷ４５を閉じ、ＳＷ４３は開いた状態とする。このようにすることで、差動アンプＤＡＰがボルテージフォロア状態となり、全てのキャパシタＣ_０〜Ｃ_ｎにオフセット電圧に応じた電荷が充電され、オフセット出力がキャンセルされる。

（２）先頭ライン時のＤ／Ａ変換処理（ステップＳ１３）
スイッチＳＷ４４、ＳＷ４５それぞれを電圧ＶＨ、ＶＬ側に切り換えると共に、スイッチＳＷ４２，ＳＷ４１を開き（開放）、ＳＷ４３を閉じる（接続）。
このとき、入力データＤ_０〜Ｄ_ｎ−１に応じて、キャパシタＣ_０〜Ｃ_ｎ−１に電荷が蓄積される。また、キャパシタＣ_０〜Ｃ_ｎ−１の電荷の総和と、オフセット電圧に応じた電荷とを加えた電荷がキャパシタＣ_ｎに蓄積される。これにより、Ｄ／Ａ変換されたアナログ信号がＶｏｕｔから出力される。

（３）差分を加算する前のオフセットキャンセル処理（ステップＳ１４）
スイッチＳＷ４２，ＳＷ４４，ＳＷ４５を閉じ、スイッチＳＷ４１、ＳＷ４３は開いた状態とする。この状態では、差動アンプＤＡＰはボルテージフォロア状態となり、キャパシタＣ0〜Ｃn-1にオフセット電圧に応じた電荷が充電される。スイッチＳＷ４１、ＳＷ４３が開放状態なので、キャパシタＣｎには前のデータに応じた電荷がそのまま保持される。

（４）差分を加算するときのＤ／Ａ変換処理（ステップＳ１５）
スイッチＳＷ４４、ＳＷ４５をそれぞれＯＮ電圧ＶＨ、ＯＦＦ電圧ＶＬ側に切り換えると共に、スイッチＳＷ４２，ＳＷ４１を開き（開放）、ＳＷ４３を閉じる（接続）。このとき、差分画素信号に応じた入力データＤ_０〜Ｄ_ｎ−１に応じて、キャパシタＣ_０〜Ｃ_ｎ−１に電荷が蓄積される。また、キャパシタＣ_０〜Ｃ_ｎ−１の電荷の総和とがキャパシタＣ_ｎに累積して蓄積される（加算）。即ち、キャパシタＣ_０〜Ｃ_ｎ−１に先に蓄積された電荷、オフセット電圧に応じた電荷、キャパシタＣ_０〜Ｃ_ｎ−１に現時点で蓄積された電荷の総和がキャパシタＣ_ｎに蓄積される。この結果、Ｄ／Ａ変換、および加算されたアナログ信号がＶｏｕｔから出力される。
第２ラインの後、第１ラインに戻るまで、このステップＳ１５が繰り返される。

以上のように、容量方式のＤ／Ａコンバータを用いることで、保持容量を１回ごとリセットすることが不要となる。Ｄ／Ａ変換を停止することで加算（積分）が行われ、Ｄ／Ａ変換結果の保持と、加算とを共通のキャパシタＣ_０によって実現できる。これにより、表示部１１０の信号線１１１の電圧をモニターする回路、モニターした電圧をサンプリングするスイッチと容量素子、および加算回路を個別に構成する必要が無くなる。

（その他の実施形態）
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
本発明の実施形態は、液晶表示装置に限定されるものではなく、有機ＥＬ（Electro-Luminescence）やＰＤＰ(Plasma Display Panel)など、マトリックス状に表示される表示装置全般に適用することが可能である。

本発明の第１の実施形態に係る表示システムを表すブロック図である。画像信号変換部から出力される差分画像データを表す模式図である。本発明の第２の実施形態に係る表示システムを表すブロック図である。本発明の第３の実施形態に係る表示システムを表すブロック図である。本発明の第４の実施形態に係る表示システムを表すブロック図である。本発明の第４の実施形態に係る表示システムの再生・保持回路を表す模式図である。本発明の第４の実施形態に係る再生・保持回路の動作を表すフロー図である。

符号の説明

１００…表示システム、１１０…表示部、１１１…信号線、１１２…走査線、１１３…スイッチング素子、１１４…画素電極、１２０…バッファ回路、１３０…制御信号発生回路、１４０…画像信号変換部、１４１…画像信号分割部、１４２…信号保持部、１４３…信号変換部、１５０…信号線駆動回路、１５１…Ｄ−ＦＦ、１５２…ラッチ回路、１５３…Ｄ／Ａ変換回路、１５４…加算回路、１５５…書き込み回路、１５６…読み出し回路、１６０…走査線駆動回路、１７０…共通電極駆動回路

Claims

表示装置の同一の信号線上に配置され，連続して画素データが供給される第１，第２の画素にそれぞれ対応する第１，第２の画素データを差分して，差分画素データに変換するデータ変換部と，
前記信号線から読み出される前記第1の画素データを保持するデータ保持部と，
前記保持される第1の画素データと，前記差分画素データと，を加算して，前記第２の画素データを再生するデータ再生部と，
前記再生される第２の画素データを前記信号線に書き込むデータ書込部と，
前記書き込まれる第２の画素データを前記信号線から読み出すデータ読出部と，
前記データ書込部による書き込みと，前記データ読出部による読み出しと，を選択する書込／読出選択部と，
前記画素データを書き込み，または読み出す信号線を複数の信号線から選択する信号線選択部と，
を具備することを特徴とする画像データ処理装置。
表示装置の同一の信号線上に配置され，連続して画素データが供給される第１，第２の画素にそれぞれ対応する第１，第２の画素データを差分して，差分画素データに変換するデータ変換部と，
前記信号線から読み出される前記第1の画素データを保持するデータ保持部と，
前記保持される第1の画素データと，前記差分画素データと，を加算して，前記第２の画素データを再生するデータ再生部と，
前記再生される前記第２の画素データを非線形補正する非線形補正部と，
前記読み出される前記第１の画素データを逆非線形補正する逆非線形補正部と，
を具備することを特徴とする画像データ処理装置。
表示装置の同一の信号線上に配置され，連続して画素データが供給される第１，第２の画素にそれぞれ対応する第１，第２の画素データを差分して，差分画素データに変換するデータ変換部と，
前記信号線から読み出される前記第1の画素データを保持するデータ保持部と，
前記保持される前記第1の画素データと，前記差分画素データと，を加算して，前記第２の画素データを再生するデータ再生部と，
前記再生される前記第２の画素データを極性反転する第１の極性反転部と，
前記読み出される前記第１の画素データを極性反転する第２の極性反転部と，
を具備することを特徴とする画像データ処理装置。
前記表示装置が，液晶表示装置である
ことを特徴とする請求項１乃至３のいずれか１項に記載の画像データ処理装置。