JP4640077B2 - 検査信号生成装置及び半導体検査装置 - Google Patents

Description

本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被検査対象に与える検査信号を生成する検査信号生成装置、及び当該検査信号生成装置で生成された信号を用いて被検査対象を検査する半導体検査装置に関する。

半導体検査装置は、ＩＣ，ＬＳＩ等の被検査対象（以下、ＤＵＴ（Device Under Test）という）に検査信号（テストパターン）を与え、ＤＵＴから出力される信号が予め定められた期待値と一致するか否かにより良否の判定を行う。半導体検査装置がＤＵＴに与えるテストパターンには、いくつかのフォーマット（波形フォーマット）が存在するが、このフォーマットの代表的なものに、例えばＲＺ（Return to Zero）、ＮＲＺ（Non Return to Zero）等がある。半導体検査装置は、このようなフォーマットのテストパターンを生成する検査信号生成装置を備えている。

図７は、従来の検査信号生成装置の構成を示すブロック図である。図７に示す通り、従来の検査信号生成装置１００は、フォーマットデータ生成回路１０１、バッファ１０２、及び検査信号生成回路１０３を備えており、入力されるレート信号Ｓ１０１及びタイミング信号Ｓ１０２によってテストパターンとしての検査信号Ｓ１０３を出力する。ここで、レート信号Ｓ１０１は検査信号の周波数を規定する信号であり、タイミング信号Ｓ１０２はレート信号Ｓ１０１の周波数とほぼ同一の周波数の信号であって検査信号Ｓ１０３の出力タイミングを規定する信号である。

フォーマットデータ生成回路１０１は、入力されるレート信号Ｓ１０１に同期して、波形フォーマットの生成に必要なパターンデータＤ１０１を生成する。尚、図７では図示を省略しているが、フォーマットデータ生成回路１０１及び検査信号生成回路１０３には制御信号が入力されており、この制御信号によって検査信号Ｓ１０３の波形フォーマットが設定される。バッファ１０２は、フォーマットデータ生成回路１０１から出力されるパターンデータＤ１０１を一時的に記憶する。このバッファ１０２は、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリであり、パターンデータＤ１０１の書き込みタイミングはレート信号Ｓ１０１によって制御され、その読み出しタイミングはタイミング信号Ｓ１０２によって制御される。検査信号生成回路１０３は、バッファ１０２から読み出された読み出しパターンデータＤ１０２及びタイミング信号Ｓ１０２から検査信号Ｓ１０３を生成する。

上記構成において、ＤＵＴの検査を行う場合には、まず半導体検査装置に設けられた検査用プログラム等（図示省略）から検査信号生成回路１０３に制御信号が出力されて検査信号Ｓ１０３の波形フォーマットが設定される。次に、検査用プログラム等からフォーマットデータ生成回路１０１に制御信号が出力され、これにより波形フォーマット生成に必要なパターンデータＤ１０１が生成されて出力される。フォーマットデータ生成回路１０１からのパターンデータＤ１０１は、レート信号Ｓ１０１に同期して順次バッファ１０２に記憶される。次いで、タイミング信号Ｓ１０２が入力されると、バッファ１０２に一時的に記憶されたパターンデータＤ１０１がタイミング信号Ｓ１０２に同期して読み出されて読み出しパターンデータＤ１０２として検査信号生成回路１０３に出力される。

検査信号生成回路１３０は、入力される読み出しパターンデータＤ１０２とタイミング信号Ｓ１０２とから検査信号Ｓ１０３を生成して出力する。以下、フォーマットデータ生成回路１０１からのパターンデータＤ１０１に基づいて検査信号Ｓ１０３が順次生成される。尚、従来の半導体検査装置の詳細については、例えば以下の特許文献１〜３を参照されたい。
特表２００３−５０５６９７号公報 特開２００２−１３１３９３号公報 特開平５−１９６６８９号公報

ところで、図７に示す従来の検査信号生成装置１００においては、パターンデータＤ１０１はレート信号Ｓ１０１が入力される度にフォーマットデータ生成回路１０１で生成され、このパターンデータＤ１０１とタイミング信号Ｓ１０２とを用いて検査信号Ｓ１０３が生成される。よって、連続的に検査信号Ｓ１０３を生成するためには、検査信号Ｓ１０３の出力タイミングを規定するタイミング信号Ｓ１０２の周波数と、パターンデータＤ１０１を生成するタイミングを規定するレート信号Ｓ１０１の周波数とが同等である必要がある。

ここで、レート信号Ｓ１０１及びタイミング信号Ｓ１０２の周波数は全く同一である必要はないが、その差はバッファ１０２で吸収することができる範囲内である必要がある。このため、例えばタイミング信号Ｓ１０２の最高周波数が１００ＭＨｚである場合には、レート信号Ｓ１０１の最高周波数も１００ＭＨｚ前後にする必要がある。

ところで、近年においては、ＤＵＴの動作周波数が向上しているため、ＤＵＴに与える検査信号Ｓ１０３の最高周波数を高める必要性が生じている。図７に示す検査信号生成装置１００において、例えば検査信号Ｓ１０３の最高周波数を２００ＭＨｚにするために、タイミング信号Ｓ１０２の最高周波数を２００ＭＨｚに変更すると、レート信号Ｓ１０１の最高周波数も２００ＭＨｚ前後に変更し、更に検査信号生成装置１００の内部回路が最高周波数２００ＭＨｚで動作するよう再設計する必要がある。このように、図７に示す従来の検査信号生成装置１００は、内部回路の全てが最高周波数で動作するように設計する必要があり、動作周波数が高くなると多大な設計工数を要するという問題があった。

この問題を解決するために、フォーマットデータ生成回路を並列に２系統設けて動作周波数の上昇を抑える構成とすることが考えられる。図８は、従来の検査信号生成装置１００の変形例を示す図である。図８に示す検査信号生成装置１１０は、図７に示すフォーマットデータ生成回路１０１に代えて、並列に設けられたフォーマットデータ生成回路１１１ａ，１１１ｂを備えるとともに、図７に示すバッファ１０２に代えてフォーマットデータ生成回路１１１ａ，１１１ｂの出力を入力とするバッファ１１２を備えている。また、図７に示す検査信号生成回路１０３に代えて、より高速動作可能な検査信号生成回路１１３を備えている。

ここで、図８に示す検査信号生成装置１１０では、フォーマットデータ生成回路１１１ａ，１１１ｂを並列に設けているため、フォーマットデータ生成回路１１１ａ，１１１ｂの最高動作周波数を従来と同じ（例えば１００ＭＨｚ）にしても、実質的に２倍の周波数でパターンデータが得られることになる。しかしながら、レート信号Ｓ１０１が入力される度に、バッファ１１２には２つのパターンデータＤ１１１ａ，Ｄ１１１ｂが記憶されるため、バッファ１１２の出力側の最高動作周波数をフォーマットデータ生成回路１１１ａ，１１１ｂの最高動作周波数の２倍（例えば、２００ＭＨｚ）にする必要があり、設計工数の上昇を招く要因になると考えられる。

本発明は上記事情に鑑みてなされたものであり、設計が平易であり、高周波数で動作可能な検査信号生成装置、及び当該検査信号生成装置を備える半導体検査装置を提供することを目的とする。

上記課題を解決するために、本発明の検査信号生成装置は、被検査対象に与える検査信号（Ｓ１３）の周波数を規定する第１制御信号（Ｓ１１）と、前記検査信号の出力タイミングを規定する第２制御信号（Ｓ１２）とを用いて前記検査信号を生成する検査信号生成装置（１０、２０、３０）において、前記第１制御信号に同期して前記検査信号の波形を規定するパターンデータを生成する複数の生成回路（１１ａ、１１ｂ、２１ａ〜２１ｄ）と、前記生成回路に対応してそれぞれ設けられ、対応する前記生成回路で生成された前記パターンデータを前記第１制御信号に同期して一時的に記憶する複数のバッファ（１２ａ、１２ｂ、２２ａ〜２２ｄ）と、前記複数のバッファの出力端に接続されたセレクタ（１３、２３、３３ａ〜３３ｃ）と、前記第２制御信号に同期して前記複数のバッファの内の１つを前記セレクタに順次選択させるとともに、前記セレクタで選択されるバッファを前記第１制御信号と同等の周波数で動作させて前記パターンデータの読み出しを行う選択制御装置（１４、２４、３４）とを有する選択読出手段（１３、１４、２３、２４、３３ａ〜３３ｃ、３４）と、前記選択読出手段で読み出された前記パターンデータと前記第２制御信号とから前記検査信号を生成する検査信号生成回路（１５）とを備えることを特徴としている。
この発明によると、生成回路の各々で生成されたパターンデータは第１制御信号に同期して対応するバッファに一時的に記憶される。そして、第２制御信号に同期して複数のバッファの内の１つがセレクタに順次選択され、第１制御信号と同等の周波数で動作するバッファからパターンデータが読み出されて検査信号生成回路に入力されて検査信号が生成される。
また、本発明の検査信号生成装置は、前記第１制御信号の周波数が、前記被検査対象に与える前記検査信号の周波数を前記生成回路の数で除算して得られる周波数に設定されていることを特徴としている。
更に、本発明の検査信号生成装置は、前記セレクタが、前記複数のバッファに接続された複数の第１セレクタ（３３ａ、３３ｂ）と、前記第１セレクタの出力端と前記検査信号生成回路の入力端とに接続された第２セレクタ（３３ｃ）と備えることを特徴としている。
本発明の半導体検査装置は、被検査対象の検査を行う半導体検査装置において、上記の何れかに記載の検査信号生成装置を備え、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴としている。

本発明によれば、選択読出手段によるバッファの選択が第２制御信号に同期して行われる一方で、選択されるバッファは第１制御信号と同等の周波数で動作するため、個々のバッファの動作周波数を第２制御信号の周波数よりも低い周波数（第１制御信号と同等の周波数）にすることができ、これによって検査信号生成装置の設計が平易になるという効果がある。
また、本発明によれば生成回路及びバッファの並列数を増加させるだけで検査信号の周波数を高めた高周波数での動作が可能であるという効果がある。
更に、本発明によれば、セレクタの段数を増加させれば、バッファに接続されるセレクタ（第１セレクタ）の動作周波数を低減することができるという効果がある。

以下、図面を参照して本発明の実施形態による検査信号生成装置及び半導体検査装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による検査信号生成装置の構成を示すブロック図である。図１に示す通り、本発明の第１実施形態による検査信号生成装置１０は、フォーマットデータ生成回路１１ａ，１１ｂ、バッファ１２ａ，１２ｂ、バッファセレクタ１３、バッファ選択制御回路１４、及び検査信号生成回路１５を含んで構成される。ここで、検査信号生成装置１０にはレート信号Ｓ１１とタイミング信号Ｓ１２とが入力されており、検査信号生成装置１０はこれらの信号に同期して動作して検査信号Ｓ１３を出力する。

ここで、レート信号Ｓ１１は検査信号Ｓ１３の周波数を規定する信号であり、タイミング信号Ｓ１２は検査信号Ｓ１３の出力タイミングを規定する信号である。尚、本実施形態では、検査信号Ｓ１３の最高周波数は２００ＭＨｚに設定されているものとする。また、レート信号Ｓ１１の周波数は検査信号Ｓ１３の半分の周波数である１００ＭＨｚに設定され、タイミング信号Ｓ１２の周波数は検査信号Ｓ１３とほぼ同一の周波数（２００ＭＨｚ）に設定されているものとする。

ここで、レート信号Ｓ１１の周波数は、検査信号Ｓ１３の周波数を、フォーマットデータ生成回路（フォーマットデータ生成回路１１ａ，１１ｂ）の数で除算して得られる周波数（分周した周波数）に設定される。また、タイミング信号Ｓ１２は、検査信号Ｓ１３の出力タイミングを規定する信号であり、レート信号Ｓ１１の１周期内での時間的位置が変化して周波数が一定ではないことがあるため、本明細書では「ほぼ同一の周波数」という表現を用いている。

フォーマットデータ生成回路１１ａ，１１ｂは、入力されるレート信号Ｓ１１に同期して、波形フォーマットの生成に必要なパターンデータＤ１１ａ，Ｄ１１ｂをそれぞれ生成する。尚、図１では図示を省略しているが、フォーマットデータ生成回路１１及び検査信号生成回路１５には制御信号が入力されており、この制御信号によって検査信号Ｓ１３の波形フォーマットが設定される。

バッファ１２ａ，１２ｂは、フォーマットデータ生成回路１１ａ，１１ｂに対応して設けられ、各々から出力されるパターンデータＤ１１ａ，Ｄ１１ｂをそれぞれ一時的に記憶する。このバッファ１２ａ，１２ｂは、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリであり、パターンデータＤ１１ａ，Ｄ１１ｂの書き込みタイミングはレート信号Ｓ１１によって制御され、その読み出しタイミングはバッファ選択制御回路１４からのバッファ切り替え信号ＳＬによって制御される。

バッファセレクタ１３は、バッファ１２ａ，１２ｂの出力端の各々と検査信号生成回路１５の入力端とに接続され、バッファ選択制御回路１４から出力されるバッファ切り替え信号ＳＬに基づいてバッファ１２ａ，１２ｂの出力端から出力されるパターンデータの何れか一方を選択して検査信号生成回路１５に出力する。バッファ選択制御回路１４は、タイミング信号Ｓ１２に同期して動作し、バッファ１２ａ，１２ｂの何れか一方を選択するバッファ切り替え信号ＳＬをバッファ１２ａ，１２ｂ出力する。

ここで、バッファ切り替え信号ＳＬはバッファ１２ａ，１２ｂの両方に出力されるが、図１に示す通り、バッファ１２ｂにおけるバッファ切り替え信号ＳＬの入力端が反転入力となっているため、バッファ切り替え信号ＳＬによってバッファ１２ａ，１２ｂは交互に選択される。尚、バッファセレクタ１３は、バッファ１２ａ，１２ｂの内の選択されたバッファの出力端から出力されるパターンデータが検査信号生成回路１５の入力端に入力されるようバッファ切り替え信号ＳＬによって制御される。

図２は、バッファ選択制御回路１４の回路構成の一例を示す図である。図２に示す通り、バッファ選択制御回路１４は、Ｄフリップフロップ１６を備えており、タイミング信号Ｓ１２をクロック入力端の入力とし、反転出力端とＤ入力端とを接続し、出力端からの出力をバッファ切り替え信号ＳＬとした構成である。これにより、トグル・フリップフロップが構成されており、タイミング信号Ｓ１２が入力される度にバッファ切り替え信号ＳＬのレベルが「Ｈ（ハイ）」、「Ｌ（ロー）」，「Ｈ」、「Ｌ」、…と順に変化する。図１に戻り、検査信号生成回路１５は、バッファ１２ａ，１２ｂから読み出された読み出しパターンデータＤ１２ａ，１２ｂの内のバッファセレクタ１３で選択されたセレクトデータＤ１３とタイミング信号Ｓ１２とから検査信号Ｓ１３を生成する。

上記構成において、ＤＵＴの検査を行う場合には、まず半導体検査装置に設けられた検査用プログラム等（図示省略）から検査信号生成回路１５に制御信号が出力されて検査信号Ｓ１３の波形フォーマットが設定される。次に、検査用プログラム等からフォーマットデータ生成回路１１ａ，１１ｂに制御信号が出力され、これにより波形フォーマット生成に必要なパターンデータＤ１１ａ，Ｄ１１ｂがそれぞれ生成されて出力される。フォーマットデータ生成回路１１ａ，１１ｂからのパターンデータＤ１１ａ，Ｄ１１ｂは、レート信号Ｓ１１に同期して順次バッファ１２ａ，１２ｂにそれぞれ記憶される。

図３は、バッファ１２ａ，１２ｂの各々に記憶されるパターンデータを説明するための図である。フォーマットデータ生成回路１１ａ，１１ｂで生成されるパターンデータＤ１１ａ，Ｄ１１ｂが（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ），（Ｆ），（Ｇ），（Ｈ），…の順で連続するものであるとすると、これらは図３に示す通り、バッファ１２ａ，１２ｂに交互に記憶されることにより、バッファ１２ａには（Ａ），（Ｃ），（Ｅ），（Ｇ），…の順でパターンデータが記憶され、バッファ１２ｂには（Ｂ），（Ｄ），（Ｆ），（Ｈ），…の順でパターンデータが記憶される。

次に、バッファ１２ａ，１２ｂの各々に記憶されたパターンデータの読み出し動作について説明する。図４は、バッファ１２ａ，１２ｂからのパターンデータの読み出し動作を説明するためのタイミングチャートである。いま、バッファ選択制御回路１４から出力されるバッファ切り替え信号ＳＬのレベルが「Ｌ」であるとする。また、図３に示す通り、バッファ１２ａに記憶されているパターンデータの内の最も古いものが「（Ａ）」であり、バッファ１２ｂに記憶されているパターンデータの内の最も古いものが「（Ｂ）」であるとする。この状態では、バッファ切り替え信号ＳＬのレベルが「Ｌ」であるため、バッファ１２ａが選択される。よって、セレクトデータＤ１３はバッファ１２ａに記憶されている最も古いパターンデータ「（Ａ）」となる。

この状態でタイミング信号Ｓ１２がバッファ選択制御回路１４に入力されると、バッファ切り替え信号ＳＬが立ち上がってレベルが「Ｈ」になる。このバッファ切り替え信号ＳＬがバッファ１２ａ，１２ｂに入力されると、バッファ１２ａから読み出される読み出しパターンデータＤ１２ａが２番目のパターンデータ「（Ｃ）」に変化する。一方、バッファ１２ｂから読み出される読み出しパターンデータＤ１２ｂは変化せず、パターンデータ「（Ｂ）」のままである。また、上記のバッファ切り替え信号ＳＬがバッファセレクタ１３に入力されると、セレクトデータＤ１３はバッファ１２ｂに記憶されている最も古いパターンデータ「（Ｂ）」となる（時刻ｔ１１）。

次のタイミング信号Ｓ１２がバッファ選択制御回路１４に入力されると、バッファ切り替え信号ＳＬが立ち下がってレベルが「Ｌ」になる。このバッファ切り替え信号ＳＬがバッファ１２ａ，１２ｂに入力されると、バッファ１２ｂから読み出される読み出しパターンデータＤ１２ｂが２番目のパターンデータ「（Ｄ）」に変化する。一方、バッファ１２ａから読み出される読み出しパターンデータＤ１２ａは変化せず、パターンデータ「（Ｃ）」のままである。また、上記のバッファ切り替え信号ＳＬがバッファセレクタ１３に入力されると、セレクトデータＤ１３はバッファ１２ａからのパターンデータ「（Ｃ）」となる（時刻ｔ１２）。

更に、次のタイミング信号Ｓ１２がバッファ選択制御回路１４に入力されると、バッファ切り替え信号ＳＬが立ち上がってレベルが「Ｈ」になる。このバッファ切り替え信号ＳＬがバッファ１２ａ，１２ｂに入力されると、バッファ１２ａから読み出される読み出しパターンデータＤ１２ａが３番目のパターンデータ「（Ｅ）」に変化する。一方、バッファ１２ｂから読み出される読み出しパターンデータＤ１２ｂは変化せず、パターンデータ「（Ｄ）」のままである。また、上記のバッファ切り替え信号ＳＬがバッファセレクタ１３に入力されると、セレクトデータＤ１３はバッファ１２ｂからのパターンデータ「（Ｄ）」となる（時刻ｔ１３）。

以下同様の動作を繰り返して、バッファ１２ａ，１２ｂから順にパターンデータが読み出される。そして、バッファ１２ａ，１２ｂの各々から読み出された読み出しパターンデータＤ１２ａ，Ｄ１２ｂはバッファセレクタ１２を介してセレクトデータＤ１３として検査信号生成回路１５に入力される。検査信号生成回路１５には、セレクトデータＤ１３とタイミング信号Ｓ１２が入力されているため、これらを用いて検査信号Ｓ１３を生成して出力する。

以上説明した本実施形態の検査信号生成装置１０では、バッファセレクタ１３、バッファ選択制御回路１４、検査信号生成回路１５は、タイミング信号Ｓ１２の周波数と同等の周波数で動作させる必要がある。しかしながら、図４を参照すると、バッファ１２ａ，１２ｂに入力されるバッファ切り替え信号ＳＬの周波数は、タイミング信号Ｓ１２の半分になっており、このタイミング信号Ｓ１２に従ってバッファ１２ａ，１２ｂが交互に選択されるため、バッファ１２ａ，１２ｂの動作周波数（出力側の動作周波数）をレート信号Ｓ１１と同等の周波数にすることができる。尚、バッファセレクタ１３は、例えば２対１の多重化回路で実現でき、バッファ選択制御回路１４は、図２に示す通り、トグル・フリップフロップで実現できる。以上から、本実施形態の検査信号生成装置１０は設計が平易であり、且つ高周波数の動作が可能である。

〔第２実施形態〕
図５は、本発明の第２実施形態による検査信号生成装置の構成を示すブロック図である。本実施形態の検査信号生成装置２０は、主としてフォーマットデータ生成回路及びバッファの並列数が、図１に示す検査信号生成装置１０と相違する。図５に示す通り、本実施形態の検査信号生成装置２０は、フォーマットデータ生成回路２１ａ〜２１ｄ、バッファ２２ａ〜２２ｄ、バッファセレクタ２３、バッファ選択制御回路２４、及び検査信号生成回路１５を含んで構成され、フォーマットデータ生成回路２１ａ〜２１ｄ及びバッファ２２ａ〜２２ｄの並列数が「４」となっている。尚、検査信号生成回路１５は、図１に示すものと同様のものである。

本実施形態においても、検査信号Ｓ１３の最高周波数は２００ＭＨｚに設定されているものとする。本実施形態では、４つのフォーマットデータ生成回路２１ａ〜２１ｄ及び４つのバッファ２２ａ〜２２ｄを備えているため、レート信号Ｓ１１の周波数は検査信号Ｓ１３の４分の１の周波数である５０ＭＨｚに設定され、タイミング信号Ｓ１２の周波数は検査信号Ｓ１３とほぼ同一の周波数（２００ＭＨｚ）に設定される。ここで、フォーマットデータ生成回路２１ａ〜２１ｄの動作周波数を規定するレート信号Ｓ１１の周波数を第１実施形態と同様の１００ＭＨｚにすると、検査信号Ｓ１３の最高周波数及びタイミング信号Ｓ１２の周波数を４００ＭＨｚにすることができ、より高速な動作が可能となる。

バッファ２２ａ〜２２ｄは、その入力端がフォーマットデータ生成回路２１ａ〜２１ｄの出力端にそれぞれ接続されており、その出力端がバッファセレクタ２３に接続されている。バッファ選択制御回路２４は、バッファ２２ａ〜２２ｄに対してはバッファ選択信号ＢＳを供給し、バッファセレクタ２３に対してはバッファ切り替え信号ＳＬを供給している。バッファ選択信号ＢＳは、バッファ２２ａ〜２２ｄの何れかに出力され、バッファ２２ａ〜２２ｄの何れかを選択するとともに、選択したバッファに記憶されたパターンデータを読み出すために用いられる。

ここで、図１に示す検査信号生成装置２０は、バッファの並列数が「２」であったため、バッファ切り替え信号ＳＬをバッファの各々に入力することで、この信号をバッファを選択してパターンデータを読み出すための信号（バッファ選択信号）と共用することができた。しかしながら、本実施形態ではバッファ切り替え信号ＳＬを共用することができないため、バッファ選択制御回路２４からバッファ２２ａ〜２２ｄの各々にバッファ選択信号ＢＳを供給している。

上記構成において、フォーマットデータ生成回路２１ａ〜２１ｄで生成されたパターンデータは、第１実施形態と同様に、バッファ２２ａ〜２２ｄにそれぞれ記憶される。そして、バッファ選択制御回路２４がバッファ２２ａ、バッファ２２ｂ、バッファ２２ｃ、バッファ２２ｄ、バッファ２２ａ、…の順にバッファ選択信号ＢＳを順次供給してバッファ２２ａ〜２２ｄから何れか１つを選択して記憶されているパターンデータを読み出す。また、バッファ選択信号ＢＳの供給に合わせてバッファセレクタ２３に対してバッファ切り替え信号ＳＬを供給して選択したバッファから読み出したパターンデータをセレクトデータＤ２３として検査信号生成回路１５に出力させる。検査信号生成回路１５は、入力されるセレクトデータＤ２３とタイミング信号Ｓ１２を用いて検査信号Ｓ１３を生成して出力する。

本実施形態の検査信号生成装置２０によれば、フォーマットデータ生成回路２１ａ〜２１ｄ及びバッファ２２ａ〜２２ｄの動作周波数をより低下させることができる。或いは、フォーマットデータ生成回路２１ａ〜２１ｄ及びバッファ２２ａ〜２２ｄの動作周波数を第１実施形態と同様にして、検査信号Ｓ１３の周波数をより高くすることができる。尚、図５に示す例では、フォーマットデータ生成回路及びバッファの並列数が「４」である構成を図示しているが、その並列数は任意である。

〔第３実施形態〕
図６は、本発明の第３実施形態による検査信号生成装置の構成を示すブロック図である。本実施形態の検査信号生成装置３０は、バッファセレクタ及びバッファ選択制御回路の構成が図５に示す検査信号生成装置２０と異なる。図６に示す通り、本実施形態の検査信号生成装置３０は、フォーマットデータ生成回路２１ａ〜２１ｄ、バッファ２２ａ〜２２ｄ、バッファセレクタ３３ａ〜３３ｃ、バッファ選択制御回路３４、及び検査信号生成回路１５を含んで構成される。尚、ファオーマットデータ生成回路２１ａ〜２１ｄ、バッファ２２ａ〜２２ｄ、及び検査信号生成回路１５は、図６に示すものと同様のものである。

本実施形態においては、図６に示す第２実施形態と同様に、検査信号Ｓ１３の最高周波数は２００ＭＨｚに設定されているものとする。また、本実施形態においても、４つのフォーマットデータ生成回路２１ａ〜２１ｄ及び４つのバッファ２２ａ〜２２ｄを備えているため、レート信号Ｓ１１の周波数は検査信号Ｓ１３の４分の１の周波数である５０ＭＨｚに設定され、タイミング信号Ｓ１２の周波数は検査信号Ｓ１３とほぼ同一の周波数（２００ＭＨｚ）に設定される。更に、第２実施形態と同様に、フォーマットデータ生成回路２１ａ〜２１ｄの動作周波数を規定するレート信号Ｓ１１の周波数を第１実施形態と同様の１００ＭＨｚにすると、検査信号Ｓ１３の最高周波数及びタイミング信号Ｓ１２の周波数を４００ＭＨｚにすることができ、より高速な動作が可能となる。

バッファセレクタ３３ａの入力端はバッファ２２ａ，２２ｂの出力端に接続され、バッファセレクタ３３ｂの入力端はバッファ２２ｃ，２２ｄの出力端に接続されている。また、バッファセレクタ３３ｃは、その入力端がバッファセレクタ３３ａ，３３ｂの出力端に接続されており、その出力端が検査信号生成回路１５の入力端に接続されている。このように、本実施形態では、バッファセレクタを多段構成にしている。かかる構成にするのは、バッファセレクタの動作周波数を低減するためである。図６に示す構成では、バッファセレクタ３３ｃの動作周波数は検査信号Ｓ１３の周波数と同一の２００ＭＨｚであるが、バッファセレクタ３３ａ，３３ｂの動作周波数はその半部の１００ＭＨｚである。

バッファ選択制御回路３４は、バッファセレクタ３３ａ〜３３ｃの各々に対してバッファ切り替え信号ＳＬ１１〜ＳＬ１３をそれぞれ供給し、バッファ選択信号ＢＳの供給によって選択されたバッファから読み出されたパターンデータが検査信号生成回路１５に入力されるよう制御する。

本実施形態の検査信号生成装置３０によれば、第２実施形態の検査信号生成装置２０と同様に、フォーマットデータ生成回路２１ａ〜２１ｄ及びバッファ２２ａ〜２２ｄの動作周波数をより低下させることができる。或いは、フォーマットデータ生成回路２１ａ〜２１ｄ及びバッファ２２ａ〜２２ｄの動作周波数を第１実施形態と同様にして、検査信号Ｓ１３の周波数をより高くすることができる。尚、図６に示す例では、バッファセレクタの段数が２段（バッファセレクタ３３ａ，３３ｂが第１段目であり、バッファセレクタ３３ｃが第２段目）である構成を図示している。しかしながら、その段数は任意であり、バッファの並列数に応じて適宜設定するのが望ましい。

以上本発明の実施形態による検査信号生成装置について説明したが、本実施形態の半導体検査装置は、以上の検査信号生成装置を備えている。そして、検査信号生成装置で生成された検査信号をＤＵＴに印加するとともに、その検査信号をＤＵＴに印加したときにＤＵＴから出力される信号の期待値を求め、この期待値と実際にＤＵＴから出力される信号とを比較し、ＤＵＴの良否を判定する。

本発明の第１実施形態による検査信号生成装置の構成を示すブロック図である。 バッファ選択制御回路１４の回路構成の一例を示す図である。 バッファ１２ａ，１２ｂの各々に記憶されるパターンデータを説明するための図である。 バッファ１２ａ，１２ｂからのパターンデータの読み出し動作を説明するためのタイミングチャートである。 本発明の第２実施形態による検査信号生成装置の構成を示すブロック図である。 本発明の第３実施形態による検査信号生成装置の構成を示すブロック図である。 従来の検査信号生成装置の構成を示すブロック図である。 従来の検査信号生成装置１００の変形例を示す図である。

符号の説明

１０ 検査信号生成装置
１１ａ，１１ｂ フォーマットデータ生成回路（生成回路）
１２ａ，１２ｂ バッファ
１３ バッファセレクタ（選択読出手段、セレクタ）
１４ バッファ選択制御回路（選択読出手段、選択制御装置）
１５ 検査信号生成回路
２０ 検査信号生成装置
２１ａ〜２１ｄ フォーマットデータ生成回路（生成回路）
２２ａ〜２２ｄ バッファ
２３ バッファセレクタ（選択読出手段、セレクタ）
２４ バッファ選択制御回路（選択読出手段、選択制御装置）
３０ 検査信号生成装置
３３ａ，３３ｂ バッファセレクタ（選択読出手段、セレクタ、第１セレクタ）
３３ｃ バッファセレクタ（選択読出手段、セレクタ、第２セレクタ）
Ｓ１１ レート信号（第１制御信号）
Ｓ１２ タイミング信号（第２制御信号）
Ｓ１３ 検査信号

Claims (4)

1. 被検査対象に与える検査信号の周波数を規定する第１制御信号と、前記検査信号の出力タイミングを規定する第２制御信号とを用いて前記検査信号を生成する検査信号生成装置において、
   前記第１制御信号に同期して前記検査信号の波形を規定するパターンデータを生成する複数の生成回路と、
   前記生成回路に対応してそれぞれ設けられ、対応する前記生成回路で生成された前記パターンデータを前記第１制御信号に同期して一時的に記憶する複数のバッファと、
   前記複数のバッファの出力端に接続されたセレクタと、前記第２制御信号に同期して前記複数のバッファの内の１つを前記セレクタに順次選択させるとともに、前記セレクタで選択されるバッファを前記第１制御信号と同等の周波数で動作させて前記パターンデータの読み出しを行う選択制御装置とを有する選択読出手段と、
   前記選択読出手段で読み出された前記パターンデータと前記第２制御信号とから前記検査信号を生成する検査信号生成回路と
   を備えることを特徴とする検査信号生成装置。
2. 前記第１制御信号の周波数は、前記被検査対象に与える前記検査信号の周波数を前記生成回路の数で除算して得られる周波数に設定されていることを特徴とする請求項１記載の検査信号生成装置。
3. 前記セレクタは、前記複数のバッファに接続された複数の第１セレクタと、
   前記第１セレクタの出力端と前記検査信号生成回路の入力端とに接続された第２セレクタと
   備えることを特徴とする請求項１又は請求項２記載の検査信号生成装置。
4. 被検査対象の検査を行う半導体検査装置において、
   請求項１から請求項３の何れか一項に記載の検査信号生成装置を備え、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴とする半導体検査装置。

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