JPH07218601A - 高速パターンアドレス発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣテスタにおける、パターンアドレスを
高速に発生する。 【構成】パターンアドレス発生回路１０とバッファ回路
１１を複数個持ち、個々のパターンアドレス発生回路か
ら間欠的に発生するパターンアドレスをバッファ回路１
１に書き込み、各々のバッファ回路１１の出力をセレク
タ１５で切り替えて読むことにより、連続したパターン
アドレス得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスタのパター
ンアドレスを高速に発生する回路についてのものであ
る。

【０００２】

【従来の技術】はじめに、図３に従来ＩＣテスタで使わ
れているパターンアドレス発生回路を示す。１はコント
ロールメモリ、２はデコーダ、３はポインタ、４はクロ
ック、５はパターンアドレスであり外部に出力されると
ともに、コントロールメモリ１のアドレス入力に加わ
る。コントロールメモリ１には、パターンアドレスの発
生順序を決定するための情報であるパターンオブジェク
トが書き込まれる。コントロールメモリ１、デコーダ
２、ポインタ３はフィードバック系を構成する。出力さ
れたパターンアドレス５の利用については、特開平１ー
１２５０１３号公報の図１の１１にも例示されている。

【０００３】まず、初期値としてポインタ３にパターン
アドレス発生される先頭アドレスが設定されると、その
アドレスによりコントロールメモリ１がアクセスされ
る。コントロールメモリ１の出力はデコーダ２に入力さ
れ、デコーダ２によりその内容が解読され、次のパター
ンアドレス５を用意し、クロック４のタイミングでポイ
ンタ３に対して用意された値を入力し保持する。このよ
うに、クロック４が入力されるたびにコントロールメモ
リ1の内容をデコードしたアドレス情報がポインタ３に
現われる。

【０００４】次に、図２、図３を参照して種々のアドレ
スが決定される様子を説明する。図３のコントロールメ
モリ１は、アドレスが決定される情報が記憶されている
インストラクション部１ａとデータ部１ｂから構成され
る。また、デコーダ２は、インストラクションデコーダ
２ａ、インデックスレジスタ２ｂ、ループアドレススタ
ック２ｃ、（＋１）加算器２ｄ、サブルーチンスタック
２ｅ、セレクタ２ｆから構成される。

【０００５】インストラクション１ａの出力はインスト
ラクションデコーダ２ａに入力され、データ１ｂの出力
はインデックスレジスタ２ｂに入力されるとともにセレ
クタ２ｆの入力となる。そのほか、セレクタ２ｆには、
インデックスレジスタ２ｂの出力、ループアドレススタ
ック２ｃ、（＋１）加算器２ｄ、サブルーチンスタック
２ｅ出力および、ポインタ３の出力であるパターンアド
レス５が接続される。インストラクションデコーダ２ａ
の出力はセレクタ２ｆの選択端子と接続され、セレクタ
２ｆの入力信号はインストラクションデコーダ２ａの出
力によって決定される。また、パターンアドレス５はル
ープアドレススタック２ｃ、（＋１）加算器２ｄにも入
力される。（＋１）加算器２ｄの出力はサブルーチンス
タック２ｅにも入力される。インデックスレジスタ２
ｂ、ループアドレススタック２ｃ、サブルーチンスタッ
ク２ｅ、ポインタ３は情報を保持できるレジスタであ
る。

【０００６】図２のイはポインタ３の出力であり、アの
クロック４のタイミングでデータが切り替わるところを
示す。ウはポインタ３によりアクセスされるコントロー
ルメモリ１のインストラクション部１ａの出力である。
エはポインタ３によりアクセスされるコントロールメモ
リ１のデータ部１ｂの出力である。オはセレクタ２ｆの
出力であり、インストラクション部１ａの出力ウをイン
ストラクションデコーダ２ａで解読した結果により、セ
レクタ２ｆが信号を選択するところを示す。

【０００７】たとえば、コントロールメモリ１のＸアド
レスに「ＧＯＴＯ Ｙ」というインストラクションが記
述されているとき（ＧＯＴＯはインストラクション部１
ａに記述されていてアドレス制御情報として使われ、Ｙ
はデータ部１ｂに記述されていてアドレス飛び先情報と
して使われる。）、ｍ番目のクロック４でポインタ３か
らＸアドレスが出力されると、インストラクション１ａ
の「ＧＯＴＯ」がインストラクションデコーダ２ａによ
り同じアドレスのデータ部１ｂの値を次のアドレスとす
るように解読され、そのインストラクションデコーダ２
ａの出力により、セレクタ２ｆはデータ部１ｂの出力
「Ｙ」を入力とする信号を選択する。そのためにＸアド
レスの次のｍ＋１番目のクロック４でオのセレクタ２ｆ
の出力「Ｙ」をポインタ３に入力し保持する。

【０００８】また、図３に示すパターンアドレス発生回
路の例では、インストラクション部１ａの内容によりイ
ンデックスレジスタ２ｂ、特定アドレス間を指定回繰り
返すループ動作をするときのループの先頭アドレスを記
憶するループアドレススタック２ｃ、サブルーチンの戻
りアドレスを記憶するサブルーチンスタック２ｅ、現在
のポインタ３が示すアドレス５、および（＋１）加算器
２ｄの出力が示す現在のアドレス＋１番地をセレクタ２
ｆにより選択することができる。このようにコントロー
ルメモリ１の内容によりパターンアドレス発生回路内の
各種アドレス情報を保持するレジスタが選択され、クロ
ック４が入力されるたびに様々なパターンアドレスを発
生することができる。

【０００９】

【発明が解決しようとする課題】近年の半導体の微細加
工技術の進歩にともないＬＳＩの動作周波数は飛躍的に
高速化している。このように高速化したＬＳＩの機能を
測定するＩＣテスタも高速に動作する必要がある。図３
に示した従来の技術による構成では、図２に示す様にポ
インタ３の値がクロック４によって保持されてからコン
トロールメモリ１のアクセスタイム後にセレクタ２ｆの
入力が決定される。そのために、パターンアドレス発生
回路の動作周波数、すなわちクロック４の周期はコント
ロールメモリ１のアクセス時間とデコーダ２およびポイ
ンタ３からなるフィードバック系の合計遅延時間より短
くすることはできない。

【００１０】このため、たとえば新規開発された高速デ
バイスを測定するとき、より高速に動作することが可能
なデバイスを用いなければＩＣテスタを製作出来ないと
いう矛盾が生じる。この発明は従来のコントロールメモ
リの内容と互換性を持ち、高速に動作する部分に、速度
を制限するフィードバック系を持たないで高速にパター
ンアドレスを出力する、パターンアドレス発生回路の提
供を目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に、この発明では、従来のパターンアドレス発生回路
と、そのパターンアドレス出力を入力とするバッファ回
路を一組とし、かつその組み合わせを複数個持つ。個々
のパターンアドレス発生回路では同時に低速パターンア
ドレスを発生し、そのデータを一対一にバッファに書き
込む。このとき同時に、各々のバッファを高速に読みだ
すことにより、従来と互換性のあるランダムパターンア
ドレスを発生する。

【００１２】

【実施例】次に、図１を参照してこの発明による高速パ
ターンアドレス発生回路を説明する。１０ａ〜１０ｄ
は、それぞれ図３で表したパターンアドレス発生回路
（以下、ＰＡＧという。）である。パターンアドレス発
生回路１０ａ〜１０ｄは、おのおの同一内容のコントロ
ールメモリを持ち、バス２１を介してＣＰＵ１８と接続
される。

【００１３】１１ａ〜１１ｄはバッファ回路（以下、Ｂ
ＵＦという。）であり、ＰＡＧ１０ａ〜１０ｄの出力を
それぞれ入力し、各出力をセレクタ１５に入力する。ま
たＢＵＦ１１ａ〜１１ｄの読みだしクロック端子５１に
はシステムクロック１６が入力される。１４は分周器で
あり、システムクロック１６を入力し、その分周比によ
り、クロック１７を得る。クロック１７はＰＡＧ１０ａ
〜１０ｄに入力されるとともにＢＵＦ１１ａ〜１１ｄの
書き込みクロック端子５０に入力される。

【００１４】ＰＡＧ１０ａ〜１０ｄのそれぞれは、クロ
ック１７のタイミングでパターンアドレスを出力し、そ
のＰＡＧ出力をＢＵＦへ書き込む。ＢＵＦはシステムク
ロック１６のタイミングでデータを読みだしセレクタ１
５に入力する。１９は分周器であり、システムクロック
１６からセレクタ１５の選択信号を作る。セレクタ１５
の出力２０からは高速パターンアドレスが出力される。

【００１５】すなわち、ＰＡＧ１０ａ〜１０ｄの各ＰＡ
Ｇはシステムクロック１６よりも低速なクロック１７で
パターンアドレスを発生し、ＢＵＦ１１ａ〜１１ｄにそ
のパターンアドレスを書き込み、ＢＵＦ１１ａ〜１１ｄ
をシステムクロック１６で読み出すことにより、低速で
発生したパターンアドレスを高速に取り出すことができ
る。

【００１６】以下に、個々のＰＡＧで発生したパターン
アドレスを高速パターンアドレスとしてセレクタ１５か
ら取りだす様子を図１を参照して説明する。ここでは例
として、ＰＡＧ、ＢＵＦはそれぞれ４回路、ＢＵＦの深
さは１ＫＷとし、ＰＡＧ１０ａは１〜１０００パターン
アドレス（１０００パターンアドレスとは各ＰＡＧで１
０００番目のクロックで発生するパターンアドレスを意
味する。）、ＰＡＧ１０ｂは１００１〜２０００パター
ンアドレス、ＰＡＧ１０ｃは２００１〜３０００、ＰＡ
Ｇ１０ｄは３００１〜４０００パターンアドレスを発生
すると同時に、それぞれ対応するＢＵＦ１１ａ〜１１ｄ
にそのデータを書き込むものとする。

【００１７】次に、図１の動作を図４を参照して説明す
る。図４のアは、図１のＢＵＦ１１ａがシステムクロッ
ク１６によりＡでは１〜１０００パターンアドレス読み
だされるところを示す。図４のイは、図１のＰＡＧ１０
ａの出力をＢＵＦ１１ａに書き込むところを示す。以下
同じ様に図４のウ・オ・キはそれぞれＢＵＦ１１ｂ，Ｂ
ＵＦ１１ｃ，ＢＵＦ１１ｄが読みだされるところを示
し、エ・カ・クはＢＵＦ１１ｂ，ＢＵＦ１１ｃ，ＢＵＦ
１１ｄにそれぞれ対応するＰＡＧの出力を書き込むとこ
ろを示す。ケは、セレクタ１５の入力を切り換えてＡ・
Ｂ・Ｃ・Ｄを順番にセレクタ１５の出力２０として得る
ところを表す。

【００１８】また、連続した長大パターンアドレス（本
例では４０００パターンアドレス以上）を発生するため
には、図１のＰＡＧ１０ａが１〜１０００パターンアド
レスの次に４００１〜５０００パターンアドレスを発生
するように、それぞれのＰＡＧは４０００パターンアド
レス毎に連続する１０００パターンアドレスを発生す
る。

【００１９】次に、図４の１００で示す部分のＢＵＦと
ＰＡＧの詳細な関係を図５を参照して説明する。図５の
エはＢＵＦ１１ａに書き込まれるＰＡＧ１０ａの出力で
あり、図５のウはＢＵＦ１１ａの出力であり、アのシス
テムクロック１６で一番目のパターンアドレスが読みだ
されるところを示す。ＰＡＧ１０ａは図５のイのクロッ
ク１７により４００１パターンアドレスを発生し、その
アドレスデータがＢＵＦ１１ａに書き込まれる様子を表
す。

【００２０】このバッファ回路の様に読みだし書き込み
が非同期に実行できるメモリとして、ＶＲＡＭ（ビデオ
ラム）、ＦＩＦＯ（ファーストイン・ファーストアウト
・メモリ）が知られている。

【００２１】次に、この発明を実施するときの各々のＰ
ＡＧ内のレジスタ情報について説明する。従来の技術に
よるＰＡＧは内部レジスタ類をリセットしてコントロー
ルメモリのポインタをプリセットし単にコントロールメ
モリの内容をつぎつぎにデコードすることにより、連続
して長大パターンアドレスを発生していた。ここで、リ
セットとはレジスタの内容を初期状態に戻すこと、また
プリセットとは特定な数値設定をする事を意味する。

【００２２】すなわち、従来の技術によるパターンアド
レス発生では、パターンのスタート点ではＰＡＧ内部の
レジスタ類は初期状態でなければならない。しかし、こ
の発明によるパターンアドレス発生回路では、個々のＰ
ＡＧは、ＰＡＧ１０ａが１〜１０００パターンアドレス
の次に４００１〜５０００、８００１〜９０００パター
ンアドレスと間欠的に連続アドレスを発生する必要があ
り、おのおののパターンスタート点でのＰＡＧ内部レジ
スタは初期状態にあるとは限らない。

【００２３】このことは、この発明によるパターンアド
レス発生によって従来のパターンアドレスと互換性のあ
るパターンアドレス発生を行うときに、次の問題を解決
しなければならない。

【００２４】たとえばＰＡＧ１０ａで４００１パターン
アドレスからパターン発生をするとき、４００１パター
ンアドレスは４０００パターンアドレス以前のアドレス
をループ先頭アドレスとするループ動作途中であると仮
定すると、ＰＡＧ１０ａが正常にループ先頭アドレスを
発生するためには、４０００パターンアドレス以前のル
ープスタック等の内部レジスタ情報を必要とし、単にレ
ジスタ類をリセットし、ポインタをプリセットするだけ
では４００１番目以降のパターンアドレスを得ることは
できない。

【００２５】次に、この問題を解決するためのＰＡＧの
内部レジスタの構造を図６を参照して説明する。レジス
タ３３は従来の技術によるＰＡＧ内部のレジスタと同じ
ものである。３２はセレクタであり、その出力はレジス
タ３３の入力となる。また一方の入力（Ａ）は端子３４
を持ち他方の入力（Ｂ）にはレジスタ３１が接続され、
レジスタ３１の入力端子３５は双方向性構造を持ちレジ
スタ３１にデータを設定できるとともに、レジスタ３３
の内容を読み取ることができる。図６では省略したが、
端子３５は図１に示すＣＰＵ１８とバス２１を経由し
て、たがいに接続されている。

【００２６】通常のパターン発生中は端子３４を経由し
てレジスタ３３にデータが与えられる。またレジスタ３
１には次に間欠的に発生する先頭のパターンアドレスを
決定するレジスタ情報が用意される。図５のエ・オでは
ＰＡＧ１０ａが４００１〜５０００パターンアドレス発
生している間、ＰＡＧ１０ａ内の全てのレジスタには次
に発生する８００１番目以降のパターンアドレスのため
のレジスタ情報が図６のレジスタ３１に用意され、８０
０１番目のパターンアドレスのクロック１７のタイミン
グで図６のレジスタ３３に読み込まれて、８００１パタ
ーンアドレス以降のデータも連続して発生することがで
きる。このとき、各レジスタに与える情報をレジスタプ
リセットデータという。

【００２７】こうして、それぞれのＰＡＧをプリセット
することにより、長大パターンでも途中で不連続となる
ことなく発生することができる。次に、それぞれのＰＡ
Ｇが間欠的にパターンアドレス発生をするためのレジス
タプリセットデータを得る手段を図１・図３・図６を参
照して説明する。

【００２８】ここで、図１に示す各々のＰＡＧは図３の
構成であるとき、２ｂ・２ｃ・２ｅ・３はそれぞれ図６
の構造を持つレジスタとし、この発明による複数個のＰ
ＡＧの１回路を用いて、先頭アドレスから従来の技術に
よるパターンアドレス発生をこの発明によるＰＡＧのバ
ッファの深さ単位、すなわち１０００パターンアドレス
単位に区切って全パターンアドレスを発生する。このと
き、おのおの発生した単位で停止している図６のレジス
タ３３で代表される全てのレジスタ出力を図１のＣＰＵ
１８に取り込み１０００パターンアドレスごとのプリセ
ットデータとして記憶し管理する。このときのＰＡＧの
パターンアドレス発生は単にレジスタ情報を集めレジス
タプリセットデータを得ることを目的とするのでＰＡＧ
を動作させるクロック１７の周期は通常のパターン発生
時に比べて充分長い間隔でよい。

【００２９】また、実際のＰＡＧを使用しないで、コン
ピュータ上でＰＡＧの動作を模擬実行し、レジスタプリ
セットデータを得ることも可能である。たとえば、従来
の技術で説明した、コントロールメモリ１、レジスタ類
２ｂ・２ｃ・２ｅ・３、インストラクションデコーダ２
ａ、（＋１）加算器２ｄの機能をコンピュータのメモリ
上にコンピュータプログラムの形で記述するとともに、
コントロールメモリの内容をデコードするたびに、パタ
ーンアドレスが決定されるアルゴリズムをコンピュータ
プログラムに記述しておき、実際のＰＡＧが１０００パ
ターンアドレス単位でパターンアドレス発生するよう
に、そのプログラムを模擬実行し、前記コンピュータメ
モリ上にレジスタとして割り付けたメモリの内容を読み
出して、レジスタプリセットデータを得ることも出来
る。

【００３０】このように異機種のコンピュータの動作を
模擬実行する手法はエミュレーション技術と知られてい
て、電子情報通信ハンドブック（電子情報通信学会）第
１版・２１編・１５８４ページにも説明されている。

【００３１】次に、実際にこの発明によって高速パター
ンアドレスを発生するときは、前記説明の１０００パタ
ーンアドレス単位での停止状態のレジスタデータをレジ
スタプリセットデータとして図１のＣＰＵ１８からバス
２１を経由して１０００パターンアドレスごとにＰＡＧ
１０ａ→１０ｂ→１０ｃ→１０ｄ→１０ａ→・・・の順
序で、各ＰＡＧのレジスタに対してプリセットすること
により長大パターンも不連続となることなく高速パター
ンアドレスを発生することが可能となる。

【００３２】また、一般的に新しいアーキテクチャに基
ずいて設計されたＩＣテスタでは、パターンオブジェク
ト構造の違いにより従来のパターンオブジェクトが使え
なかったり、従来のＩＣテスタでは新しいアーキテクチ
ャによって作られたパターンオブジェクトが使えないと
いう互換性上の問題がしばしば発生していた。しかし、
前記いずれかの方法によって得られた、レジスタプリセ
ットデータを従来のパターンオブジェクトと結合して一
つのパターンオブジェクトとして管理したとき、この発
明によるパターンアドレス発生回路で使用できるのは勿
論、従来のパターンアドレス発生回路でもパターンアド
レスを決定するデコーダ回路にこの発明によるレジスタ
プリセットデータを必要としないので、パターンオブジ
ェクトにプリセットデータが付いていてもその部分を無
視すれば、従来のパターンアドレス発生は問題なくでき
る。

【００３３】

【発明の効果】この発明によればパターンアドレス発生
回路の高速動作部分にコントロールメモリ、デコーダ、
ポインタからなるフィードバック系を構成しないため
に、従来の技術では発生できない高速パターン発生が可
能になる。また高速パターン発生用のパターンオブジェ
クトも単に従来のパターンオブジェクトにレジスタプリ
セットデータを付加しただけのものなので、そのパター
ンオブジェクトを従来のパターン発生回路でも互換性上
問題なく使うことができる。

【００３４】このことは、従来のパターン発生のアルゴ
リズムを用いたパターンシミュレータ等の資産が使用で
き、開発環境における莫大な投資を抑制することができ
る。かつ新規デバイスの開発段階でも、その製品の高速
性という性能を損なわないで、新製品の評価が出来るた
め、デバイスの評価、生産の効率化に寄与することが出
来る。

【図面の簡単な説明】

【図１】この発明による高速パターンアドレス発生回路
の構成図である。

【図２】インストラクションのデコード説明図である。

【図３】従来技術によるパターンアドレス発生回路であ
る。

【図４】バッファ回路の読み書き状態説明図である。

【図５】図４の１００部分の拡大図である。

【図６】図１のパターンアドレス発生回路内のレジスタ
である。

【符号の説明】

１ コントロールメモリ ２ デコーダ ３ ポインタ ４ クロック ５ パターンアドレス １０ パターンアドレス発生回路 １１ バッファ回路 １４ 分周器 １５ セレクタ １６ システムクロック １７ クロック １８ ＣＰＵ １９ 分周器 ３１ レジスタ ３２ セレクタ ３３ レジスタ ５０ 書き込みクロック端子 ５１ 読みだしクロック端子

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ランダムパターンアドレスを発生する複
   数個のパターンアドレス発生回路(10)と、 おのおののランダムパターンアドレス発生回路(10)の出
   力を書き込むランダムパターン発生回路(10)と同数のバ
   ッファ回路(11)と、 それぞれのバッファ回路(11)から読みだした出力を入力
   とするセレクタ(15)と、 システムクロック(16)を入力し、セレクタ(15)の選択信
   号および、パターンアドレス発生回路(10)の出力タイミ
   ングを作る分周器とを備え、 システムクロック(16)により一つのバッファ回路(11)の
   内容を読み出すごとにセレクタ(15)入力を切り換えセレ
   クタ(15)から高速パターンアドレスを出力することを特
   徴とする高速パターンアドレス発生回路。
2. 【請求項２】 前記バッファ回路(11)をＶＲＡＭで構成
   することを特徴とする請求項１に記載の高速パターンア
   ドレス発生回路。
3. 【請求項３】 前記バッファ回路(11)をＦＩＦＯで構成
   することを特徴とする請求項１に記載の高速パターンア
   ドレス発生回路。
4. 【請求項４】 レジスタプリセットデータを保持するレ
   ジスタ(31)と、 高速パターンアドレス発生中のアドレス情報を保持する
   レジスタ(33)と、 レジスタ(31)の出力を一方の入力に接続し、高速パター
   ンアドレス発生中は他方の入力からのアドレス情報をレ
   ジスタ(33)に入力するセレクタ(32)を備え、 次に発生するアドレス情報をレジスタ(31)に保持するこ
   とを特徴とする請求項１に記載のパターンアドレス発生
   回路(10)内で用いられるレジスタ。
5. 【請求項５】 前記アドレス情報を保持するレジスタ(3
   3)の出力をレジスタ(31)の入力と接続し、レジスタ(33)
   の内容を読みだすことを特徴とする請求項４に記載のレ
   ジスタ。
6. 【請求項６】 前記パターンアドレス発生回路(10)で先
   頭アドレスからバッファ回路(11)の深さ単位にパターン
   アドレス発生し、請求項５に記載のレジスタ(33)情報を
   読みだし、プリセットデータを得る方法。
7. 【請求項７】 前記パターンアドレス発生回路(10)の機
   能をコンピュータプログラムに記述し、エミュレーショ
   ンにより請求項６に記載のレジスタプリセットデータを
   得る方法。
8. 【請求項８】 前記パターンアドレス発生回路(10)で用
   いられる、インストラクションを記述してあるパターン
   オブジェクトと、請求項６または請求項７に記載のプリ
   セットデータを結合し、パターンオブジェクトを得る方
   法。