JP4646743B2

JP4646743B2 - 半導体装置の製造方法

Info

Publication number: JP4646743B2
Application number: JP2005250694A
Authority: JP
Inventors: 陽樹米田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-09-08
Filing date: 2005-08-31
Publication date: 2011-03-09
Anticipated expiration: 2025-08-31
Also published as: US7638409B2; US7405461B2; US20060051932A1; JP2006108646A; US20080153254A1

Description

本発明は、半導体装置及びその製造方法に関し、特に素子分離領域を有する半導体装置及びその製造方法に関するものである。

従来、基板中に高濃度の埋め込み層を有するバイポーラトランジスタなどの半導体装置の素子分離技術として、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成したフィールド酸化膜による素子分離に加えて、基板中の高濃度不純物層を分離するための深い溝を形成する方法が知られている。このようなＬＯＣＯＳ法により形成したフィールド酸化膜では、表面の平坦性が悪いとともに、バーズビークに起因する素子分離領域の面積の増大によりさらなる微細化を図るのが困難であるという不都合がある。

そこで、近年、ＬＯＣＯＳ法に代えて、平坦性に優れ、かつ、より微細化が可能なＳＴＩ（Shallow Trench Isolation）法を用いた素子分離技術が提案されている（例えば、特許文献１参照）。

図１４は、従来のＳＴＩ法による素子分離領域を含む半導体装置を説明するための断面図である。図１４において、シリコン基板１０１上には、Ｎ⁺埋め込み層１０２およびＮ型エピタキシャルシリコン層１０３が形成されている。Ｎ型エピタキシャルシリコン層１０３にはＳＴＩ溝が形成され、その凹部内面には絶縁膜１０４が形成されている。さらにＳＴＩ溝は埋め込み膜１０５で埋め込まれている。また、ＳＴＩ溝に形成された深い溝はシリコン基板１０１に到達するまでの深さで形成され、その凹部内面には絶縁膜１０６が形成されている。さらに深い溝は埋め込み膜１０７で埋め込まれている。

従来のＳＴＩ法による素子分離構造では、ＳＴＩ溝および深い溝の角部（２００ａ，２００ｂ，２００ｃ，２００ｄ）は丸みを帯びるとともに、ＳＴＩ溝の凹部内面の絶縁膜１０４の膜厚および深い溝の凹部内面の絶縁膜１０６の膜厚は同程度に形成されている。
特許第３３８２０６３号

従来法では、ＳＴＩ溝の凹部内面および深い溝の凹部内面に絶縁膜を形成してＳＴＩ溝および深い溝の角部（２００ａ，２００ｂ，２００ｃ，２００ｄ）に丸みを持たせることにより、形状起因によるストレスを緩和し、欠陥の発生を抑制してきた。しかしながら、さらに微細な半導体装置を形成する場合には、ＳＴＩ溝の凹部内面あるいは深い溝の凹部内面に絶縁膜を形成する際の熱処理によって、Ｎ⁺埋め込み層１０２の不純物が表面近傍まで拡散してしまい、トランジスタ特性の劣化が生じるという問題がある。またＮ⁺埋め込み層１０２が深い溝内で露出する場合には、開口部から不純物の外方拡散が起こり、Ｎ⁺埋め込み層の濃度低下によるコレクタ抵抗の上昇が生じることになる。このため、ＳＴＩ溝の凹部内面および深い溝の凹部内面に絶縁膜を形成する際には、ＳＴＩ溝および深い溝の角部に起因する欠陥の制御だけでなく、不純物を含む埋め込み層の拡散制御を同時に行うことが不可欠となる。

従来法を適用した場合には、ＳＴＩ溝および深い溝の凹部内面の絶縁膜の膜厚が同程度であるため、ＳＴＩ溝近傍の欠陥を除去しつつ、深い溝の角部に丸め形状を実現しようとすると、深い溝の凹部内面に絶縁膜を形成する際の熱処理によって、Ｎ⁺埋め込み層１０２の不純物の拡散が大きくなる。一方、深い溝の凹部内面に絶縁膜を形成する際にＮ⁺埋
め込み層１０２の不純物拡散を抑制しようとすると、特にＳＴＩ溝の角部が十分な丸み形状とはならず、欠陥の発生を除去できない。また深い溝の凹部内面に絶縁膜を形成する際には、ＳＴＩ溝の角部は絶縁膜などで覆われているためストレスが開放されにくく、深い溝の凹部内面に絶縁膜を形成することに起因してストレスが蓄積されＳＴＩ溝の角部に欠陥が発生しやすくなる。

この発明は上記のような問題点を解消するためになされたもので、欠陥制御と拡散制御を同時に実現し、信頼性の高い半導体装置を提供することを目的としている。

上記目的を達成するために、この発明の第１の局面における半導体装置の製造方法は、半導体基板上に、不純物を含む第１の層を形成する第１の工程と、第１の層上に、第２の層を形成する第２の工程と、第２の層に、第１の溝を形成する第３の工程と、第１の溝の内面に、第１の熱酸化法により第１の熱酸化膜を形成する第４の工程と、第１の溝に、第１の埋め込み膜を形成する第５の工程と、第１の溝内に、第１の溝よりも深さの深い第２の溝を形成する第６の工程と、第２の溝の内面に、第２の熱酸化法により第２の熱酸化膜を形成する第７の工程と、第２の溝に、第２の埋め込み膜を形成する第８の工程と、を備え、第４の工程は、第１の溝の角部に丸みを形成する工程であり、第７の工程は、第２の溝の角部に丸みを形成する工程であって、且つ第１の熱酸化膜の膜厚と比べて、第２の熱酸化膜の膜厚を薄く形成することを特徴とする。

このように構成することによって、不純物を含む第１の層からの不純物拡散を抑制しつつ、第１の溝および第２の溝の角部に丸み形状を持たせることができ、形状起因によるストレスが緩和され、各溝の角部に起因する欠陥の発生を抑制することができる。

すなわち、第４の工程において、第１の熱酸化膜を形成することで第１の溝の角部に丸み形状を持たせるものの、第７の工程においては、第１の熱酸化膜の膜厚と比べて第２の熱酸化膜の膜厚が薄いため、膜厚が第１の熱酸化膜の同じ場合と比較して少ない熱量で処理することができる。この結果、不純物を含む第１の層からの不純物拡散を抑制することができ、さらに第２の溝に第２の熱酸化膜を形成することに起因したストレスを少なくすることができる。その結果として基板表面近傍の不純物濃度を低く抑えられるため、良好なトランジスタを形成することができる。

さらに不純物拡散を制御しやすいので、不純物を含む第１の層上に形成する第２の層をより薄くすることができる。このため、コレクタ抵抗をさらに低減できるとともに、半導体装置の製造コストを低減することができる。

上記目的を達成するために、この発明の第２の局面における半導体装置は、第６の工程における第２の溝の深さは、半導体基板に到達する深さであることを特徴とする。

上記構成においては、従来法に比べ少ない熱量で処理できるため、露出した第１の層からの不純物の外方拡散を抑制することができる。このため、良好なトランジスタを形成することができる。

この発明の第３の局面における半導体装置は、半導体基板における素子分離領域に形成された第１の溝と、前記第１の溝の内面に形成された第１の熱酸化膜と第１の埋め込み膜と、前記第１の溝内の前記第１の熱酸化膜、第１の埋め込み膜、及び前記第１の溝の底部の前記半導体基板に前記第１の溝よりも深く形成された第２の溝と、前記第２の溝の内面に形成された第２の熱酸化膜と第２の埋め込み膜と、前記第１の溝及び前記第２の溝で分離された、前記半導体基板中の素子領域に形成される半導体素子とを具備し、前記第１の
溝及び前記第２の溝の各角部が丸みを持ち、且つ前記第１の熱酸化膜の膜厚と比べて前記第２の熱酸化膜の膜厚が薄いことを特徴とする。

第１の溝および第２の溝の各角部が丸く、且つ前記第２の熱酸化膜が前記第１の熱酸化膜よりも薄いことにより、形状に起因するストレスが緩和され、各溝の角部に起因する欠陥の発生を抑制することができる。

すなわち、第１の溝と第２の溝の各角部に丸みを持たせることにより、主に＜１１１＞方向へのストレスを形状的に緩和させることができ、特に第１の溝の上縁の角部，第１の溝と第２の溝との境界に形成される角部（結合角部）、及び第２の溝の下縁の角部において、欠陥の発生を抑制することができる。さらに第１の熱酸化膜の膜厚と比べて第２の熱酸化膜の膜厚を薄く形成することにより、とりわけ第１の溝と第２の溝との結合角部におけるストレスを緩和させることができる。第１の溝と第２の溝との結合角部は丸み形状を付けにくく、加えて、第１の埋め込み膜と第２の埋め込み膜との材質（熱膨張率）が異なる場合には、半導体素子形成中に加わる熱により、第１の溝と第２の溝との結合角部にストレスがかかる。第１の熱酸化膜の膜厚と比べて、第２の熱酸化膜の膜厚を薄く形成することにより、第１の埋め込み膜と第２の埋め込み膜の熱膨張差によるストレスを吸収することができ、第１の溝と第２の溝との結合角部からの欠陥の発生を抑制することができる。

この発明の第４の局面における半導体装置は、前記第１の熱酸化膜の膜厚と前記第２の熱酸化膜の膜厚との膜厚差が６ｎｍ以上であることを特徴とする。この構成によれば、形状起因によるストレスの緩和効果と、各溝の角部に起因する欠陥の発生の抑制効果が得られる。

本発明によれば、欠陥制御と拡散制御を同時に実現し、信頼性の高い半導体装置を提供することができる。

以下、本発明の実施形態を図１に基づいて説明する。図１は、本発明の実施形態による素子分離領域を含む半導体装置の素子断面図である。

図１において、Ｐ型シリコン基板１上には、Ｎ⁺埋め込み層２およびＮ型エピタキシャル層３が形成されている。Ｎ型エピタキシャル層３にはＳＴＩ溝が形成され、その凹部内面には熱酸化膜６が形成されている。さらにＳＴＩ溝はＨＤＰ−ＮＳＧ膜７で埋め込まれている。尚、このＮ⁺埋め込み層２およびＮ型エピタキシャル層３はそれぞれ本発明の「第１の層」および「第２の層」の一例であり、ＳＴＩ溝は本発明の「第１の溝」、熱酸化膜６は本発明の「第１の熱酸化膜」、ＨＤＰ−ＮＳＧ膜７は本発明の「第１の埋め込み膜」の一例である。

また、ＳＴＩ溝内に形成された深い溝はシリコン基板１に到達するまでの深さで形成され、その凹部内面には熱酸化膜９が形成されている。この熱酸化膜９の膜厚は、ＳＴＩ溝内の熱酸化膜６よりも薄く形成されている。また、深い溝内には、さらにシリコン酸化膜１０が形成され、最後にポリシリコン膜１１で埋め込まれている。尚、この深い溝は本発明の「第２の溝」の一例であり、熱酸化膜９は本発明の「第２の熱酸化膜」、ポリシリコン膜１１は本発明の「第２の埋め込み膜」の一例である。

また、Ｎ型エピタキシャル層３およびポリシリコン膜１１の表面側には、それぞれシリコン酸化膜１２およびシリコン酸化膜からなるトレンチキャップ層１３が形成されている
。

さらに、素子形成領域５０の上には、ベース電極１４、ベース電極１４を覆うシリコン酸化膜１５、及びミッタ電極１６が形成され、バイポーラトランジスタを構成している。

図２〜図１２は、本発明の実施形態による素子分離領域を含む半導体装置の製造プロセスを説明するための断面図である。以下、図２〜図１２を参照して、半導体装置の製造プロセスについて説明する。

（工程１：図２参照）Ｐ型シリコン基板１の主表面領域中に、Ｎ⁺埋め込み層２を形成し、その上にＮ型エピタキシャル層３を形成する。

（工程２：図３参照）Ｎ型エピタキシャル層３上に、熱酸化法を用いてシリコン酸化膜（熱ＳｉＯ₂膜）４を約１０ｎｍの厚みで形成する。シリコン酸化膜４上に、ＣＭＰ（Chemical Mechanical Polishing）工程におけるストッパ膜となるシリコン窒化膜（Ｓｉ₃Ｎ₄膜）５を約１００ｎｍの厚みで形成する。リソグラフィ法によりレジストパターンマスクを設け、ドライエッチングにより、シリコン窒化膜５、及びシリコン酸化膜４をエッチングする。

（工程３：図４参照）ドライエッチングにより、シリコン酸化膜４、及びシリコン窒化膜５をマスクとして、Ｎ型エピタキシャル層３を、例えば、約５００ｎｍの厚み分だけエッチングして、ＳＴＩ溝６０を形成する。

（工程４：図５参照）ＳＴＩ溝６０の内面に、熱酸化膜（第１の熱酸化膜）６を、ＲＴＯ（Rapid Thermal Oxidation）法を用いて、例えば、約２０ｎｍの厚みで形成する。このとき、高温での熱処理によって熱酸化膜が流動化するため、ＳＴＩ溝６０の角部（６１ａ、６１ｂ）に丸みが形成される。熱酸化膜６の形成は、酸素雰囲気中、１１００℃、２分程度で行われる。このように、ＲＴＯ法を用いることにより、高温短時間の処理が可能であるため、角部（６１ａ、６１ｂ）の丸み形状の形成とＮ⁺埋め込み層２の不純物拡散の抑制をより容易に達成できる。

（工程５：図６参照）高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）を用いて、ＳＴＩ溝６０が完全に埋まるように、約６００ｎｍの厚みで、ＨＤＰ−ＮＳＧ膜７を形成する。

（工程６：図６参照）ＨＤＰ−ＮＳＧ膜７上に、減圧ＣＶＤ法を用いて、約８００℃の温度条件下で、ＨＴＯ（High-Temperature Oxide）膜８を約３００ｎｍの厚みで形成する。このＨＴＯ膜８は、ＨＤＰ−ＮＳＧ膜７よりも段差の被覆性（ステップカバレッジ）に優れた膜である。その一方、ＨＤＰ−ＮＳＧ膜７は、ＨＴＯ膜８よりも埋め込み特性に優れている。このため、ＨＤＰ−ＮＳＧ膜７を用いることによりＳＴＩ溝６０を良好に埋め込むことが可能となる。

（工程７：図７参照）ＨＴＯ膜８の形成後、ＨＴＯ膜８上の所定領域に、リソグラフィ法によりレジストパターンマスクを設け、ドライエッチングにより、ＨＴＯ膜８、及びＨＤＰ−ＮＳＧ膜７をパターニングする。この後、レジスパターンマスクを除去する（図示せず）。

そして、ＨＴＯ膜８、及びＨＤＰ−ＮＳＧ膜７をハードマスクとして、Ｎ型エピタキシャルシリコン層３、Ｎ⁺型埋め込み層２、及びＰ型シリコン基板１をドライエッチングすることによって、図７に示されるような、Ｎ⁺型埋め込み層２を分離するための深い溝７
０が形成される。また、この深い溝７０の形成時のエッチングによって、ＨＴＯ膜８の厚みが薄くなる。この深い溝７０は、Ｎ型エピタキシャルシリコン層３の上面から約６μｍの深さを有するように形成する。このようにして、ＳＴＩ溝６０よりも深い溝７０を形成される。

（工程８：図８参照）深い溝７０の内面に、熱酸化膜（第２の熱酸化膜）９を、ＲＴＯ法を用いて、例えば、約１０ｎｍの厚みで形成する。このとき、深い溝内の熱酸化膜９の膜厚がＳＴＩ溝内の熱酸化膜６よりも薄く形成するため、従来法での膜厚が熱酸化膜６の同じ場合と比較して、少ない熱量での処理となる。この結果、Ｎ⁺埋め込み層２からの不純物拡散を低減することができ、さらに深い溝７０に熱酸化膜９を形成することに起因したストレスを少なくすることができる。

また、熱酸化膜９の形成時には、高不純物濃度のＮ⁺埋め込み層２が開口部から直接露出しているため、熱処理工程（ＲＴＯ処理工程）により開口部からの不純物の外方拡散が起こり、Ｎ⁺埋め込み層２の濃度低下によるコレクタ抵抗の上昇が生じる。本発明の実施形態のように、深い溝７０の熱酸化膜９の膜厚を薄く形成することにより、少ない熱量での処理となるため、Ｎ⁺埋め込み層２の外方拡散を容易に低減することができる。

（工程９：図９参照）ＣＶＤ法を用いて、シリコン酸化膜１０を約３００ｎｍの厚みで形成する。その後、シリコン酸化膜１０上に、ＣＶＤ法を用いて、深い溝７０を完全に埋め込むように、約８００ｎｍの厚みでポリシリコン膜（ｐｏｌｙ−Ｓｉ膜）１１を形成する。ここで、ポリシリコン膜１１と、Ｎ型エピタキシャル層３、Ｎ⁺埋め込み層２、およびＰ型シリコン基板１との電気的絶縁は、熱酸化膜９とシリコン酸化膜１０とによって図られている。

（工程１０：図１０参照）ＣＭＰ法を用いて、ポリシリコン膜１１、シリコン酸化膜１０、ＨＴＯ膜８、およびＨＤＰ−ＮＳＧ膜７の余分な堆積部分を同時に研磨することにより除去する。ここで、シリコン窒化膜５はＣＭＰ研磨時のストッパ膜として機能する。

（工程１１：図１１参照）シリコン窒化膜５を約１６０℃の燐酸によって除去するとともに、シリコン酸化膜４を希釈フッ酸（ＨＦ）によって除去する。

（工程１２：図１２参照）熱酸化法により、シリコン酸化膜１２を形成すると同時に、深い溝７０の表面のポリシリコン膜１１が酸化され、シリコン酸化膜からなるトレンチキャップ層１３を形成する。このとき、工程４や工程８と同様、熱酸化法としてＲＴＯ法を用いることにより、短時間での熱処理が可能となるため、Ｎ⁺埋め込み層２の不純物拡散を抑制することができる。

上記のようにして、バイポーラトランジスタ（半導体装置）に用いられる平坦な上面を有する素子分離領域が形成される。

この後、図１に示すように、素子形成領域５０の上に、ベース電極１４、ベース電極１４を覆うシリコン酸化膜からなる絶縁膜１５、およびエミッタ電極１６を形成することによって、バイポーラトランジスタが形成される。

表１及び図１３は、半導体装置におけるＳＴＩ溝の熱酸化膜厚と深い溝の熱酸化膜厚とを変化させた場合の欠陥発生状況の結果を示す。尚、欠陥評価は、半導体装置の断面形状を顕在化処理した後、断面ＳＥＭ装置を用いてＳＴＩ付近の１μｍ²当たりの欠陥数をカウントした。

ＳＴＩ溝部に対して深い溝部の膜厚が相対的に厚い場合（条件Ａ）や同じ場合（条件Ｂ）においては、ＳＴＩ溝の角部２００ｂを起点にＮ型エピタキシャルシリコン層１０３に欠陥が観察された。これに対して、ＳＴＩ溝部に対して深い溝部の膜厚が薄い場合（条件Ｃ、条件Ｄ、条件Ｅ）においては、欠陥は観察されなかった。また、本実施形態で示した条件Ｅに関しては、半導体装置のトランジスタ特性についても良好な特性であることを確認した。

図１３のグラフから、深い溝７０部の膜厚がＳＴＩ溝部の膜厚よりも小さいほど欠陥数が低減し、ＳＴＩ溝部の熱酸化膜の膜厚と深い溝部の熱酸化膜の膜厚との差が６ｎｍ以上であるときに欠陥が発生しないことがわかった。

本発明の半導体装置によれば、以下の作用効果が得られる。

ＳＴＩ溝６０と深い溝７０の各角部に丸みを持たせることにより、主に＜１１１＞方向へのストレスを形状的に緩和させることができ、特にＳＴＩ溝６０の上縁の角部６１ａ，ＳＴＩ溝６０と溝７０との境界に形成される角部（結合角部）７１ａ、及び溝７０の下縁の角部７１ｂにおいて、欠陥の発生を抑制することができる。さらに第１の熱酸化膜６の膜厚と比べて第２の熱酸化膜９の膜厚を薄く形成することにより、とりわけＳＴＩ溝６０と溝７０との結合角部７１ａにおけるストレスを緩和させることができる。結合角部７１ａは丸み形状を付けにくく、加えて、第１の埋め込み膜７と第２の埋め込み膜１１との材質（熱膨張率）が異なる場合には、半導体素子形成中に加わる熱により、結合角部７１ａにストレスがかかる。第１の熱酸化膜６の膜厚と比べて、第２の熱酸化膜９の膜厚を薄く形成することにより、第１の埋め込み膜７と第２の埋め込み膜１１の熱膨張差によるストレスを吸収することができ、結合角部７１ａからの欠陥の発生を抑制することができる。

以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。またバイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置およびその製造にも好ましく適用することができる。

本実施形態に係る半導体装置を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。本実施形態に係る半導体装置の製造工程を説明するための断面図である。ＳＴＩ溝の熱酸化膜厚と深い溝の熱酸化膜厚との差と欠陥数との関係を示すグラフ。従来のＳＴＩ法による素子分離領域を含む半導体装置を説明するための断面図である。

符号の説明

１Ｐ型シリコン基板
２Ｎ⁺埋め込み層（第１の層）
３エピタキシャル層（第２の層）
４シリコン酸化膜
５シリコン窒化膜
６熱酸化膜（第１の熱酸化膜）
７ＨＤＰ−ＮＳＧ膜（第１の埋め込み膜）
９熱酸化膜（第２の熱酸化膜）
１０シリコン酸化膜
１１ポリシリコン膜（第２の埋め込み膜）
１２シリコン酸化膜
１３トレンチキャップ層
５０素子形成領域
１４ベース電極
１５シリコン酸化膜
１６エミッタ電極
６０ＳＴＩ溝（第１の溝）
６１ａ、６１ｂ第１の溝の角部
７０深い溝（第２の溝）
７１ａ、７１ｂ第２の溝の角部

Claims

半導体基板上に、不純物を含む第１の層を形成する第１の工程と、
前記第１の層上に、第２の層を形成する第２の工程と、
前記第２の層に、第１の溝を形成する第３の工程と、
前記第１の溝の内面に、第１の熱酸化法により第１の熱酸化膜を形成する第４の工程と、
前記第１の溝に、第１の埋め込み膜を形成する第５の工程と、
前記第１の溝内に、前記第１の溝よりも深さの深い第２の溝を形成する第６の工程と、
前記第２の溝の内面に、前記第１の熱酸化法と同じ第２の熱酸化法により第２の熱酸化膜を形成する第７の工程と、
前記第２の溝に、第２の埋め込み膜を形成する第８の工程と、を備え、
前記第４の工程は、前記第１の溝の角部に丸みを形成する工程であり、前記第７の工程は、前記第２の溝の角部に丸みを形成する工程であって、且つ前記第１の熱酸化膜の膜厚と比べて、前記第２の熱酸化膜の膜厚を薄く形成することを特徴とした半導体装置の製造方法。
前記第６の工程における前記第２の溝の深さは、前記半導体基板に到達する深さであることを特徴とした請求項１に記載の半導体装置の製造方法。
前記第１の熱酸化膜の膜厚と前記第２の熱酸化膜の膜厚との膜厚差が６ｎｍ以上となるように形成することを特徴とした請求項１または２に記載の半導体装置の製造方法。