JPS6122646A - 絶縁分離溝の埋込み方法 - Google Patents
絶縁分離溝の埋込み方法Info
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- JPS6122646A JPS6122646A JP59142344A JP14234484A JPS6122646A JP S6122646 A JPS6122646 A JP S6122646A JP 59142344 A JP59142344 A JP 59142344A JP 14234484 A JP14234484 A JP 14234484A JP S6122646 A JPS6122646 A JP S6122646A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁分離溝の埋込み方法に関し、特に半導体装
置（ＬＳＩ、ＶＬＳＩなど）の微細化に好適な絶縁分離
溝の埋込み方法に関する。
置（ＬＳＩ、ＶＬＳＩなど）の微細化に好適な絶縁分離
溝の埋込み方法に関する。
〔背景技術］
従来の半導体装置（ＬＳＩ、ＶＬＳＩ）においては、絶
縁膜を埋込んだ深い微細な絶縁分離溝で素子間分離を図
っている（例えば、超ＬＳＩデバイスハンドブック、サ
イエンスフォーラム社発行、Ｐ６５〜Ｐ６７）。
縁膜を埋込んだ深い微細な絶縁分離溝で素子間分離を図
っている（例えば、超ＬＳＩデバイスハンドブック、サ
イエンスフォーラム社発行、Ｐ６５〜Ｐ６７）。
この絶縁分離溝の埋込み方法としては、第１図（ａｌ〜
（ｄ）のようｋしている。
（ｄ）のようｋしている。
即ち、先ず同図（ａｌに示ｊようにシリコン基板Ｊの表
面に薄い５００Ａ位の熱酸化膜（Ｓｉｎ、膜）２を形成
し、更にシリコン窒化膜（ＳｉｌＮ４膜→３を略１００
０Ａ形成する。この後、反応性イオンエツチング（ＲＩ
Ｅ）法により幅２μｍ以下で深さ３μｍ以上の深（・溝
４を形成し、この溝４の内壁に熱酸化膜５を膜厚２００
０〜３０００Ａに形成する。
面に薄い５００Ａ位の熱酸化膜（Ｓｉｎ、膜）２を形成
し、更にシリコン窒化膜（ＳｉｌＮ４膜→３を略１００
０Ａ形成する。この後、反応性イオンエツチング（ＲＩ
Ｅ）法により幅２μｍ以下で深さ３μｍ以上の深（・溝
４を形成し、この溝４の内壁に熱酸化膜５を膜厚２００
０〜３０００Ａに形成する。
次に同図１ｂｌに示すようにＣＶＤ法で多結晶シリコン
を十分埋込んで多結晶シリコン膜６を形成する。
を十分埋込んで多結晶シリコン膜６を形成する。
次に同図（Ｃ１に示す如く、通常のドライエツチング法
によりシリコン窒化膜３をストッパーとして多結晶シリ
コン膜６をエッチバックする。
によりシリコン窒化膜３をストッパーとして多結晶シリ
コン膜６をエッチバックする。
更に同図（ｄｌに示す如く表面の多結晶シリコン膜６を
熱酸化し℃熱酸化膜７を形成する。そし℃この後シリコ
ン窒化膜３などを除去してシリコン基板１表面の平坦化
を行なう。
熱酸化し℃熱酸化膜７を形成する。そし℃この後シリコ
ン窒化膜３などを除去してシリコン基板１表面の平坦化
を行なう。
このよつ４仁絶縁分離溝の埋込み方法では次のような問
題点を有する。
題点を有する。
（１）同図（ａｌの如く溝４を熱酸化して熱酸化膜５を
形成する際、溝４の底部よりも上方に延びている側壁で
の熱酸化膜の形成スピードが速いため、形成される熱酸
化膜５に膜厚差が生じ角部で図示矢印方向に大きなスト
レスが生じ欠陥（結晶欠陥）発生の原因となる。また多
結晶シリコン膜６を熱酸化して同図（ｄｌの如く熱酸化
膜７を形成すると、酸化された部分の膜厚が１．５倍程
に膨れ上り、この膜厚増加のため角部に図示矢印方向に
大きなストレスが生じ結晶欠陥、更には転位の発生原因
となる。そしてこの転位が進行するとリーク電流が問題
となる。
形成する際、溝４の底部よりも上方に延びている側壁で
の熱酸化膜の形成スピードが速いため、形成される熱酸
化膜５に膜厚差が生じ角部で図示矢印方向に大きなスト
レスが生じ欠陥（結晶欠陥）発生の原因となる。また多
結晶シリコン膜６を熱酸化して同図（ｄｌの如く熱酸化
膜７を形成すると、酸化された部分の膜厚が１．５倍程
に膨れ上り、この膜厚増加のため角部に図示矢印方向に
大きなストレスが生じ結晶欠陥、更には転位の発生原因
となる。そしてこの転位が進行するとリーク電流が問題
となる。
更にＲｉＥ法による深い微細な溝のため、埋込むＣＶＤ
膜のステップカバレッジが問題となり、多結晶シリコン
膜６を同図（ｂｌの如く、又は同図（ｂｌの凹部８が生
じないように膜厚に形成しても同図（ｂｌに示すように
丁９が入りやす（なり、同図（ｄｌで熱酸化膜７を形成
した際、ｊ９に沿った酸化の進行によりストレスが発生
し結晶欠陥が誘起される。
膜のステップカバレッジが問題となり、多結晶シリコン
膜６を同図（ｂｌの如く、又は同図（ｂｌの凹部８が生
じないように膜厚に形成しても同図（ｂｌに示すように
丁９が入りやす（なり、同図（ｄｌで熱酸化膜７を形成
した際、ｊ９に沿った酸化の進行によりストレスが発生
し結晶欠陥が誘起される。
（２）多結晶シリコン膜６を熱酸化して同図（ｄｌの如
く熱酸化膜７を形成すると、熱酸化された部分の膜厚が
増加するため、平坦化が困難である。
く熱酸化膜７を形成すると、熱酸化された部分の膜厚が
増加するため、平坦化が困難である。
本発明の目的は、信頼性のある微細素子間分離ができる
絶縁分離溝の埋込み方法を提供することにある。
絶縁分離溝の埋込み方法を提供することにある。
また本発明の他の目的は、簡単なプロセスで、ストレス
にもとつく欠陥（結晶欠陥）、更には転位、またこの転
位にもとづくリーク電流などが発生しｌ、已・ように絶
縁分離溝を完全に埋込むと共に容易に平坦化することが
できるようにした絶縁分離溝の埋込み方法を提供するこ
とにある。
にもとつく欠陥（結晶欠陥）、更には転位、またこの転
位にもとづくリーク電流などが発生しｌ、已・ように絶
縁分離溝を完全に埋込むと共に容易に平坦化することが
できるようにした絶縁分離溝の埋込み方法を提供するこ
とにある。
本発明の前記ならび忙そのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板に形成した絶縁分離溝の内壁に第
１の絶縁膜を形成し、この絶縁分離溝内に充填物（たと
えば多結晶シリコン）を前記半導体基板表面よりも低目
に埋込み、更に前記絶縁分離溝を完全に埋込むべく第２
の絶縁膜を形成し、この後エッチバック法を用いて前記
絶縁分離溝の表面を平坦化するようにしたものである。
１の絶縁膜を形成し、この絶縁分離溝内に充填物（たと
えば多結晶シリコン）を前記半導体基板表面よりも低目
に埋込み、更に前記絶縁分離溝を完全に埋込むべく第２
の絶縁膜を形成し、この後エッチバック法を用いて前記
絶縁分離溝の表面を平坦化するようにしたものである。
従って簡単なプロセスで、ストレスにもとづく欠陥（結
晶欠陥）や転位、また転位によるリーク電流などが発生
しないように前記絶縁分離溝を完全に埋込むと共に容易
に平坦化することができるものである。よって信頼性の
ある微細素子間分離を可能にし、ＬＳＩ、ＶＬＳＩなど
の高集積化を一層達成するものである。
晶欠陥）や転位、また転位によるリーク電流などが発生
しないように前記絶縁分離溝を完全に埋込むと共に容易
に平坦化することができるものである。よって信頼性の
ある微細素子間分離を可能にし、ＬＳＩ、ＶＬＳＩなど
の高集積化を一層達成するものである。
し実施例】］
第２図（ａｔ〜（ｅｌは本発明による絶縁分離溝の埋込
み方法の第１実施例を示す要部工程断面図である。
み方法の第１実施例を示す要部工程断面図である。
先ず、同図（ａｌに示すようにシリコン基板１１の表面
に薄＜５００Ａ位の熱酸化膜（Ｓ ＋ ０２膜）１２を
形成し、更にシリコン窒化膜（Ｓｉ、Ｎイ膜→１３を略
１０００Ａ形成する。この後、ＲＩＥ法により幅２μｍ
以下で深さ３μｍ以上の深い絶縁分離溝１４を形成し、
この絶縁分離溝］４の内壁表面を熱酸化し、薄＜５００
Ａ以下熱酸化膜］５を形成する。この熱り化′ＶＣ，に
り絶縁分離溝］４の内壁を安定化させる。
に薄＜５００Ａ位の熱酸化膜（Ｓ ＋ ０２膜）１２を
形成し、更にシリコン窒化膜（Ｓｉ、Ｎイ膜→１３を略
１０００Ａ形成する。この後、ＲＩＥ法により幅２μｍ
以下で深さ３μｍ以上の深い絶縁分離溝１４を形成し、
この絶縁分離溝］４の内壁表面を熱酸化し、薄＜５００
Ａ以下熱酸化膜］５を形成する。この熱り化′ＶＣ，に
り絶縁分離溝］４の内壁を安定化させる。
次に同図（ｂｌに示ｊ、Ｊ：うに全面にＣＶＤ法により
５ｉｎ２膜ｊ６を３０００〜５０００Ａここでは３００
０〜４０００ＡＫ形成し、更１ｃ ＣＶ Ｄ−８＋ ０
２膜１６の肩の部分１６ａのテーバを利用して絶縁分離
溝１４内部を完全に埋込むように多結晶シリコン膜を形
成し、これを通常のドライエツチングによりシリコン基
板１１表面より低目になるように過剰にエッチバックす
る。これにより絶縁分離溝１４内に多結晶シリコン膜１
７を図示の如く埋込む。
５ｉｎ２膜ｊ６を３０００〜５０００Ａここでは３００
０〜４０００ＡＫ形成し、更１ｃ ＣＶ Ｄ−８＋ ０
２膜１６の肩の部分１６ａのテーバを利用して絶縁分離
溝１４内部を完全に埋込むように多結晶シリコン膜を形
成し、これを通常のドライエツチングによりシリコン基
板１１表面より低目になるように過剰にエッチバックす
る。これにより絶縁分離溝１４内に多結晶シリコン膜１
７を図示の如く埋込む。
次に同図（Ｃ１に示す如＜ ＣＶ Ｄ−８ｒ ０２膜１
６をシリコン窒化膜Ｊ３が露出する程度にＲＩＥ法でエ
ッチバックする。このとき絶縁分離溝１４の肩の部分１
６ａのＳｉｎ、膜１６が少しエッチされる。
６をシリコン窒化膜Ｊ３が露出する程度にＲＩＥ法でエ
ッチバックする。このとき絶縁分離溝１４の肩の部分１
６ａのＳｉｎ、膜１６が少しエッチされる。
そこで、この肩の部分の補強のため短時間熱酸化する。
このとき絶縁分離溝１４内部の５ｉｎ２膜］６には多結
晶シリコン膜１７がマスクとなり何の影響もない。ここ
で肩の部分の補強のため熱酸化により厚くすることは、
リーク電流を防止するためである。また肩の部分１６ａ
のＳｉｎ、膜Ｊ６をオーバエッチしても、前記熱酸化に
よりプロセスマージンをかせぐことができる。次に同図
（ｄｌの如（Ｓ ｉ０２膜１８をＣＶＤ法により厚く略
Ｊμｍ程度形成する。なお、シリコン基板１１上の５１
０２膜１６がエッチバックにより除去されているので、
絶縁分離溝１４内の多結晶シリコン膜１７の上面からシ
リコン窒化膜１３の上面までの深さが浅くなり、このた
めＣＶＤ−８ｉＯ２膜１８の代りにスパッタ５Ｉ０２膜
をたとえば略４０００久の膜厚に、あるいはＳＯＧ膜を
たとえば略３０００Ａの膜厚に形成し又もよい。
晶シリコン膜１７がマスクとなり何の影響もない。ここ
で肩の部分の補強のため熱酸化により厚くすることは、
リーク電流を防止するためである。また肩の部分１６ａ
のＳｉｎ、膜Ｊ６をオーバエッチしても、前記熱酸化に
よりプロセスマージンをかせぐことができる。次に同図
（ｄｌの如（Ｓ ｉ０２膜１８をＣＶＤ法により厚く略
Ｊμｍ程度形成する。なお、シリコン基板１１上の５１
０２膜１６がエッチバックにより除去されているので、
絶縁分離溝１４内の多結晶シリコン膜１７の上面からシ
リコン窒化膜１３の上面までの深さが浅くなり、このた
めＣＶＤ−８ｉＯ２膜１８の代りにスパッタ５Ｉ０２膜
をたとえば略４０００久の膜厚に、あるいはＳＯＧ膜を
たとえば略３０００Ａの膜厚に形成し又もよい。
次に同図（ｅｌに示す如くシリコン窒化膜］３をストッ
パーとして厚いＳｊＯ，膜Ｊ８を通常のドライエツチン
グにて熱酸化膜１２と同じ高さにエッチバックする。こ
の場合、Ｓｉｎ、膜１８の膜厚が厚いので、エッチバッ
クにより容易に熱酸化膜１２と同じ高さに平坦化される
。
パーとして厚いＳｊＯ，膜Ｊ８を通常のドライエツチン
グにて熱酸化膜１２と同じ高さにエッチバックする。こ
の場合、Ｓｉｎ、膜１８の膜厚が厚いので、エッチバッ
クにより容易に熱酸化膜１２と同じ高さに平坦化される
。
この後、図示しないが、シリコン窒化膜１３および熱酸
化膜】２を除去し、これによりシリコン基板１１の表面
と同様に絶縁分離溝１４の埋込み表面も平坦化される。
化膜】２を除去し、これによりシリコン基板１１の表面
と同様に絶縁分離溝１４の埋込み表面も平坦化される。
風土のように簡単なプロセスにて絶縁分離溝を完全に埋
込むと共にその埋込んだ絶縁分離溝表面を容易に平坦化
できる。従ってプロセスが簡単なためコスト安にできる
。
込むと共にその埋込んだ絶縁分離溝表面を容易に平坦化
できる。従ってプロセスが簡単なためコスト安にできる
。
この場合、同図ｆａｔの熱酸化膜１５の厚さを極力薄く
し、代りに同図（ｂｌの如く無機シランをソースとし、
熱酸化による５ＩＯ１膜に近い膜質（良好な絶縁耐圧、
ごみなどの不純物が少なく緻密なこと等）、カバレッジ
を有するＣ Ｖ ｐ−８ｒ Ｏｘ膜１６を用いることに
よって膜厚差がきわめて小さ〈従来第１図（ａｌの、Ｊ
：うな酸化膜の膜厚差にもとづくストレスが発生しない
。また、多結晶シリコン膜１７を酸化することがないの
で、従来第１図（ｄｉに示すような膜厚増加によるスト
レスが発生しない。
し、代りに同図（ｂｌの如く無機シランをソースとし、
熱酸化による５ＩＯ１膜に近い膜質（良好な絶縁耐圧、
ごみなどの不純物が少なく緻密なこと等）、カバレッジ
を有するＣ Ｖ ｐ−８ｒ Ｏｘ膜１６を用いることに
よって膜厚差がきわめて小さ〈従来第１図（ａｌの、Ｊ
：うな酸化膜の膜厚差にもとづくストレスが発生しない
。また、多結晶シリコン膜１７を酸化することがないの
で、従来第１図（ｄｉに示すような膜厚増加によるスト
レスが発生しない。
更に絶縁分離溝］４に形成したＣ Ｖ Ｉ）・ＳｉＯ□
膜】６のステップカバレッジが従来よりも優れており、
従って多結晶シリコンを充填しても十が発生せず、また
第２図（ｃｌに示す如く多結晶シリコン膜〕７上面とシ
リコン窒化膜１３上面との間の深さが浅いのでＣＶＤ法
により５ｉＱ２膜１８を形成しても丁が発生しないし、
このＣＶＤ−８ｉＯｔ膜１８の代りに前述したスパッタ
Ｓｉｎ、膜やＳＯＧ膜を形成してもこれらの膜は薄く形
成しても埋込み能力の強い膜でありすの発生は起らない
。従って士にもとづくストレスも起らないことはいうま
でもない。以上のようにストレスが発生しな〜・ことに
より欠陥（結晶欠陥）や転移が起らず、リーク電流も発
生するようなことはない。
膜】６のステップカバレッジが従来よりも優れており、
従って多結晶シリコンを充填しても十が発生せず、また
第２図（ｃｌに示す如く多結晶シリコン膜〕７上面とシ
リコン窒化膜１３上面との間の深さが浅いのでＣＶＤ法
により５ｉＱ２膜１８を形成しても丁が発生しないし、
このＣＶＤ−８ｉＯｔ膜１８の代りに前述したスパッタ
Ｓｉｎ、膜やＳＯＧ膜を形成してもこれらの膜は薄く形
成しても埋込み能力の強い膜でありすの発生は起らない
。従って士にもとづくストレスも起らないことはいうま
でもない。以上のようにストレスが発生しな〜・ことに
より欠陥（結晶欠陥）や転移が起らず、リーク電流も発
生するようなことはない。
このように欠陥やひび割れやリーク電流などが発生しな
いように絶縁分離溝１４を埋込むことができるので、Ｌ
ＳＩやＶＬＳＩにおける信頼性のある微細素子間分離が
できる。特に本発明は絶縁分離溝１４の最小加工幅１．
５μｍ以下のＶＬＳ Ｉにおける素子分離（Ｕ型アイソ
レーション、トレンチアイソレーション）に最適でアル
。
いように絶縁分離溝１４を埋込むことができるので、Ｌ
ＳＩやＶＬＳＩにおける信頼性のある微細素子間分離が
できる。特に本発明は絶縁分離溝１４の最小加工幅１．
５μｍ以下のＶＬＳ Ｉにおける素子分離（Ｕ型アイソ
レーション、トレンチアイソレーション）に最適でアル
。
〔実施例２〕
第３図（ａｔ〜ｔｅｌは本発明の第２実施例を示ｊ要部
工程断面図であって、第２図（ａｌ〜ｔｅｌと同−又（
家相当部分には同符号を用いている。
工程断面図であって、第２図（ａｌ〜ｔｅｌと同−又（
家相当部分には同符号を用いている。
第３図において、第２図との相異点は、第２図（ａｔ、
（ｂｌでは熱酸化膜１５を形成した後ＣＶＤ−８ｔ
Ｏを膜１６を形成しているのに対して、第３図（ａｌ、
（ｂｌに示す如く先ずＣｖｌ）−ｓｉｏ、膜１６を形
成した後熱酸化膜１５′（第２図（ａｌの熱酸化膜１５
に相当する）を形成した点にあり、その他につ（・ては
第２図と同様である。従って第３図（ｃｌ〜（ｅｌ＋ま
第２図（ｃｌ〜ｔｅｌと同様である。
（ｂｌでは熱酸化膜１５を形成した後ＣＶＤ−８ｔ
Ｏを膜１６を形成しているのに対して、第３図（ａｌ、
（ｂｌに示す如く先ずＣｖｌ）−ｓｉｏ、膜１６を形
成した後熱酸化膜１５′（第２図（ａｌの熱酸化膜１５
に相当する）を形成した点にあり、その他につ（・ては
第２図と同様である。従って第３図（ｃｌ〜（ｅｌ＋ま
第２図（ｃｌ〜ｔｅｌと同様である。
第３図ｔａＩでは、絶縁分離溝１４の内壁を熱酸化せず
に直接無機シランをソースとてるＣＶＤ・５ｉＱ２膜Ｊ
６を３０００〜５０００Ａ、こコテハ３０００〜４００
０Ａ形成し、次にこのＣＶＤ−８ｉＯ２膜１６をマスク
にしてシリコン基板１１を短時間熱酸化して同図ｔｂ＋
の如く絶縁分離溝１４のエツチング内壁面に薄＜（１０
０Ａ以下）熱酸化膜１５’を形成する。
に直接無機シランをソースとてるＣＶＤ・５ｉＱ２膜Ｊ
６を３０００〜５０００Ａ、こコテハ３０００〜４００
０Ａ形成し、次にこのＣＶＤ−８ｉＯ２膜１６をマスク
にしてシリコン基板１１を短時間熱酸化して同図ｔｂ＋
の如く絶縁分離溝１４のエツチング内壁面に薄＜（１０
０Ａ以下）熱酸化膜１５’を形成する。
この熱処理によるアニール効果として、ＣＶＤ・５Ｉ０
２膜１６の膜質が緻密となると共に、絶縁分離溝】４の
エツチング面のダメージを解消し、熱酸化膜］５′とシ
リコン基板】】およびＣＶＤ−Ｓ ｉＱ。
２膜１６の膜質が緻密となると共に、絶縁分離溝】４の
エツチング面のダメージを解消し、熱酸化膜］５′とシ
リコン基板】】およびＣＶＤ−Ｓ ｉＱ。
膜１６との密着性が良くなり、即ちシリコン基板】１と
酸化膜との界面の安定が得られる。これにより信頼性の
向上を図ることができる。
酸化膜との界面の安定が得られる。これにより信頼性の
向上を図ることができる。
その他の構成９作用効果については前述した第２図の第
１実施例と同様であるので説明を省略する。
１実施例と同様であるので説明を省略する。
（１）、簡単なプロセスにて絶縁分離溝を完全に埋込む
と共にその埋込んだ絶縁分離溝の表面を容易に半導体基
板表面と同様に平坦化することができる。
と共にその埋込んだ絶縁分離溝の表面を容易に半導体基
板表面と同様に平坦化することができる。
（２）、簡単なプロセスにて絶縁分離溝の完全埋込みが
できるのでコスト安である。
できるのでコスト安である。
（３）、第１の絶縁膜をＣＶＤ法やプラズマＣＶＤ法や
スパッタ蒸着法などを用いて形成することができるので
、第］の絶縁膜に殆んど膜厚差が生ぜず、このため従来
の如き膜厚差によるストレスが発生しな薯。また充填物
を酸化することもないので従来の如き膜厚増加によるス
トレスが発生しない。
スパッタ蒸着法などを用いて形成することができるので
、第］の絶縁膜に殆んど膜厚差が生ぜず、このため従来
の如き膜厚差によるストレスが発生しな薯。また充填物
を酸化することもないので従来の如き膜厚増加によるス
トレスが発生しない。
更に第１の絶縁膜によるステップカバレッジも良く充填
物を絶縁分離溝内に埋込んでも十が生ぜず、また第２の
絶縁膜（たとえばＣＶＤ−８ｉｎ、膜やスパッタ５ｉＱ
２膜やＳＯＧ膜などを用いることができる）を形成して
も丁が発生せず、このため十ニモとづくストレスも発生
しない。以上のようにストレスが発生しないことにより
欠陥（結晶欠陥）や転位、更Ｋ ＋７−り電流の発生を
防止できる。
物を絶縁分離溝内に埋込んでも十が生ぜず、また第２の
絶縁膜（たとえばＣＶＤ−８ｉｎ、膜やスパッタ５ｉＱ
２膜やＳＯＧ膜などを用いることができる）を形成して
も丁が発生せず、このため十ニモとづくストレスも発生
しない。以上のようにストレスが発生しないことにより
欠陥（結晶欠陥）や転位、更Ｋ ＋７−り電流の発生を
防止できる。
（４）、欠陥や転移やリーク電流などが発生しないよう
に絶縁分離溝を埋込むことができるので、ＬＳＩやＶＬ
ＳＩにおける信頼性のある微細素子間分離ができる。特
に本発明は絶縁分離溝の最小加工幅１．５μｍ以下のＶ
ＬＳＩにおける素子分離（Ｕ型アイソレーション、トレ
ンチアイソレーション等）に最適である。
に絶縁分離溝を埋込むことができるので、ＬＳＩやＶＬ
ＳＩにおける信頼性のある微細素子間分離ができる。特
に本発明は絶縁分離溝の最小加工幅１．５μｍ以下のＶ
ＬＳＩにおける素子分離（Ｕ型アイソレーション、トレ
ンチアイソレーション等）に最適である。
以上本発明者によりてなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば第１実施例に
粘いては第２図（ａｌ（ｂｌの工程の次に、第２図ｆｃ
ｌ〜（ｅｌの工程を行なう代りに第４図（ａｌ、 （ｂ
ｌの工程処理を行なってもよく、また第２実施例におい
ては第３図（ａｌ、 （ｂｌの工程の次に第３図ｔｃ＋
〜（ｅｌの工程を行なう代りに第４図（ａ）。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば第１実施例に
粘いては第２図（ａｌ（ｂｌの工程の次に、第２図ｆｃ
ｌ〜（ｅｌの工程を行なう代りに第４図（ａｌ、 （ｂ
ｌの工程処理を行なってもよく、また第２実施例におい
ては第３図（ａｌ、 （ｂｌの工程の次に第３図ｔｃ＋
〜（ｅｌの工程を行なう代りに第４図（ａ）。
（ｂｌの工程処理を行なってもよい。この第４図につい
て、第２図、第３図と同−又は相当部分には同符号を用
いて説明すると、第２図（ｂｌや第３図（ｂｌの工程の
後ＣＶ］）−８ｉＯ，膜１６をエッチバックすることな
く第４図（ａｌに示す如く埋込み能力の強い膜であるス
パッタ５ｉＱ２膜あるいはＳＯＧ膜１９を多結晶シリコ
ン膜Ｊ７上に完全に埋込むように形成する。ここでスパ
ッタＳ１０．膜Ｊ９はたとえば略４０００〜５０００Ａ
の膜厚に、ＳＯＧ膜Ｊ９はたとえば略３０００Ａの膜厚
にする。次に第４図（ｂｌに示す如く通常のドライエツ
チングでエッチバックして第２図（ｅｌや第３図（ｅｌ
の場合と同様にし、この後シリコン窒化膜１３．酸化膜
１２を除去することにより絶縁分離溝１４の埋込み部分
を含むシリコン基板］１の表面を容易に平坦化できる。
て、第２図、第３図と同−又は相当部分には同符号を用
いて説明すると、第２図（ｂｌや第３図（ｂｌの工程の
後ＣＶ］）−８ｉＯ，膜１６をエッチバックすることな
く第４図（ａｌに示す如く埋込み能力の強い膜であるス
パッタ５ｉＱ２膜あるいはＳＯＧ膜１９を多結晶シリコ
ン膜Ｊ７上に完全に埋込むように形成する。ここでスパ
ッタＳ１０．膜Ｊ９はたとえば略４０００〜５０００Ａ
の膜厚に、ＳＯＧ膜Ｊ９はたとえば略３０００Ａの膜厚
にする。次に第４図（ｂｌに示す如く通常のドライエツ
チングでエッチバックして第２図（ｅｌや第３図（ｅｌ
の場合と同様にし、この後シリコン窒化膜１３．酸化膜
１２を除去することにより絶縁分離溝１４の埋込み部分
を含むシリコン基板］１の表面を容易に平坦化できる。
この場合も第２図や第３図実施例と同様の作用効果を奏
することはもちろんである。
することはもちろんである。
また上記実施例（第２図〜第４図）においては、ストッ
パ一部材としてシリコン窒化膜１３を用いているが、多
結晶シリコン膜を用いてもよい。また上記実施例（第２
図〜第４図）においては、第１の絶縁膜としてＣＶＤ−
８ｉｎ、膜１６を用いているが、これに限定されること
なく、ＣＶＤ法あるいはプラズマＣＶＤ法あるいはスパ
ッタ蒸着法などによって形成されるＴａ、Ｏ，やＳｉ３
Ｎ４膜などを用いてもよい。また上記実施例にお（・て
は充填物として多結晶シリコン膜１７を用い℃おり、更
に第２の絶縁膜として（’Ｖｌ）−８ｉＱ、膜１８、ス
パッタ５ｉｎ２膜あるいはＳＯＧ膜】９を用いているが
、これに限定されるものではなく本発明の要旨を逸脱し
ない範囲で種々の絶縁膜が用いられる。
パ一部材としてシリコン窒化膜１３を用いているが、多
結晶シリコン膜を用いてもよい。また上記実施例（第２
図〜第４図）においては、第１の絶縁膜としてＣＶＤ−
８ｉｎ、膜１６を用いているが、これに限定されること
なく、ＣＶＤ法あるいはプラズマＣＶＤ法あるいはスパ
ッタ蒸着法などによって形成されるＴａ、Ｏ，やＳｉ３
Ｎ４膜などを用いてもよい。また上記実施例にお（・て
は充填物として多結晶シリコン膜１７を用い℃おり、更
に第２の絶縁膜として（’Ｖｌ）−８ｉＱ、膜１８、ス
パッタ５ｉｎ２膜あるいはＳＯＧ膜】９を用いているが
、これに限定されるものではなく本発明の要旨を逸脱し
ない範囲で種々の絶縁膜が用いられる。
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野である半導体装置（ＬＳＩ
、ＶＬＳＩ）に適用した場合につ（・て説明したが、そ
れに限定されるものではなく、一般に絶縁分離溝の埋込
み方法として広く適用できる。
をその背景となった利用分野である半導体装置（ＬＳＩ
、ＶＬＳＩ）に適用した場合につ（・て説明したが、そ
れに限定されるものではなく、一般に絶縁分離溝の埋込
み方法として広く適用できる。
第１図（ａｌ〜（ｄｌは従来の絶縁分離溝の埋込み方法
の一例を示す要部工程断面図、 第２図（ａｌ〜ｔｅｌは本発明による絶縁分離溝の埋込
み方法の第１実施例を示す要部工程断面図、第３図（ａ
ｔ〜ｔｅｌは本発明の第２実施例を示す要部工程断面図
、 第４図（ａｌおよび（ｂｌは本発明の変形例を示す要部
工程断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・シリコン窒化膜、］４・・・絶縁分離溝、］、５．
１５’・・・熱酸化膜、１６・・・ＣＶ Ｄ−８ｔ Ｏ
２膜、１７・・・多結晶シリコン膜、１８・・・ＣＶＤ
−８ｉＯ，膜、１９・・・スパッタＳ ＋ Ｏｔ膜ある
いはＳＯＧ膜。 ′−へ 代理人 弁理士 高 橋 明 夫 （Ｃ） １図 Ｏω 第 ４ 図 （ｄ＋ （ｂ）
の一例を示す要部工程断面図、 第２図（ａｌ〜ｔｅｌは本発明による絶縁分離溝の埋込
み方法の第１実施例を示す要部工程断面図、第３図（ａ
ｔ〜ｔｅｌは本発明の第２実施例を示す要部工程断面図
、 第４図（ａｌおよび（ｂｌは本発明の変形例を示す要部
工程断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・シリコン窒化膜、］４・・・絶縁分離溝、］、５．
１５’・・・熱酸化膜、１６・・・ＣＶ Ｄ−８ｔ Ｏ
２膜、１７・・・多結晶シリコン膜、１８・・・ＣＶＤ
−８ｉＯ，膜、１９・・・スパッタＳ ＋ Ｏｔ膜ある
いはＳＯＧ膜。 ′−へ 代理人 弁理士 高 橋 明 夫 （Ｃ） １図 Ｏω 第 ４ 図 （ｄ＋ （ｂ）
Claims (1)
- 【特許請求の範囲】 １、基板に形成した絶縁分離溝の内壁に第１の絶縁膜を
形成する工程と、この絶縁分離溝内に充填物を前記基板
表面よりも低めに埋込む工程と、更に前記絶縁分離溝を
完全に埋込むべく第２の絶縁膜を形成する工程と、エッ
チバック法により前記絶縁分離溝の表面を平坦化する工
程とを備えたことを特徴とする絶縁分離溝の埋込み方法
。 ２、前記第１の絶縁膜の形成に当り、ＣＶＤ法、プラズ
マＣＶＤ法あるいはスパッタ蒸着法のいずれかを用いて
なる特許請求の範囲第１項記載の絶縁分離溝の埋込み方
法。 ３、前記第２の絶縁膜としてスパッタＳｉＯ＿２膜又は
ＳＯＧ膜を用いてなる特許請求の範囲第１項又は第２項
記載の絶縁分離溝の埋込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142344A JPS6122646A (ja) | 1984-07-11 | 1984-07-11 | 絶縁分離溝の埋込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142344A JPS6122646A (ja) | 1984-07-11 | 1984-07-11 | 絶縁分離溝の埋込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122646A true JPS6122646A (ja) | 1986-01-31 |
Family
ID=15313174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142344A Pending JPS6122646A (ja) | 1984-07-11 | 1984-07-11 | 絶縁分離溝の埋込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0288915U (ja) * | 1988-12-28 | 1990-07-13 | ||
| US5148257A (en) * | 1989-12-20 | 1992-09-15 | Nec Corporation | Semiconductor device having u-groove |
| JP2006108646A (ja) * | 2004-09-08 | 2006-04-20 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1984
- 1984-07-11 JP JP59142344A patent/JPS6122646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0288915U (ja) * | 1988-12-28 | 1990-07-13 | ||
| US5148257A (en) * | 1989-12-20 | 1992-09-15 | Nec Corporation | Semiconductor device having u-groove |
| JP2006108646A (ja) * | 2004-09-08 | 2006-04-20 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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