JP4651920B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、インダクタを有した半導体装置に関する。
【０００２】
【従来の技術】
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯＩデバイスと呼称）は、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
【０００３】
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離絶縁膜により、素子間を電気的に分離する完全トレンチ分離（ＦＴＩ）構造のＳＯＩデバイスがある。しかし、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
【０００４】
そこで考案されたのが、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成されたパーシャルトレンチ分離（ＰＴＩ）構造である。
【０００５】
ＰＴＩ構造の採用により、トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域を通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。このようなＰＴＩ構造については、非特許文献１および２に記載されている。
【０００６】
ところがＰＴＩ構造を採用するＳＯＩデバイスにおいて、スパイラルインダクタ（インダクタンス素子）を備える場合、インダクタの下部にＰＴＩ構造が存在すると、スパイラルインダクタに流れる電流により、トレンチの底部と埋め込み酸化膜との間のＳＯＩ層（シリコン層）において渦電流が発生し電磁誘導損失を被ることになる。このため、インダクタの性能を表すＱ値（インダクタに蓄えられるエネルギーを、各種損失で割った値）が減少するので、スパイラルインダクタの下部においてはＰＴＩ構造を設けず、スパイラルインダクタの下部に対応するＳＯＩ層の全領域に完全トレンチ分離絶縁膜を配設するようにしていた。
【０００７】
ここで、スパイラルインダクタは、その一辺が数１０μｍ〜数１００μｍの長さを有する矩形状の外形を有するが、上述したような完全トレンチ分離絶縁膜を配設すると、スパイラルインダクタの下部には、スパイラルインダクタの配設面積に相当する広い領域に渡って、何のパターンも有さない領域が存在することとなる。
【０００８】
そして、このような構造を採用する場合、完全トレンチ分離絶縁膜の形成時にＣＭＰ（Chemical Mechanical Polishing）処理を行うと、完全トレンチ分離絶縁膜が所望の研磨量よりも過剰に除去され、完全トレンチ分離酸化の厚みが中央部になるほど薄くなる、いわゆるディッシングが発生する。
【０００９】
このようなディッシングの発生を防止するには、従来は、例えば特許文献１に開示されるように、スパイラルインダクタの配設領域の下部およびその周辺に、複数のダミー素子領域を分散配置する構成が提案されていた。
【００１０】
【非特許文献１】
Ｙ．ヒラノ(Y.Hirano) 他 1999 IEEE International SOI Conference,「バルク-レイアウト-コンパチブル 0.18μｍ SOI-CMOS テクノロジ ユージング ボディフィクスド パーシャルトレンチアイソレーション(PTI)」(Bulk-Layout-Comopatible 0.18μｍ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)) p.131-132
【非特許文献２】
Ｓ．マエダ(S.Maeda)他 2000 Symposium on VLSI Technology Digest of Technical Papers,「インパクト オブ 0.18μｍ SOI CMOSテクノロジ ユージング ハイブリッド パーシャルトレンチアイソレーション ウイズ ハイレジスティビティ サブストレイト オン エンベディッド RF/アナログアプリケーションズ」(Impact of 0.18μｍ SOI CMOS Technology using Hybrid Trench Isolation with High Resisitivity Substrate on Embedded RF/Analog Applications)
【特許文献１】
特開２００２−１１０９０８号公報(第６欄、図３、４)
【００１１】
【発明が解決しようとする課題】
以上説明したように、ＳＯＩデバイスにおいて、スパイラルインダクタを備える場合、スパイラルインダクタの下部に対応するＳＯＩ層の全領域に完全トレンチ分離絶縁膜を配設する構成を採用すると、製造工程においてディッシングが発生するという問題があった。
【００１２】
本発明は上記のような問題点を解消するためになされたもので、スパイラルインダクタを有する半導体装置において、スパイラルインダクタの下部にディッシングが発生することを防止する、より有効な構成を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ層の上方に配設されたインダクタンス素子と、前記ＳＯＩ基板上に配設されたＭＯＳトランジスタと、前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に配設され、互いに独立し外部と電気的に分離された複数の第１の活性層と、前記第１の領域の前記ＳＯＩ層の前記主面上に配設され、互いに独立し外部と電気的に分離された複数の第１のゲート電極とを備え、前記複数の第１のゲート電極の表面には、シリサイド膜が配設されておらず、前記ＭＯＳトランジスタのゲート電極の表面およびソース・ドレイン層の表面には、シリサイド膜が配設されている。
【００１４】
【発明の実施の形態】
＜Ａ．スパイラルインダクタの構成＞
まず、図１を用いてスパイラルインダクタの構成の一例について説明する。図１に示すように、スパイラルインダクタＳＩは配線を渦巻き状に巻き回して形成され、一方の端部である渦の中心部は、図示しない層間絶縁膜を貫通するコンタクト部ＣＰを介して下層の配線ＷＬに接続される構成となっている。なおスパイラルインダクタＳＩの他方端はスパイラルインダクタＳＩと同じ層の配線に接続されるが、当該配線の図示は省略している。以下においては、上記スパイラルインダクタＳＩの構成を前提として説明する。
【００１５】
＜Ｂ．装置構成＞
次に、本発明に係る半導体装置の実施の形態として、図２を用いて半導体装置１００の構成を説明する。
【００１６】
図２において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢは、トランジスタ領域ＴＲとダミー領域ＤＲとに区分されている。
【００１７】
トランジスタ領域ＴＲは、ＭＯＳトランジスタＴ１０を含む複数のＭＯＳトランジスタが配設される領域であり、ダミー領域ＤＲは、スパイラルインダクタＳＩの下部に相当する領域であり、ダミー領域ＤＲのＳＯＩ基板ＳＢの主面内には複数のダミー活性層Ｄ１が配設され、さらに、それぞれのダミー活性層Ｄ１上を覆うように複数のダミーゲート電極Ｄ２が配設されている。ここで、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとがほぼ一致し、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重なるように配設されている。
【００１８】
ＭＯＳトランジスタＴ１０は、ＳＯＩ層３上に配設されたゲート絶縁膜ＧＺ、ゲート絶縁膜ＧＺ上に配設されたゲート電極ＧＴ、ゲート電極ＧＴ上に配設されたシリサイド膜ＧＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜ＧＷを備えている。サイドウォール絶縁膜ＧＷの外側のＳＯＩ層３の表面内に配設されたソース・ドレイン領域ＳＤおよびソース・ドレイン領域ＳＤ上に配設されたシリサイド膜ＳＳを有している。
【００１９】
なお、トランジスタ領域ＴＲにおいては、素子間の電気的な分離はパーシャルトレンチ分離（ＰＴＩ）構造を採用しており、トレンチ分離絶縁膜として、トレンチの底部と埋め込み酸化膜２との間に所定厚さのＳＯＩ層３が存在する部分分離絶縁膜ＰＴを使用している。
【００２０】
ダミー領域ＤＲにおける複数のダミー活性層Ｄ１は、ＳＯＩ層３を完全トレンチ分離絶縁膜ＦＴによって互いに接触することのないように隔てられて得られる独立した島状の領域であり、電気的にも互いに分離されている。
【００２１】
各ダミー活性層Ｄ１上にはゲート絶縁膜ＧＺと同じ工程で形成されたダミーゲート絶縁膜ＤＺがそれぞれ配設され、各ダミー絶縁膜ＤＺ上にそれぞれダミーゲート電極Ｄ２が配設されている。また、各ダミーゲート電極Ｄ２には、その側面を覆うようにダミーサイドウォール絶縁膜ＤＷがそれぞれ配設されている。なお、各ダミーゲート電極Ｄ２も互いに独立して配設されている。
【００２２】
そして、トランジスタ領域ＴＲおよびダミー領域ＤＲを含むＳＯＩ基板ＳＢの全面を覆うように層間絶縁膜４が配設され、層間絶縁膜４上には、スパイラルインダクタＳＩに電気的に接続される配線ＷＬや、ＭＯＳトランジスタＴ１０のソース・ドレイン領域ＳＤに電気的に接続される配線ＷＬ１が配設されている。
【００２３】
なお、配線ＷＬ１は、層間絶縁膜４を貫通してトランジスタ領域ＴＲのシリサイド膜ＳＳに達するように配設されたコンタクト部ＣＰ１を介してソース・ドレイン領域ＳＤに電気的に接続される。
【００２４】
また、層間絶縁膜４上には、配線ＷＬおよびＷＬ１を覆うように層間絶縁膜５が配設され、配線ＷＬは、層間絶縁膜５を貫通するコンタクト部ＣＰによってスパイラルインダクタＳＩに電気的に接続される。
【００２５】
ここで、ダミー領域ＤＲの平面構成の一例について図３を用いて説明する。図３はスパイラルインダクタＳＩの上方からＳＯＩ基板側を見た場合の平面図であり、複数のダミーゲート電極Ｄ２がスパイラルインダクタＳＩの下部の領域およびその周辺の領域に配設された状態が示されている。個々のダミーゲート電極Ｄ２の平面視形状は矩形であり、その大きさはスパイラルインダクタＳＩの面積に比べて十分に小さいことが望ましく、例えば、１辺が数μｍ程度の矩形に設定する。なお、ダミー活性層Ｄ１もダミーゲート電極Ｄ２と同様の平面視形状である。また、ダミーゲート電極Ｄ２の平面視形状は矩形に限定されるものではない。
【００２６】
以上の構成を採ることにより、ＣＭＰ処理によるディッシングの発生を防止でき、また、ゲート電極の形成時のエッチングレートが、スパイラルインダクタＳＩの下部に相当する領域（すなわちダミー領域）の周辺と、その他の部分とで異なるということが防止され、ゲート電極の寸法が場所によって異なることが防止できる。
【００２７】
また、図３においては、ダミーゲート電極Ｄ２が縦横に規則正しく配列され、スパイラルインダクタＳＩの下部の領域と、その周辺の領域とでパターン占有率が同じである例を示したが、スパイラルインダクタＳＩの下部の領域でのダミーゲート電極Ｄ２のパターン占有率が、スパイラルインダクタＳＩの下部の周辺の領域でのパターン占有率よりも低くなるようにダミーゲート電極Ｄ２を配設しても良い。
【００２８】
なお、パターン占有率とは、単位領域に含まれるパターン要素の面積比率であり、例えば、単位領域が１００μｍ四方の矩形領域の中に、パターン要素が半分を占めていればパターン占有率は５０％となる。
【００２９】
＜Ｃ．製造方法＞
次に、製造工程を順に示す断面図である図４〜図２０を用いて半導体装置１００の製造方法について説明する。
【００３０】
まず、図４に示すように、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢを準備する。
【００３１】
次に、図５に示す工程においてＳＯＩ基板ＳＢ上にレジストマスクＲＭ１をパターニングする。このレジストマスクＲＭ１は、トランジスタ領域ＴＲにおいて後に部分分離絶縁膜となる領域が開口部ＯＰ１となったパターンを有している。そして、レジストマスクＲＭ１を用いてＳＯＩ層３をエッチングにより選択的に除去してトレンチＲ１を形成する。このエッチングにおいては、トレンチＲ１の底部と埋め込み酸化膜２との間に、所定厚さのＳＯＩ層３が残るようにする。
【００３２】
次に、レジストマスクＲＭ１を除去した後、図６に示す工程においてＳＯＩ基板ＳＢ上にレジストマスクＲＭ２をパターニングする。このレジストマスクＲＭ２は、ダミー領域ＤＲにおいて後に完全分離絶縁膜となる領域が開口部ＯＰ２となったパターンを有している。そして、レジストマスクＲＭ２を用いてＳＯＩ層３をエッチングにより選択的に除去してトレンチＲ２を形成する。このエッチングにおいては、トレンチＲ２に埋め込み酸化膜２表面が露出するように、レジストマスクＲＭ２で覆われない領域のＳＯＩ層３を完全に除去するようにする。
【００３３】
次に、レジストマスクＲＭ２を除去した後、図７に示す工程において、トレンチＲ１およびＲ２に絶縁膜を埋め込み、それぞれ部分分離絶縁膜ＰＴおよび完全分離絶縁膜ＦＴを形成する。より具体的には、ＳＯＩ基板ＳＢの全面に絶縁膜、例えばＣＶＤ法によりシリコン酸化膜を形成することでトレンチＲ１およびＲ２を埋め込み、その後、ＣＭＰ処理によりトレンチＲ１およびＲ２の内部以外の絶縁膜を除去することで部分分離絶縁膜ＰＴおよび完全分離絶縁膜ＦＴを得る。
【００３４】
従って、ダミー領域ＤＲにおいては完全分離絶縁膜ＦＴによってダミー活性層Ｄ１を規定することができ、ダミー活性層Ｄ１の形成が容易である。
【００３５】
次に、図８に示す工程において、トランジスタ領域ＴＲのＳＯＩ層３のうち、ウエル注入やチャネル注入を行う領域が開口部ＯＰ３となったレジストマスクＲＭ３をパターニングする。そして、レジストマスクＲＭ３を用いてトランジスタ領域ＴＲのＳＯＩ層３に対してイオン注入法（イオンインプランテーション）によりウエル注入およびチャネル注入を行う。なお、レジストマスクＲＭ３は、少なくともダミー領域ＤＲを覆うようにパターニングされ、ウエル注入やチャネル注入に際してダミー活性層Ｄ１に不純物イオンが注入されることを防止する役目を果たす。
【００３６】
次に、レジストマスクＲＭ３を除去した後、図９に示す工程において、例えば、熱酸化により、トランジスタ領域ＴＲのＳＯＩ層３上およびダミー領域ＤＲのダミー活性層Ｄ１上にそれぞれ、ゲート絶縁膜ＧＺおよびダミーゲート絶縁膜ＤＺを形成する。その後、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりポリシリコン層ＰＳを形成する。このポリシリコン層ＰＳは、不純物を含まないノンドープのポリシリコン層である。
【００３７】
次に、図１０に示す工程において、トランジスタ領域ＴＲのポリシリコン層ＰＳのうち、ゲート注入を行う領域が開口部ＯＰ４となったレジストマスクＲＭ４をパターニングする。そして、このレジストマスクＲＭ４を用いて、トランジスタ領域ＴＲのポリシリコン層ＰＳに対してイオン注入法によりゲート注入を行う。ここで、ゲートに注入される不純物は、ウエル注入やチャネル注入に使用された不純物とは反対の導電型の不純物である。なお、レジストマスクＲＭ４は、少なくともダミー領域ＤＲを覆うようにパターニングされ、ゲート注入に際してダミー領域ＤＲのポリシリコン層ＰＳに不純物イオンが注入されることを防止する役目を果たす。
【００３８】
次に、レジストマスクＲＭ４を除去した後、図１１に示す工程において、トランジスタ領域ＴＲにおいては後にゲート電極ＧＴとなる部分が覆われ、ダミー領域ＤＲにおいては後にダミーゲート電極Ｄ２となる部分が覆われるようにパターニングされたレジストマスクＲＭ５を形成する。このとき、ダミー領域ＤＲにおいては、ダミー活性層Ｄ１上に、ダミー活性層Ｄ１とほぼ同じ平面形状のダミーゲート電極Ｄ２が形成されるようにレジストマスクＲＭ５のパターニングを行う。
【００３９】
そして、レジストマスクＲＭ５を用いてポリシリコン層ＰＳの異方性エッチングを行い、トランジスタ領域ＴＲおいてはゲート電極ＧＴを、ダミー領域ＤＲにおいてはダミーゲート電極Ｄ２をパターニングする。
【００４０】
次に、レジストマスクＲＭ５を除去した後、図１２に示す工程において、トランジスタ領域ＴＲのＳＯＩ層３のうち、ソース・ドレイン注入を行う領域が開口部ＯＰ６となったレジストマスクＲＭ６をパターニングする。そして、トランジスタ領域ＴＲのＳＯＩ層３に対してゲート電極ＧＴをマスクとして、イオン注入法によりソース・ドレイン注入を行う。なお、レジストマスクＲＭ６は、少なくともダミー領域ＤＲを覆うようにパターニングされ、ソース・ドレイン注入に際してダミー活性層Ｄ１に不純物イオンが注入されることを防止する役目を果たす。
【００４１】
なお、ソース・ドレイン注入の後、トランジスタ領域ＴＲのＳＯＩ層３上のゲート絶縁膜ＧＺのうち、ゲート電極ＧＴで覆われていない部分をエッチングにより除去する。
【００４２】
上記説明では、ゲート電極ＧＴをマスクとしてソース・ドレイン注入を行う例を示したが、ソース・ドレイン注入の代わりにＬＤＤ（低ドープドレイン）注入を行う場合もある。また、ＬＤＤ層ではなくエクステンション層を形成するためのイオン注入（エクステンション注入）を行う場合や、エクステンション層とは反対の導電型の不純物をエクステンション層の先端にイオン注入してポケット層を形成する（ポケット注入）場合もあるが、何れの不純物注入に際しても、ダミー活性層Ｄ１に不純物イオンが注入されないようにダミー領域ＤＲはレジストマスクで覆うようにする。
【００４３】
この場合、トランジスタ領域ＴＲのＳＯＩ層３上のゲート絶縁膜ＧＺのうち、ゲート電極ＧＴで覆われていない部分については、後に行うソース・ドレイン注入が終わるまで残すようにしても良い。
【００４４】
次に、レジストマスクＲＭ６を除去した後、図１３に示す工程において、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりシリコン酸化膜ＯＸ１を堆積し、ゲート電極ＧＴおよびダミーゲート電極Ｄ２をシリコン酸化膜ＯＸ１で覆う。
【００４５】
次に、図１４に示す工程において、異方性エッチングによりシリコン酸化膜ＯＸ１をエッチングして、ゲート電極ＧＴの側面にはサイドウォール絶縁膜ＧＷを、ダミーゲート電極Ｄ２の側面にはダミーサイドウォール絶縁膜ＤＷを形成する。
【００４６】
なお、サイドウォール絶縁膜ＧＷを形成した後に、ゲート電極ＧＴおよびサイドウォール絶縁膜ＧＷをマスクとしてソース・ドレイン注入を行う場合もあるが、この場合は、なお、少なくともダミー領域ＤＲを覆うようにパターニングされたレジストマスクを使用し、ソース・ドレイン注入に際してダミーゲート電極Ｄ２に不純物イオンが注入されることを防止する。
【００４７】
次に、図１５に示す工程において、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりシリコン酸化膜ＯＸ２を堆積し、ゲート電極ＧＴ、サイドウォール絶縁膜ＧＷ、ダミーゲート電極Ｄ２およびダミーサイドウォール絶縁膜ＤＷをシリコン酸化膜ＯＸ２で覆う。なお、シリコン酸化膜ＯＸ２の代わりにシリコン窒化膜を形成しても良く、シリコン酸化膜とシリコン窒化膜との２層膜を形成しても良い。
【００４８】
次に、図１６に示す工程において、トランジスタ領域ＴＲのうち、シリサイド膜を形成する領域が開口部ＯＰ７となったレジストマスクＲＭ７をパターニングする。なお、レジストマスクＲＭ７は、少なくともダミー領域ＤＲを覆うようにパターニングされている。
【００４９】
次に、図１７に示す工程において、レジストマスクＲＭ７をマスクとして、レジストマスクＲＭ７で覆われていないシリコン酸化膜ＯＸ２をドライエッチングにより除去する。この場合、少なくともダミー領域ＤＲにおいてはシリコン酸化膜ＯＸ２は除去されずに残る。
【００５０】
次に、レジストマスクＲＭ７を除去した後、図１８に示す工程において、シリコン酸化膜ＯＸ２で覆われていないシリコン層およびポリシリコン層の表面にシリサイド膜を形成する。シリサイド膜は、シリコン層やポリシリコン層の表面に形成されたコバルトやチタン等の金属膜を、シリサイド反応によりシリサイド化することで形成され、シリコン酸化膜やシリコン窒化膜などの絶縁膜上に形成された金属膜はシリサイド化されないので、これらの金属膜を除去することで、シリコン層やポリシリコン層の表面のみにシリサイド膜を配設することができる。
【００５１】
図１８においては、ダミー領域ＤＲにはシリコン酸化膜ＯＸ２が残っているので、シリコン酸化膜ＯＸ２がシリサイドプロテクション膜として機能し、ダミー領域ＤＲのダミーゲート電極Ｄ２の上面にはシリサイド膜は形成されず、トランジスタ領域ＴＲのうち、ＳＯＩ層３の露出面、すなわちソース・ドレイン領域ＳＤ上およびゲート電極ＧＴの上面に、それぞれシリサイド膜ＳＳおよびＧＳが形成される。
【００５２】
次に、図１９に示す工程において、シリコン酸化膜ＯＸ２が配設された領域が開口部ＯＰ８となったレジストマスクＲＭ８をパターニングし、レジストマスクＲＭ８を用いてシリコン酸化膜ＯＸ２をドライエッチングにより除去する。なお、レジストマスクＲＭ８は、少なくともダミー領域ＤＲ上が開口部ＯＰ８となるようにパターニングされている。
【００５３】
次に、レジストマスクＲＭ８を除去した後、図２０に示す工程において、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法により層間絶縁膜４を堆積した後、トランジスタ領域ＴＲにおいて、層間絶縁膜４を貫通して、シリサイド膜ＳＳに達するコンタクトホールＣＨを形成する。
【００５４】
以後、従来からの方法により、コンタクトホールＣＨに導体層を埋め込んでコンタクト部ＣＰ１を形成し、また、層間絶縁膜４上にコンタクト部ＣＰ１に接続される配線ＷＬ１、およびスパイラルインダクタＳＩ（図２）に電気的に接続される配線ＷＬを形成した後、層間絶縁膜４上に例えばＣＶＤ法により層間絶縁膜５を堆積する。そして、層間絶縁膜５を貫通して配線ＷＬに達するコンタクト部ＣＰを形成した後、層間絶縁膜５上にスパイラルインダクタＳＩを形成することで図２に示した半導体装置１００を得ることができる。
【００５５】
＜Ｄ．作用効果＞
以上説明した本発明に係る実施の形態の半導体装置１００によれば、トレンチ分離絶縁膜形成時のＣＭＰ処理においては、スパイラルインダクタＳＩの下部のＳＯＩ基板ＳＢ上には複数のダミー活性層Ｄ１が存在することになり、ＣＭＰ処理によるディッシングの発生を防止できる。
【００５６】
また、ゲート長が０．１μｍ以下の半導体装置においては、スパイラルインダクタの下部に相当する領域の周辺において、ゲート電極の寸法が場所によって異なるという現象が顕著に見られる。これは、スパイラルインダクタの下部の広い領域にゲート電極のパターンが皆無である場合には、その周辺でのゲート電極層のエッチングレートが、他の部分でのエッチングレートと異なるためと考えられるが、半導体装置１００においては、スパイラルインダクタＳＩの下部のＳＯＩ基板ＳＢ上には複数のダミーゲート電極Ｄ２を配設するので、ゲート電極の形成時のエッチングレートが、スパイラルインダクタＳＩの下部に相当する領域（すなわちダミー領域）の周辺と、その他の部分とで異なるということが防止され、ゲート電極の寸法が場所によって異なることが防止できる。
【００５７】
また、図８、１２を用いて説明したように、ダミー活性層Ｄ１には、ウエル注入、チャネル注入、ＬＤＤ注入およびソース・ドレイン注入に際して不純物イオンが注入されることが防止されているので、ダミー活性層Ｄ１の電気抵抗は当初のＳＯＩ層３のまま高抵抗に保たれ、電磁誘導損失の原因となる渦電流の経路を効果的に遮断することができるので、Ｑ値の減少を抑制することができる。
【００５８】
また、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとがほぼ一致し、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重なるように配設されているので、ダミー活性層Ｄ１上にシリサイド膜が形成されることが防止される。
【００５９】
このため、ダミー活性層Ｄ１の電気抵抗が低下せず、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【００６０】
さらに、図１０を用いて説明したように、ダミーゲート電極Ｄ２には、ゲート注入に際して不純物イオンが注入されることが防止されるので、ダミーゲート電極Ｄ２の電気抵抗は当初のノンドープのポリシリコン層ＰＳのまま高抵抗に保たれ、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【００６１】
また、図１５〜図１８を用いて説明したように、ダミーゲート電極Ｄ２の上面にはシリサイド膜が形成されることが防止されるので、ダミーゲート電極Ｄ２の電気抵抗が低下せず、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【００６２】
＜Ｅ．変形例＞
以上説明した本発明に係る実施の形態の半導体装置１００においては、図２に示したように、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとがほぼ一致し、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重なるように配設された構成を示したが、必ずしもこのような構成を採る必要はない。
【００６３】
すなわち、図２１に示す半導体装置１００Ａのように、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとが完全には一致せず、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重ならず、ダミー活性層Ｄ１の一部分だけをダミーゲート電極Ｄ２が覆っている部分や、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が配設されていない部分を有していても良い。また、ダミーゲート電極Ｄ２の平面形状がダミー活性層Ｄ１の平面形状と同じでなくても良い。
【００６４】
なお、半導体装置１００Ａにおいても、半導体装置１００と同様に、ＬＤＤ注入、エクステンション注入、ソース・ドレイン注入およびポケット注入などの何れの不純物注入に際しても、ダミー活性層Ｄ１に不純物イオンが注入されることが防止され、また、ゲート注入においてダミーゲート電極Ｄ２に不純物イオンが注入されることが防止されている。
【００６５】
ただし、半導体装置１００Ａにおいては、ダミー活性層Ｄ１がダミーゲート電極Ｄ２によって覆われていない部分があるので、シリサイド膜の形成に際しては、露出したダミー活性層Ｄ１の表面にシリサイド膜が形成されないように留意する。
【００６６】
具体的には、図２２に示すように、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりシリコン酸化膜ＯＸ３を堆積し、ゲート電極ＧＴ、サイドウォール絶縁膜ＧＷ、ダミーゲート電極Ｄ２、ダミーサイドウォール絶縁膜ＤＷおよび露出したダミー活性層Ｄ１の表面をシリコン酸化膜ＯＸ３で覆う。なお、シリコン酸化膜ＯＸ３の代わりにシリコン窒化膜を形成しても良く、シリコン酸化膜とシリコン窒化膜との２層膜を形成しても良い。
【００６７】
次に、図２３に示す工程において、トランジスタ領域ＴＲのうち、シリサイド膜を形成する領域が開口部ＯＰ９となったレジストマスクＲＭ９をパターニングする。なお、レジストマスクＲＭ９は、少なくともダミー領域ＤＲを覆うようにパターニングされている。
【００６８】
そして、レジストマスクＲＭ９をマスクとして、レジストマスクＲＭ９で覆われていないシリコン酸化膜ＯＸ３をドライエッチングにより除去する。この場合、少なくともダミー領域ＤＲにおいてはシリコン酸化膜ＯＸ３は除去されずに残る。
【００６９】
次に、レジストマスクＲＭ９を除去した後、シリコン酸化膜ＯＸ３で覆われていないシリコン層およびポリシリコン層の表面にシリサイド膜を形成する。その後、シリコン酸化膜ＯＸ３を除去することで図２４に示す構成を得る。
【００７０】
図２４には、トランジスタ領域ＴＲのうち、ＳＯＩ層３の露出面、すなわちソース・ドレイン領域ＳＤ上およびゲート電極ＧＴの上面に、それぞれシリサイド膜ＳＳおよびＧＳが形成され、ダミー領域ＤＲのダミーゲート電極Ｄ２の上面および露出したダミー活性層Ｄ１の表面にはシリサイド膜が形成されていない構成が示されている。
【００７１】
半導体装置１００Ａのように、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重ならず、ダミー活性層Ｄ１が露出した構成であっても、ダミー活性層Ｄ１の露出表面にシリサイド膜が形成されることを防止できるのであれば、問題はない。
【００７２】
すなわち、ダミー活性層Ｄ１の配設も、ダミーゲート電極Ｄ２の配設も、コンピュータを用いた自動配置配線により行うが、両者の配置ルールが異なるので、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重ならないという事態も起こりうる。しかし、ダミー活性層Ｄ１の露出表面にシリサイド膜が形成されることを防止できるのであれば、ダミー活性層Ｄ１の電気抵抗が低下することを防止して、ダミー活性層Ｄ１によって電磁誘導損失の原因となる渦電流の経路を効果的に遮断することができるので、Ｑ値の減少を抑制するという性能を維持することができる。
【００７３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、インダクタンス素子の下部のＳＯＩ層の主面内に、互いに独立し外部と電気的に分離された複数の第１の活性層を備えるので、例えば分離絶縁膜形成時のＣＭＰ処理においては、複数の第１の活性層の存在によりＣＭＰ処理によるディッシングの発生を防止できる。また、インダクタンス素子の下部のＳＯＩ層の主面上に、互いに独立し外部と電気的に分離された複数の第１のゲート電極を備えるので、ＭＯＳトランジスタのゲート電極の形成時のエッチングレートが、第１の領域の周辺と、その他の部分とで異なるということが防止され、ゲート電極の寸法が場所によって異なることが防止できる。複数の第１のゲート電極の表面にはシリサイド膜が配設されていないので、第１のゲート電極の電気抵抗が低下せず、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【図面の簡単な説明】
【図１】 スパイラルインダクタの構成を示す斜視図である。
【図２】 本発明に係る実施の形態の半導体装置の構成を説明する断面図である。
【図３】 スパイラルインダクタおよびその下部のダミーゲート電極の配置状態を説明する平面図である。
【図４】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図５】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図６】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図７】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図８】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図９】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１０】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１１】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１２】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１３】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１９】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２１】 本発明に係る実施の形態の変形例の半導体装置の構成を説明する断面図である。
【図２２】 本発明に係る実施の形態の変形例の半導体装置の製造工程を説明する断面図である。
【図２３】 本発明に係る実施の形態の変形例の半導体装置の製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態の変形例の半導体装置の製造工程を説明する断面図である。
【符号の説明】
１ 半導体基板、２ 埋め込み酸化膜、３ ＳＯＩ層、ＳＩ スパイラルインダクタ、ＳＢ ＳＯＩ基板、Ｄ１ ダミー活性層、Ｄ２ ダミーゲート電極、ＧＳ，ＳＳ シリサイド膜。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、インダクタを有した半導体装置に関する。
【０００２】
【従来の技術】
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯＩデバイスと呼称）は、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
【０００３】
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離絶縁膜により、素子間を電気的に分離する完全トレンチ分離（ＦＴＩ）構造のＳＯＩデバイスがある。しかし、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
【０００４】
そこで考案されたのが、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成されたパーシャルトレンチ分離（ＰＴＩ）構造である。
【０００５】
ＰＴＩ構造の採用により、トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域を通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。このようなＰＴＩ構造については、非特許文献１および２に記載されている。
【０００６】
ところがＰＴＩ構造を採用するＳＯＩデバイスにおいて、スパイラルインダクタ（インダクタンス素子）を備える場合、インダクタの下部にＰＴＩ構造が存在すると、スパイラルインダクタに流れる電流により、トレンチの底部と埋め込み酸化膜との間のＳＯＩ層（シリコン層）において渦電流が発生し電磁誘導損失を被ることになる。このため、インダクタの性能を表すＱ値（インダクタに蓄えられるエネルギーを、各種損失で割った値）が減少するので、スパイラルインダクタの下部においてはＰＴＩ構造を設けず、スパイラルインダクタの下部に対応するＳＯＩ層の全領域に完全トレンチ分離絶縁膜を配設するようにしていた。
【０００７】
ここで、スパイラルインダクタは、その一辺が数１０μｍ〜数１００μｍの長さを有する矩形状の外形を有するが、上述したような完全トレンチ分離絶縁膜を配設すると、スパイラルインダクタの下部には、スパイラルインダクタの配設面積に相当する広い領域に渡って、何のパターンも有さない領域が存在することとなる。
【０００８】
そして、このような構造を採用する場合、完全トレンチ分離絶縁膜の形成時にＣＭＰ（Chemical Mechanical Polishing）処理を行うと、完全トレンチ分離絶縁膜が所望の研磨量よりも過剰に除去され、完全トレンチ分離酸化の厚みが中央部になるほど薄くなる、いわゆるディッシングが発生する。
【０００９】
このようなディッシングの発生を防止するには、従来は、例えば特許文献１に開示されるように、スパイラルインダクタの配設領域の下部およびその周辺に、複数のダミー素子領域を分散配置する構成が提案されていた。
【００１０】
【非特許文献１】
Ｙ．ヒラノ(Y.Hirano) 他 1999 IEEE International SOI Conference,「バルク-レイアウト-コンパチブル 0.18μｍ SOI-CMOS テクノロジ ユージング ボディフィクスド パーシャルトレンチアイソレーション(PTI)」(Bulk-Layout-Comopatible 0.18μｍ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)) p.131-132
【非特許文献２】
Ｓ．マエダ(S.Maeda)他 2000 Symposium on VLSI Technology Digest of Technical Papers,「インパクト オブ 0.18μｍ SOI CMOSテクノロジ ユージング ハイブリッド パーシャルトレンチアイソレーション ウイズ ハイレジスティビティ サブストレイト オン エンベディッド RF/アナログアプリケーションズ」(Impact of 0.18μｍ SOI CMOS Technology using Hybrid Trench Isolation with High Resisitivity Substrate on Embedded RF/Analog Applications)
【特許文献１】
特開２００２−１１０９０８号公報(第６欄、図３、４)
【００１１】
【発明が解決しようとする課題】
以上説明したように、ＳＯＩデバイスにおいて、スパイラルインダクタを備える場合、スパイラルインダクタの下部に対応するＳＯＩ層の全領域に完全トレンチ分離絶縁膜を配設する構成を採用すると、製造工程においてディッシングが発生するという問題があった。
【００１２】
本発明は上記のような問題点を解消するためになされたもので、スパイラルインダクタを有する半導体装置において、スパイラルインダクタの下部にディッシングが発生することを防止する、より有効な構成を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ層の上方に配設されたインダクタンス素子と、前記ＳＯＩ基板上に配設されたＭＯＳトランジスタと、前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に配設され、互いに独立し外部と電気的に分離された複数の第１の活性層と、前記第１の領域の前記ＳＯＩ層の前記主面上に配設され、互いに独立し外部と電気的に分離された複数の第１のゲート電極とを備え、前記複数の第１のゲート電極の表面には、シリサイド膜が配設されておらず、前記ＭＯＳトランジスタのゲート電極の表面およびソース・ドレイン層の表面には、シリサイド膜が配設されている。
【００１４】
【発明の実施の形態】
＜Ａ．スパイラルインダクタの構成＞
まず、図１を用いてスパイラルインダクタの構成の一例について説明する。図１に示すように、スパイラルインダクタＳＩは配線を渦巻き状に巻き回して形成され、一方の端部である渦の中心部は、図示しない層間絶縁膜を貫通するコンタクト部ＣＰを介して下層の配線ＷＬに接続される構成となっている。なおスパイラルインダクタＳＩの他方端はスパイラルインダクタＳＩと同じ層の配線に接続されるが、当該配線の図示は省略している。以下においては、上記スパイラルインダクタＳＩの構成を前提として説明する。
【００１５】
＜Ｂ．装置構成＞
次に、本発明に係る半導体装置の実施の形態として、図２を用いて半導体装置１００の構成を説明する。
【００１６】
図２において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢは、トランジスタ領域ＴＲとダミー領域ＤＲとに区分されている。
【００１７】
トランジスタ領域ＴＲは、ＭＯＳトランジスタＴ１０を含む複数のＭＯＳトランジスタが配設される領域であり、ダミー領域ＤＲは、スパイラルインダクタＳＩの下部に相当する領域であり、ダミー領域ＤＲのＳＯＩ基板ＳＢの主面内には複数のダミー活性層Ｄ１が配設され、さらに、それぞれのダミー活性層Ｄ１上を覆うように複数のダミーゲート電極Ｄ２が配設されている。ここで、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとがほぼ一致し、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重なるように配設されている。
【００１８】
ＭＯＳトランジスタＴ１０は、ＳＯＩ層３上に配設されたゲート絶縁膜ＧＺ、ゲート絶縁膜ＧＺ上に配設されたゲート電極ＧＴ、ゲート電極ＧＴ上に配設されたシリサイド膜ＧＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜ＧＷを備えている。サイドウォール絶縁膜ＧＷの外側のＳＯＩ層３の表面内に配設されたソース・ドレイン領域ＳＤおよびソース・ドレイン領域ＳＤ上に配設されたシリサイド膜ＳＳを有している。
【００１９】
なお、トランジスタ領域ＴＲにおいては、素子間の電気的な分離はパーシャルトレンチ分離（ＰＴＩ）構造を採用しており、トレンチ分離絶縁膜として、トレンチの底部と埋め込み酸化膜２との間に所定厚さのＳＯＩ層３が存在する部分分離絶縁膜ＰＴを使用している。
【００２０】
ダミー領域ＤＲにおける複数のダミー活性層Ｄ１は、ＳＯＩ層３を完全トレンチ分離絶縁膜ＦＴによって互いに接触することのないように隔てられて得られる独立した島状の領域であり、電気的にも互いに分離されている。
【００２１】
各ダミー活性層Ｄ１上にはゲート絶縁膜ＧＺと同じ工程で形成されたダミーゲート絶縁膜ＤＺがそれぞれ配設され、各ダミー絶縁膜ＤＺ上にそれぞれダミーゲート電極Ｄ２が配設されている。また、各ダミーゲート電極Ｄ２には、その側面を覆うようにダミーサイドウォール絶縁膜ＤＷがそれぞれ配設されている。なお、各ダミーゲート電極Ｄ２も互いに独立して配設されている。
【００２２】
そして、トランジスタ領域ＴＲおよびダミー領域ＤＲを含むＳＯＩ基板ＳＢの全面を覆うように層間絶縁膜４が配設され、層間絶縁膜４上には、スパイラルインダクタＳＩに電気的に接続される配線ＷＬや、ＭＯＳトランジスタＴ１０のソース・ドレイン領域ＳＤに電気的に接続される配線ＷＬ１が配設されている。
【００２３】
なお、配線ＷＬ１は、層間絶縁膜４を貫通してトランジスタ領域ＴＲのシリサイド膜ＳＳに達するように配設されたコンタクト部ＣＰ１を介してソース・ドレイン領域ＳＤに電気的に接続される。
【００２４】
また、層間絶縁膜４上には、配線ＷＬおよびＷＬ１を覆うように層間絶縁膜５が配設され、配線ＷＬは、層間絶縁膜５を貫通するコンタクト部ＣＰによってスパイラルインダクタＳＩに電気的に接続される。
【００２５】
ここで、ダミー領域ＤＲの平面構成の一例について図３を用いて説明する。図３はスパイラルインダクタＳＩの上方からＳＯＩ基板側を見た場合の平面図であり、複数のダミーゲート電極Ｄ２がスパイラルインダクタＳＩの下部の領域およびその周辺の領域に配設された状態が示されている。個々のダミーゲート電極Ｄ２の平面視形状は矩形であり、その大きさはスパイラルインダクタＳＩの面積に比べて十分に小さいことが望ましく、例えば、１辺が数μｍ程度の矩形に設定する。なお、ダミー活性層Ｄ１もダミーゲート電極Ｄ２と同様の平面視形状である。また、ダミーゲート電極Ｄ２の平面視形状は矩形に限定されるものではない。
【００２６】
以上の構成を採ることにより、ＣＭＰ処理によるディッシングの発生を防止でき、また、ゲート電極の形成時のエッチングレートが、スパイラルインダクタＳＩの下部に相当する領域（すなわちダミー領域）の周辺と、その他の部分とで異なるということが防止され、ゲート電極の寸法が場所によって異なることが防止できる。
【００２７】
また、図３においては、ダミーゲート電極Ｄ２が縦横に規則正しく配列され、スパイラルインダクタＳＩの下部の領域と、その周辺の領域とでパターン占有率が同じである例を示したが、スパイラルインダクタＳＩの下部の領域でのダミーゲート電極Ｄ２のパターン占有率が、スパイラルインダクタＳＩの下部の周辺の領域でのパターン占有率よりも低くなるようにダミーゲート電極Ｄ２を配設しても良い。
【００２８】
なお、パターン占有率とは、単位領域に含まれるパターン要素の面積比率であり、例えば、単位領域が１００μｍ四方の矩形領域の中に、パターン要素が半分を占めていればパターン占有率は５０％となる。
【００２９】
＜Ｃ．製造方法＞
次に、製造工程を順に示す断面図である図４〜図２０を用いて半導体装置１００の製造方法について説明する。
【００３０】
まず、図４に示すように、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢを準備する。
【００３１】
次に、図５に示す工程においてＳＯＩ基板ＳＢ上にレジストマスクＲＭ１をパターニングする。このレジストマスクＲＭ１は、トランジスタ領域ＴＲにおいて後に部分分離絶縁膜となる領域が開口部ＯＰ１となったパターンを有している。そして、レジストマスクＲＭ１を用いてＳＯＩ層３をエッチングにより選択的に除去してトレンチＲ１を形成する。このエッチングにおいては、トレンチＲ１の底部と埋め込み酸化膜２との間に、所定厚さのＳＯＩ層３が残るようにする。
【００３２】
次に、レジストマスクＲＭ１を除去した後、図６に示す工程においてＳＯＩ基板ＳＢ上にレジストマスクＲＭ２をパターニングする。このレジストマスクＲＭ２は、ダミー領域ＤＲにおいて後に完全分離絶縁膜となる領域が開口部ＯＰ２となったパターンを有している。そして、レジストマスクＲＭ２を用いてＳＯＩ層３をエッチングにより選択的に除去してトレンチＲ２を形成する。このエッチングにおいては、トレンチＲ２に埋め込み酸化膜２表面が露出するように、レジストマスクＲＭ２で覆われない領域のＳＯＩ層３を完全に除去するようにする。
【００３３】
次に、レジストマスクＲＭ２を除去した後、図７に示す工程において、トレンチＲ１およびＲ２に絶縁膜を埋め込み、それぞれ部分分離絶縁膜ＰＴおよび完全分離絶縁膜ＦＴを形成する。より具体的には、ＳＯＩ基板ＳＢの全面に絶縁膜、例えばＣＶＤ法によりシリコン酸化膜を形成することでトレンチＲ１およびＲ２を埋め込み、その後、ＣＭＰ処理によりトレンチＲ１およびＲ２の内部以外の絶縁膜を除去することで部分分離絶縁膜ＰＴおよび完全分離絶縁膜ＦＴを得る。
【００３４】
従って、ダミー領域ＤＲにおいては完全分離絶縁膜ＦＴによってダミー活性層Ｄ１を規定することができ、ダミー活性層Ｄ１の形成が容易である。
【００３５】
次に、図８に示す工程において、トランジスタ領域ＴＲのＳＯＩ層３のうち、ウエル注入やチャネル注入を行う領域が開口部ＯＰ３となったレジストマスクＲＭ３をパターニングする。そして、レジストマスクＲＭ３を用いてトランジスタ領域ＴＲのＳＯＩ層３に対してイオン注入法（イオンインプランテーション）によりウエル注入およびチャネル注入を行う。なお、レジストマスクＲＭ３は、少なくともダミー領域ＤＲを覆うようにパターニングされ、ウエル注入やチャネル注入に際してダミー活性層Ｄ１に不純物イオンが注入されることを防止する役目を果たす。
【００３６】
次に、レジストマスクＲＭ３を除去した後、図９に示す工程において、例えば、熱酸化により、トランジスタ領域ＴＲのＳＯＩ層３上およびダミー領域ＤＲのダミー活性層Ｄ１上にそれぞれ、ゲート絶縁膜ＧＺおよびダミーゲート絶縁膜ＤＺを形成する。その後、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりポリシリコン層ＰＳを形成する。このポリシリコン層ＰＳは、不純物を含まないノンドープのポリシリコン層である。
【００３７】
次に、図１０に示す工程において、トランジスタ領域ＴＲのポリシリコン層ＰＳのうち、ゲート注入を行う領域が開口部ＯＰ４となったレジストマスクＲＭ４をパターニングする。そして、このレジストマスクＲＭ４を用いて、トランジスタ領域ＴＲのポリシリコン層ＰＳに対してイオン注入法によりゲート注入を行う。ここで、ゲートに注入される不純物は、ウエル注入やチャネル注入に使用された不純物とは反対の導電型の不純物である。なお、レジストマスクＲＭ４は、少なくともダミー領域ＤＲを覆うようにパターニングされ、ゲート注入に際してダミー領域ＤＲのポリシリコン層ＰＳに不純物イオンが注入されることを防止する役目を果たす。
【００３８】
次に、レジストマスクＲＭ４を除去した後、図１１に示す工程において、トランジスタ領域ＴＲにおいては後にゲート電極ＧＴとなる部分が覆われ、ダミー領域ＤＲにおいては後にダミーゲート電極Ｄ２となる部分が覆われるようにパターニングされたレジストマスクＲＭ５を形成する。このとき、ダミー領域ＤＲにおいては、ダミー活性層Ｄ１上に、ダミー活性層Ｄ１とほぼ同じ平面形状のダミーゲート電極Ｄ２が形成されるようにレジストマスクＲＭ５のパターニングを行う。
【００３９】
そして、レジストマスクＲＭ５を用いてポリシリコン層ＰＳの異方性エッチングを行い、トランジスタ領域ＴＲおいてはゲート電極ＧＴを、ダミー領域ＤＲにおいてはダミーゲート電極Ｄ２をパターニングする。
【００４０】
次に、レジストマスクＲＭ５を除去した後、図１２に示す工程において、トランジスタ領域ＴＲのＳＯＩ層３のうち、ソース・ドレイン注入を行う領域が開口部ＯＰ６となったレジストマスクＲＭ６をパターニングする。そして、トランジスタ領域ＴＲのＳＯＩ層３に対してゲート電極ＧＴをマスクとして、イオン注入法によりソース・ドレイン注入を行う。なお、レジストマスクＲＭ６は、少なくともダミー領域ＤＲを覆うようにパターニングされ、ソース・ドレイン注入に際してダミー活性層Ｄ１に不純物イオンが注入されることを防止する役目を果たす。
【００４１】
なお、ソース・ドレイン注入の後、トランジスタ領域ＴＲのＳＯＩ層３上のゲート絶縁膜ＧＺのうち、ゲート電極ＧＴで覆われていない部分をエッチングにより除去する。
【００４２】
上記説明では、ゲート電極ＧＴをマスクとしてソース・ドレイン注入を行う例を示したが、ソース・ドレイン注入の代わりにＬＤＤ（低ドープドレイン）注入を行う場合もある。また、ＬＤＤ層ではなくエクステンション層を形成するためのイオン注入（エクステンション注入）を行う場合や、エクステンション層とは反対の導電型の不純物をエクステンション層の先端にイオン注入してポケット層を形成する（ポケット注入）場合もあるが、何れの不純物注入に際しても、ダミー活性層Ｄ１に不純物イオンが注入されないようにダミー領域ＤＲはレジストマスクで覆うようにする。
【００４３】
この場合、トランジスタ領域ＴＲのＳＯＩ層３上のゲート絶縁膜ＧＺのうち、ゲート電極ＧＴで覆われていない部分については、後に行うソース・ドレイン注入が終わるまで残すようにしても良い。
【００４４】
次に、レジストマスクＲＭ６を除去した後、図１３に示す工程において、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりシリコン酸化膜ＯＸ１を堆積し、ゲート電極ＧＴおよびダミーゲート電極Ｄ２をシリコン酸化膜ＯＸ１で覆う。
【００４５】
次に、図１４に示す工程において、異方性エッチングによりシリコン酸化膜ＯＸ１をエッチングして、ゲート電極ＧＴの側面にはサイドウォール絶縁膜ＧＷを、ダミーゲート電極Ｄ２の側面にはダミーサイドウォール絶縁膜ＤＷを形成する。
【００４６】
なお、サイドウォール絶縁膜ＧＷを形成した後に、ゲート電極ＧＴおよびサイドウォール絶縁膜ＧＷをマスクとしてソース・ドレイン注入を行う場合もあるが、この場合は、なお、少なくともダミー領域ＤＲを覆うようにパターニングされたレジストマスクを使用し、ソース・ドレイン注入に際してダミーゲート電極Ｄ２に不純物イオンが注入されることを防止する。
【００４７】
次に、図１５に示す工程において、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりシリコン酸化膜ＯＸ２を堆積し、ゲート電極ＧＴ、サイドウォール絶縁膜ＧＷ、ダミーゲート電極Ｄ２およびダミーサイドウォール絶縁膜ＤＷをシリコン酸化膜ＯＸ２で覆う。なお、シリコン酸化膜ＯＸ２の代わりにシリコン窒化膜を形成しても良く、シリコン酸化膜とシリコン窒化膜との２層膜を形成しても良い。
【００４８】
次に、図１６に示す工程において、トランジスタ領域ＴＲのうち、シリサイド膜を形成する領域が開口部ＯＰ７となったレジストマスクＲＭ７をパターニングする。なお、レジストマスクＲＭ７は、少なくともダミー領域ＤＲを覆うようにパターニングされている。
【００４９】
次に、図１７に示す工程において、レジストマスクＲＭ７をマスクとして、レジストマスクＲＭ７で覆われていないシリコン酸化膜ＯＸ２をドライエッチングにより除去する。この場合、少なくともダミー領域ＤＲにおいてはシリコン酸化膜ＯＸ２は除去されずに残る。
【００５０】
次に、レジストマスクＲＭ７を除去した後、図１８に示す工程において、シリコン酸化膜ＯＸ２で覆われていないシリコン層およびポリシリコン層の表面にシリサイド膜を形成する。シリサイド膜は、シリコン層やポリシリコン層の表面に形成されたコバルトやチタン等の金属膜を、シリサイド反応によりシリサイド化することで形成され、シリコン酸化膜やシリコン窒化膜などの絶縁膜上に形成された金属膜はシリサイド化されないので、これらの金属膜を除去することで、シリコン層やポリシリコン層の表面のみにシリサイド膜を配設することができる。
【００５１】
図１８においては、ダミー領域ＤＲにはシリコン酸化膜ＯＸ２が残っているので、シリコン酸化膜ＯＸ２がシリサイドプロテクション膜として機能し、ダミー領域ＤＲのダミーゲート電極Ｄ２の上面にはシリサイド膜は形成されず、トランジスタ領域ＴＲのうち、ＳＯＩ層３の露出面、すなわちソース・ドレイン領域ＳＤ上およびゲート電極ＧＴの上面に、それぞれシリサイド膜ＳＳおよびＧＳが形成される。
【００５２】
次に、図１９に示す工程において、シリコン酸化膜ＯＸ２が配設された領域が開口部ＯＰ８となったレジストマスクＲＭ８をパターニングし、レジストマスクＲＭ８を用いてシリコン酸化膜ＯＸ２をドライエッチングにより除去する。なお、レジストマスクＲＭ８は、少なくともダミー領域ＤＲ上が開口部ＯＰ８となるようにパターニングされている。
【００５３】
次に、レジストマスクＲＭ８を除去した後、図２０に示す工程において、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法により層間絶縁膜４を堆積した後、トランジスタ領域ＴＲにおいて、層間絶縁膜４を貫通して、シリサイド膜ＳＳに達するコンタクトホールＣＨを形成する。
【００５４】
以後、従来からの方法により、コンタクトホールＣＨに導体層を埋め込んでコンタクト部ＣＰ１を形成し、また、層間絶縁膜４上にコンタクト部ＣＰ１に接続される配線ＷＬ１、およびスパイラルインダクタＳＩ（図２）に電気的に接続される配線ＷＬを形成した後、層間絶縁膜４上に例えばＣＶＤ法により層間絶縁膜５を堆積する。そして、層間絶縁膜５を貫通して配線ＷＬに達するコンタクト部ＣＰを形成した後、層間絶縁膜５上にスパイラルインダクタＳＩを形成することで図２に示した半導体装置１００を得ることができる。
【００５５】
＜Ｄ．作用効果＞
以上説明した本発明に係る実施の形態の半導体装置１００によれば、トレンチ分離絶縁膜形成時のＣＭＰ処理においては、スパイラルインダクタＳＩの下部のＳＯＩ基板ＳＢ上には複数のダミー活性層Ｄ１が存在することになり、ＣＭＰ処理によるディッシングの発生を防止できる。
【００５６】
また、ゲート長が０．１μｍ以下の半導体装置においては、スパイラルインダクタの下部に相当する領域の周辺において、ゲート電極の寸法が場所によって異なるという現象が顕著に見られる。これは、スパイラルインダクタの下部の広い領域にゲート電極のパターンが皆無である場合には、その周辺でのゲート電極層のエッチングレートが、他の部分でのエッチングレートと異なるためと考えられるが、半導体装置１００においては、スパイラルインダクタＳＩの下部のＳＯＩ基板ＳＢ上には複数のダミーゲート電極Ｄ２を配設するので、ゲート電極の形成時のエッチングレートが、スパイラルインダクタＳＩの下部に相当する領域（すなわちダミー領域）の周辺と、その他の部分とで異なるということが防止され、ゲート電極の寸法が場所によって異なることが防止できる。
【００５７】
また、図８、１２を用いて説明したように、ダミー活性層Ｄ１には、ウエル注入、チャネル注入、ＬＤＤ注入およびソース・ドレイン注入に際して不純物イオンが注入されることが防止されているので、ダミー活性層Ｄ１の電気抵抗は当初のＳＯＩ層３のまま高抵抗に保たれ、電磁誘導損失の原因となる渦電流の経路を効果的に遮断することができるので、Ｑ値の減少を抑制することができる。
【００５８】
また、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとがほぼ一致し、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重なるように配設されているので、ダミー活性層Ｄ１上にシリサイド膜が形成されることが防止される。
【００５９】
このため、ダミー活性層Ｄ１の電気抵抗が低下せず、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【００６０】
さらに、図１０を用いて説明したように、ダミーゲート電極Ｄ２には、ゲート注入に際して不純物イオンが注入されることが防止されるので、ダミーゲート電極Ｄ２の電気抵抗は当初のノンドープのポリシリコン層ＰＳのまま高抵抗に保たれ、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【００６１】
また、図１５〜図１８を用いて説明したように、ダミーゲート電極Ｄ２の上面にはシリサイド膜が形成されることが防止されるので、ダミーゲート電極Ｄ２の電気抵抗が低下せず、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【００６２】
＜Ｅ．変形例＞
以上説明した本発明に係る実施の形態の半導体装置１００においては、図２に示したように、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとがほぼ一致し、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重なるように配設された構成を示したが、必ずしもこのような構成を採る必要はない。
【００６３】
すなわち、図２１に示す半導体装置１００Ａのように、ダミー活性層Ｄ１の配設パターンと、ダミーゲート電極Ｄ２の配設パターンとが完全には一致せず、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重ならず、ダミー活性層Ｄ１の一部分だけをダミーゲート電極Ｄ２が覆っている部分や、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が配設されていない部分を有していても良い。また、ダミーゲート電極Ｄ２の平面形状がダミー活性層Ｄ１の平面形状と同じでなくても良い。
【００６４】
なお、半導体装置１００Ａにおいても、半導体装置１００と同様に、ＬＤＤ注入、エクステンション注入、ソース・ドレイン注入およびポケット注入などの何れの不純物注入に際しても、ダミー活性層Ｄ１に不純物イオンが注入されることが防止され、また、ゲート注入においてダミーゲート電極Ｄ２に不純物イオンが注入されることが防止されている。
【００６５】
ただし、半導体装置１００Ａにおいては、ダミー活性層Ｄ１がダミーゲート電極Ｄ２によって覆われていない部分があるので、シリサイド膜の形成に際しては、露出したダミー活性層Ｄ１の表面にシリサイド膜が形成されないように留意する。
【００６６】
具体的には、図２２に示すように、ＳＯＩ基板ＳＢの全面に、例えばＣＶＤ法によりシリコン酸化膜ＯＸ３を堆積し、ゲート電極ＧＴ、サイドウォール絶縁膜ＧＷ、ダミーゲート電極Ｄ２、ダミーサイドウォール絶縁膜ＤＷおよび露出したダミー活性層Ｄ１の表面をシリコン酸化膜ＯＸ３で覆う。なお、シリコン酸化膜ＯＸ３の代わりにシリコン窒化膜を形成しても良く、シリコン酸化膜とシリコン窒化膜との２層膜を形成しても良い。
【００６７】
次に、図２３に示す工程において、トランジスタ領域ＴＲのうち、シリサイド膜を形成する領域が開口部ＯＰ９となったレジストマスクＲＭ９をパターニングする。なお、レジストマスクＲＭ９は、少なくともダミー領域ＤＲを覆うようにパターニングされている。
【００６８】
そして、レジストマスクＲＭ９をマスクとして、レジストマスクＲＭ９で覆われていないシリコン酸化膜ＯＸ３をドライエッチングにより除去する。この場合、少なくともダミー領域ＤＲにおいてはシリコン酸化膜ＯＸ３は除去されずに残る。
【００６９】
次に、レジストマスクＲＭ９を除去した後、シリコン酸化膜ＯＸ３で覆われていないシリコン層およびポリシリコン層の表面にシリサイド膜を形成する。その後、シリコン酸化膜ＯＸ３を除去することで図２４に示す構成を得る。
【００７０】
図２４には、トランジスタ領域ＴＲのうち、ＳＯＩ層３の露出面、すなわちソース・ドレイン領域ＳＤ上およびゲート電極ＧＴの上面に、それぞれシリサイド膜ＳＳおよびＧＳが形成され、ダミー領域ＤＲのダミーゲート電極Ｄ２の上面および露出したダミー活性層Ｄ１の表面にはシリサイド膜が形成されていない構成が示されている。
【００７１】
半導体装置１００Ａのように、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重ならず、ダミー活性層Ｄ１が露出した構成であっても、ダミー活性層Ｄ１の露出表面にシリサイド膜が形成されることを防止できるのであれば、問題はない。
【００７２】
すなわち、ダミー活性層Ｄ１の配設も、ダミーゲート電極Ｄ２の配設も、コンピュータを用いた自動配置配線により行うが、両者の配置ルールが異なるので、ダミー活性層Ｄ１の上部にダミーゲート電極Ｄ２が正確に重ならないという事態も起こりうる。しかし、ダミー活性層Ｄ１の露出表面にシリサイド膜が形成されることを防止できるのであれば、ダミー活性層Ｄ１の電気抵抗が低下することを防止して、ダミー活性層Ｄ１によって電磁誘導損失の原因となる渦電流の経路を効果的に遮断することができるので、Ｑ値の減少を抑制するという性能を維持することができる。
【００７３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、インダクタンス素子の下部のＳＯＩ層の主面内に、互いに独立し外部と電気的に分離された複数の第１の活性層を備えるので、例えば分離絶縁膜形成時のＣＭＰ処理においては、複数の第１の活性層の存在によりＣＭＰ処理によるディッシングの発生を防止できる。また、インダクタンス素子の下部のＳＯＩ層の主面上に、互いに独立し外部と電気的に分離された複数の第１のゲート電極を備えるので、ＭＯＳトランジスタのゲート電極の形成時のエッチングレートが、第１の領域の周辺と、その他の部分とで異なるということが防止され、ゲート電極の寸法が場所によって異なることが防止できる。複数の第１のゲート電極の表面にはシリサイド膜が配設されていないので、第１のゲート電極の電気抵抗が低下せず、電磁誘導損失の原因となる渦電流の経路を効果的に遮断できるので、Ｑ値の減少を抑制することができる。
【図面の簡単な説明】
【図１】 スパイラルインダクタの構成を示す斜視図である。
【図２】 本発明に係る実施の形態の半導体装置の構成を説明する断面図である。
【図３】 スパイラルインダクタおよびその下部のダミーゲート電極の配置状態を説明する平面図である。
【図４】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図５】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図６】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図７】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図８】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図９】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１０】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１１】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１２】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１３】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１９】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２１】 本発明に係る実施の形態の変形例の半導体装置の構成を説明する断面図である。
【図２２】 本発明に係る実施の形態の変形例の半導体装置の製造工程を説明する断面図である。
【図２３】 本発明に係る実施の形態の変形例の半導体装置の製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態の変形例の半導体装置の製造工程を説明する断面図である。
【符号の説明】
１ 半導体基板、２ 埋め込み酸化膜、３ ＳＯＩ層、ＳＩ スパイラルインダクタ、ＳＢ ＳＯＩ基板、Ｄ１ ダミー活性層、Ｄ２ ダミーゲート電極、ＧＳ，ＳＳ シリサイド膜。
Claims (6)
- 土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
前記ＳＯＩ層の上方に配設されたインダクタンス素子と、
前記ＳＯＩ基板上に配設されたＭＯＳトランジスタと、
前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に配設され、互いに独立し外部と電気的に分離された複数の第１の活性層と、
前記第１の領域の前記ＳＯＩ層の前記主面上に配設され、互いに独立し外部と電気的に分離された複数の第１のゲート電極と、を備え、
前記複数の第１のゲート電極の表面には、シリサイド膜が配設されておらず、前記ＭＯＳトランジスタのゲート電極の表面およびソース・ドレイン層の表面には、シリサイド膜が配設されている、半導体装置。 - 前記複数の第１のゲート電極は、前記複数の第１の活性層の配設パターンと同じ平面形状を有し、前記複数の第１の活性層の上部に前記複数の第１のゲート電極が重なるように配設される、請求項１記載の半導体装置。
- 前記複数の第１の活性層のそれぞれは、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達するように配設された分離絶縁膜によって互いに隔てられ、電気的に分離された前記ＳＯＩ層によって構成される、請求項１記載の半導体装置。
- 前記複数の第１のゲート電極は、前記ＭＯＳトランジスタに導入される不純物の導入を防止して形成される、請求項１記載の半導体装置。
- 前記複数の第１の活性層は、前記ＭＯＳトランジスタに導入される不純物の導入を防止して形成される、請求項１記載の半導体装置。
- 前記複数の第１の活性層の表面には、シリサイド膜が配設されておらず、前記ＭＯＳトランジスタのゲート電極の表面およびソース・ドレイン層の表面には、シリサイド膜が配設されている、請求項５記載の半導体装置。
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