JP4987926B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関するものである。

半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）。

インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。

インバータ二つと選択トランジスタ二つでＳＲＡＭが構成される。従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いて構成すると、４個のｐＭＯＳ ＳＧＴと、４個のｐＭＯＳ ＳＧＴで構成される。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いたＳＲＡＭは、計８個の島状半導体で構成される。

Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、"Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ"、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．

そこで、４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。

本発明の１態様では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、
第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、
第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、
第２の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、
第２の筒状半導体層の上部に配置された第３の第２導電型高濃度半導体層と、
第２の筒状半導体層の下部に配置された第４の第２導電型高濃度半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５の第１導電型高濃度半導体層と、
第３の島状半導体層の下部に配置された第６の第１導電型高濃度半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７の第１導電型高濃度半導体層と、
第４の島状半導体層の下部に配置された第８の第１導電型高濃度半導体層と、
を有する２行１列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、
第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、
第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、
第２の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、
第２の筒状半導体層の上部に配置された第３の第２導電型高濃度半導体層と、
第２の筒状半導体層の下部に配置された第４の第２導電型高濃度半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５の第１導電型高濃度半導体層と、
第３の島状半導体層の下部に配置された第６の第１導電型高濃度半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７の第１導電型高濃度半導体層と、
第４の島状半導体層の下部に配置された第８の第１導電型高濃度半導体層と、
を有する２行１列目に配置された選択トランジスタと、
第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第１導電型高濃度半導体層との下部に配置された第９の第１導電型高濃度半導体層と、
第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層との下部に配置された第１０の第１導電型高濃度半導体層と、
第１の第１導電型高濃度半導体層に形成された第１の半導体と金属の化合物層と、
第１の第２導電型高濃度半導体層に形成された第２の半導体と金属の化合物層と、
第２の第２導電型高濃度半導体層と第９の第１導電型高濃度半導体層と第８の第１導電型高濃度半導体層とに形成された第３の半導体と金属の化合物層と、
第７の第１導電型高濃度半導体層に形成された第４の半導体と金属の化合物層と、
第３の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、
第３の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、
第４の第２導電型高濃度半導体層と第１０の第１導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第７の半導体と金属の化合物層と、
第５の第１導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、
第１のゲート電極と第７の半導体と金属の化合物層とを接続する第１のコンタクトと、
第２のゲート電極と第３の半導体と金属の化合物層とを接続する第２のコンタクトと、
を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５のｎ＋型半導体層と、
第３の島状半導体層の下部に配置された第６のｎ＋型半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７のｎ＋型半導体層と、
第４の島状半導体層の下部に配置された第８のｎ＋型半導体層と、
を有する２行１列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５のｎ＋型半導体層と、
第３の島状半導体層の下部に配置された第６のｎ＋型半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７のｎ＋型半導体層と、
第４の島状半導体層の下部に配置された第８のｎ＋型半導体層と、
を有する２行１列目に配置された選択トランジスタと、
第２のｎ＋型半導体層と第２のｐ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第９のｎ＋型半導体層と、
第４のｎ＋型半導体層と第４のｐ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第１０のｎ＋型半導体層と、
第１のｎ＋型半導体層に形成された第１の半導体と金属の化合物層と、
第１のｐ＋型半導体層に形成された第２の半導体と金属の化合物層と、
第２のｐ＋型半導体層と第９のｎ＋型半導体層と第８のｎ＋型半導体層とに形成された第３の半導体と金属の化合物層と、
第７のｎ＋型半導体層に形成された第４の半導体と金属の化合物層と、
第３のｎ＋型半導体層に形成された第５の半導体と金属の化合物層と、
第３のｐ＋型半導体層に形成された第６の半導体と金属の化合物層と、
第４のｐ＋型半導体層と第１０のｎ＋型半導体層と第６のｎ＋型半導体層とに形成された第７の半導体と金属の化合物層と、
第５のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、
第１のゲート電極と第７の半導体と金属の化合物層とを接続する第１のコンタクトと、
第２のゲート電極と第３の半導体と金属の化合物層とを接続する第２のコンタクトと、
を有することを特徴とする半導体装置である。

また、本発明の好ましい態様では、
筒状半導体層の内周長をＷｐとし、島状半導体層の外周長をＷｎとしたとき、
Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、
筒状半導体層の内径をＲｐとし、島状半導体層の半径をＲｎとしたとき、
Ｒｐ≒２Ｒｎであることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、
筒状半導体層のチャネル長をＬｐとし、島状半導体層のチャネル長をＬｎとしたとき、
Ｌｐ≒Ｌｎであることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、
第１のゲート絶縁膜は、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート絶縁膜は、
第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
第３のゲート絶縁膜は、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第４のゲート絶縁膜は、
第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、
半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。

また、本発明の好ましい態様では、
島状半導体層は島状シリコン層であり、
筒状半導体層は筒状シリコン層であり、
ｎ＋型半導体層は、ｎ＋型シリコン層であり、
ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする前記記載の半導体装置である。

また、本発明の好ましい態様では、
島状シリコン層は、ｐ型もしくはノンドープの島状シリコン層であり、
筒状シリコン層は、ｎ型もしくはノンドープの筒状シリコン層であることを特徴とする前記記載の半導体装置である。

本発明では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、
第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、
第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、
第２の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、
第２の筒状半導体層の上部に配置された第３の第２導電型高濃度半導体層と、
第２の筒状半導体層の下部に配置された第４の第２導電型高濃度半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５の第１導電型高濃度半導体層と、
第３の島状半導体層の下部に配置された第６の第１導電型高濃度半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７の第１導電型高濃度半導体層と、
第４の島状半導体層の下部に配置された第８の第１導電型高濃度半導体層と、
を有する２行１列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、
第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、
第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、
第２の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、
第２の筒状半導体層の上部に配置された第３の第２導電型高濃度半導体層と、
第２の筒状半導体層の下部に配置された第４の第２導電型高濃度半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５の第１導電型高濃度半導体層と、
第３の島状半導体層の下部に配置された第６の第１導電型高濃度半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７の第１導電型高濃度半導体層と、
第４の島状半導体層の下部に配置された第８の第１導電型高濃度半導体層と、
を有する２行１列目に配置された選択トランジスタと、
第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第１導電型高濃度半導体層との下部に配置された第９の第１導電型高濃度半導体層と、
第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層との下部に配置された第１０の第１導電型高濃度半導体層と、
第１の第１導電型高濃度半導体層に形成された第１の半導体と金属の化合物層と、
第１の第２導電型高濃度半導体層に形成された第２の半導体と金属の化合物層と、
第２の第２導電型高濃度半導体層と第９の第１導電型高濃度半導体層と第８の第１導電型高濃度半導体層とに形成された第３の半導体と金属の化合物層と、
第７の第１導電型高濃度半導体層に形成された第４の半導体と金属の化合物層と、
第３の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、
第３の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、
第４の第２導電型高濃度半導体層と第１０の第１導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第７の半導体と金属の化合物層と、
第５の第１導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、
第１のゲート電極と第７の半導体と金属の化合物層とを接続する第１のコンタクトと、
第２のゲート電極と第３の半導体と金属の化合物層とを接続する第２のコンタクトと、
を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５のｎ＋型半導体層と、
第３の島状半導体層の下部に配置された第６のｎ＋型半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７のｎ＋型半導体層と、
第４の島状半導体層の下部に配置された第８のｎ＋型半導体層と、
を有する２行１列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
を有する１行１列目に配置されたインバータと、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
を有する２行２列目に配置されたインバータと、
第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
第３の島状半導体層の上部に配置された第５のｎ＋型半導体層と、
第３の島状半導体層の下部に配置された第６のｎ＋型半導体層と、
を有する１行２列目に配置された選択トランジスタと、
第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
第４の島状半導体層の上部に配置された第７のｎ＋型半導体層と、
第４の島状半導体層の下部に配置された第８のｎ＋型半導体層と、
を有する２行１列目に配置された選択トランジスタと、
第２のｎ＋型半導体層と第２のｐ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第９のｎ＋型半導体層と、
第４のｎ＋型半導体層と第４のｐ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第１０のｎ＋型半導体層と、
第１のｎ＋型半導体層に形成された第１の半導体と金属の化合物層と、
第１のｐ＋型半導体層に形成された第２の半導体と金属の化合物層と、
第２のｐ＋型半導体層と第９のｎ＋型半導体層と第８のｎ＋型半導体層とに形成された第３の半導体と金属の化合物層と、
第７のｎ＋型半導体層に形成された第４の半導体と金属の化合物層と、
第３のｎ＋型半導体層に形成された第５の半導体と金属の化合物層と、
第３のｐ＋型半導体層に形成された第６の半導体と金属の化合物層と、
第４のｐ＋型半導体層と第１０のｎ＋型半導体層と第６のｎ＋型半導体層とに形成された第７の半導体と金属の化合物層と、
第５のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、
第１のゲート電極と第７の半導体と金属の化合物層とを接続する第１のコンタクトと、
第２のゲート電極と第３の半導体と金属の化合物層とを接続する第２のコンタクトと、
を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
筒状半導体層の内周長をＷｐとし、島状半導体層の外周長をＷｎとしたとき、
Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
筒状半導体層の内径をＲｐとし、島状半導体層の半径をＲｎとしたとき、
Ｒｐ≒２Ｒｎであることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
筒状半導体層のチャネル長をＬｐとし、島状半導体層のチャネル長をＬｎとしたとき、
Ｌｐ≒Ｌｎであることを特徴とする前記記載の半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。

また、本発明では、
第１のゲート絶縁膜は、
第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート絶縁膜は、
第１のゲート電極と、
第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
第３のゲート絶縁膜は、
第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第４のゲート絶縁膜は、
第２のゲート電極と、
第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。

図１（ａ）は、この発明に係る半導体装置の平面図であり、図１（ｂ）は、この発明に係る半導体装置のＸ−Ｘ’断面図であり、図１（ｃ）は、この発明に係る半導体装置のＹ−Ｙ’断面図である。 図２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図６（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図６（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図６（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図７（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図７（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図７（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図８（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図８（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図８（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図９（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図９（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図９（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１０（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１０（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１０（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１１（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１１（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１１（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１５（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１５（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１５（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１６（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１６（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１６（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１７（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１７（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１７（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１８（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１８（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１８（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図１９（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図１９（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図１９（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２０（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２０（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２０（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２１（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２１（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２１（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２５（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２５（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２５（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２６（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２６（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２６（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２７（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２７（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２７（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２８（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２８（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２８（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図２９（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図２９（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図２９（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３０（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３０（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３０（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３１（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３１（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３１（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３５（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３５（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３５（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３６（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３６（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３６（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３７（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３７（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３７（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３８（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３８（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３８（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図３９（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図３９（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図３９（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４０（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４０（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４０（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４１（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４１（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４１（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４５（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４５（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４５（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４６（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４６（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４６（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４７（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４７（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４７（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４８（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４８（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４８（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図４９（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図４９（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図４９（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５０（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５０（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５０（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５１（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５１（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５１（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５５（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５５（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５５（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５６（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５６（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５６（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５７（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５７（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５７（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５８（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５８（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５８（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図５９（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図５９（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図５９（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図６０（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図６０（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図６０（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図６１（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図６１（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図６１（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図６２（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図６２（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図６２（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図６３（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図６３（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図６３（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 図６４（ａ）は、この発明に係る半導体装置の製造例を示す平面図であり、図６４（ｂ）は、この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図であり、図６４（ｃ）は、この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 この発明に係る半導体装置を３行３列に配置した図。 この発明に係る半導体装置を３行３列に配置した装置のインバータ出力端子層の図。 この発明に係る半導体装置を３行３列に配置した装置のトランジスタ層の図。 この発明に係る半導体装置を３行３列に配置した装置のコンタクト層、第１メタル層の図。 この発明に係る半導体装置を３行３列に配置した装置の第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層の図。 この発明に係る半導体装置を３行３列に配置した装置の第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層の図。 この発明に係る半導体装置を３行３列に配置した装置の第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層の図。

この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。

この実施例では、
第１の島状シリコン層１０９の周囲を取り囲む第１のゲート絶縁膜１９２と、
第１のゲート絶縁膜１９２の周囲を取り囲む第１のゲート電極１８３と、
第１のゲート電極１８３の周囲を取り囲む第２のゲート絶縁膜１９２と、
第２のゲート絶縁膜１９２の周囲を取り囲む第１の筒状シリコン層１３３と、
第１の島状シリコン層１０９の上部に配置された第１のｎ＋型シリコン層１４９と、
第１の島状シリコン層１０９の下部に配置された第２のｎ＋型シリコン層１５３と、
第１の筒状シリコン層１３３の上部に配置された第１のｐ＋型シリコン層１６１と、
第１の筒状シリコン層１３３の下部に配置された第２のｐ＋型シリコン層１６３と、
を有する１行１列目に配置されたインバータ２４５と、
第２の島状シリコン層の周囲を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極１８６と、
第２のゲート電極１８６の周囲を取り囲む第４のゲート絶縁膜と、
第４のゲート絶縁膜の周囲を取り囲む第２の筒状シリコン層と、
第２の島状シリコン層の上部に配置された第３のｎ＋型シリコン層と、
第２の島状シリコン層の下部に配置された第４のｎ＋型シリコン層と、
第２の筒状シリコン層の上部に配置された第３のｐ＋型シリコン層と、
第２の筒状シリコン層の下部に配置された第４のｐ＋型シリコン層と、
を有する２行２列目に配置されたインバータ２４６と、
第３の島状シリコン層１１０の周囲を取り囲む第５のゲート絶縁膜１９３と、
第５のゲート絶縁膜１９３の周囲を取り囲む第３のゲート電極１８４と、
第３の島状シリコン層１１０の上部に配置された第５のｎ＋型シリコン層１５０と、
第３の島状シリコン層１１０の下部に配置された第６のｎ＋型シリコン層１５４と、
を有する１行２列目に配置された選択トランジスタ２４７と、
第４の島状シリコン層１１１の周囲を取り囲む第６のゲート絶縁膜１９４と、
第６のゲート絶縁膜１９４の周囲を取り囲む第４のゲート電極１８５と、
第４の島状シリコン層１１１の上部に配置された第７のｎ＋型シリコン層１５１と、
第４の島状シリコン層１１１の下部に配置された第８のｎ＋型シリコン層１５５と、
を有する２行１列目に配置された選択トランジスタ２４８と、
第２のｎ＋型シリコン層１５３と第２のｐ＋型シリコン層１６３と第８のｎ＋型シリコン層１５５との下部に配置された第９のｎ＋型シリコン層１３７と、
第４のｎ＋型シリコン層と第４のｐ＋型シリコン層と第６のｎ＋型シリコン層１５４との下部に配置された第１０のｎ＋型シリコン層１３８と、
第１のｎ＋型シリコン層１４９に形成された第１のシリコンと金属の化合物層２０７と、
第１のｐ＋型シリコン層１６１に形成された第２のシリコンと金属の化合物層２０８と、
第２のｐ＋型シリコン層１６３と第９のｎ＋型シリコン層１３７と第８のｎ＋型シリコン層１５５とに形成された第３のシリコンと金属の化合物層２１２と、
第７のｎ＋型シリコン層１５１に形成された第４のシリコンと金属の化合物層２１１と、
第３のｎ＋型シリコン層に形成された第５のシリコンと金属の化合物層と、
第３のｐ＋型シリコン層に形成された第６のシリコンと金属の化合物層と、
第４のｐ＋型シリコン層と第１０のｎ＋型シリコン層１３８と第６のｎ＋型シリコン層１５４とに形成された第７のシリコンと金属の化合物層２０９と、
第５のｎ＋型シリコン層１５０に形成された第８のシリコンと金属の化合物層２１０と、
第１のゲート電極１８３と第７のシリコンと金属の化合物層２０９とを接続する第１のコンタクト２１８と、
第２のゲート電極１８６と第３のシリコンと金属の化合物層２１２とを接続する第２のコンタクト２１９と、
を有することを特徴とする半導体装置である。

第２のシリコンと金属の化合物層２０８上にはコンタクト２２９が形成される。
第１のシリコンと金属の化合物層２０７上にはコンタクト２３０が形成される。
第８のシリコンと金属の化合物層２１０上にはコンタクト２３１が形成される。
第３のゲート電極１８４上にはコンタクト２３２が形成される。
第４のゲート電極１８５上にはコンタクト２３３が形成される。
第４のシリコンと金属の化合物層２１１上にはコンタクト２３４が形成される。
第５のシリコンと金属の化合物層上にはコンタクト２３５が形成される。
第６のシリコンと金属の化合物層上にはコンタクト２３６が形成される。

コンタクト２２９上には、第１メタル２３７が形成される。
コンタクト２３０上には、第１メタル２３８が形成される。
コンタクト２３１上には、第１メタル２３９が形成される。
コンタクト２３２上には、第１メタル２４０が形成される。
コンタクト２３３上には、第１メタル２４１が形成される。
コンタクト２３４上には、第１メタル２４２が形成される。
コンタクト２３５上には、第１メタル２４３が形成される。
コンタクト２３６上には、第１メタル２４４が形成される。
以上により、ＳＲＡＭメモリセルが形成される。

筒状シリコン層の内周長をＷｐとし、島状シリコン層の外周長をＷｎとしたとき、
Ｗｐ≒２Ｗｎとすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。
また、筒状シリコン層の内径をＲｐとし、島状シリコン層の半径をＲｎとしたとき、Ｒｐ≒２Ｒｎとすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。
また、このとき、筒状シリコン層のチャネル長をＬｐとし、島状シリコン層のチャネル長をＬｎとしたとき、Ｌｐ≒Ｌｎであることが好ましい。

以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６４を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６４は、この発明に係る半導体装置の製造例を示している。これらの図面において、（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。

図２を参照して、酸化膜１０１上に形成されたｐ型もしくはノンドープのシリコン層１０３に、リンを注入し、ｎ＋型シリコン層１０２を形成する。

図３を参照して、ｎ型のシリコン層を形成するためのレジスト１０４、１０５、１０６、１０７を形成する。ノンドープを用いる場合、この工程は不要である。

図４を参照して、リンを注入し、ｎ型もしくはノンドープのシリコン層１０８を形成する。このとき、ｐ型もしくはノンドープのシリコン層１０９、１１０、１１１、１１２が形成される。ノンドープを用いる場合、この工程は不要である。

図５を参照して、レジスト１０４、１０５、１０６、１０７を剥離する。

図６を参照して、酸化膜１１３、窒化膜１１４を堆積する。

図７を参照して、シリコン柱形成のためのレジスト１１５、１１６を形成する。

図８を参照して、窒化膜、酸化膜をエッチングし、窒化膜ハードマスク１１７、１１８、酸化膜ハードマスク１１９を形成する。

図９を参照して、レジスト１１５、１１６を剥離する。

図１０を参照して、酸化膜１２１を堆積する。

図１１を参照して、酸化膜をエッチングし、酸化膜サイドウォール１２２、１２３を形成する。

図１２を参照して、窒化膜１２４を堆積する。

図１３を参照して、シリコン柱形成のためのレジスト１２５、１２６を形成する。

図１４を参照して、窒化膜をエッチングし、窒化膜ハードマスク１２７、１２８、１２９、１３０を形成する。

図１５を参照して、レジスト１２５、１２６を剥離する。

図１６を参照して、拡散層配線のためのレジスト１３１、１３２を形成する。

図１７を参照して、シリコンをエッチングし、拡散層配線部を形成する。

図１８を参照して、レジスト１３１、１３２を剥離する。

図１９を参照して、酸化膜サイドウォール１２２、１２３をエッチングする。

図２０を参照して、シリコンをエッチングし、島状シリコン層１０９、１１０、１１１、１１２、筒状シリコン層１３３、１３４、ｎ型もしくはノンドープのシリコン層１３５、１３６、ｎ＋型シリコン層１３７、１３８を形成する。

図２１を参照して、窒化膜、酸化膜をエッチングする。

図２２を参照して、窒化膜１３９を堆積する。

図２３を参照して、窒化膜をエッチングし、窒化膜サイドウォール１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７を形成する。

図２４を参照して、ｎ＋型シリコン層形成のためのレジスト１４８を形成する。

図２５を参照して、砒素を注入し、ｎ＋型シリコン層１４９、１５０、１５１、１５２、１５３、１５４、１５５、１５６を形成する。

図２６を参照して、レジスト１４８を剥離する。

図２７を参照して、ｐ＋型シリコン層形成のためのレジスト１５７、１５８、１５９、１６０を形成する。

図２８を参照して、ボロンを注入し、ｐ＋型シリコン層１６１、１６２、１６３、１６４、１６５、１６６を形成する。

図２９を参照して、レジスト１５７、１５８、１５９、１６０を剥離する。

図３０を参照して、酸化膜１６７、１６８、１６９を堆積し、平坦化し、エッチバックする。

図３１を参照して、ゲート部エッチングのためのレジスト１７０を形成する。

図３２を参照して、酸化膜をエッチングする。

図３３を参照して、レジスト１７０を剥離する。

図３４を参照して、ゲート部エッチングのためのレジスト１７１を形成する。

図３５を参照して、酸化膜をエッチングする。

図３６を参照して、レジスト１７１を剥離する。

図３７を参照して、窒化膜をエッチングし、島状シリコン層側壁、筒状シリコン層内壁を露出する。

図３８を参照して、高誘電体膜１７２、金属１７３を堆積する。

図３９を参照して、窒化膜１７４を堆積する。

図４０を参照して、ゲートパッド形成のためのレジスト１７５、１７６、１７７、１７８を形成する。

図４１を参照して、窒化膜１７４をエッチングし、窒化膜マスク１７９、１８０、１８１、１８２を形成する。

図４２を参照して、レジスト１７５、１７６、１７７、１７８を剥離する。

図４３を参照して、金属をエッチングし、ゲート電極１８３、１８４、１８５、１８６を形成する。

図４４を参照して、窒化膜１８７を堆積する。

図４５を参照して、窒化膜サイドウォール１８８、１８９、１９０、１９１を形成する。

図４６を参照して、高誘電体膜１７２をエッチングし、ゲート絶縁膜１９２、１９３、１９４、１９５を形成する。

図４７を参照して、酸化膜エッチングのためのレジスト１９６、１９７を形成する。

図４８を参照して、酸化膜１６７をエッチングする。

図４９を参照して、レジスト１９６、１９７を剥離する。

図５０を参照して、酸化膜をエッチングする。

図５１を参照して、窒化膜１９８を堆積する。

図５２を参照して、窒化膜１９８をエッチングし、窒化膜サイドウォール１９９、２００、２０１、２０２、２０３、２０４、２０５、２０６を形成する。

図５３を参照して、酸化膜をエッチングする。

図５４を参照して、窒化膜サイドウォール１９９、２００、２０１、２０２、２０３、２０４、２０５、２０６をエッチングし、窒化膜サイドウォール１４０、１４４の一部をエッチングする。

図５５を参照して、シリコンと金属の化合物層２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４を形成する。

図５６を参照して、層間膜２１５を形成する。

図５７を参照して、コンタクト孔２１６、２１７を形成する。

図５８を参照して、コンタクト２１８、２１９を形成する。

図５９を参照して、層間膜２２０を形成する。

図６０を参照して、コンタクト孔２２１、２２２を形成する。

図６１を参照して、コンタクト孔２２３、２２４を形成する。

図６２を参照して、コンタクト孔２２５、２２６、２２７、２２８を形成する。

図６３を参照して、コンタクト２２９、２３０、２３１、２３２、２３３、２３４、２３５、２３６を形成する。

図６４を参照して、第１メタル２３７、２３８、２３９、２４０、２４１、２４２、２４３、２４４を形成する。以上により、ＳＲＡＭメモリセルが形成される。

以下に、この発明に係る半導体装置を３行３列に配置したものの一例を図６５〜図７１を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図６５はこの発明に係る半導体装置を３行３列に配置したものを示している。図６６はインバータ出力端子層を示している。図６７はトランジスタ層を示している。図６８はコンタクト層、第１メタル層を示している。図６９は第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層を示している。図７０は第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層を示している。図７１は第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層を示している。

１行１列目には選択トランジスタ３３７が配置される。
１行２列目にはインバータ３１９が配置される。
２行１列目にはインバータ３２２が配置される。
２行２列目には選択トランジスタ３４０が配置される。
インバータ３２２と選択トランジスタ３３７は出力端子３０１で接続される。
インバータ３１９と選択トランジスタ３４０は出力端子３０２で接続される。
インバータ３１９の入力端子３５５は、コンタクト３７３を介して出力端子３０１と接続される。
インバータ３２２の入力端子３５８は、コンタクト３７４を介して出力端子３０２と接続される。
１行４列目には選択トランジスタ３３８が配置される。
１行３列目にはインバータ３２０が配置される。
２行４列目にはインバータ３２３が配置される。
２行３列目には選択トランジスタ３４１が配置される。
インバータ３２０と選択トランジスタ３４１は出力端子３０３で接続される。
インバータ３２３と選択トランジスタ３３８は出力端子３０４で接続される。
インバータ３２０の入力端子３５６は、コンタクト３７５を介して出力端子３０４と接続される。
インバータ３２３の入力端子３５９は、コンタクト３７６を介して出力端子３０３と接続される。
１行５列目には選択トランジスタ３３９が配置される。
１行６列目にはインバータ３２１が配置される。
２行５列目にはインバータ３２４が配置される。
２行６列目には選択トランジスタ３４２が配置される。
インバータ３２４と選択トランジスタ３３９は出力端子３０５で接続される。
インバータ３２１と選択トランジスタ３４２は出力端子３０６で接続される。
インバータ３２１の入力端子３５７は、コンタクト３７７を介して出力端子３０５と接続される。
インバータ３２４の入力端子３６０は、コンタクト３７８を介して出力端子３０６と接続される。
選択トランジスタ３３７はゲート電極３９１を有する。
選択トランジスタ３４０と選択トランジスタ３４１はゲート電極３９３を有する。
選択トランジスタ３３８と選択トランジスタ３３９はゲート電極３９２を有する。
選択トランジスタ３４２はゲート電極３９４を有する。
３行２列目には選択トランジスタ３４３が配置される。
３行１列目にはインバータ３２５が配置される。
４行２列目にはインバータ３２８が配置される。
４行１列目には選択トランジスタ３４６が配置される。
インバータ３２５と選択トランジスタ３４６は出力端子３０７で接続される。
インバータ３２８と選択トランジスタ３４３は出力端子３０８で接続される。
インバータ３２５の入力端子３６１は、コンタクト３７９を介して出力端子３０８と接続される。
インバータ３２８の入力端子３６４は、コンタクト３８０を介して出力端子３０７と接続される。
３行３列目には選択トランジスタ３４４が配置される。
３行４列目にはインバータ３２６が配置される。
４行３列目にはインバータ３２９が配置される。
４行４列目には選択トランジスタ３４７が配置される。
インバータ３２９と選択トランジスタ３４４は出力端子３０９で接続される。
インバータ３２６と選択トランジスタ３４７は出力端子３１０で接続される。
インバータ３２６の入力端子３６２は、コンタクト３８１を介して出力端子３０９と接続される。
インバータ３２９の入力端子３６５は、コンタクト３８２を介して出力端子３１０と接続される。
３行６列目には選択トランジスタ３４５が配置される。
３行５列目にはインバータ３２７が配置される。
４行６列目にはインバータ３３０が配置される。
４行５列目には選択トランジスタ３４８が配置される。
インバータ３２７と選択トランジスタ３４８は出力端子３１１で接続される。
インバータ３３０と選択トランジスタ３４５は出力端子３１２で接続される。
インバータ３２７の入力端子３６３は、コンタクト３８３を介して出力端子３１２と接続される。
インバータ３３０の入力端子３６６は、コンタクト３８４を介して出力端子３１１と接続される。
選択トランジスタ３４６はゲート電極３９７を有する。
選択トランジスタ３４３と選択トランジスタ３４４はゲート電極３９５を有する。
選択トランジスタ３４７と選択トランジスタ３４８はゲート電極３９８を有する。
選択トランジスタ３４５はゲート電極３９６を有する。
５行１列目には選択トランジスタ３４９が配置される。
５行２列目にはインバータ３３１が配置される。
６行１列目にはインバータ３３４が配置される。
６行２列目には選択トランジスタ３５２が配置される。
インバータ３３４と選択トランジスタ３４９は出力端子３１３で接続される。
インバータ３３１と選択トランジスタ３５２は出力端子３１４で接続される。
インバータ３３４の入力端子３７０は、コンタクト３８６を介して出力端子３１４と接続される。
インバータ３３１の入力端子３６７は、コンタクト３８５を介して出力端子３１３と接続される。
５行４列目には選択トランジスタ３５０が配置される。
５行３列目にはインバータ３３２が配置される。
６行４列目にはインバータ３３５が配置される。
６行３列目には選択トランジスタ３５３が配置される。
インバータ３３２と選択トランジスタ３５３は出力端子３１５で接続される。
インバータ３３５と選択トランジスタ３５０は出力端子３１６で接続される。
インバータ３３２の入力端子３６８は、コンタクト３８７を介して出力端子３１６と接続される。
インバータ３３５の入力端子３７１は、コンタクト３８８を介して出力端子３１５と接続される。
５行５列目には選択トランジスタ３５１が配置される。
５行６列目にはインバータ３３３が配置される。
６行５列目にはインバータ３３６が配置される。
６行６列目には選択トランジスタ３５４が配置される。
インバータ３３６と選択トランジスタ３５１は出力端子３１７で接続される。
インバータ３３３と選択トランジスタ３５４は出力端子３１８で接続される。
インバータ３３６の入力端子３７２は、コンタクト３９０を介して出力端子３１８と接続される。
インバータ３３３の入力端子３６９は、コンタクト３８９を介して出力端子３１７と接続される。
選択トランジスタ３４９はゲート電極３９９を有する。
選択トランジスタ３５２と選択トランジスタ３５３はゲート電極４０１を有する。
選択トランジスタ３５０と選択トランジスタ３５１はゲート電極４００を有する。
選択トランジスタ３５４はゲート電極４０２を有する。
インバータ３２２のｎＭＯＳトランジスタ上にコンタクト４１３が配置され、
インバータ３２２のｐＭＯＳトランジスタ上にコンタクト４１２が配置され、
選択トランジスタ３３７上にコンタクト４０３が配置され、
インバータ３１９のｎＭＯＳトランジスタ上にコンタクト４０４が配置され、
インバータ３１９のｐＭＯＳトランジスタ上にコンタクト４０５が配置され、
選択トランジスタ３４０上にコンタクト４１４が配置され、
インバータ３２０のｎＭＯＳトランジスタ上にコンタクト４０６が配置され、
インバータ３２０のｐＭＯＳトランジスタ上にコンタクト４０５が配置され、
選択トランジスタ３４１上にコンタクト４１６が配置され、
インバータ３２３のｎＭＯＳトランジスタ上にコンタクト４１７が配置され、
インバータ３２３のｐＭＯＳトランジスタ上にコンタクト４１８が配置され、
選択トランジスタ３３８上にコンタクト４０７が配置され、
インバータ３２４のｎＭＯＳトランジスタ上にコンタクト４１９が配置され、
インバータ３２４のｐＭＯＳトランジスタ上にコンタクト４１８が配置され、
選択トランジスタ３３９上にコンタクト４０９が配置され、
インバータ３２１のｎＭＯＳトランジスタ上にコンタクト４１０が配置され、
インバータ３２１のｐＭＯＳトランジスタ上にコンタクト４１１が配置され、
選択トランジスタ３４２上にコンタクト４２０が配置され、
ゲート電極３９３上にコンタクト４１５が配置され、
ゲート電極３９２上にコンタクト４０８が配置され、
インバータ３２５のｎＭＯＳトランジスタ上にコンタクト４２２が配置され、
インバータ３２５のｐＭＯＳトランジスタ上にコンタクト４２１が配置され、
選択トランジスタ３４６上にコンタクト４３０が配置され、
インバータ３２８のｎＭＯＳトランジスタ上にコンタクト４３１が配置され、
インバータ３２８のｐＭＯＳトランジスタ上にコンタクト４３２が配置され、
選択トランジスタ３４３上にコンタクト４２３が配置され、
インバータ３２９のｎＭＯＳトランジスタ上にコンタクト４３３が配置され、
インバータ３２９のｐＭＯＳトランジスタ上にコンタクト４３２が配置され、
選択トランジスタ３４４上にコンタクト４２５が配置され、
インバータ３２６のｎＭＯＳトランジスタ上にコンタクト４２６が配置され、
インバータ３２６のｐＭＯＳトランジスタ上にコンタクト４２７が配置され、
選択トランジスタ３４７上にコンタクト４３４が配置され、
インバータ３２７のｎＭＯＳトランジスタ上にコンタクト４２８が配置され、
インバータ３２７のｐＭＯＳトランジスタ上にコンタクト４２７が配置され、
選択トランジスタ３４８上にコンタクト４３６が配置され、
インバータ３３０のｎＭＯＳトランジスタ上にコンタクト４３７が配置され、
インバータ３３０のｐＭＯＳトランジスタ上にコンタクト４３８が配置され、
選択トランジスタ３４５上にコンタクト４２９が配置され、
ゲート電極３９５上にコンタクト４２４が配置され、
ゲート電極３９８上にコンタクト４３５が配置され、
インバータ３３４のｎＭＯＳトランジスタ上にコンタクト４４９が配置され、
インバータ３３４のｐＭＯＳトランジスタ上にコンタクト４４８が配置され、
選択トランジスタ３４９上にコンタクト４３９が配置され、
インバータ３３１のｎＭＯＳトランジスタ上にコンタクト４４０が配置され、
インバータ３３１のｐＭＯＳトランジスタ上にコンタクト４４１が配置され、
選択トランジスタ３５２上にコンタクト４５０が配置され、
インバータ３３２のｎＭＯＳトランジスタ上にコンタクト４４２が配置され、
インバータ３３２のｐＭＯＳトランジスタ上にコンタクト４４１が配置され、
選択トランジスタ３５３上にコンタクト４５２が配置され、
インバータ３３５のｎＭＯＳトランジスタ上にコンタクト４５３が配置され、
インバータ３３５のｐＭＯＳトランジスタ上にコンタクト４５４が配置され、
選択トランジスタ３５０上にコンタクト４４３が配置され、
インバータ３３６のｎＭＯＳトランジスタ上にコンタクト４５５が配置され、
インバータ３３６のｐＭＯＳトランジスタ上にコンタクト４５４が配置され、
選択トランジスタ３５１上にコンタクト４４５が配置され、
インバータ３３３のｎＭＯＳトランジスタ上にコンタクト４４６が配置され、
インバータ３３３のｐＭＯＳトランジスタ上にコンタクト４４７が配置され、
選択トランジスタ３５４上にコンタクト４５６が配置され、
ゲート電極４０１上にコンタクト４５１が配置され、
ゲート電極４００上にコンタクト４４４が配置される。
コンタクト４０３に第１メタル４５７が接続され、
コンタクト４０４に第１メタル４５８が接続され、
コンタクト４０５に第１メタル４５９が接続され、
コンタクト４０６に第１メタル４６０が接続され、
コンタクト４０７に第１メタル４６１が接続され、
コンタクト４０８に第１メタル４６２が接続され、
コンタクト４０９に第１メタル４６３が接続され、
コンタクト４１０に第１メタル４６４が接続され、
コンタクト４１１に第１メタル４６５が接続され、
コンタクト４１２とコンタクト４２１に第１メタル４６６が接続され、
コンタクト４１３とコンタクト４２２に第１メタル４６７が接続され、
コンタクト４１４とコンタクト４２３に第１メタル４６８が接続され、
コンタクト４１５に第１メタル４６９が接続され、
コンタクト４２４に第１メタル４７０が接続され、
コンタクト４１６とコンタクト４２５に第１メタル４７１が接続され、
コンタクト４１７とコンタクト４２６に第１メタル４７２が接続され、
コンタクト４１８とコンタクト４２７に第１メタル４７３が接続され、
コンタクト４１９とコンタクト４２８に第１メタル４７４が接続され、
コンタクト４２０とコンタクト４２９に第１メタル４７５が接続され、
コンタクト４３０とコンタクト４３９に第１メタル４７６が接続され、
コンタクト４３１とコンタクト４４０に第１メタル４７７が接続され、
コンタクト４３２とコンタクト４４１に第１メタル４７８が接続され、
コンタクト４３３とコンタクト４４２に第１メタル４７９が接続され、
コンタクト４３４とコンタクト４４３に第１メタル４８０が接続され、
コンタクト４３５に第１メタル４８１が接続され、
コンタクト４４４に第１メタル４８２が接続され、
コンタクト４３６とコンタクト４４５に第１メタル４８３が接続され、
コンタクト４３７とコンタクト４４６に第１メタル４８４が接続され、
コンタクト４３８とコンタクト４４７に第１メタル４８５が接続され、
コンタクト４４８に第１メタル４８６が接続され、
コンタクト４４９に第１メタル４８７が接続され、
コンタクト４５０に第１メタル４８８が接続され、
コンタクト４５１に第１メタル４８９が接続され、
コンタクト４５２に第１メタル４９０が接続され、
コンタクト４５３に第１メタル４９１が接続され、
コンタクト４５４に第１メタル４９２が接続され、
コンタクト４５５に第１メタル４９３が接続され、
コンタクト４５６に第１メタル４９４が接続される。
第１メタル４５７上に第１ビア４９５が配置され、
第１メタル４５８上に第１ビア４９６が配置され、
第１メタル４５９上に第１ビア４９７が配置され、
第１メタル４６０上に第１ビア４９８が配置され、
第１メタル４６１上に第１ビア４９９が配置され、
第１メタル４６３上に第１ビア５００が配置され、
第１メタル４６４上に第１ビア５０１が配置され、
第１メタル４６５上に第１ビア５０２が配置され、
第１メタル４６２上に第１ビア５０３が配置され、
第１メタル４６９上に第１ビア５０４が配置され、
第１メタル４６６上に第１ビア５０５が配置され、
第１メタル４６７上に第１ビア５０６が配置され、
第１メタル４６８上に第１ビア５０７が配置され、
第１メタル４７１上に第１ビア５０８が配置され、
第１メタル４７２上に第１ビア５０９が配置され、
第１メタル４７３上に第１ビア５１０が配置され、
第１メタル４７４上に第１ビア５１１が配置され、
第１メタル４７５上に第１ビア５１２が配置され、
第１メタル４７０上に第１ビア５１３が配置され、
第１メタル４８１上に第１ビア５１４が配置され、
第１メタル４７６上に第１ビア５１５が配置され、
第１メタル４７７上に第１ビア５１６が配置され、
第１メタル４７８上に第１ビア５１７が配置され、
第１メタル４７９上に第１ビア５１８が配置され、
第１メタル４８０上に第１ビア５１９が配置され、
第１メタル４８３上に第１ビア５２０が配置され、
第１メタル４８４上に第１ビア５２１が配置され、
第１メタル４８５上に第１ビア５２２が配置され、
第１メタル４８２上に第１ビア５２３が配置され、
第１メタル４８９上に第１ビア５２４が配置され、
第１メタル４８６上に第１ビア５２５が配置され、
第１メタル４８７上に第１ビア５２６が配置され、
第１メタル４８８上に第１ビア５２７が配置され、
第１メタル４９０上に第１ビア５２８が配置され、
第１メタル４９１上に第１ビア５２９が配置され、
第１メタル４９２上に第１ビア５３０が配置され、
第１メタル４９３上に第１ビア５３１が配置され、
第１メタル４９４上に第１ビア５３２が配置される。
第１ビア４９５に第２メタル５３３が接続され、
第１ビア４９６に第２メタル５３４が接続され、
第１ビア４９７に第２メタル５３５が接続され、
第１ビア４９８に第２メタル５３６が接続され、
第１ビア４９９に第２メタル５３７が接続され、
第１ビア５００に第２メタル５３８が接続され、
第１ビア５０１に第２メタル５３９が接続され、
第１ビア５０２に第２メタル５４０が接続され、
第１ビア５０３と第１ビア５０４に第２メタル５４１が接続され、
第１ビア５０５に第２メタル５４２が接続され、
第１ビア５０６に第２メタル５４３が接続され、
第１ビア５０７に第２メタル５４４が接続され、
第１ビア５０８に第２メタル５４５が接続され、
第１ビア５０９に第２メタル５４６が接続され、
第１ビア５１０に第２メタル５４７が接続され、
第１ビア５１１に第２メタル５４８が接続され、
第１ビア５１２に第２メタル５４９が接続され、
第１ビア５１３と第１ビア５１４に第２メタル５５０が接続され、
第１ビア５１５に第２メタル５５１が接続され、
第１ビア５１６に第２メタル５５２が接続され、
第１ビア５１７に第２メタル５５３が接続され、
第１ビア５１８に第２メタル５５４が接続され、
第１ビア５１９に第２メタル５５５が接続され、
第１ビア５２０に第２メタル５５６が接続され、
第１ビア５２１に第２メタル５５７が接続され、
第１ビア５２２に第２メタル５５８が接続され、
第１ビア５２３と第１ビア５２４に第２メタル５５９が接続され、
第１ビア５２５に第２メタル５６０が接続され、
第１ビア５２６に第２メタル５６１が接続され、
第１ビア５２７に第２メタル５６２が接続され、
第１ビア５２８に第２メタル５６３が接続され、
第１ビア５２９に第２メタル５６４が接続され、
第１ビア５３０に第２メタル５６５が接続され、
第１ビア５３１に第２メタル５６６が接続され、
第１ビア５３２に第２メタル５６７が接続される。
第２メタル５３３上に第２ビア５６９が配置され、
第２メタル５３４上に第２ビア５７０が配置され、
第２メタル５３５上に第２ビア５７１が配置され、
第２メタル５３６上に第２ビア５７２が配置され、
第２メタル５３７上に第２ビア５７３が配置され、
第２メタル５３８上に第２ビア５７４が配置され、
第２メタル５３９上に第２ビア５７５が配置され、
第２メタル５４０上に第２ビア５７６が配置され、
第２メタル５４２上に第２ビア５７７が配置され、
第２メタル５４３上に第２ビア５７８が配置され、
第２メタル５４４上に第２ビア５７９が配置され、
第２メタル５４５上に第２ビア５８０が配置され、
第２メタル５４６上に第２ビア５８１が配置され、
第２メタル５４７上に第２ビア５８２が配置され、
第２メタル５４８上に第２ビア５８３が配置され、
第２メタル５４９上に第２ビア５８４が配置され、
第２メタル５５１上に第２ビア５８５が配置され、
第２メタル５５２上に第２ビア５８６が配置され、
第２メタル５５３上に第２ビア５８７が配置され、
第２メタル５５４上に第２ビア５８８が配置され、
第２メタル５５５上に第２ビア５８９が配置され、
第２メタル５５６上に第２ビア５９０が配置され、
第２メタル５５７上に第２ビア５９１が配置され、
第２メタル５５８上に第２ビア５９２が配置され、
第２メタル５６０上に第２ビア５９３が配置され、
第２メタル５６１上に第２ビア５９４が配置され、
第２メタル５６２上に第２ビア５９５が配置され、
第２メタル５６３上に第２ビア５９６が配置され、
第２メタル５６４上に第２ビア５９７が配置され、
第２メタル５６５上に第２ビア５９８が配置され、
第２メタル５６６上に第２ビア５９９が配置され、
第２メタル５６７上に第２ビア６００が配置される。
第２ビア５６９に第３メタル６０１が接続され、
第２ビア５７０と第２ビア５７２と第２ビア５７５と第２ビア５７８と第２ビア５８１ と第２ビア５８３とに第３メタル６０６が接続され、
第２ビア５７１に第３メタル６０２が接続され、
第２ビア５７３に第３メタル６０３が接続され、
第２ビア５７４に第３メタル６０４が接続され、
第２ビア５７６に第３メタル６０５が接続され、
第２ビア５７７と第２ビア５８２と第２ビア５８７と第２ビア５９２とに第３メタル６１０が接続され、
第２ビア５７９に第３メタル６０７が接続され、
第２ビア５８０に第３メタル６０８が接続され、
第２ビア５８４に第３メタル６０９が接続され、
第２ビア５８５に第３メタル６１１が接続され、
第２ビア５８６と第２ビア５８８と第２ビア５９１と第２ビア５９４と第２ビア５９７と第２ビア５９９とに第３メタル６１４が接続され、
第２ビア５８９に第３メタル６１２が接続され、
第２ビア５９０に第３メタル６１３が接続され、
第２ビア５９３に第３メタル６１５が接続され、
第２ビア５９５に第３メタル６１６が接続され、
第２ビア５９６に第３メタル６１７が接続され、
第２ビア５９８に第３メタル６１８が接続され、
第２ビア６００に第３メタル６１９が接続される。
第３メタル６０１上に第３ビア６２０が配置され、
第３メタル６０７上に第３ビア６２３が配置され、
第３メタル６０８上に第３ビア６２４が配置され、
第３メタル６０３上に第３ビア６２１が配置され、
第３メタル６０４上に第３ビア６２２が配置され、
第３メタル６０９上に第３ビア６２５が配置され、
第３メタル６１１上に第３ビア６２６が配置され、
第３メタル６１６上に第３ビア６２９が配置され、
第３メタル６１７上に第３ビア６３０が配置され、
第３メタル６１２上に第３ビア６２７が配置され、
第３メタル６１３上に第３ビア６２８が配置され、
第３メタル６１９上に第３ビア６３１が配置される。
第３ビア６２０と第３ビア６２６に第４メタル６３２が接続され、
第３ビア６２３と第３ビア６２９に第４メタル６３３が接続され、
第３ビア６２４と第３ビア６３０に第４メタル６３４が接続され、
第３ビア６２１と第３ビア６２７に第４メタル６３５が接続され、
第３ビア６２２と第３ビア６２８に第４メタル６３６が接続され、
第３ビア６２５と第３ビア６６１に第４メタル６３７が接続される。

１０１．酸化膜
１０２．ｎ＋型シリコン層
１０３．ｐ型もしくはノンドープのシリコン層
１０４、１０５、１０６、１０７．レジスト
１０８．ｎ型もしくはノンドープのシリコン層
１０９、１１０、１１１．島状シリコン層、ｐ型もしくはノンドープのシリコン層
１１２．ｐ型もしくはノンドープのシリコン層
１１３、１１４．酸化膜
１１５、１１６．レジスト
１１７、１１８．窒化膜ハードマスク
１１９．酸化膜ハードマスク
１２１．酸化膜
１２２、１２３．酸化膜サイドウォール
１２４．窒化膜
１２５、１２６．レジスト
１２７、１２８、１２９、１３０．窒化膜ハードマスク
１３１、１３２．レジスト
１３３、１３４．筒状シリコン層
１３５、１３６．ｎ型もしくはノンドープのシリコン層
１３７、１３８．ｎ＋型シリコン層
１３９．窒化膜
１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７．窒化膜サイドウォール
１４８．レジスト
１４９、１５０、１５１、１５２、１５３、１５４、１５５、１５６．ｎ＋型シリコン層
１５７、１５８、１５９、１６０．レジスト
１６１、１６２、１６３、１６４、１６５、１６６．ｐ＋型シリコン層
１６７、１６８、１６９．酸化膜
１７０、１７１．レジスト
１７２．高誘電体膜
１７３．金属
１７４．窒化膜
１７５、１７６、１７７、１７８．レジスト
１７９、１８０、１８１、１８２．窒化膜マスク
１８３、１８４、１８５、１８６．ゲート電極
１８７．窒化膜
１８８、１８９、１９０、１９１．窒化膜サイドウォール
１９２、１９３、１９４、１９５．ゲート絶縁膜
１９６、１９７．レジスト
１９８．窒化膜
１９９、２００、２０１、２０２、２０３、２０４、２０５、２０６．窒化膜サイドウォール
２０７、２０８、２０９、２１０、２１１．シリコンと金属の化合物層
２１５．層間膜
２１６、２１７．コンタクト孔
２１８、２１９．コンタクト
２２０．層間膜
２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８．コンタクト孔
２２９、２３０、２３１、２３２、２３３、２３４、２３５、２３６．コンタクト
２３７、２３８、２３９、２４０、２４１、２４２、２４３、２４４．第１メタル
２４５、２４６．インバータ
２４７、２４８．選択トランジスタ
３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８、３０９、３１０、３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８．出力端子
３１９、３２０、３２１、３２２、３２３、３２４、３２５、３２６、３２７、３２８、３２９、３３０、３３１、３３２、３３３、３３４、３３５、３３６．インバータ
３３７、３３８、３３９、３４０、３４１、３４２、３４３、３４４、３４５、３４６、３４７、３４８、３４９、３５０、３５１、３５２、３５３、３５４．選択トランジスタ
３５５、３５６、３５７、３５８、３５９、３６０、３６１、３６２、３６３、３６４、３６５、３６６、３６７、３６８、３６９、３７０、３７１、３７２．入力端子
３７３、３７４、３７５、３７６、３７７、３７８、３７９、３８０、３８１、３８２、３８３、３８４、３８５、３８６、３８７、３８８、３８９、３９０．コンタクト
３９１、３９２、３９３、３９４、３９５、３９６、３９７、３９８、３９９、４００、４０１、４０２．ゲート電極
４０３、４０４、４０５、４０６、４０７、４０８、４０９、４１０、４１１、４１２，４１３、４１４、４１５、４１６、４１７、４１８、４１９、４２０、４２１、４２２、４２３、４２４、４２５、４２６、４２７、４２８、４２９、４３０、４３１、４３２、４３３、４３４、４３５、４３６、４３７、４３８、４３９、４４０、４４１、４４２、４４３、４４４、４４５、４４６、４４７、４４８、４４９、４５０、４５１、４５２、４５３、４５４、４５５、４５６．コンタクト
４５７、４５８、４５９、４６０、４６１、４６２、４６３、４６４、４６５、４６６、４６７、４６８、４６９、４７０、４７１、４７２、４７３、４７４、４７５、４７６、４７７、４７８、４７９、４８０、４８１、４８２、４８３、４８４、４８５、４８６、４８７、４８８、４８９、４９０、４９１、４９２、４９３、４９４．第１メタル
４９５、４９６、４９７、４９８、４９９、５００、５０１、５０２、５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１０、５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８、５１９、５２０、５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８、５２９、５３０、５３１、５３２．第１ビア
５３３、５３４、５３５、５３６、５３７、５３８、５３９、５４０、５４１、５４２、５４３、５４４、５４５、５４６、５４７、５４８、５４９、５５０、５５１、５５２、５５３、５５４、５５５、５５６、５５７、５５８、５５９、５６０、５６１、５６２、５６３、５６４、５６５、５６６、５６７．第２メタル
５６９、５７０、５７１、５７２、５７３、５７４、５７５、５７６、５７７、５７８、５７９、５８０、５８１、５８２、５８３、５８４、５８５、５８６、５８７、５８８、５８９、５９０、５９１、５９２、５９３、５９４、５９５、５９６、５９７、５９８、５９９、６００．第２ビア
６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８、６０９、６１０、６１１、６１２、６１３、６１４、６１５、６１６、６１７、６１８、６１９．第３メタル
６２０、６２１、６２２、６２３、６２４、６２５、６２６、６２７、６２８、６２９、６３０、６３１．第３ビア
６３２、６３３、６３４、６３５、６３６、６３７．第４メタル

Claims (9)

1. 第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
   第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
   第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
   第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
   第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
   第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、
   第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、
   第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、
   を有する１行１列目に配置されたインバータと、
   第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
   第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
   第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
   第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
   第２の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、
   第２の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、
   第２の筒状半導体層の上部に配置された第３の第２導電型高濃度半導体層と、
   第２の筒状半導体層の下部に配置された第４の第２導電型高濃度半導体層と、
   を有する２行２列目に配置されたインバータと、
   第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
   第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
   第３の島状半導体層の上部に配置された第５の第１導電型高濃度半導体層と、
   第３の島状半導体層の下部に配置された第６の第１導電型高濃度半導体層と、
   を有する１行２列目に配置された選択トランジスタと、
   第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
   第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
   第４の島状半導体層の上部に配置された第７の第１導電型高濃度半導体層と、
   第４の島状半導体層の下部に配置された第８の第１導電型高濃度半導体層と、
   を有する２行１列目に配置された選択トランジスタと、
   第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第１導電型高濃度半導体層との下部に配置された第９の第１導電型高濃度半導体層と、
   第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層との下部に配置された第１０の第１導電型高濃度半導体層と、
   第１の第１導電型高濃度半導体層に形成された第１の半導体と金属の化合物層と、
   第１の第２導電型高濃度半導体層に形成された第２の半導体と金属の化合物層と、
   第２の第２導電型高濃度半導体層と第９の第１導電型高濃度半導体層と第８の第１導電型高濃度半導体層とに形成された第３の半導体と金属の化合物層と、
   第７の第１導電型高濃度半導体層に形成された第４の半導体と金属の化合物層と、
   第３の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、
   第３の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、
   第４の第２導電型高濃度半導体層と第１０の第１導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第７の半導体と金属の化合物層と、
   第５の第１導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、
   第１のゲート電極と第７の半導体と金属の化合物層とを接続する第１のコンタクトと、 第２のゲート電極と第３の半導体と金属の化合物層とを接続する第２のコンタクトと、を有することを特徴とする半導体装置。
2. 第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
   第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
   第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
   第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
   第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
   第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
   第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
   第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
   を有する１行１列目に配置されたインバータと、
   第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
   第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
   第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
   第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
   第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
   第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
   第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
   第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
   を有する２行２列目に配置されたインバータと、
   第３の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、
   第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、
   第３の島状半導体層の上部に配置された第５のｎ＋型半導体層と、
   第３の島状半導体層の下部に配置された第６のｎ＋型半導体層と、
   を有する１行２列目に配置された選択トランジスタと、
   第４の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、
   第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、
   第４の島状半導体層の上部に配置された第７のｎ＋型半導体層と、
   第４の島状半導体層の下部に配置された第８のｎ＋型半導体層と、
   を有する２行１列目に配置された選択トランジスタと、
   第２のｎ＋型半導体層と第２のｐ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第９のｎ＋型半導体層と、
   第４のｎ＋型半導体層と第４のｐ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第１０のｎ＋型半導体層と、
   第１のｎ＋型半導体層に形成された第１の半導体と金属の化合物層と、
   第１のｐ＋型半導体層に形成された第２の半導体と金属の化合物層と、
   第２のｐ＋型半導体層と第９のｎ＋型半導体層と第８のｎ＋型半導体層とに形成された第３の半導体と金属の化合物層と、
   第７のｎ＋型半導体層に形成された第４の半導体と金属の化合物層と、
   第３のｎ＋型半導体層に形成された第５の半導体と金属の化合物層と、
   第３のｐ＋型半導体層に形成された第６の半導体と金属の化合物層と、
   第４のｐ＋型半導体層と第１０のｎ＋型半導体層と第６のｎ＋型半導体層とに形成された第７の半導体と金属の化合物層と、
   第５のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、
   第１のゲート電極と第７の半導体と金属の化合物層とを接続する第１のコンタクトと、 第２のゲート電極と第３の半導体と金属の化合物層とを接続する第２のコンタクトと、を有することを特徴とする半導体装置。
3. 筒状半導体層の内周長をＷｐとし、島状半導体層の外周長をＷｎとしたとき、
   Ｗｐ≒２Ｗｎであることを特徴とする請求項２に記載の半導体装置。
4. 筒状半導体層の内径をＲｐとし、島状半導体層の半径をＲｎとしたとき、
   Ｒｐ≒２Ｒｎであることを特徴とする請求項２に記載の半導体装置。
5. 筒状半導体層のチャネル長をＬｐとし、島状半導体層のチャネル長をＬｎとしたとき、Ｌｐ≒Ｌｎであることを特徴とする請求項２に記載の半導体装置。
6. 第１のゲート絶縁膜は、
   第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
   第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、
   第１の島状半導体層の上部に配置された第１のｎ＋型半導体層と、
   第１の島状半導体層の下部に配置された第２のｎ＋型半導体層と、
   で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
   第２のゲート絶縁膜は、
   第１のゲート電極と、
   第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、
   第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、
   第１の筒状半導体層の上部に配置された第１のｐ＋型半導体層と、
   第１の筒状半導体層の下部に配置された第２のｐ＋型半導体層と、
   で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
   第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
   第３のゲート絶縁膜は、
   第２の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、
   第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、
   第２の島状半導体層の上部に配置された第３のｎ＋型半導体層と、
   第２の島状半導体層の下部に配置された第４のｎ＋型半導体層と、
   で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
   第４のゲート絶縁膜は、
   第２のゲート電極と、
   第２のゲート電極の周囲を取り囲む第４のゲート絶縁膜と、
   第４のゲート絶縁膜の周囲を取り囲む第２の筒状半導体層と、
   第２の筒状半導体層の上部に配置された第３のｐ＋型半導体層と、
   第２の筒状半導体層の下部に配置された第４のｐ＋型半導体層と、
   で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
   第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項２乃至５のうちいずれか一項に記載の半導体装置。
7. 半導体と金属の化合物層は、シリコンと金属の化合物層である請求項２に記載の半導体装置。
8. 島状半導体層は島状シリコン層であり、
   筒状半導体層は筒状シリコン層であり、
   ｎ＋型半導体層は、ｎ＋型シリコン層であり、
   ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする請求項２乃至７のうちいずれか一項に記載の半導体装置。
9. 島状シリコン層は、ｐ型もしくはノンドープの島状シリコン層であり、
   筒状シリコン層は、ｎ型もしくはノンドープの筒状シリコン層であることを特徴とする請求項８に記載の半導体装置。

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