JP4701563B2 - 半導体チップ搭載基板及びそれを用いた半導体装置 - Google Patents
半導体チップ搭載基板及びそれを用いた半導体装置 Download PDFInfo
- Publication number
- JP4701563B2 JP4701563B2 JP2001252658A JP2001252658A JP4701563B2 JP 4701563 B2 JP4701563 B2 JP 4701563B2 JP 2001252658 A JP2001252658 A JP 2001252658A JP 2001252658 A JP2001252658 A JP 2001252658A JP 4701563 B2 JP4701563 B2 JP 4701563B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip mounting
- substrate
- insulating
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing of the conductive pattern
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
- H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
- H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
- H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
- H10P72/7416—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H10P72/7418—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. a chip mounting substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/654—Top-view layouts
- H10W70/656—Fan-in layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
- H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
- H10W72/07352—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in structures or sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
- H10W72/07353—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/321—Structures or relative sizes of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/331—Shapes of die-attach connectors
- H10W72/332—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/331—Shapes of die-attach connectors
- H10W72/334—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/341—Dispositions of die-attach connectors, e.g. layouts
- H10W72/347—Dispositions of multiple die-attach connectors
- H10W72/348—Top-view layouts, e.g. mirror arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/351—Materials of die-attach connectors
- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、基板に形成される導体パターンと、基板に搭載される半導体チップとを絶縁する絶縁パターンを備えた半導体チップ搭載基板及びそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
携帯電話、携帯型コンピュータ、その他の小型電子機器の普及に伴って、これらに搭載する半導体装置の小型化の要求が高まっている。ＬＧＡ（Land Grid Array）やＢＧＡ（Ball Grid Array）構造の半導体装置は、外部基板へのインタフェースとしての外部接続端子を、半導体装置の底面に２次元的に配することができるので、その小型化に適している。ＬＧＡやＢＧＡ構造の半導体装置においては、半導体チップを基板にフェイスダウン実装したものと、半導体チップを基板にフェイスアップ実装したものとがあり、後者としては、基板にフェイスアップ実装した半導体チップを、ワイヤボンディングによって基板に電気的に接続するワイヤボンド方式の半導体装置が広く普及している。
【０００３】
ワイヤボンド方式の半導体装置は、例えば、その表面に複数のチップ搭載領域を備えた基板を用意する工程と、前記基板の各チップ搭載領域に接着材を介して半導体チップを搭載する工程と、前記基板上の半導体チップをモールド樹脂で封止する工程と、前記基板の裏面に外部基板接続用のバンプ電極を形成する工程と、前記基板をダイシングして個々の半導体装置を分離する工程とを経て製造される。
【０００４】
図８に示されるように、前記基板１００の表面には、銅箔のエッチング処理等によって、予め導体パターン１０１が形成される。導体パターン１０１は、チップ搭載領域１０２の外部領域で半導体チップにワイヤボンド接続されるワイヤ接続用電極部１０１ａと、ビヤホールを介して外部基板接続用のバンプ電極に接続されるバンプ接続用電極部１０１ｂと、両電極部１０１ａ、１０１ｂを接続する回路部１０１ｃとを含む。導体パターン１０１の回路部１０１ｃおよびバンプ接続用電極部１０１ｂは、チップ搭載領域１０２にも形成されるので、半導体チップを基板１００に搭載する際には、半導体チップと導体パターン１０１との短絡を防止することが要求される。
【０００５】
【発明が解決しようとする課題】
上記従来の基板１００においては、半導体チップと導体パターン１０１との短絡を防止するために、半導体チップと導体パターン１０１との間に介在する絶縁層（ソルダーレジスト）１０３をチップ搭載領域１０２に形成している。この絶縁層１０３は、例えば、チップ搭載領域１０２の全域に熱硬化性の絶縁材を塗布し、これを熱硬化させことにより形成される。しかしながら、上記のような半導体装置の製造においては、基板１００として、ポリイミド樹脂等で形成される可撓性の絶縁フィルムが用いられるため、絶縁層１０３の硬化収縮等により基板に反りが発生し、この反りが許容量を越える場合には、下記に示すような幾つかの問題がある。
【０００６】
（１）半導体装置の製造工程において、基板搬送用の治具に基板をセットする際、基板の反りが大きいと、基板を上記治具の位置決めピンに上手く固定できず、トラブルの原因となる。
（２）半導体装置の製造工程において、基板上の半導体チップを樹脂封止する際、基板の反りが大きいと、基板をモールド金型の位置決めピンに上手く固定できず、トラブルの原因となる。
（３）半導体装置の製造工程において、基板に半導体チップを搭載する際に、基板を強制的に平面状態とする治具にセットした上、接着材を基板の表面に塗布し、ここに半導体チップを搭載するが、基板の反りが大きいと、基板を治具から外したとき、基板の反りが戻り、半導体チップの接着面と基板の絶縁層との間に気泡（空間）が発生し、パッケージクラック（外観不良）やチップクラックの原因となる。特に、薄型の半導体装置（１ｍｍ以下）においては、半導体チップの厚さが薄いことから、接着材が半導体チップに乗り上げないように接着材の量を少なく設定する必要があり、そのため、基板の反りを接着材の量で吸収することができず、気泡が発生し易い。
【０００７】
本発明の目的は、半導体チップと導体パターンとの間に介在するように基板の表面に絶縁パターンを形成するものでありながら、絶縁パターンの硬化収縮等に起因する基板の反りを低減し、その結果、半導体装置の製造工程において、基板の反りを原因とするトラブルの発生を防止できる許りでなく、製造された半導体装置において、基板の反りを原因とするパッケージクラックやチップクラックの発生を防止できる半導体チップ搭載基板及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明に係る半導体チップ搭載基板は、その主面に半導体チップ搭載領域を有する絶縁基板と、前記絶縁基板の主面に形成され、搭載される半導体チップの電極パッドに電気的に接続される接続部を含む複数の導体パターンと、前記半導体チップ搭載領域に部分的に形成され、搭載される半導体チップと前記導体パターンとの間に介在するための絶縁パターンとを有する。
【０００９】
また、前記複数の導体パターンの接続部が前記半導体チップ搭載領域の外周に沿って配置されていることが好ましい。この場合、半導体チップ搭載領域に搭載される半導体チップの電極パッドと導体パターンの接続部とが導電ワイヤにより接続され得る。また、絶縁パターンが部分的に形成されているので、絶縁パターンの硬化収縮等に起因する基板の反りを低減することができる。
【００１０】
また、前記絶縁パターンが３以上に分割されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップが絶縁パターンによって３点以上で支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１１】
また、前記絶縁パターンが搭載される半導体チップの重心位置を囲むように配置されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップの重心位置を囲む絶縁パターンによって半導体チップがバランス良く支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１２】
また、前記絶縁パターンが前記半導体チップ搭載領域の隅部に配置されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップ搭載領域の隅部に配置される絶縁パターンによって半導体チップがバランス良く支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１３】
また、前記絶縁パターンが所定間隔をおいて配置される複数のドット状パターンであることが好ましい。この場合、半導体チップ搭載領域における絶縁パターンの形成面積を減らし、絶縁パターンの硬化収縮等に起因する絶縁基板の反りを更に低減することができ、しかも、半導体チップが絶縁パターンによって多点支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１４】
また、前記絶縁パターンがスリット状の切り欠き部により複数に分割されていることが好ましい。この場合、絶縁パターンによる半導体チップの支持面積を広く確保しつつ、絶縁パターンの硬化収縮等に起因する絶縁基板の反りを低減することができる。
【００１５】
また、前記スリット状の切り欠き部が前記半導体チップ搭載領域の対角線上に配置されていることが好ましい。この場合、スリット状の切り欠き部を可及的に長くし、絶縁パターンの硬化収縮等に起因する絶縁基板の反りを更に低減することができる。
【００１６】
また、前記絶縁パターンが線状に配置されていることが好ましい。この場合、半導体チップ搭載領域における絶縁パターンの形成面積を減らし、絶縁パターンの硬化収縮等に起因する基板の反りを更に低減することができる。
【００１７】
また、前記線状の絶縁パターンが前記半導体チップ搭載領域において交差状に配置されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップ搭載領域内に交差状に配置される線状の絶縁パターンによって半導体チップがバランス良く支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１８】
また、前記目的を達成するために、本発明の半導体装置は、前述の半導体チップ搭載基板と、前記半導体チップ搭載基板の半導体チップ搭載領域に接着剤を介して搭載された半導体チップと、前記半導体チップの電極パッドと前記半導体チップ搭載基板の接続部とを電気的に接続する接続部材とを有する。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って説明する。図１は、本発明の一実施形態に係る絶縁フィルム（基板）を用いて製造された半導体装置を示す断面図である。この図に示されるように、半導体装置１０は、基板１１と、該基板１１の表面に接着材１２を介して搭載される半導体チップ１３と、前記基板１１に搭載された半導体チップ１３を封止するモールド樹脂１４と、基板１１の裏面に形成される外部基板接続用のバンプ電極１５とを備えて構成される。
【００２０】
図２は、絶縁フィルム（基板）を示す平面図である。この図に示されるように、絶縁フィルム１６は、その両側に沿って、搬送および位置決め用の孔１６ａを備える。絶縁フィルム１６は、長尺状のフィルムとして供給され、所望の寸法に切断して使用される。絶縁フィルム１６は、例えば厚さ５０μｍ程度のポリイミド樹脂フィルムであり、本図では省略しているが、後述する導体パターンを前記バンプ電極１５に電気的に接続するためのビアホール１７を複数有している。絶縁フィルム１６には、多数の基板領域１８が行方向及び列方向に規則正しく配列されている。各基板領域１８は、その領域内に確保されるチップ搭載領域１９に半導体チップ１３を搭載した後に分離され、前述した半導体装置１０の基板１１を構成する。尚、本実施形態の絶縁フィルム１６は、長さ方向に並ぶ複数のブロックＢに区画され、各ブロックＢに９０個の基板領域１８が形成される。
【００２１】
図３は、絶縁パターンを省略した絶縁フィルム（基板）の平面図である。この図に示されるように、絶縁フィルム１６は、各基板領域１８の表面に導体パターン２０を備える。この導体パターン２０は、絶縁フィルム１６上の全域に、一旦金属箔（好ましくは銅箔）を接着剤により接着し、リソグラフィ技術（エッチング）を用いて不必要な金属部分を除去することによって形成される。導体パターン２０は、チップ搭載領域１９の外部領域で半導体チップ１３の電極部にワイヤボンド接続されるワイヤ接続用電極部２０ａと、ビヤホール１７を介してバンプ電極１５に接続されるバンプ接続用電極部２０ｂと、両電極部２０ａ、２０ｂを接続する回路部２０ｃとを備えて形成される。導体パターン２０の回路部２０ｃおよびバンプ接続用電極部２０ｂは、チップ搭載領域１９にも形成されており、半導体チップ１３をチップ搭載領域１９に搭載する際には、半導体チップ１３と導体パターン２０との短絡を防止することが要求される。
【００２２】
図４は、絶縁パターンを示す絶縁フィルム（基板）の平面図である。この図に示されるように、絶縁フィルム１６は、各チップ搭載領域１９に絶縁パターン２１を備える。この絶縁パターン２１は、例えば絶縁フィルム１６に熱硬化性の絶縁材を塗布し、これを熱硬化させることによって形成される。絶縁パターン２１は、導体パターン２０上に、１２μｍ程度の絶縁層を形成することにより、半導体チップ１３と導体パターン２０とを絶縁する。図４に示す絶縁パターン２１は、複数のドット２１ａ（例えば径寸法０．５ｍｍの円形ドット）で形成され、チップ搭載領域１９に所定間隔（例えば０．７ｍｍ）で配置される。つまり、絶縁パターン２１は、チップ搭載領域１９に部分的に形成される。従って、チップ搭載領域１９の全域に絶縁層を形成していた従来に比べ、絶縁材の硬化収縮に伴って絶縁フィルム１６の表面に作用する圧縮応力が低減され、該圧縮応力に起因する絶縁フィルム１６の反りが抑制される。また、絶縁パターン２１は、３以上のドット２１ａに分割され、少なくとも、半導体チップ１３の重心位置を囲み、且つ、チップ搭載領域１９の４隅に配置される。これにより、絶縁パターン２１をチップ搭載領域１９に部分的に形成するものでありながら、半導体チップ１３がバランス良く支持され、半導体チップ１３と導体パターン２０との短絡を確実に防止することが可能になる。
【００２３】
図５は、絶縁パターンの他例を示す図である。図５の（Ａ）に示される絶縁パターン２２は、図４に示した絶縁パターン２１と同様に、複数のドット２２ａによって形成される。この絶縁パターン２２においては、隣接するドット２２ａが行方向及び列方向に半ピッチずつ位置をずらして配置されているが、図４に示した絶縁パターン２１と同等の効果が得られる。図５の（Ｂ）に示される絶縁パターン２３も、図４に示した絶縁パターン２１と同様に、複数のドット２３ａによって形成される。この絶縁パターン２３においては、ドット径が図４のものよりも大きく設定されているが、図４に示した絶縁パターン２１と同等の効果が得られる。図５の（Ｃ）に示される絶縁パターン２４は、スリット状の非絶縁領域を介して分離されている。そのため、絶縁パターン２４による半導体チップ１３の支持面積を広く確保しつつ、絶縁パターン２４の硬化収縮等に起因する絶縁フィルム１６の反りを低減することが可能になる。また、このものでは、スリット状の非絶縁領域をチップ搭載領域１９の対角線上に配置している。これにより、スリット状の非絶縁領域を可及的に長くし、絶縁フィルム１６の反りを更に低減することが可能になる。図５の（Ｄ）に示される絶縁パターン２５は、上記絶縁パターン２１〜２４のように複数に分割されることなく、チップ搭載領域１９内に連続状に配置される。絶縁パターン２５は、交差する線形状に形成されると共に、チップ搭載領域１９の対角線上に配置されている。そのため、チップ搭載領域１９における絶縁パターン２５の形成面積を減らし、絶縁フィルム１６の反りを更に低減することができる許りでなく、半導体チップ１３がバランス良く支持し、半導体チップ１３と導体パターン２０との短絡を確実に防止することが可能になる。
【００２４】
図６は、チップ搭載領域の全域に絶縁層を形成した絶縁フィルムの反り量と、チップ搭載領域に本発明の絶縁パターンを形成した絶縁フィルムの反り量を測定した結果を示す図である。この図に示されるように、この測定においては、幅４８ｍｍの絶縁フィルム１６を用い、そのチップ搭載領域１９の全域に絶縁層を形成した絶縁フィルム１６の反り量と、チップ搭載領域１９に図４に示す絶縁パターン２１を形成した絶縁フィルム１６の反り量と、チップ搭載領域１９に図５の（Ｃ）に示す絶縁パターン２４を形成した絶縁フィルム１６の反り量とを測定した。反り量は、絶縁フィルム１６の幅方向一端部を平面に固定した状態における幅方向他端部の平面からの垂直距離とし、各１０枚の絶縁フィルム１６において反り量を計測した。チップ搭載領域１９の全域に絶縁層を形成した絶縁フィルム１６の反り量は、最小が１０．１ｍｍ、最大が１０．５ｍｍ、１０枚の平均が１０．３ｍｍであり、標準偏差は０．１５８１１であった。また、チップ搭載領域１９に絶縁パターン２１を形成した絶縁フィルム１６の反り量は、最小が３．７ｍｍ、最大が５．４ｍｍ、１０枚の平均が４．４ｍｍであり、標準偏差は０．７３１４４であった。さらに、チップ搭載領域１９に絶縁パターン２４を形成した絶縁フィルム１６の反り量は、最小が５．３ｍｍ、最大が６．３ｍｍ、１０枚の平均が５．８２ｍｍであり、標準偏差は０．４２０７１であった。その結果、チップ搭載領域１９に本発明の絶縁パターン２１、２４を形成した絶縁フィルム１６の反りが、チップ搭載領域１９の全域に絶縁層を形成した絶縁フィルム１６に比べて低減されることが確認された。
【００２５】
次に、本発明の絶縁フィルム１６を用いた半導体装置１０の製造工程を説明する。図７は、半導体装置の製造工程を示す図である。この図に示されるように、最初の工程（Ａ）においては、絶縁フィルム１６を用意する。この絶縁フィルム１６は、そのチップ搭載領域１９に絶縁パターン２１〜２５が形成されたものであり、前述のように反りが低減されている。従って、治具による絶縁フィルム１６の搬送や位置決めが確実に行われる。次の工程（Ｂ）においては、絶縁フィルム１６のチップ搭載領域１９に接着材１２を塗布し、半導体チップ１３をフェイスアップ状態で搭載する。このとき、絶縁フィルム１６のチップ搭載領域１９においては、前述のように反りが低減されると共に、絶縁パターン２１〜２５が半導体チップ１３をバランス良く支持するため、半導体チップ１３の下面が導体パターン２０に接触することなく、絶縁フィルム１６と平行な姿勢でチップ搭載領域１９に接着される。次の工程（Ｃ）においては、半導体チップ１３の電極部と、導体パターン２０のワイヤ接続用電極部２０ａとの間をワイヤボンディング（導体ワイヤ２６）によって電気的に接続する。次の工程（Ｄ）においては、絶縁フィルム１６上にモールド樹脂１４を供給し、半導体チップ１３を樹脂封止する。このとき、絶縁フィルム１６は、前述のように反りが低減されているため、治具によって確実に位置決めされる。次の工程（Ｅ）においては、絶縁フィルム１６の裏面側にバンプ電極１５を形成する。バンプ電極１５は、ＬＧＡまたはＢＧＡ構造のものであり、形成されたバンプ電極１５は、絶縁フィルム１６のビアホール１７を介して導体パターン２０のバンプ接続用電極部２０ｂに電気的に接続される。次の工程（Ｆ）においては、ダイシングブレード２７を用いて、絶縁フィルム１６及びモールド樹脂１４をダイシングし、個々の半導体装置１０に分離する。ダイシングは、図のようにダイシングテープ２８上にモールド樹脂１４側を下にして絶縁フィルム１６を固定し、前述した基板領域１８の境界線に沿って行う。以上の工程により多数の半導体装置１０が同時に製造される。
【００２６】
以上、本発明の一実施形態を図面に沿って説明したが、本発明は前記実施形態において示された事項に限定されず、特許請求の範囲及び発明の詳細な説明の記載、並びに周知の技術に基づいて、当業者がその変更・応用を行うことができる範囲が含まれる。
【００２７】
【発明の効果】
以上の如く本発明によれば、半導体チップと導体パターンとの間に介在するように基板の表面に絶縁パターンを形成するものでありながら、絶縁パターンの硬化収縮等に起因する基板の反りを低減し、その結果、半導体装置の製造工程において、基板の反りを原因とするトラブルの発生を防止できる許りでなく、製造された半導体装置において、基板の反りを原因とするパッケージクラックやチップクラックの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る絶縁フィルム（基板）を用いて製造された半導体装置を示す断面図である。
【図２】絶縁フィルム（基板）を示す平面図である。
【図３】絶縁パターンを省略した絶縁フィルム（基板）の平面図である。
【図４】絶縁パターンを示す絶縁フィルム（基板）の平面図である。
【図５】絶縁パターンの他例を示す図である。
【図６】チップ搭載領域の全域に絶縁層を形成した絶縁フィルムの反り量と、チップ搭載領域に本発明の絶縁パターンを形成した絶縁フィルムの反り量を測定した結果を示す図である。
【図７】半導体装置の製造工程を示す図である。
【図８】従来例を示す絶縁フィルム（基板）の平面図である。
【符号の説明】
１０ 半導体装置
１１ 基板
１２ 接着材
１３ 半導体チップ
１４ モールド樹脂
１５ バンプ電極
１６ 絶縁フィルム
１８ 基板領域
１９ チップ搭載領域
２０ 導体パターン
２１〜２５ 絶縁パターン
【発明の属する技術分野】
本発明は、基板に形成される導体パターンと、基板に搭載される半導体チップとを絶縁する絶縁パターンを備えた半導体チップ搭載基板及びそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
携帯電話、携帯型コンピュータ、その他の小型電子機器の普及に伴って、これらに搭載する半導体装置の小型化の要求が高まっている。ＬＧＡ（Land Grid Array）やＢＧＡ（Ball Grid Array）構造の半導体装置は、外部基板へのインタフェースとしての外部接続端子を、半導体装置の底面に２次元的に配することができるので、その小型化に適している。ＬＧＡやＢＧＡ構造の半導体装置においては、半導体チップを基板にフェイスダウン実装したものと、半導体チップを基板にフェイスアップ実装したものとがあり、後者としては、基板にフェイスアップ実装した半導体チップを、ワイヤボンディングによって基板に電気的に接続するワイヤボンド方式の半導体装置が広く普及している。
【０００３】
ワイヤボンド方式の半導体装置は、例えば、その表面に複数のチップ搭載領域を備えた基板を用意する工程と、前記基板の各チップ搭載領域に接着材を介して半導体チップを搭載する工程と、前記基板上の半導体チップをモールド樹脂で封止する工程と、前記基板の裏面に外部基板接続用のバンプ電極を形成する工程と、前記基板をダイシングして個々の半導体装置を分離する工程とを経て製造される。
【０００４】
図８に示されるように、前記基板１００の表面には、銅箔のエッチング処理等によって、予め導体パターン１０１が形成される。導体パターン１０１は、チップ搭載領域１０２の外部領域で半導体チップにワイヤボンド接続されるワイヤ接続用電極部１０１ａと、ビヤホールを介して外部基板接続用のバンプ電極に接続されるバンプ接続用電極部１０１ｂと、両電極部１０１ａ、１０１ｂを接続する回路部１０１ｃとを含む。導体パターン１０１の回路部１０１ｃおよびバンプ接続用電極部１０１ｂは、チップ搭載領域１０２にも形成されるので、半導体チップを基板１００に搭載する際には、半導体チップと導体パターン１０１との短絡を防止することが要求される。
【０００５】
【発明が解決しようとする課題】
上記従来の基板１００においては、半導体チップと導体パターン１０１との短絡を防止するために、半導体チップと導体パターン１０１との間に介在する絶縁層（ソルダーレジスト）１０３をチップ搭載領域１０２に形成している。この絶縁層１０３は、例えば、チップ搭載領域１０２の全域に熱硬化性の絶縁材を塗布し、これを熱硬化させことにより形成される。しかしながら、上記のような半導体装置の製造においては、基板１００として、ポリイミド樹脂等で形成される可撓性の絶縁フィルムが用いられるため、絶縁層１０３の硬化収縮等により基板に反りが発生し、この反りが許容量を越える場合には、下記に示すような幾つかの問題がある。
【０００６】
（１）半導体装置の製造工程において、基板搬送用の治具に基板をセットする際、基板の反りが大きいと、基板を上記治具の位置決めピンに上手く固定できず、トラブルの原因となる。
（２）半導体装置の製造工程において、基板上の半導体チップを樹脂封止する際、基板の反りが大きいと、基板をモールド金型の位置決めピンに上手く固定できず、トラブルの原因となる。
（３）半導体装置の製造工程において、基板に半導体チップを搭載する際に、基板を強制的に平面状態とする治具にセットした上、接着材を基板の表面に塗布し、ここに半導体チップを搭載するが、基板の反りが大きいと、基板を治具から外したとき、基板の反りが戻り、半導体チップの接着面と基板の絶縁層との間に気泡（空間）が発生し、パッケージクラック（外観不良）やチップクラックの原因となる。特に、薄型の半導体装置（１ｍｍ以下）においては、半導体チップの厚さが薄いことから、接着材が半導体チップに乗り上げないように接着材の量を少なく設定する必要があり、そのため、基板の反りを接着材の量で吸収することができず、気泡が発生し易い。
【０００７】
本発明の目的は、半導体チップと導体パターンとの間に介在するように基板の表面に絶縁パターンを形成するものでありながら、絶縁パターンの硬化収縮等に起因する基板の反りを低減し、その結果、半導体装置の製造工程において、基板の反りを原因とするトラブルの発生を防止できる許りでなく、製造された半導体装置において、基板の反りを原因とするパッケージクラックやチップクラックの発生を防止できる半導体チップ搭載基板及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明に係る半導体チップ搭載基板は、その主面に半導体チップ搭載領域を有する絶縁基板と、前記絶縁基板の主面に形成され、搭載される半導体チップの電極パッドに電気的に接続される接続部を含む複数の導体パターンと、前記半導体チップ搭載領域に部分的に形成され、搭載される半導体チップと前記導体パターンとの間に介在するための絶縁パターンとを有する。
【０００９】
また、前記複数の導体パターンの接続部が前記半導体チップ搭載領域の外周に沿って配置されていることが好ましい。この場合、半導体チップ搭載領域に搭載される半導体チップの電極パッドと導体パターンの接続部とが導電ワイヤにより接続され得る。また、絶縁パターンが部分的に形成されているので、絶縁パターンの硬化収縮等に起因する基板の反りを低減することができる。
【００１０】
また、前記絶縁パターンが３以上に分割されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップが絶縁パターンによって３点以上で支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１１】
また、前記絶縁パターンが搭載される半導体チップの重心位置を囲むように配置されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップの重心位置を囲む絶縁パターンによって半導体チップがバランス良く支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１２】
また、前記絶縁パターンが前記半導体チップ搭載領域の隅部に配置されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップ搭載領域の隅部に配置される絶縁パターンによって半導体チップがバランス良く支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１３】
また、前記絶縁パターンが所定間隔をおいて配置される複数のドット状パターンであることが好ましい。この場合、半導体チップ搭載領域における絶縁パターンの形成面積を減らし、絶縁パターンの硬化収縮等に起因する絶縁基板の反りを更に低減することができ、しかも、半導体チップが絶縁パターンによって多点支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１４】
また、前記絶縁パターンがスリット状の切り欠き部により複数に分割されていることが好ましい。この場合、絶縁パターンによる半導体チップの支持面積を広く確保しつつ、絶縁パターンの硬化収縮等に起因する絶縁基板の反りを低減することができる。
【００１５】
また、前記スリット状の切り欠き部が前記半導体チップ搭載領域の対角線上に配置されていることが好ましい。この場合、スリット状の切り欠き部を可及的に長くし、絶縁パターンの硬化収縮等に起因する絶縁基板の反りを更に低減することができる。
【００１６】
また、前記絶縁パターンが線状に配置されていることが好ましい。この場合、半導体チップ搭載領域における絶縁パターンの形成面積を減らし、絶縁パターンの硬化収縮等に起因する基板の反りを更に低減することができる。
【００１７】
また、前記線状の絶縁パターンが前記半導体チップ搭載領域において交差状に配置されていることが好ましい。この場合、絶縁パターンを半導体チップ搭載領域に部分的に形成するものでありながら、半導体チップ搭載領域内に交差状に配置される線状の絶縁パターンによって半導体チップがバランス良く支持されるため、半導体チップと導体パターンとの短絡を確実に防止することができる。
【００１８】
また、前記目的を達成するために、本発明の半導体装置は、前述の半導体チップ搭載基板と、前記半導体チップ搭載基板の半導体チップ搭載領域に接着剤を介して搭載された半導体チップと、前記半導体チップの電極パッドと前記半導体チップ搭載基板の接続部とを電気的に接続する接続部材とを有する。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って説明する。図１は、本発明の一実施形態に係る絶縁フィルム（基板）を用いて製造された半導体装置を示す断面図である。この図に示されるように、半導体装置１０は、基板１１と、該基板１１の表面に接着材１２を介して搭載される半導体チップ１３と、前記基板１１に搭載された半導体チップ１３を封止するモールド樹脂１４と、基板１１の裏面に形成される外部基板接続用のバンプ電極１５とを備えて構成される。
【００２０】
図２は、絶縁フィルム（基板）を示す平面図である。この図に示されるように、絶縁フィルム１６は、その両側に沿って、搬送および位置決め用の孔１６ａを備える。絶縁フィルム１６は、長尺状のフィルムとして供給され、所望の寸法に切断して使用される。絶縁フィルム１６は、例えば厚さ５０μｍ程度のポリイミド樹脂フィルムであり、本図では省略しているが、後述する導体パターンを前記バンプ電極１５に電気的に接続するためのビアホール１７を複数有している。絶縁フィルム１６には、多数の基板領域１８が行方向及び列方向に規則正しく配列されている。各基板領域１８は、その領域内に確保されるチップ搭載領域１９に半導体チップ１３を搭載した後に分離され、前述した半導体装置１０の基板１１を構成する。尚、本実施形態の絶縁フィルム１６は、長さ方向に並ぶ複数のブロックＢに区画され、各ブロックＢに９０個の基板領域１８が形成される。
【００２１】
図３は、絶縁パターンを省略した絶縁フィルム（基板）の平面図である。この図に示されるように、絶縁フィルム１６は、各基板領域１８の表面に導体パターン２０を備える。この導体パターン２０は、絶縁フィルム１６上の全域に、一旦金属箔（好ましくは銅箔）を接着剤により接着し、リソグラフィ技術（エッチング）を用いて不必要な金属部分を除去することによって形成される。導体パターン２０は、チップ搭載領域１９の外部領域で半導体チップ１３の電極部にワイヤボンド接続されるワイヤ接続用電極部２０ａと、ビヤホール１７を介してバンプ電極１５に接続されるバンプ接続用電極部２０ｂと、両電極部２０ａ、２０ｂを接続する回路部２０ｃとを備えて形成される。導体パターン２０の回路部２０ｃおよびバンプ接続用電極部２０ｂは、チップ搭載領域１９にも形成されており、半導体チップ１３をチップ搭載領域１９に搭載する際には、半導体チップ１３と導体パターン２０との短絡を防止することが要求される。
【００２２】
図４は、絶縁パターンを示す絶縁フィルム（基板）の平面図である。この図に示されるように、絶縁フィルム１６は、各チップ搭載領域１９に絶縁パターン２１を備える。この絶縁パターン２１は、例えば絶縁フィルム１６に熱硬化性の絶縁材を塗布し、これを熱硬化させることによって形成される。絶縁パターン２１は、導体パターン２０上に、１２μｍ程度の絶縁層を形成することにより、半導体チップ１３と導体パターン２０とを絶縁する。図４に示す絶縁パターン２１は、複数のドット２１ａ（例えば径寸法０．５ｍｍの円形ドット）で形成され、チップ搭載領域１９に所定間隔（例えば０．７ｍｍ）で配置される。つまり、絶縁パターン２１は、チップ搭載領域１９に部分的に形成される。従って、チップ搭載領域１９の全域に絶縁層を形成していた従来に比べ、絶縁材の硬化収縮に伴って絶縁フィルム１６の表面に作用する圧縮応力が低減され、該圧縮応力に起因する絶縁フィルム１６の反りが抑制される。また、絶縁パターン２１は、３以上のドット２１ａに分割され、少なくとも、半導体チップ１３の重心位置を囲み、且つ、チップ搭載領域１９の４隅に配置される。これにより、絶縁パターン２１をチップ搭載領域１９に部分的に形成するものでありながら、半導体チップ１３がバランス良く支持され、半導体チップ１３と導体パターン２０との短絡を確実に防止することが可能になる。
【００２３】
図５は、絶縁パターンの他例を示す図である。図５の（Ａ）に示される絶縁パターン２２は、図４に示した絶縁パターン２１と同様に、複数のドット２２ａによって形成される。この絶縁パターン２２においては、隣接するドット２２ａが行方向及び列方向に半ピッチずつ位置をずらして配置されているが、図４に示した絶縁パターン２１と同等の効果が得られる。図５の（Ｂ）に示される絶縁パターン２３も、図４に示した絶縁パターン２１と同様に、複数のドット２３ａによって形成される。この絶縁パターン２３においては、ドット径が図４のものよりも大きく設定されているが、図４に示した絶縁パターン２１と同等の効果が得られる。図５の（Ｃ）に示される絶縁パターン２４は、スリット状の非絶縁領域を介して分離されている。そのため、絶縁パターン２４による半導体チップ１３の支持面積を広く確保しつつ、絶縁パターン２４の硬化収縮等に起因する絶縁フィルム１６の反りを低減することが可能になる。また、このものでは、スリット状の非絶縁領域をチップ搭載領域１９の対角線上に配置している。これにより、スリット状の非絶縁領域を可及的に長くし、絶縁フィルム１６の反りを更に低減することが可能になる。図５の（Ｄ）に示される絶縁パターン２５は、上記絶縁パターン２１〜２４のように複数に分割されることなく、チップ搭載領域１９内に連続状に配置される。絶縁パターン２５は、交差する線形状に形成されると共に、チップ搭載領域１９の対角線上に配置されている。そのため、チップ搭載領域１９における絶縁パターン２５の形成面積を減らし、絶縁フィルム１６の反りを更に低減することができる許りでなく、半導体チップ１３がバランス良く支持し、半導体チップ１３と導体パターン２０との短絡を確実に防止することが可能になる。
【００２４】
図６は、チップ搭載領域の全域に絶縁層を形成した絶縁フィルムの反り量と、チップ搭載領域に本発明の絶縁パターンを形成した絶縁フィルムの反り量を測定した結果を示す図である。この図に示されるように、この測定においては、幅４８ｍｍの絶縁フィルム１６を用い、そのチップ搭載領域１９の全域に絶縁層を形成した絶縁フィルム１６の反り量と、チップ搭載領域１９に図４に示す絶縁パターン２１を形成した絶縁フィルム１６の反り量と、チップ搭載領域１９に図５の（Ｃ）に示す絶縁パターン２４を形成した絶縁フィルム１６の反り量とを測定した。反り量は、絶縁フィルム１６の幅方向一端部を平面に固定した状態における幅方向他端部の平面からの垂直距離とし、各１０枚の絶縁フィルム１６において反り量を計測した。チップ搭載領域１９の全域に絶縁層を形成した絶縁フィルム１６の反り量は、最小が１０．１ｍｍ、最大が１０．５ｍｍ、１０枚の平均が１０．３ｍｍであり、標準偏差は０．１５８１１であった。また、チップ搭載領域１９に絶縁パターン２１を形成した絶縁フィルム１６の反り量は、最小が３．７ｍｍ、最大が５．４ｍｍ、１０枚の平均が４．４ｍｍであり、標準偏差は０．７３１４４であった。さらに、チップ搭載領域１９に絶縁パターン２４を形成した絶縁フィルム１６の反り量は、最小が５．３ｍｍ、最大が６．３ｍｍ、１０枚の平均が５．８２ｍｍであり、標準偏差は０．４２０７１であった。その結果、チップ搭載領域１９に本発明の絶縁パターン２１、２４を形成した絶縁フィルム１６の反りが、チップ搭載領域１９の全域に絶縁層を形成した絶縁フィルム１６に比べて低減されることが確認された。
【００２５】
次に、本発明の絶縁フィルム１６を用いた半導体装置１０の製造工程を説明する。図７は、半導体装置の製造工程を示す図である。この図に示されるように、最初の工程（Ａ）においては、絶縁フィルム１６を用意する。この絶縁フィルム１６は、そのチップ搭載領域１９に絶縁パターン２１〜２５が形成されたものであり、前述のように反りが低減されている。従って、治具による絶縁フィルム１６の搬送や位置決めが確実に行われる。次の工程（Ｂ）においては、絶縁フィルム１６のチップ搭載領域１９に接着材１２を塗布し、半導体チップ１３をフェイスアップ状態で搭載する。このとき、絶縁フィルム１６のチップ搭載領域１９においては、前述のように反りが低減されると共に、絶縁パターン２１〜２５が半導体チップ１３をバランス良く支持するため、半導体チップ１３の下面が導体パターン２０に接触することなく、絶縁フィルム１６と平行な姿勢でチップ搭載領域１９に接着される。次の工程（Ｃ）においては、半導体チップ１３の電極部と、導体パターン２０のワイヤ接続用電極部２０ａとの間をワイヤボンディング（導体ワイヤ２６）によって電気的に接続する。次の工程（Ｄ）においては、絶縁フィルム１６上にモールド樹脂１４を供給し、半導体チップ１３を樹脂封止する。このとき、絶縁フィルム１６は、前述のように反りが低減されているため、治具によって確実に位置決めされる。次の工程（Ｅ）においては、絶縁フィルム１６の裏面側にバンプ電極１５を形成する。バンプ電極１５は、ＬＧＡまたはＢＧＡ構造のものであり、形成されたバンプ電極１５は、絶縁フィルム１６のビアホール１７を介して導体パターン２０のバンプ接続用電極部２０ｂに電気的に接続される。次の工程（Ｆ）においては、ダイシングブレード２７を用いて、絶縁フィルム１６及びモールド樹脂１４をダイシングし、個々の半導体装置１０に分離する。ダイシングは、図のようにダイシングテープ２８上にモールド樹脂１４側を下にして絶縁フィルム１６を固定し、前述した基板領域１８の境界線に沿って行う。以上の工程により多数の半導体装置１０が同時に製造される。
【００２６】
以上、本発明の一実施形態を図面に沿って説明したが、本発明は前記実施形態において示された事項に限定されず、特許請求の範囲及び発明の詳細な説明の記載、並びに周知の技術に基づいて、当業者がその変更・応用を行うことができる範囲が含まれる。
【００２７】
【発明の効果】
以上の如く本発明によれば、半導体チップと導体パターンとの間に介在するように基板の表面に絶縁パターンを形成するものでありながら、絶縁パターンの硬化収縮等に起因する基板の反りを低減し、その結果、半導体装置の製造工程において、基板の反りを原因とするトラブルの発生を防止できる許りでなく、製造された半導体装置において、基板の反りを原因とするパッケージクラックやチップクラックの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る絶縁フィルム（基板）を用いて製造された半導体装置を示す断面図である。
【図２】絶縁フィルム（基板）を示す平面図である。
【図３】絶縁パターンを省略した絶縁フィルム（基板）の平面図である。
【図４】絶縁パターンを示す絶縁フィルム（基板）の平面図である。
【図５】絶縁パターンの他例を示す図である。
【図６】チップ搭載領域の全域に絶縁層を形成した絶縁フィルムの反り量と、チップ搭載領域に本発明の絶縁パターンを形成した絶縁フィルムの反り量を測定した結果を示す図である。
【図７】半導体装置の製造工程を示す図である。
【図８】従来例を示す絶縁フィルム（基板）の平面図である。
【符号の説明】
１０ 半導体装置
１１ 基板
１２ 接着材
１３ 半導体チップ
１４ モールド樹脂
１５ バンプ電極
１６ 絶縁フィルム
１８ 基板領域
１９ チップ搭載領域
２０ 導体パターン
２１〜２５ 絶縁パターン
Claims (11)
- その主面に半導体チップ搭載領域を有する絶縁基板と、
前記絶縁基板の主面に形成され、搭載される半導体チップの電極パッドに電気的に接続される接続部を含む複数の導体パターンと、
前記半導体チップ搭載領域に部分的に形成され、搭載される半導体チップと前記導体パターンとの間に介在するための絶縁パターンと、
を有し、
前記絶縁パターンがスリット状の切り欠き部により複数に分割されている、半導体チップ搭載基板。 - 前記複数の導体パターンの接続部が前記半導体チップ搭載領域の外周に沿って配置されている、請求項１に記載の半導体チップ搭載基板。
- その主面に半導体チップ搭載領域を有する絶縁基板と、
前記絶縁基板の主面に形成され、搭載される半導体チップの電極パッドに電気的に接続される接続部を含む複数の導体パターンと、
前記半導体チップ搭載領域に部分的に形成され、搭載される半導体チップと前記導体パターンとの間に介在するための絶縁パターンと、
を有し、
前記スリット状の切り欠き部が前記半導体チップ搭載領域の対角線上に配置されている、記載の半導体チップ搭載基板。 - 前記複数の導体パターンの接続部が前記半導体チップ搭載領域の外周に沿って配置されている、請求項１に記載の半導体チップ搭載基板。
- 半導体チップ載置基板であって、
その主面上に半導体チップ載置領域を含む絶縁基板と、
上記主面上に形成された導体パターンと、
上記チップ載置領域の選択された部分を覆うスリットにより分割された複数の構成部分を含む絶縁パターンと、
を有する、半導体チップ載置基板。 - 請求項５に記載の半導体チップ載置基板であって、
上記導体パターンが、上記半導体チップ載置領域の外側の周囲に沿って配置された接続構成部分を含む、半導体チップ載置基板。 - 請求項５に記載の半導体チップ載置基板であって、
上記絶縁パターンが、３つ以上に分割されている、半導体チップ載置基板。 - 請求項７に記載の半導体チップ載置基板であって、
上記絶縁パターンの構成部分が、上記チップ載置領域上に載置される半導体チップの中心位置を囲むように、配置されている、半導体チップ載置基板。 - 請求項７に記載の半導体チップ載置基板であって、
上記絶縁パターンの構成部分が、上記チップ載置領域の隅に配置されている、半導体チップ載置基板。 - 請求項５に記載の半導体チップ載置基板であって、
上記複数の構成部分を分割するスリットが、上記チップ載置領域の対角線に沿って配置されている、半導体チップ載置基板。 - 半導体装置であって、
主面を含む基板であって、チップ搭載領域において上記主面上の導体パターンを含む上記基板と、
上記チップ搭載領域において、上記チップ搭載領域の対角線に沿って上記主面上に配置されたスリットによって分割された三角パターンを含む複数の絶縁パッドと、
上記チップ搭載領域の上方において上記絶縁パッド上に載置されたチップと、
を有する、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252658A JP4701563B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体チップ搭載基板及びそれを用いた半導体装置 |
| US10/226,539 US6965162B2 (en) | 2001-08-23 | 2002-08-23 | Semiconductor chip mounting substrate and semiconductor device using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252658A JP4701563B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体チップ搭載基板及びそれを用いた半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003068922A JP2003068922A (ja) | 2003-03-07 |
| JP2003068922A5 JP2003068922A5 (ja) | 2008-06-19 |
| JP4701563B2 true JP4701563B2 (ja) | 2011-06-15 |
Family
ID=19081097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252658A Expired - Lifetime JP4701563B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体チップ搭載基板及びそれを用いた半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6965162B2 (ja) |
| JP (1) | JP4701563B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3914135B2 (ja) * | 2002-11-07 | 2007-05-16 | 三井金属鉱業株式会社 | 電子部品実装用フィルムキャリアテープ |
| JP3772983B2 (ja) * | 2003-03-13 | 2006-05-10 | セイコーエプソン株式会社 | 電子装置の製造方法 |
| KR101089647B1 (ko) * | 2009-10-26 | 2011-12-06 | 삼성전기주식회사 | 단층 패키지 기판 및 그 제조방법 |
| KR102213604B1 (ko) * | 2017-02-15 | 2021-02-05 | 매그나칩 반도체 유한회사 | 반도체 패키지 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW368745B (en) * | 1994-08-15 | 1999-09-01 | Citizen Watch Co Ltd | Semiconductor device with IC chip highly secured |
| JPH08316360A (ja) * | 1995-05-18 | 1996-11-29 | Citizen Watch Co Ltd | Ｉｃ実装構造 |
| US5729049A (en) * | 1996-03-19 | 1998-03-17 | Micron Technology, Inc. | Tape under frame for conventional-type IC package assembly |
| JPH1154658A (ja) * | 1997-07-30 | 1999-02-26 | Hitachi Ltd | 半導体装置及びその製造方法並びにフレーム構造体 |
| US6853086B1 (en) * | 1998-10-30 | 2005-02-08 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
| JP2000236040A (ja) * | 1999-02-15 | 2000-08-29 | Hitachi Ltd | 半導体装置 |
| US6740962B1 (en) * | 2000-02-24 | 2004-05-25 | Micron Technology, Inc. | Tape stiffener, semiconductor device component assemblies including same, and stereolithographic methods for fabricating same |
-
2001
- 2001-08-23 JP JP2001252658A patent/JP4701563B2/ja not_active Expired - Lifetime
-
2002
- 2002-08-23 US US10/226,539 patent/US6965162B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003068922A (ja) | 2003-03-07 |
| US20030039102A1 (en) | 2003-02-27 |
| US6965162B2 (en) | 2005-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6818998B2 (en) | Stacked chip package having upper chip provided with trenches and method of manufacturing the same | |
| KR100623507B1 (ko) | 반도체 패키지를 제조하는 방법 | |
| KR100212607B1 (ko) | 반도체 칩 팩키지 | |
| US20130000955A1 (en) | Wiring board and manufacturing method of the same | |
| JP2001326236A (ja) | 半導体装置の製造方法 | |
| JP4379102B2 (ja) | 半導体装置の製造方法 | |
| US7151320B2 (en) | Semiconductor device with improved design freedom of external terminal | |
| US20090039506A1 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
| US8039310B2 (en) | Method of manufacturing semiconductor device with improved design freedom of external terminal | |
| US7714417B2 (en) | Substrate for mounting semiconductor element and method of manufacturing the same | |
| JP4056360B2 (ja) | 半導体装置及びその製造方法 | |
| JP3925503B2 (ja) | 半導体装置 | |
| JP2008288481A (ja) | 半導体装置およびその製造方法 | |
| JP4506168B2 (ja) | 半導体装置およびその実装構造 | |
| CN118866861A (zh) | 半导体封装件 | |
| US6965162B2 (en) | Semiconductor chip mounting substrate and semiconductor device using it | |
| JP2006100666A (ja) | 半導体装置及びその製造方法 | |
| EP1035577A1 (en) | Wiring substrate, method of manufacture thereof, and semiconductor device | |
| JP2003218279A (ja) | 回路基板およびその製造方法 | |
| JP5378643B2 (ja) | 半導体装置及びその製造方法 | |
| JP4131256B2 (ja) | 半導体装置及びその製造方法 | |
| JP2011061055A (ja) | 半導体装置の製造方法 | |
| JP4737995B2 (ja) | 半導体装置 | |
| JPS58157147A (ja) | 混成集積回路基板 | |
| KR20010017869A (ko) | 멀티 칩 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080507 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080507 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090924 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110221 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4701563 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |