JP4732692B2 - パワー・モジュールおよびその製造方法 - Google Patents

Description

本発明は、単一の外部ゲート端子を与える複数のトランジスタ・ダイを含有するパワー・モジュールに関する。より詳細には、本発明は、トランジスタのカットオフ周波数よりも低い第２のより高い周波数で発振なしで第１の周波数で動作するパワー・モジュールに関する。

複数のトランジスタ・ダイ（ｄｉｅ）を利用した従来技術のパワー・モジュール・デバイスは知られている。図１および図２は２つのそのような従来技術の構成を示し、図１はＳＧＳ Ｔｈｏｍｐｓｏｎ ＴＨ４３０として知られているデバイスを示し、図２はＴｏｓｈｉｂａ ＴＰＭ１９１９として知られているデバイスを示す。

図１に示すＳＧＳ Ｔｈｏｍｐｓｏｎ ＴＨ４３０は、矩形アレイの外側にエミッタをもつ中央ベース・フィードを組み込んだ４ダイ・バイポーラ・デバイスである。この設計では、ベース端子から個々のダイベースまでの経路長を等しくするための備えがない。本明細書でトランジスタのカットオフ周波数と呼ばれるダイの上側周波数は４ダイ・デバイスの５０ＭＨｚ上側周波数限界に近いと考えられる。

図２に示すＴｏｓｈｉｂａ ＴＰＭ１９１９は、直線アレイの４つのＭＥＳＦＥＴダイを有する２ＧＨｚデバイスである。これは「エシェロン」ディバイダ構造を使用してゲート信号を４通りに分割する。ゲート接続とディバイダ構造の端部の間にはマッチング・ネットワークがある。これらのマッチング・ネットワークは、デバイスの実装を簡単にする意図された動作周波数でインピーダンス変換を与えると考えられる。デバイスの入力構造はいくつかの平衡および分離機能を与える。その動作周波数は個々のダイの上限に近いと考えられる。

したがって、知られている従来技術のデバイスはダイの周波数能力の上端で動作する。従来技術のゲートおよび／またはベース・ワイヤは必然的に、関連する極めて高い周波数のために短かい。結果として、それらの寄生共振（および潜在的発振）周波数は、ダイがゲインを失う周波数よりも高い。したがって、発振はほとんどまたは全くない。

米国特許第４６３９７６０号に記載のＭｏｔｏｒｏｌａ設計ＭＲＦ１５４（図２’）は、発振をほぼ防ぐために個々のゲートセルのゲインを意図的にほぼ減らすために直列ゲート抵抗を使用する。ダイは＞５００ＭＨｚまでのゲイン応答を有するが、全デバイスの意図された周波数範囲は＜１００ＭＨｚであった。したがって、Ｍｏｔｏｒｏｌａ設計は過剰なゲインを有する。

本発明は、第１の周波数よりも高いが、トランジスタのカットオフ周波数よりも低い第２の周波数で発振させることなく第１の周波数で動作させるように複数のパワー・トランジスタ・ダイをパッケージングおよび相互接続するパワー・モジュールの製造方法を含む。本方法は、各ダイのドレインを基板上の導電層の第１の領域に電気的および熱的にボンディングしてダイを基板上に取り付けることと、基板上の導電層の第２の領域に各ダイのソースを電気的に接続することと、別々のリード線を介して基板上の導電層の第３の領域に各ダイのゲートを電気的に接続することとを備える。

リード線は、同じ電気的長さになるように寸法決定され、前記第３の領域から各ゲートまでの前記電気的長さに対応するインピーダンスは前記第１の周波数を減衰させずに、１つのダイのゲートから他のダイのゲートまでのインピーダンスは前記第２の周波数を減衰させ、前記複数のダイがアレイに配置されており、前記第３の領域が前記アレイ内の中央であって前記ダイの間に位置するように前記基板が配置されるようにした。
また、本発明は、上記の方法により製造される第１の周波数よりも高いがトランジスタのカットオフ周波数よりも低い第２の周波数で発振させることなく第１の周波数で動作させるように複数のパワー・トランジスタ・ダイをパッケージングおよび相互接続するパワー・モジュールを含む。このパワー・モジュールは、第１の領域、第２の領域、および第３の領域を形成するようにパターン付けされた導電層を有する基板と、
各ダイのドレインが前記基板上の前記導電層の前記第１の領域に電気的および熱的にボンディングされている、前記基板上に取り付けられた複数のダイと、
前記基板上の前記導電層の前記第２の領域に電気的に接続された各ダイのソースと、
別々のリード線を介して前記基板上の前記導電層の前記第３の領域に電気的に接続された各ダイのゲートとを備え、
前記リード線は、同じ電気的長さに寸法決定され、前記第３の領域から各ゲートまでの前記電気的長さに対応するインピーダンスは前記第１の周波数を減衰させずに、１つのダイのゲートから他のダイのゲートまでのインピーダンスは前記第２の周波数を減衰させ、
前記複数のダイがアレイに配置されており、前記第３の領域が前記アレイ内の中央であって前記ダイの間に位置するように前記基板が配置されるように構成した。
第１の実施形態によれば、リード線はフィルム抵抗と直列の１つまたは複数のジャンパ・ワイヤの形態をとる。第２の実施形態によれば、これらは、予め規定されたインピーダンス特性を有する１つまたは複数の蛇行ストリップ線路、および長いジャンパ・ワイヤでそれぞれのゲートに接続された１つまたは複数のゲート・ボンディング・パッドの形態をとる。

本発明によれば、４つのパワーＭＯＳＦＥＴトランジスタ・ダイが図３および図４に示す矩形、たとえば正方形の、アレイで配置される。ダイは２５０ＭＨｚの上限を有するが、それらはＭｏｔｏｒｏｌａ設計のダイの２倍の大きさである。結果として、本発明によるトランジスタの入力容量は高い。この高い容量はトランジスタの寄生構造の共振周波数を下げ、このためにトランジスタがパワー・モジュール中で並列に結合されているときに発振を引き起こすことがある。本発明の第１の実施形態による高い入力容量およびソース抵抗の使用のために、意図された動作周波数でのゲインは開始するにはあまり高くない。したがって、過剰なゲインはほとんどなくなり、ゲート抵抗は単独で全体的な増幅器ゲインを低減する。発振を抑制するのに必要な抵抗が高すぎる場合、インダクタを代わりに使用することができる。したがって本発明の第２の実施形態はゲート抵抗の代わりにゲート・インダクタを利用し、発振なしでより高いゲインを与える。

本発明は、ＲＦパワー用途のために設計された複数のパワーＭＯＳＦＥＴの信頼でき、製造が容易で繰り返し可能なモジュール構成を提供すると考えられる。

図３は、プリント直列抵抗を利用する平衡ゲート入力接続を有する本発明の第１の実施形態を示す。当業者は、この第１の実施形態において、ゲインは比較的低いが、望ましくない発振なしで動作する増幅器が得られることを理解するであろう。当業者はまた、そのような増幅器実施形態のゲインを増加するために、直列抵抗が所望の動作周波数でゲイン・マージンの大部分を消費しないように、より大きいゲインを有するより小さいダイを使用することができることを理解するであろう。

図３は導電ソース接続領域３、導電ドレイン接続領域４および導電ゲート接続領域５を与える好ましくはセラミック（たとえばＢｅＯ）の基板２の上に取り付けられた４ダイ（それぞれ１で示される）アレイを示す。薄膜ソース抵抗６（たとえば金パラジウム）はダイ・アレイの周辺部の外側の基板上に置かれる。ゲート・ボンド・ワイヤ７およびソース・ボンド・ワイヤ８（たとえばアルミニウム）、ならびにソース・ボンド・パッド９（たとえば銀）は図のように設けられる。ジャンパ・ワイヤ１０（たとえばアルミニウム）はゲート接続領域５からゲート直列抵抗１３に隣接し、それに電気的に接続された中央に位置するゲート・ランディングＬに延びる。ゲート抵抗１３の遠端はゲート・ボンド・ワイヤ７によってダイ１の各々の上の複数の対応するゲート接続にワイヤ・ボンディングされる。

図４は、比較的高い固有インダクタンスを示すプリント蛇行ストリップ線路またはストリップ線路接続１１を利用する平衡ゲート入力接続を有する本発明の第２の実施形態を示す。誘導ストリップ線路のインピーダンスが（周波数独立性である、抵抗のインピーダンスとは異なり）周波数依存性であるので、本発明のこの第２の実施形態において発振なしにより高いゲインを達成することが可能である。第２の実施形態のレイアウト・トポロジが第１の実施形態のレイアウト・トポロジと同様であり、ゲートの第１のオフ・ダイ接続はその内部の共通中央位置にあるべきであることが理解されよう。当業者ならストリップ線路も本来、特性抵抗および容量を有するが、低いことを理解するであろう。

図４から、蛇行ストリップ線路はほぼ等しい電気的長さであることが分かる。すなわち、それらは（抵抗、インダクタンスおよび容量を含む）ほぼ同等のインピーダンスであり、外部ゲート端子５’からジャンパ・ワイヤ１０を介してダイ・アレイ内および隣接ダイ間の中央共通ランディング領域Ｌ’に延びる。蛇行インダクタはダイ１の各々の上の複数の対応するゲート・パッドにゲート・ボンド・ワイヤ７’を使用してワイヤ・ボンディングするためにゲート・ボンディング・パッド１２’で終端する。基板２、ソース接続領域３、ドレイン接続領域４、ソース抵抗６、ソース・ボンド・ワイヤ８およびソース・ボンド・パッド９は図３に関して上述した本発明の第１の実施形態のものとほぼ同等である。当業者なら、ストリップ線路の蛇行性質が必要な接続レイアウト面積を実質的に増大させずに効果的にリード線を電気的に延長することを理解するであろう。

図５は図３のデバイスのゲート接続領域のみを示す詳細概略図である。図５はデバイス用の上述のゲート接続５およびボンド・ワイヤ７を使用している。図５はまた、ゲート接続５と中央に配置されたゲート・ランディングＬの間の被制御インピーダンス（たとえば抵抗性／誘導性／容量性）経路を与える第２の（中央）ゲート接続ボンド・ワイヤ１０（図示第１の実施形態によれば６個）を示す。図５はさらにゲート・ボンディング・パッド１２（ダイ当たり１個）を示す。最後に、図５は好ましくはプリント回路抵抗１３（同じくダイ当たり１個）を示す。ジャンパ・ワイヤ１０の数およびそれらの長さは所与の用途に対して所望のインダクタンス、抵抗および電流能力を達成するように調節することができる。

好ましい第１の実施形態によれば、ゲート直列抵抗は約３Ωまたはそれよりも小さい。当業者なら、直列抵抗値がデバイスの全体的ゲインを必要以上に低減せずに、デバイスの所与の動作周波数で発振を効果的に抑制するように選択されることを理解するであろう。また、好ましい第１の実施形態に示すように、６個の細いジャンパ・ワイヤ１０は並列に配置される。

図６は図４のデバイスのゲート接続領域のみを示す詳細概略図である。図４を参照しながら上述したように、本発明の第２の実施形態は、ゲート直列抵抗１３を省略し、ゲート・ボンディング・パッド１２’をより小さい面積にフットプリントに再構成し、共通中央ランディングＬ’とボンド・パッド１２’の間に図示のように延びる４つの被制御インピーダンス・ストリップ線路接続線路１１を組み込んでいる。ランディングＬ’は図３および図５のように６つの並列ジャンパ・ワイヤ１０によってゲート接続５’に接続されることが分かる。

選択されたダイに適合する被制御インピーダンス・ストリップ線路の一般的な特性インピーダンスはそれらの幅および基板２の厚さおよび誘電特性によって決定される約９０Ωである。図４および図６を参照しながら上述した本発明の第２の実施形態によれば、ストリップ線路は長さ約０．６５インチおよび幅０．０１３インチであるが、基板は厚さ約４０ミルである。ダイ１自体の入力インピーダンスは約０．２Ω未満である。

誘電体層厚さに対する導体幅の比率が特性インピーダンスを決定すること、および蛇行ストリップ線路がゲートと共通接続点Ｌ’の間で与える直列インピーダンスを導体の長さが決定することを当業者なら理解するであろう。また、図示のストリップ線路の別様の特徴付け、形成および／または引き回しが本発明の趣旨および範囲内で可能であることを当業者なら理解するであろう。

説明の目的で、４ダイの矩形アレイが提示されている。より多いまたは少ないダイをもつ他の幾何学的構成、円形、３角形なども説明した方法で使用することができ、本発明の趣旨および範囲内である。

以上、本発明の好ましい実施形態において本発明の原理を図示し、説明したが、本発明はそのような原理から逸脱せずに構成および詳細の改変が可能であることは当業者に容易に認められるべきである。添付の特許請求の範囲の趣旨および範囲に入るすべての改変を特許請求する。

従来技術のパワー増幅器を示す図である。 別の従来技術のパワー増幅器を示す図である。 図２’は、第３の従来技術のパワー増幅器を示す図である。 本発明の第１の実施形態の概略図である。 本発明の第２の実施形態の概略図である。 図３に示す実施形態のゲート構造のより詳細な概略図である。 図４に示す実施形態のゲート構造のより詳細な概略図である。

Claims (20)

1. 第１の周波数よりも高いがトランジスタのカットオフ周波数よりも低い第２の周波数で発振させることなく第１の周波数で動作させるように複数のパワー・トランジスタ・ダイをパッケージングおよび相互接続するパワー・モジュールの製造方法であって、
   各ダイのドレインを基板上の導電層の第１の領域に電気的および熱的にボンディングして前記ダイを前記基板上に取り付ける工程と、
   前記基板上の前記導電層の第２の領域に各ダイのソースを電気的に接続する工程と、
   別々のリード線を介して前記基板上の前記導電層の第３の領域に各ダイのゲートを電気的に接続する工程とを備え、
   前記リード線は、同じ電気的長さに寸法決定され、前記第３の領域から各ゲートまでの前記電気的長さに対応するインピーダンスは前記第１の周波数を減衰させずに、１つのダイのゲートから他のダイのゲートまでのインピーダンスは前記第２の周波数を減衰させ、
   前記複数のダイがアレイに配置されており、前記第３の領域が前記アレイ内の中央であって前記ダイの間に位置するように前記基板が配置される方法。
2. 前記ソースに結合された前記第２の領域が前記アレイの外側に位置するように前記基板が配置される請求項１に記載の方法。
3. 前記第３の領域を第４の領域に接続する導電性の第１のジャンパ・ワイヤの組をさらに備え、前記ソースに結合された前記第２の領域が第１および第２の側とは反対の前記アレイの外側に位置するように前記基板が配置されており、前記第４の領域が前記アレイの外側にある請求項１に記載の方法。
4. 前記リード線の各々が前記第３の領域からそれぞれのダイのゲートに対応するゲート・パッドに延びる第１の部分を含み、前記第１の部分が１つまたは複数の被制御インピーダンス・フィルムを含み、第２の部分が前記第１の部分と直列に接続され、前記第２の部分が前記ゲート・パッドを含み、前記第２の領域が前記第３の部分と直列に接続され、前記第３の部分が前記それぞれのダイのゲートから延びる１つまたは複数の導電性のジャンパ・ワイヤを含む請求項１に記載の方法。
5. 等しい抵抗、インダクタンスおよび容量を有する前記基板上の等しい画定されたインピーダンスの線を分割するように、前記リード線の少なくとも前記第１および第２の部分が導電層に一体的に形成され、導電性ジャンパが各ゲート・パッドをそれぞれのゲートに結合する等しい規定されたインピーダンスになるように構成されている請求項４に記載の方法。
6. 前記リード線の各々が、前記導電層に一体的に形成され、前記第３の領域と前記ダイの１つに対応する電気的に別個のゲート・パッドとの間に延びる第１の部分を含み、前記第１の部分が蛇行ストリップ線路の形態をとり、前記リード線の各々が各ゲート・パッドをそれぞれのゲートに結合する等しい規定されたインピーダンスになるように構成された第１の組の複数の導電性ジャンパを含む第２の部分を含む請求項１に記載の方法。
7. 前記第３の領域を前記第４の領域に接続する導電性の第１のジャンパ・ワイヤの組をさらに備え、前記ソースに結合された前記第２の部分が第１および第２の側とは反対のアレイの外側に位置するように前記基板が配置されており、前記第４の領域がアレイの外側にある請求項６に記載の方法。
8. 前記アレイが矩形である請求項１に記載の方法。
9. 第１の周波数よりも高いがトランジスタのカットオフ周波数よりも低い第２の周波数で発振させることなく第１の周波数で動作させるように複数のパワー・トランジスタ・ダイをパッケージングおよび相互接続するパワー・モジュールであって、
   第１の領域、第２の領域、および第３の領域を形成するようにパターン付けされた導電層を有する基板と、
   各ダイのドレインが前記基板上の前記導電層の前記第１の領域に電気的および熱的にボンディングされている、前記基板上に取り付けられた複数のダイと、
   前記基板上の前記導電層の前記第２の領域に電気的に接続された各ダイのソースと、
   別々のリード線を介して前記基板上の前記導電層の前記第３の領域に電気的に接続された各ダイのゲートとを備え、
   前記リード線は、同じ電気的長さに寸法決定され、前記第３の領域から各ゲートまでの前記電気的長さに対応するインピーダンスは前記第１の周波数を減衰させずに、１つのダイのゲートから他のダイのゲートまでのインピーダンスは前記第２の周波数を減衰させ、
   前記複数のダイがアレイに配置されており、前記第３の領域が前記アレイ内の中央であって前記ダイの間に位置するように前記基板が配置されるパワー・モジュール。
10. 前記ソースに結合された前記第２の領域が前記アレイの外側に位置するように前記基板が配置される請求項９に記載のパワー・モジュール。
11. 前記第３の領域を第４の領域に接続する導電性の第１のジャンパ・ワイヤの組をさらに備え、前記ソースに結合された前記第２の領域が第１および第２の側とは反対の前記アレイの外側に位置するように前記基板が配置されており、前記第４の領域が前記アレイの外側にある請求項９に記載のパワー・モジュール。
12. 前記リード線の各々が前記第３の領域からそれぞれのダイのゲートに対応するゲート・パッドに延びる第１の部分を含み、前記第１の部分が１つまたは複数の被制御インピーダンス・フィルムを含み、第２の部分が前記第１の部分と直列に接続され、前記第２の部分が前記ゲート・パッドを含み、前記第２の領域が前記第３の部分と直列に接続され、前記第３の部分が前記それぞれのダイのゲートから延びる１つまたは複数の導電性のジャンパ・ワイヤを含む請求項９に記載のパワー・モジュール。
13. 等しい抵抗、インダクタンスおよび容量を有する前記基板上の等しい画定されたインピーダンスの線を分割するように、前記リード線の少なくとも前記第１および第２の部分が導電層に一体的に形成され、導電性ジャンパが各ゲート・パッドをそれぞれのゲートに結合する等しい規定されたインピーダンスになるように構成されている請求項１２に記載のパワー・モジュール。
14. 前記リード線の各々が、前記導電層に一体的に形成され、前記第３の領域と前記ダイの１つに対応する電気的に別個のゲート・パッドとの間に延びる第１の部分を含み、前記第１の部分が蛇行ストリップ線路の形態をとり、前記リード線の各々が各ゲート・パッドをそれぞれのゲートに結合する等しい規定されたインピーダンスになるように構成された第１の組の複数の導電性ジャンパを含む第２の部分を含む請求項９に記載のパワー・モジュール。
15. 前記第３の領域を前記第４の領域に接続する導電性の第１のジャンパ・ワイヤの組をさらに備え、前記ソースに結合された前記第２の部分が第１および第２の側とは反対のアレイの外側に位置するように前記基板が配置されており、前記第４の領域がアレイの外側にある請求項１４に記載のパワー・モジュール。
16. 前記アレイが矩形である請求項９に記載のパワー・モジュール。
17. 前記基板はセラミック基板であり、前記ダイは前記セラミック基板上の前記導電層の第１の領域に取り付けられた４つのダイからなる請求項１に記載の方法。
18. 前記リード線の各々は、
    それぞれのダイのゲートに接続された第１の端部と、第１の端部の反対側の第２の端部とを有するボンド・ワイヤと、
    前記ボンド・ワイヤの第２の端部に接続され、前記ボンド・ワイヤから前記導電層の第３の領域に延びる、前記基板の表面に形成された、被制御インピーダンス経路とを備え、
    前記導電層は前記基板の表面の被制御インピーダンス経路と一体に形成される請求項１に記載の方法。
19. 前記基板はセラミック基板であり、前記複数のダイは前記セラミック基板上の前記導電層の第１の領域に取り付けられた４つのダイからなる請求項９に記載のパワー・モジュール。
20. 前記リード線の各々は、
    それぞれのダイのゲートに接続された第１の端部と、第１の端部の反対側の第２の端部とを有するボンド・ワイヤと、
    前記ボンド・ワイヤの第２の端部に接続され、前記ボンド・ワイヤから前記導電層の第３の領域に延びる、前記基板の表面に形成された、被制御インピーダンス経路とを備え、
    前記導電層は前記基板の表面の被制御インピーダンス経路と一体に形成される請求項９に記載のパワー・モジュール。

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