JP4745127B2 - クロック切替回路 - Google Patents

Description

本発明は、位相が異なる複数のクロックを切り替え出力するクロック切替回路に関し、特に切り替え対象のクロックとは非同期のタイミングでクロックを切り替えるクロック切替回路に関する。

ＱＤＲ（Quad Data Rate）ＳＲＡＭは、通常のＳＲＡＭでは共通の端子であるデータ入力とデータ出力を分離し、１クロックあたり２回の読み出しまたは書き込みができるそれぞれをＤＤＲ（Double Data Rate）方式の超高速な動作が可能なＳＲＡＭである。従来仕様のシンクロナスＳＲＡＭ製品より高速なデータ転送が可能であり、高機能な次世代ネットワーク・スイッチ、ルータなどに最適である。

このようなＱＤＲ製品には、位相が１８０度異なるＴｒｕｅ／Ｂａｒ（以下、Ｔｒｕｅ：Ｔ、Ｂａｒ：Ｂという。）２つのクロックが外部クロックとして入力され、各外部クロックに対応した２つのＰＬＬ回路が搭載されたクロック切替回路が適用される。このクロック切替回路は、ＰＬＬイネーブル信号により、外部クロックと、ＰＬＬ回路から出力されたクロック（以下、ＰＬＬクロック）とを切り替えることができる。

図１２は、ＱＤＲ製品で使用されるクロック切替回路を含む周辺回路を示すブロック図である。クロック切替回路１０１は、外部クロックＣＬＫＴ、ＣＬＫＢを入力とするＰＬＬ回路１０２,１０３、遅延を揃えるトランスファ１１６、ＰＬＬ回路１０２の出力ＰＬＴを反転するインバータ１１５、インバータ１１５の出力又はＰＬＬ回路１０３の出力を選択出力するマルチプレクサ１１４、外部から入力されるＴ／Ｂクロック（ＣＬＫＴ、ＣＬＫＢ）とチップ内部で生成するＰＬＬ出力クロック（ＰＴＯＵＴ、ＰＢＯＵＴ）とをチップ外部からの制御信号（ＤＬＬＥ）で切り替えるマルチプレクサ１４４、１４６を有する。クロック切替回路１０１から出力されるクロックＣＫＴ、ＣＫＢは、それぞれクロックツリー１０５、１０９を経てレジスタ１２１、１２２などに供給され内部回路動作に使用される。

ここで、ＰＬＬ回路は、電源投入後、ある一定サイクル期間、出力が安定するまでの待ち時間（ロックアップタイム）を必要とする。ここで、ＰＬＬ回路に基本クロックが入力されてから、ＰＬＬ回路の出力クロックが所定の周波数に安定するまでの状態をアンロック状態といい、所定の周波数に同期し安定した状態をロック状態という。アンロック状態からロック状態までの待ち時間の間は、外部クロック（ＣＬＫＴ、ＣＬＫＢ）のＴ／Ｂ位相が１８０°取れた場合でもＰＬＬ出力（ＰＬＴ、ＰＬＢ）の位相はＴ／Ｂ（１８０°）とならない状態があり、この状態が発生することにより、後段の回路で、誤動作や貫通電流を流すなどの問題を引き起こしてしまう。そのため、Ｂ側のクロック（ＣＬＫＢ）のＰＬＬ出力を使う代わりに、Ｔ側の反転クロック（ＰＬＴＢ）を使うことができるようマルチプレクサ１１４を設けている。このマルチプレクサ１１４は、例えば、Ｆｕｓｅなどを切り替えることで、どちらかの出力が選択固定できるようになっている。なお、内部クロックＰＴＯＵＴは、ＰＬＬ回路１０２の出力ＰＬＴである。

このようなクロック切替回路１０１において、制御信号（ＤＬＬＥ）が切り替えようとするクロックに対して非同期で入力されるため、マルチプレクサ１４４、１４６が非同期に切り替えられてしまう。また、マルチプレクサ１１４を固定とせず、ＰＬＬ回路１０３のロックアップタイム後にＰＬＬ回路１０３の出力ＰＬＢに切り替えるよう制御すると、ロック検出されるタイミングもＰＬＢと非同期であり、マルチプレクサ１１４も非同期に切り替えられてしまう。このように、マルチプレクサ１１４、１４４、１４６において、クロックの選択切り替えが選択出力するクロックとは非同期に行なわれると、切り替え時に短パルス（ｇｌｉｔｃｈ）が発生してしまい、後段の回路動作に影響を与えてしまうという問題が生じる。この短パルスが発生する場合のタイミングチャートを図１３に示す。図１３に示すように、制御信号ＤＬＬＥが外部クロックＣＬＫＴ、ＣＬＫＢ、ＰＬＬ出力ＰＬＴ、ＰＬＢに非同期なタイミングでクロックを切り替えるため、Ａに示すように、出力クロックＣＫＴ、ＣＫＢに短パルスが発生してしまう。

すなわち、外部制御ピン（ＤＬＬＥ）で外部クロックから内部クロックに非同期で切り替えたり、ＰＬＬ回路のロックアップ前後でＴ側の反転信号からＢ側のクロックに切り替えたりしても、後段の出力クロックに、切り替え時の短パルスが発生しない回路構成とすることが必要である。

ところで、従来のクロック切替回路としては次に説明するものが公知である。先ず、特許文献１には、予備の発振子を発振させる回路を追加することなく、クロック出力の長期間の停止を回避できると共に、ＰＬＬ回路の短期間のロック外れが発生しても、後段の回路の正常な動作を図ったクロック発生回路が開示されている。図１４は、特許文献１に記載のクロック発生回路を示すブロック図であり、図１５（ａ）はセレクタ回路２１５に入力２０３を設けない場合には、出力クロック２０１ｇに非常に短いパルスが発生することを示すタイミングチャートであり、図１５（ｂ）はセレクタ回路２１５に入力２０３を設けた場合には、出力クロック２０１ｇに非常に短いパルスが発生しないことを示すタイミングチャートである。

図１４に示すように、クロック発生回路２１０は、ＰＬＬ回路２１１、ロック検出回路２１２、カウンタ回路２１３、セレクタ制御回路２１４、セレクタ回路２１５を備え、さらに、入力クロック２０１ａが入力される入力端子２１０Ａとセレクタ回路２１５が出力する出力クロック２０１ｇを出力する出力端子２１５Ｄを有する。このクロック発生回路２１０の出力端子２１５Ｄは、論理回路２１６のクロック入力端子２１６Ａに接続されている。

クロック発生回路２１０の入力端子２１０Ａには、入力クロック２０１ａが入力され、ＰＬＬ回路２１１のクロック入力２１１Ａに入力クロック２０１ａが入力される。このＰＬＬ回路２１１は、入力クロック２０１ａの周波数を逓倍した高速なクロックをＰＬＬクロック２０１ｂとして逓倍クロック出力２１１Ｂからセレクタ回路２１５の入力２０１およびロック検出回路２１２の比較信号入力２１２Ｂに出力する。

ロック検出回路２１２は、基準信号入力２１２Ａに入力された入力クロック２０１ａの位相と比較信号入力２１２Ｂに入力されたＰＬＬクロック２０１ｂの位相とを比較して、ＰＬＬ回路２１１がアンロック状態にあるかロック状態にあるかを判定し、その判定結果を示すアンロック信号２０１ｃをアンロック出力２１２Ｃから出力する。このアンロック信号２０１ｃは、ＰＬＬ回路２１１がアンロック状態であり、ロックが外れている場合にはアクティブとなる。ロック検出回路２１２が出力したアンロック信号２０１ｃは、カウンタ回路２１３のイネーブル入力２１３Ａとセレクタ制御回路２１４の条件入力２２１に入力される。

カウンタ回路２１３では、アンロック信号２０１ｃが上記アンロック状態を表しているアクティブである期間をカウントして、ＰＬＬ回路２１１がアンロック状態（ロック外れの状態）にある期間をカウントする。また、カウンタ回路２１３のイネーブル入力２１３Ａにはアンロック信号２０１ｃが入力されており、このアンロック信号２０１ｃがアクティブである期間にはクロック入力２１３Ｂに接続された入力クロック２０１ａによりカウント動作が実行され、アンロック信号２０１ｃがノンアクティブになるとカウント値が初期値に戻される。

また、セレクタ回路２１５は、セレクト入力２１５Ｅに入力されるセレクト信号２０１ｆの値に基き、入力２０１に入力されたＰＬＬクロック２０１ｂ、入力２０２に入力された入力クロック２０１ａ、入力２０３に入力された論理値である固定値"０"のいずれか１つを出力２１５Ｄに対して択一的に導出する。

セレクタ回路２１５のセレクト入力２１５Ｅには、セレクタ制御回路２１４のセレクト出力２１４Ｂが接続され、セレクト出力２１４Ｂからセレクト信号２０１ｆが入力される。このセレクタ回路２１５では、後述するように、入力２０１と入力２０２との間の切り替え、つまり、周期の異なるＰＬＬクロック２０１ｂと入力クロック２０１ａを切り替える際に、一旦、入力２０３（固定値０）を経由することで、後段の論理回路が誤動作することを防ぐようにしている。

クロック発生回路２１０において、セレクタ回路２１５が、仮に、出力２１５Ｄへの接続を入力２０１から入力２０２に直接切り替えた場合、図１５（ａ）に示すように、ＰＬＬクロック２０１ｂ（入力２０１）と入力クロック２０１ａ（入力２０２）との位相がずれていると、出力２１５Ｄに出力クロック２０１ｇとして非常に短いパルスが出力されて後段の論理回路２１６が誤動作することがある。

これに対し、セレクタ回路２１５において入力２０３を設けて入力２０１と入力２０２の切り替え時に入力２０３を経由させることにより、図１５（ｂ）に示すように、ＰＬＬクロック出力期間と入力クロック出力期間との間に固定値０の出力期間を介在させ、図１５（ａ）のような非常に短いパルスの発生を防ぐことができ、誤動作を防ぐようにしている。

すなわち、このクロック発生回路２１０では、セレクタ回路２１５は、セレクタ制御回路２１４からのセレクト信号２０１ｆによって制御されている。ＰＬＬ回路２１１がアンロック状態にある期間が所定値を超えた場合には、ＰＬＬクロック２０１ｂに替えて入力クロック２０１ａを出力する。したがって、予備の発振子を発振させる回路を追加する必要がなくなる上に、従来のような頻繁なクロック切り替えの発生を回避して、後段の回路の動作を不安定にすることを防止している。

また、特許文献２には、ＩＤＬＥモード時の消費電流の低減を図るとともにＩＤＬＥモード解除時、ＣＰＵによるプログラム実行への復帰までの時間の短縮を図ったマイクロコンピュータが開示されている。図１６は、特許文献２に記載のマイクロコンピュータを示すブロック図である。この従来のマイクロコンピュータは、発振回路３０１、ＰＬＬ回路３０２、二分周器３０４、第１のＡＮＤ回路３０３、第２のＡＮＤ回路３０５、セレクタ３０６、及びＲＳフリップ・フロップ３０７を備えている。

発振回路３０１において、端子Ｘ１、Ｘ２は例えば外部水晶発振子の端子にそれぞれ接続されると共に容量を介して接地される。発振回路３０１は、端子Ｘ１、Ｘ２間に並列接続された反転回路及び帰還抵抗と、反転回路の出力を波形整形して出力する回路とを備えた水晶発振回路として構成することができる。ＳＴＯＰ（ストップ）モード時には、論理１となるＳＴＯＰ制御信号を入力する。ＳＴＯＰ制御信号は、例えば、帰還抵抗の一端と端子Ｘ１間もしくは帰還抵抗の他端と端子Ｘ２間に接続されたスイッチの制御信号となり、ＳＴＯＰ制御信号が論理１のとき該スイッチをオフすることで発振動作を停止させる。

ＰＬＬ回路３０２は、基準信号と、電圧制御発振回路（ＶＣＯ）の発振出力を分周器で分周した信号とを入力とする位相差検出回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを備える。ＳＴＯＰ制御信号が論理１のとき、例えば電圧制御発振回路のリングオシレータのパスを切断することで、発振動作を停止する。

二分周器３０４は、ＰＬＬ回路３０２からの出力クロックのデューティ比を整形する。第１のＡＮＤ回路３０３は、ＩＤＬＥ（アイドル）モード時論理１とされるＩＤＬＥ制御信号の反転値とＰＬＬ回路３０２の出力とを入力し、ＩＤＬＥ制御信号が論理１であるＩＤＬＥモード時に、ＰＬＬ回路３０２の出力を二分周器３０４へ伝達しないで内部回路へのクロック供給をマスクする。第２のＡＮＤ回路３０５は、ＳＴＯＰモード解除後の発振安定待ちの間論理１の値をとる制御信号の反転値と、二分周器３０４の出力とを入力する。そして、ＳＴＯＰモードからＳＴＯＰモード解除後の発振安定時間までの間、二分周器３０４の出力を、内部回路への内部クロックとして伝達しないようマスクする。

さらにＰＬＬ回路３０２から出力されるＵＮＬＯＣＫ（アンロック）フラグは、ＰＬＬ回路３０２がアンロック状態かロック状態であるかを示すステータス・フラグであり、一般にＰＬＬ回路３０２の状態を示すステータス・レジスタ等に割り付けられる。ＰＬＬ回路３０２内において位相差検出回路からの出力に基づきロック状態／アンロック状態が検出され、ＰＬＬ回路３０２内のステータス・レジスタに設定される。

ＲＳフリップ・フロップ３０７のＳ（セット）入力端には、ＩＤＬＥモード時論理１となるＩＤＬＥ制御信号の負論理信号が入力される。Ｒ（リセット）入力端には、ＰＬＬ回路３０２から出力されるＵＮＬＯＣＫフラグの負論理信号が入力される。出力Ｑは、セレクタ３０６の切替信号として使用される。セレクタ３０６は、発振回路３０１のクロック（逓倍前のクロック）と、発振回路３０１の出力をＰＬＬ回路３０２で４逓倍した後、二分周器３０４で二分周したクロックとが供給されいずれかを選択出力する。すなわち、上記切替信号が論理０の時、第２のＡＮＤ回路３０５の出力を選択出力し、切替信号が論理１の時、発振回路３０１の出力を選択出力する。

更に、特許文献３に記載の低消費電力処理装置におけるクロック切替マルチプレクサにおいては、高速、低速クロックを切り替える際、切替信号の切り替えタイミングに適当なディレイを持たせ、高速、低速クロックレベルが共に安定してハイレベルにあるときに切り替えるよう制御している。

更にまた、特許文献４に記載のクロック切替回路においは、マスタクロックを分周した第１のクロックと第２のクロックとを切り替えるタイミングを、対応するクロックの所定論理値になるようにずらすことで、グリッチの発生を防止している。
特開２００４−２４０８１８号公報 特開２０００−１３７６９９号公報 特開２００１−２０２１５５号公報 特開平７−３８３９８号公報

しかしながら、特許文献１に記載の技術においては、切り替え時に一度出力クロックを"０"に固定（２０１ｆセレクト信号[１：０]が０１の状態）してクロックを切り替えているため、切り替え時の周波数変動が大きくなる（図１７参照）。また、この特許文献１では、Ｔ／Ｂで位相が１８０°異なる２つのクロックをＰＬＬ回路が各々ロックしている状態において、Ｔ側の反転信号から、Ｂ側のクロックに切り替えた場合、Ｂ側のクロックに短パルスが発生して、後段の回路の動作を不安定にさせる場合があるという問題点がある。

また、特許文献２に記載の技術においては、切り替えタイミングがＲＳフリップ・フロップ３０７で構成されているため、アンロックフラグの変化を受けて、直ちにクロックが切り替えられる。このため、切り替え時に短い凸パルスが発生してしまう可能性がある。更に、Ｔ／Ｂの上記切り替えを実施した場合、Ｔ／Ｂの各クロック信号が、ＰＬＬ回路３０２によりロックするまでの期間、お互いの位相が１８０°とならない問題が生じる。すなわち、位相差は１８０°とならないことによって、後段の回路が不安定となり、例えば出力データがｕｎｋｎｏｗｎなデータとなったり、出力レジスタにて一時的に貫通電流が流れたりなどの問題が生じてしまう。

さらに、特許文献３に記載の技術においては、切り替える２つのクロック（高速クロックと低速クロック）は、互いに周波数逓倍されたクロックであり、当該切り替え対象のクロックのＲｉｓｅエッジ／Ｆａｌｌエッジが揃っている。すなわち、上述の図１２に示すクロック切替回路のように、切り替え対象のクロックのＲｉｓｅエッジ／Ｆａｌｌエッジが揃っていない場合、上述したように、短パルスが発生してしまう場合がある。

更にまた、特許文献４に記載の技術においては、切り替え時にグリッヂは発生しないものの、クロック切り替え時に周波数変動が生じるという問題点がある。すなわち、特許文献４に記載のクロック切替回路は、マスタクロックの立下り、立ち上がりでそれぞれ動作するフリップフロップ（ＦＦ）を有し、これらのＦＦからの出力に応じて選択回路を制御してクロックを切り替えるものであるが、いずれのクロックも選択しない期間が発生してしまい、マスタクロックの半周期分のロウレベル固定区間が発生して出力ＣＬＫに現れてしまうという問題点がある。

本発明にかかるクロック切替回路は、位相が異なる複数のクロックを切り替え出力するクロック切替回路であって、第１の外部クロックが入力され第１の位相調整クロックを出力する第１の位相調整回路と、前記第１の位相調整クロック、又は当該第１の位相調整クロックとは位相が異なる他のクロックを選択出力する選択部と、前記第１の位相調整クロック及び他のクロックとは非同期の非同期切替指示信号に基づき前記選択部を切り替え制御する切替制御部とを有し、前記切替制御部は、前記非同期切替指示信号が入力されると、前記第１の位相調整クロックの位相を所定値オフセットさせたオフセットクロックに同期して前記選択部の出力を切り替えさせるものである。

本発明においては、第１の位相調整クロックの位相を所定値オフセットさせたオフセットクロックに同期して選択部の出力を切り替えることで、切り替え時のパルス幅を当該オフセットさせた位相分とることができる。

本発明にかかる他のクロック切替回路は、第１の外部クロック又は第１の内部クロックを選択出力する第１の外内クロック選択部と、前記第１の外部クロックとは位相が異なる第２の外部クロックが入力されＰＬＬクロックを出力するＰＬＬ回路と、前記第２の外部クロック又は前記第１の内部クロックとは位相が異なる第２の内部クロックである前記ＰＬＬクロックを選択出力する第２の外内クロック選択部と、前記第１及び第２の外部クロックとは非同期で外部から供給される非同期切替指示信号に基づきそれぞれ前記第１及び第２の外内クロック選択部の切り替えを制御するそれぞれ第１及び第２の切替制御部とを有し、前記第１及び第２の切替制御部は、前記非同期切替指示信号が入力されると、それぞれ前記第１及び第２のＰＬＬクロックの位相を所定値オフセットさせたそれぞれ第１及び第２のオフセットクロックに同期して、前記第１及び第２の外内クロック選択部の出力を切り替えさせるものである。

本発明においては、外部クロックと内部クロックを、これらに非同期の非同期切替指示信号に基づき切り替える際、第１、第２のＰＬＬクロックの位相を所定値オフセットさせたクロックに同期させて切り替えることで、切り替え時のパルス幅を当該オフセットさせた位相分とることができる。

本発明によれば、位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供することができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、位相が１８０度異なるＴ／Ｂ２つの外部クロックが供給され、これに対応したＰＬＬ回路を搭載したクロック切替回路に適用したものである。このようなクロック切替回路は、ＱＤＲなど高速ＳＲＡＭのデータ読出し等に好適に使用することができる。

実施の形態１．
本実施の形態においては、上述の図１２に示した従来のクロック切替回路において、短パルスを発生させないようクロック切り替えを制御する制御部を設けるものである。図１は、本発明の実施の形態にかかるクロック切替回路１を示すブロック図である。入力信号ＣＬＫＴとＣＬＫＢは、お互いの位相が１８０°異なる外部入力クロック信号である。ＣＬＫＴ、ＣＬＫＢの入力に対し、それぞれＰＬＬ回路２、３が１台ずつ、合計２台搭載されている。以下、ＣＬＫＴが入力されるＰＬＬ回路をＴ側ＰＬＬ回路２、ＣＬＫＢが入力されるＰＬＬ回路をＢ側ＰＬＬ回路３という。Ｂ側ＰＬＬ回路３は、第１の位相調整回路又は第１のＰＬＬ回路として、Ｔ側ＰＬＬ回路２は、第２の位相調整回路又は第２のＰＬＬ回路として設けられる。

このクロック切替回路１は、内部クロックＰＬＴＴ、ＰＬＴＢ、ＰＬＢＴを出力する。第１の内部クロックとしての内部クロックＰＬＴＴは、Ｔ側ＰＬＬ回路２の出力ＰＬＴ（第１のＰＬＬクロック）からバッファ４、クロックツリー５及び出力バッファ１８を経由し、例えばＳＲＡＭの読出し等、内部の動作クロックとして使用される。また、クロック切替回路１は、クロックツリー１７、出力バッファ１８と同様の遅延を有するクロックツリー５及び出力バッファ６と、レプリカ遅延用の遅延回路（delay）７とを有する。

内部クロックＰＬＴＢは、Ｔ側ＰＬＬ回路２の出力ＰＬＴの反転信号か、又はＢ側ＰＬＬ回路３の出力ＰＬＢ（第２のＰＬＬクロック）のいずれかが選択出力されたものである。このため、クロック切替回路１は、ＰＬＴを反転するインバータ１５と、トランスファゲート（スイッチ）１６と、マルチプレクサ１４とを有する。トランスファゲート１６は、ここではインバータ１５と遅延を揃えるために挿入されている。マルチプレクサ１４は、インバータ１５の出力、すなわちＰＬＴの反転信号か、トランスファゲート１６を介したＰＬＢが入力され、これを後述する切替選択信号ＳＷＴＢにより選択出力する。これが第１の内部クロックとしての内部クロックＰＬＴＢとなる。内部クロックＰＬＴＢは、上記内部クロックＰＬＴＴとは位相が１８０度異なる信号である。この内部クロックＰＬＴＢもクロックツリー１７及び出力バッファ１８を経由し、ＳＲＡＭの読出し等の内部動作クロックとして使用される。

クロック切替回路１は、Ｂ側においても同様に、クロックツリー１７、出力バッファ１８と同様の遅延を有するクロックツリー９及び出力バッファ１０と、レプリカ遅延用の遅延回路（delay）１１とを有する。

遅延回路７は、クロックツリー５乃至出力バッファ１８までの遅延と同じ遅延量（レプリカ遅延）の遅延回路となっており、この遅延回路７を経由した帰還信号ＲＰＴがＴ側ＰＬＬ回路２に帰還されている。また、遅延回路１１は、外部クロックＣＬＫＴのＲｉｓｅエッジと、出力バッファ１８、６、１０の出力遷移点とが一致したタイミングとなるよう調整された遅延量（レプリカ遅延）の遅延回路となっており、この遅延回路１１を経由した帰還信号ＲＰＢがＢ側ＰＬＬ回路３に帰還されている。これらの帰還パスにより、出力バッファ１８から出力される内部クロックＰＬＴＴ及びＰＬＴＢは、外部クロックＣＬＫＴ、ＣＬＫＢと所定の位相差を有するものとなっている。

クロック切替回路１はさらに、外部クロックＣＬＫＢ及びＢ側ＰＬＬ回路３の出力ＰＬＢを入力とし、Ｂ側ＰＬＬ回路３のロック状態を検出するＬｏｃｋ判定回路（ロック状態検出回路）１２を有する。このＬｏｃｋ判定回路１２によって、Ｂ側ＰＬＬ回路３がロック状態にあるか否かを判定する。更に、クロック切替回路１は、Ｌｏｃｋ判定回路１２の出力と、Ｂ側ＰＬＬ回路３の出力クロックＰＬＢに対し位相オフセットを有する後述するクロック（以下、オフセットクロックという。）ＰＬＱＢとを入力とするクロック制御回路１３を有する。クロック制御回路１３は、上述の切替選択信号ＳＷＴＢを生成し、マルチプレクサ１４の切り替えを制御する。

図２は、Ｔ側ＰＬＬ回路２、Ｂ側ＰＬＬ回路３の回路構成の一例を示すブロック図である。Ｔ側ＰＬＬ回路２、Ｂ側ＰＬＬ回路３は、電圧制御発振器２４からオフセットクロックＰＬＱＢを出力するか否かのみが異なる。ここでは、Ｂ側ＰＬＬ回路３として説明する。

図２に示すように、Ｂ側ＰＬＬ回路３は、ＣＬＫＢ及び帰還クロックＲＰＢが入力する周波数位相比較器（ＰＦＤ）２１を有する。更に、チャージポンプ回路（ＣＰ）２２、ローパスフィルタ（ＬＰＦ）２３、及び電圧制御発振器（ＶＣＯ）２４を有する。このＢ側ＰＬＬ回路３においては、位相差比較器２１は、ＵＰ及びＤＮ（Down）の２信号をチャージポンプ回路２２へ入力する。この位相差比較器２１は、入力される２つのクロック（内部クロックＣＬＫＢ及び帰還クロックＲＰＢ）の立ち上がりエッジの位相差を比較し、これを一致させる方向に、ＵＰ又はＤＮを活性化する。このＵＰ又はＤＮ信号を受けたチャージポンプ回路２２は、一定の電流を流し、±両方向に電荷をチャージ（ＵＰであれば＋方向、ＤＮであれば−方向に電荷をチャージ）する。この動作を繰り返すことでローパスフィルタ２３の容量素子は出力周波数に対応した電圧となり、この電圧を電圧制御発振器２４に入力する。電圧制御発振器２４は入力された電圧に応じた周波数で発振する。この信号が必要に応じて分周され位相比較器２１に帰還入力され閉ループを形成する。この閉ループは位相比較器２１に入力される２つのクロック周波数が等しくなると安定する。

図３（ａ）は、Ｂ側ＰＬＬ回路３の電圧制御発振器２４を示す図である。電圧制御発振器２４は、インバータを含む遅延セル４つ（２４ａ〜２４ｄ）によりリングオシレータ部を構成している。ここで、オフセットクロックＰＬＱＢは、外部クロックＣＬＫＢに基づきＢ側ＰＬＬ回路３にて生成されるＰＬＬクロックＰＬＢに対し一定位相オフセットされたクロックある。リングオシレータ部の各遅延セル２４ａ〜２４ｄの出力をクロックＣＫ１〜ＣＫ４とすると、各クロックＣＫ１〜ＣＫ４は、図３（ｂ）に示すように、それぞれ４５°ずつ位相が異なるクロックとなっている。本例においては、これらのうち、例えば、クロックＰＬＢとは位相が９０°異なるクロックＣＫ３をオフセットクロックＰＬＱＢとして使用している。なお、本実施の形態においては、ＣＫ３をオフセットクロックＰＬＱＢとして使用する例について説明したが、ＰＬＬクロックＰＬＢに対し一定位相オフセットされたクロックであればよい。よって、オフセットクロックＰＬＱＢを、例えば、ＰＬＬクロックＰＬＢの遅延出力によって生成することも可能である。

図１に戻って、クロック制御回路１３は、Ｌｏｃｋ判定回路１２にロック状態と判定された際のＬｏｃｋ判定信号（検出信号）１２ａが入力されると、オフセットクロックＰＬＱＢに同期させた切替信号ＳＷＴＢを生成し、マルチプレクサ１４へ出力する。Ｌｏｃｋ判定回路１２のＬｏｃｋ判定信号１２ａは、ＰＬＬクロックＰＬＴ、ＰＬＢとは非同期の信号であり、この信号に基づきマルチプレクサ１４を切り替える非同期切替指示信号として機能する。なお、後述するように、非同期切替指示信号としては、このＬｏｃｋ判定信号１２ａの他、外部から入力されるＰＬＬイネーブル信号ＤＬＬＥ等が含まれる。

マルチプレクサ１４は、内部クロックＰＬＴＢとして、Ｂ側ＰＬＬ回路３がロックする前はＴ側ＰＬＬ回路２のＰＬＬクロックＰＬＴの反転信号を出力する。そして、Ｂ側ＰＬＬ回路３がロックした後はＢ側ＰＬＬ回路３のＰＬＬクロックＰＬＢを出力する。なお、本例においては、トランスファゲート１６はインバータ１５と同一遅延となるよう構成され、バッファ４、８は、インバータ１５又はトランスファゲート１６からマルチプレクサ１４までの遅延と同一となるよう構成されている。従って、Ｔ側ＰＬＬ回路２のＰＬＬクロックＰＬＴ〜内部クロックＰＬＴＴ、Ｂ側ＰＬＬ回路３のＰＬＬクロックＰＬＢ〜内部クロックＰＬＴＢ、及びＰＬＢ〜内部クロックＰＬＢＴの遅延が全て同じとなる。

このクロック切替回路１においては、ＰＬＬ回路３がロックするまでのサイクル期間、Ｔ／Ｂ２つの出力クロックは、互いの位相が１８０度異なることを保証することができない。そこで、ロックされるまでの期間、Ｂ側の１８０度位相を保証するために、Ｔ側のＰＬＬ回路２の出力クロックを反転した信号をＢ側のクロックとして代用する。そして、Ｂ側のＰＬＬ回路３がロックされたら、Ｔ側のＰＬＬ回路２の反転信号をＢ側ＰＬＬ回路３の出力クロックに切り替える。このクロックの切り替え時に、ＰＬＬ回路３の出力クロックＰＬＢに対し、例えば９０度、２７０度など、ある一定値に位相オフセットされたオフセットクロックＰＬＱＢを使用し、このオフセットクロックＰＬＱＢに同期して、上記切り替えを制御する。このことにより、切り替え時の周波数変動もなく、短パルスの発生もなく、広い切り替えタイミング幅（valid window）を確保することができる。

次に、本実施の形態にかかるクロック切替回路の動作について説明する。図４は、電源投入から、ＰＬＬ回路がロックして、内部のクロックに切り替わるまでの動作を示すフローチャートである。また、図５は、そのときのタイミングチャートを示す図である。

先ず、電源投入され、外部クロックＣＬＫＴ、ＣＬＫＢが供給される（ステップＳ１）。内部クロックＰＬＴＢとして電源投入後、Ｂ側ＰＬＬ回路３がロックするまでは、Ｔ側ＰＬＬ回路２のＰＬＬクロックＰＬＴの反転信号が出力される（ステップＳ２）。Ｌｏｃｋ判定回路１２は、ＰＬＬ回路３がロック状態になるのを検出する（ステップＳ３）。そして、Ｌｏｃｋ判定回路１２がロック状態を検出したタイミングｔ１でＬｏｃｋ判定信号１２ａが例えばハイになり、クロック制御回路１３へ供給される。クロック制御回路１３は、このＬｏｃｋ判定信号１２ａに基づきオフセットクロックＰＬＱＢに同期した切替選択信号ＳＷＴＢを生成する（ステップＳ４）。こうして、オフセットクロックＰＬＱＢに同期化された切替信号ＳＷＴＢはマルチプレクサ１４に入力される。この切替信号ＳＷＴＢにより、タイミングｔ２にてマルチプレクサ１４の出力ＰＬＴＢがＴ側ＰＬＬ回路２の反転信号からＢ側ＰＬＬ回路３の出力ＰＬＢに切り替えられる（ステップＳ５）。

本実施の形態においては、Ｔ側ＰＬＬ回路２の反転信号からＢ側ＰＬＬ回路３の出力ＰＬＢに切り替える際、先ず反転信号とＰＬＢとの位相を揃える。そして、両者を切り替える切り替え回路（マルチプレクサ）に使用する切替選択信号ＳＷＴＢを、Ｂ側ＰＬＬ回路３内部に構成されるリングオシレータから、ＰＬＬクロックＰＬＢとは一定位相（例えば９０°）ずらしたオフセットクロックに同期化させる。この切替信号を使用することで、外部クロックＣＬＫＴ、ＣＬＫＢの周波数に依存せず、常にＰＬＬクロックＰＬＢに対し一定の位相ズレを保ったタイミングで、マルチプレクサ１４を切り替え制御することができるため、切り替え時の短パルスなどの発生を防止することができる。

実施の形態２．
次に、実施の形態２について説明する。本実施の形態においては、ＰＬＬイネーブル信号ＤＬＬＥにより、外部クロックＣＬＫＴ、ＣＬＫＢと、内部クロックＰＬＴＴ、ＰＬＴＢとを切り替えるものである。ＰＬＬイネーブル信号は、外部クロックＣＬＫＴ、ＣＬＫＢや、内部クロックＰＬＴＴ、ＰＬＴＢとは非同期に外部から入力され、クロックの切り替えを指示する非同期切替指示信号である。

図６は、本実施の形態にかかるクロック切替回路３１を示すブロック図である。なお、図６に示す本実施の形態にかかるクロック切替回路３１、及び後述する図１１に示す実施の形態３において、図１に示すクロック切替回路１と同一構成要素には同一の符号を付してその詳細な説明を省略する。

図６に示すように、本実施の形態にかかるクロック切替回路３１は、図１に示すクロック切替回路１のクロック制御回路１３の代わりに、第１の切替制御部としてのクロック制御回路３３を有する。クロック制御回路３３は、Ｌｏｃｋ判定回路１２の判定信号１２ａのほか、ＰＬＬイネーブル信号ＤＬＬＥが入力される。また、クロック制御回路３３は、切替信号ＳＷＴＢの他、切替信号ＳＷＢ１、ＳＷＢ２を生成する。

クロック切替回路３１は、さらに、切替信号ＳＷＢ１により、外部クロックＣＬＫＢ又は内部クロックＰＬＴＢを選択してクロックＣＫＴＢとして出力する、第１の外内クロック選択部としてのマルチプレクサ４６を有する。また、遅延回路１１の出力ＲＰＢ又はＢ側ＰＬＬ回路３の出力（ＰＬＬクロックＰＬＢ）を選択し、帰還信号ＦＲＢとしてＢ側ＰＬＬ回路３へ帰還する、第１の帰還パス選択部としてのマルチプレクサ４７を有する。さらに、マルチプレクサ４６と同じ遅延量に構成されたトランスファゲート４８を有する。また、クロック切替回路３１は、Ｔ側についても、Ｂ側と対応する、Ｌｏｃｋ判定信号４２ａを出力するＬｏｃｋ判定回路４２、第２の切替制御部としてのクロック制御回路４３、第２の外内クロック選択部としてのマルチプレクサ４４、第２の帰還パス選択部としてのマルチプレクサ４５を有する。

クロック制御回路３３は、内部クロックＰＬＴＴ、ＰＬＴＢで動作中にＰＬＬイネーブル信号ＤＬＬＥが入力されると、オフセットクロックＰＬＱＢに同期化したマルチプレクサ１４の切替信号ＳＷＴＢを生成し、マルチプレクサ１４の出力を、ＰＬＢからＰＬＴの反転信号に切り替える。また、切替信号ＳＷＴＢより例えば１クロック遅いタイミングでマルチプレクサ４７の切替信号ＳＷＢ２を生成し、マルチプレクサ４７の出力を遅延回路１１の出力ＲＰＢからＰＬＬ回路３の出力ＰＬＢに切り替え、帰還パスを切り替える。これによりＢ側ＰＬＬ回路３はアンロック状態になる。所定経過後ロック状態になると、ＰＬＬ回路２、３の出力ＰＬＴ、ＰＬＢと外部クロックＣＬＫＴ、ＣＬＫＢの位相が揃う。すると、Ｌｏｃｋ判定回路１２によりＬｏｃｋ判定信号１２ａが出力され、クロック制御回路３３は、このＬｏｃｋ判定信号１２ａをオフセットクロックＰＬＱＢに同期化したマルチプレクサ４６の切替信号ＳＷＢ１を生成し、マルチプレクサ４６の出力を内部クロックＰＬＴＢから外部クロックＣＬＫＢに切り替える。Ｔ側についても、マルチプレクサ１４がＰＬＴの反転信号に切り替わった後は同様に、帰還ループを切り替え、ＰＬＬ回路２がロックしたら内部クロックＰＬＴＴから外部クロックＣＬＫＴに切り替える。

一方、外部クロックＣＬＫＴ、ＣＬＫＢで動作中にＰＬＬイネーブル信号が入力されると、クロック制御回路３３、４３は、帰還ループをレプリカ遅延回路からの出力側に切り替え、外部クロックＣＬＫＴ、ＣＬＫＢを内部クロックＰＬＴＴ、ＰＬＴＢに切り替え、ＰＬＬ回路３がロックしたらマルチプレクサ１４の出力をＰＬＴの反転信号からＰＬＢに切り替える。内部クロックＰＬＴＴ、ＰＬＴＢから外部クロックＣＬＫＴ、ＣＬＫＢに切り替える際、ＰＬＴの反転信号とＰＬＢとを切り替えて内部クロックＰＬＴＢを得る際に、各マルチプレクサ１４、４４、４５は、すべてオフセットクロックＰＬＱＴ、ＰＬＱＢに同期化された切替信号にて切り替え制御されるため、短パルスが発生することがない。

次に、本実施の形態にかかるクロック切替回路の動作について説明する。先ず、クロックイネーブル信号ＤＬＬＥに基づき内部クロックから外部クロックに切り替える動作について説明する。図７は、ＰＬＬ出力に基づく内部クロックから外部クロックに切り替える際の動作のフローチャート、図８は、これに対応したタイミングチャートである。なお、マルチプレクサ４４、４５の切り替え制御はマルチプレクサ４６、４７と同様であるので、ここではマルチプレクサ４６、４７の切り替え制御について説明する。内部ＰＬＬクロックで動作中（ステップＳ１１）に、ユーザにより外部からＰＬＬイネーブル信号ＤＬＬＥがオフされる（ステップＳ１２、図８のタイミングｔ１１）。すると、先ずマルチプレクサ１４の出力ＰＬＴＢをＢ側ＰＬＬ回路３の出力ＰＬＢからＴ側ＰＬＬ回路２の反転信号に切り替える（ステップＳ１３、図８のタイミングｔ１２）。このため、クロック制御回路３３は、ＰＬＬイネーブル信号ＤＬＬＥが入力されるとオフセットクロックＰＬＱＢに同期してマルチプレクサ１４を切り替える切替信号ＳＷＴＢを生成し、ＰＬＴＢをＴ側ＰＬＬ回路２の反転信号に切り替える。

次に、Ｂ側ＰＬＬ回路３への帰還信号ＦＲＢを遅延回路１１の出力ＲＰＢからＢ側ＰＬＬ出力ＰＬＢに帰還ループを切り替える（ステップＳ１４、図８のタイミングｔ１３）。このため、クロック制御回路３３は、マルチプレクサ１４の切り替え後であって、オフセットクロックＰＬＱＢに同期したマルチプレクサ４７を切り替える切替信号ＳＷＢ２を生成し、帰還信号ＦＲＢをＢ側ＰＬＬ出力ＰＬＢに切り替える。帰還信号ＦＲＢの切り替えに応じてＢ側ＰＬＬ回路３はアンロック状態となり、Ｌｏｃｋ判定信号１２ａがロウになる。ロックアップ期間の経過後、Ｌｏｃｋ判定回路１２がロックアップを検出する（図８のタイミングｔ１４）と、Ｌｏｃｋ判定信号１２ａがハイになる。クロック制御回路３３は、このＬｏｃｋ判定信号１２ａを受け取るとオフセットクロックＰＬＱＢに同期化した切替信号ＳＷＢ１を生成する（ステップＳ１６）。この切替信号ＳＷＢ１によりマルチプレクサ４６の選択が内部ＰＬＬクロックから外部クロックＣＬＫＢに切り替わる（ステップＳ１７、図８のタイミングｔ１５）。

次に、ＰＬＬイネーブル信号に基づき外部クロックから内部クロックに切り替える動作について説明する。図９は、外部クロックから内部のＰＬＬクロックに切り替える動作を示すフローチャート、図１０は、それに対応したタイミングチャートである。ここでは外部クロックＣＬＫＢから内部クロックＰＬＴＢに切り替える動作について説明するが、これは、外部クロックＣＬＫＢから内部クロックＰＬＴＢに切り替わり、更に内部クロックＰＬＴＢがＴ側ＰＬＬ２の反転信号からＢ側ＰＬＬ３の出力（ＰＬＬクロックＰＬＢ）に切り替わるまでの一連の動作となる。

外部クロックで動作中の場合（ステップＳ２１）、ＰＬＬイネーブル信号がハイになりＰＬＬがイネーブルにされると（ステップＳ２２、図１０のタイミングｔ２１）、先ず、Ｂ側ＰＬＬ回路３への帰還信号ＦＲＢをＢ側ＰＬＬ回路３の出力から遅延回路１１の出力ＲＰＢに切り替える（ステップＳ２３）。同時に、マルチプレクサ４６の選択を外部クロックＣＬＫＢから内部クロックＰＬＴＢとし、これをクロックＣＫＴＢとして出力させる（ステップＳ２４）。このため、クロック制御回路３３は、ＰＬＬイネーブル信号ＤＬＬＥがハイになると、オフセットクロックＰＬＱＢに同期してマルチプレクサ４７、４６を切り替える切替信号ＳＷＢ２、ＳＷＢ１を生成する（図１０のタイミングｔ２２）。なお、これらの切り替えタイミングは、オフセットクロックＰＬＱＢに同期したものであれば同時でなくてもよい。タイミングｔ２２までは帰還信号ＦＲＢとしてＢ側ＰＬＬ回路３の出力を使用しているため、外部クロックＣＬＫＢとＢ側ＰＬＬの出力ＰＬＢとは同位相になっている。また、内部クロックに切り替えられるタイミングｔ２２では、内部クロックＰＬＴＢは、マルチプレクサ１４によりＴ側ＰＬＬ回路２の反転信号が選択されている。

帰還信号ＦＲＢの切り替えによりＢ側ＰＬＬ回路３はアンロック状態となり、Ｌｏｃｋ判定信号１２ａがロウになる（図１０のタイミングｔ２３）。Ｂ側ＰＬＬ回路３はロックアップ動作を開始する（ステップＳ２５）。そして、ロック状態になると、Ｌｏｃｋ判定回路１２がこれを検出してＬｏｃｋ判定信号１２ａが再びハイになる（図１０のタイミングｔ２４）。これを受けてクロック制御回路３３は、このＬｏｃｋ判定信号１２ａをオフセットクロックＰＬＱＢに同期化し、切替信号ＳＷＴＢを生成する（ステップＳ２６）。そして、内部クロックＰＬＴＢを出力しているマルチプレクサ１４の選択をＴ側ＰＬＬ回路２の反転信号からＢ側ＰＬＬ回路３の出力に切り替える（ステップＳ２７、図１０のタイミングｔ２５）。これにより、外部クロックＣＬＫＢから、Ｂ側ＰＬＬ回路３を経由された内部クロックＰＬＴＢに切り替わる。なお、外部クロックＣＬＫＴから内部クロックＰＬＴＴも同様に切り替わる。

本実施の形態においては、外部クロックＣＬＫＴ、ＣＬＫＢと内部クロックＰＬＴＴ、ＰＬＴＢの切り替えを行う際に、ＰＬＬ回路２、３へ帰還する帰還信号ＦＲＴ、ＦＲＢ（帰還ループ）を切り替えて、外部クロックＣＬＫＴ、ＣＬＫＢとＰＬＬ回路２、３の出力クロックＰＬＴ、ＰＬＢの位相を一度合わせ、その後クロックツリーへの切り替えを行う。外部クロックＣＬＫＴ、ＣＬＫＢと内部クロックＰＬＴＴ、ＰＬＴＢの位相が合致することで、実施の形態１と同様な切り替えを行うことができる。すなわち、ＰＬＬ出力の一定位相オフセットされたクロックＰＬＱＴ、ＰＬＱＢに同期させて切り替えを行うことで、クロックツリーに短パルスを発生させることがない。また、内部クロックＰＬＴＴ、ＰＬＴＢから外部クロックＣＬＫＴ、ＣＬＫＢに切り替えるとき同様である。

実施の形態３．
次に、本発明の実施の形態３について説明する。本実施の形態は、外部クロックが停止された時にも、同様な切り替え回路により短パルスが発生させることがないクロック切替回路にかかる。図１１は、本実施の形態にかかるクロック切替回路を示すブロック図である。本実施の形態かかるクロック切替回路５１においては、図６に示すクロック切替回路の各外部クロックに対し、第１、第２の停止制御部としてのクロック・リセット判定回路５２、５４を設けたものである。また、本実施の形態にかかるクロック制御回路５３、５５は、実施の形態２にかかるクロック制御回路４３、３３と異なり、クロック・リセット判定回路５２、５４からのそれぞれクロック・リセット信号ＣＲＳＴ、ＣＲＳＢが供給される。

クロック・リセット判定回路５２、５４は、外部クロックＣＬＫＴ、ＣＬＫＢが供給され、この外部クロックＣＬＫＴ、ＣＬＫＢの周波数が、基準となる一定周波数よりも低い周波数となった場合に、これをクロック停止と判断し、クロック・リセット信号ＣＲＳＴ、ＣＲＳＢを活性化させる。すなわち、例えば、クロック停止と判断した時点で例えばハイとなるクロック・リセット信号ＣＲＳＴをクロック制御回路５３、５５に供給する。クロック制御回路５３、５５は、クロック・リセット信号ＣＲＳＴ、ＣＲＳＢが供給されると、実施の形態２と同様な切り替え制御を行う。このことにより、外部クロックが停止した時にも、内部で短パルスを発生させることなくクロックの停止を実現することができる。

すなわち、クロック制御回路５３、５５は、クロック・リセット信号ＣＲＳＴ、ＣＲＳＢが供給されると、先ずクロック制御回路５５がマルチプレクサ１４の出力をＰＬＢからＰＬＴの反転信号に切り替える。その後、帰還パスを切り替えるため、クロック制御回路５３、５５がそれぞれマルチプレクサ４５、４７の出力をＰＬＬ出力に切り替える。そして、ロックアップが検出され、ＰＬＬ回路２、３の出力ＰＬＴ、ＰＬＢと外部クロックＣＬＫＴ、ＣＬＫＢの位相が揃ったら、クロック制御回路５３、５５は、マルチプレクサ４４、４６の出力を内部クロックＰＬＴＴ、ＰＬＴＢから外部クロックＣＬＫＴ、ＣＬＫＢに切り替える。

本実施の形態においても、２つの異なる位相のクロックを切り替える際に、ＰＬＬの特性を用いて、互いのクロックを予め同位相にロックさせ、その状態でＰＬＬ自身から出力される一定値位相がずれた別クロックによって、同期切り替えを行う。この一連の切り替手順により、切り替え時のハザードや短パルスなどを発生させることがない。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態では、位相調整回路をＰＬＬとして説明したが、ＤＬＬ（Delay Locked Loop）として構成することも可能である。また、実施の形態１においては、Ｌｏｃｋ判定回路１２及びクロック制御回路１３をＢ側に設けるものとして説明したが、Ｔ側に設けることは勿論、双方に設けてもよい。

本発明の実施の形態１にかかるクロック切替回路を示すブロック図である。 Ｔ側ＰＬＬ回路の一例を示すブロック図である。 Ｂ側ＰＬＬ回路の電圧制御発振器を示す図である。 本発明の実施の形態１にかかるクロック切替回路の動作を示すフローチャートである。 本発明の実施の形態１にかかるクロック切替回路のタイミングチャートを示す図である。 本発明の実施の形態２にかかるクロック切替回路を示すブロック図である。 本発明の実施の形態２にかかるクロック切替回路の動作を示す図であって、内部クロックから外部クロックに切り替える動作を示すフローチャートである。 本発明の実施の形態２にかかるクロック切替回路の動作を説明する図であって、内部クロックから外部クロックに切り替える際のタイミングチャートを示す図である。 本発明の実施の形態２にかかるクロック切替回路の動作を示す図であって、外部クロックから内部クロックに切り替える動作を示すフローチャートである。 本発明の実施の形態２にかかるクロック切替回路の動作を説明する図であって、外部クロックから内部クロックに切り替える際のタイミングチャートを示す図である。 本発明の実施の形態３にかかるクロック切替回路を示すブロック図である。 ＱＤＲ製品で使用される従来のクロック切替回路の周辺を示すブロック図である。 従来のクロック切替回路において短パルスが発生する場合を示すタイミングチャートである。 特許文献１に記載のクロック発生回路を示すブロック図である。 （ａ）はセレクタ回路２１５に入力２０３を設けない場合には、出力クロック２０１ｇに非常に短いパルスが発生することを示すタイミングチャートであり、（ｂ）はセレクタ回路２１５に入力２０３を設けた場合には、出力クロック２０１ｇに非常に短いパルスが発生しないことを示すタイミングチャートである。 特許文献２に記載のマイクロコンピュータを示すブロック図である。 特許文献１に記載の切替後のクロックを説明する図である。

符号の説明

１，３１，５１ クロック切替回路
２，３ ＰＬＬ回路
４，８ バッファ
５，９，１７ クロックツリー
６，１０，１８ 出力バッファ
７，１１ 遅延回路
１２，４２ Ｌｏｃｋ判定回路
１３，３３，４３，５３，５５ クロック制御回路
１４，４４，４５，４６，４７ マルチプレクサ
１５ インバータ
１６，４８ トランスファゲート
２１ 位相比較器
２２ チャージポンプ回路
２３ ローパスフィルタ
２４ 電圧制御発振器

Claims (14)

1. 位相が異なる複数のクロックを切り替え出力するクロック切替回路であって、
   第１の外部クロックが入力され第１の位相調整クロックを出力する第１の位相調整回路と、
   前記第１の位相調整クロック、又は当該第１の位相調整クロックとは位相が異なる他のクロックを選択出力する選択部と、
   前記第１の位相調整クロック及び他のクロックとは非同期の非同期切替指示信号に基づき前記選択部を切り替え制御する切替制御部とを有し、
   前記切替制御部は、前記非同期切替指示信号が入力されると、前記第１の位相調整クロックの位相を所定値オフセットさせたオフセットクロックに同期して前記選択部の出力を切り替えさせるクロック切替回路。
2. 前記第１の外部クロックとは位相が異なる第２の外部クロックが入力され第２の位相調整クロックを出力する第２の位相調整回路を有し、
   前記選択部は、前記第１の位相調整クロック、又は前記第２の位相調整クロックの反転信号を選択出力する
   ことを特徴とする請求項１記載のクロック切替回路。
3. 前記第１及び第２の位相調整回路は、それぞれ第１のＰＬＬクロックを出力する第１のＰＬＬ回路、及び第２のＰＬＬクロックを出力する第２のＰＬＬ回路であって、
   前記第１のＰＬＬ回路のロック状態を検出するロック状態検出回路を有し、
   前記ロック状態検出回路は、前記第１のＰＬＬ回路がロック状態になったことを検出すると前記非同期切替指示信号として検出信号を出力し、
   前記切替制御部は、前記検出信号が入力されると、前記オフセットクロックに同期して前記選択部の出力を、前記第２のＰＬＬクロックの反転信号から前記第１のＰＬＬクロックに切り替えさせる
   ことを特徴とする請求項１又は２記載のクロック切替回路。
4. 前記第１の外部クロックは前記第２の外部クロックとは位相が１８０°異なるクロックである
   ことを特徴とする請求項１乃至３のいずれか１項記載のクロック切替回路。
5. 前記第１及び第２のＰＬＬ回路は、それぞれ前記第１及び第２の外部クロックとは所定の位相差を有するそれぞれ前記第１及び第２のＰＬＬクロックを出力させる帰還パスを有する
   ことを特徴とする請求項２又は３記載のクロック切替回路。
6. 第１の外部クロック又は第１の内部クロックを選択出力する第１の外内クロック選択部と、
   前記第１の外部クロックとは位相が異なる第２の外部クロックが入力され第１のＰＬＬクロックを出力するＰＬＬ回路と、
   前記第２の外部クロック又は前記第１の内部クロックとは位相が異なる第２の内部クロックである第２のＰＬＬクロックを選択出力する第２の外内クロック選択部と、
   前記第１及び第２の外部クロックとは非同期で外部から供給される非同期切替指示信号に基づきそれぞれ前記第１及び第２の外内クロック選択部の切り替えを制御するそれぞれ第１及び第２の切替制御部とを有し、
   前記第１及び第２の切替制御部は、前記非同期切替指示信号が入力されると、それぞれ前記第１及び第２のＰＬＬクロックの位相を所定値オフセットさせたそれぞれ第１及び第２のオフセットクロックに同期して、前記第１及び第２の外内クロック選択部の出力を切り替えさせるクロック切替回路。
7. 前記第１の内部クロックは、前記ＰＬＬクロックの反転信号である
   ことを特徴とする請求項６記載のクロック切替回路。
8. 前記第１の外部クロックが入力され第１のＰＬＬクロックを出力する第１のＰＬＬ回路と、
   前記第１の内部クロックを選択出力する選択部とを有し、
   前記ＰＬＬ回路は、第２のＰＬＬクロックを出力する第２のＰＬＬ回路であって、
   前記選択部は、前記第１のＰＬＬクロック又は前記第２のＰＬＬクロックの反転信号を前記第１の内部クロックとして選択出力する
   ことを特徴とする請求項６記載のクロック切替回路。
9. 前記第１のＰＬＬ回路のロック状態を検出する第１のロック状態検出回路を有し、
   前記第１のロック状態検出回路は、前記第１のＰＬＬ回路がロック状態を検出すると前記第１のＰＬＬクロックとは非同期の検出信号を出力し、
   前記第１の切替制御部は、前記検出信号が入力されると、前記第１のオフセットクロックに同期して前記選択部の出力を、前記第２のＰＬＬクロックの反転信号から第１のＰＬＬクロックに切り替えさせる
   ことを特徴とする請求項８記載のクロック切替回路。
10. 前記第１及び第２のＰＬＬ回路は、
    前記外部クロックとは所定の位相差を有するＰＬＬクロックを出力するよう帰還する第１の帰還パスと、前記外部クロックと同相になるよう帰還する第２の帰還パスと、前記第１及び第２の帰還パスを切り替える帰還パス選択部とを有し、
    第１及び第２の切替制御部は、前記非同期切替指示信号が入力されると、それぞれ前記第１及び第２のオフセットクロックに同期して、それぞれ第１のＰＬＬ回路の帰還パス選択部、及び第２のＰＬＬ回路の帰還パス選択部の切り替えを制御する
    ことを特徴とする請求項８又は９項記載のクロック切替回路。
11. 前記第１の外部クロックは前記第２の外部クロックとは位相が１８０°異なるクロックである
    ことを特徴とする請求項８乃至１０のいずれか１項記載のクロック切替回路。
12. 前記第２のＰＬＬ回路のロック状態を検出する第２のロック状態検出回路を有し、
    前記第１及び第２内部クロックを出力中に前記非同期切替指示信号が入力されると、前記第１の切替制御部は、前記選択部の選択を前記第１のＰＬＬクロックから前記第２のＰＬＬクロックの反転信号に切り替えさせ、
    前記第１及び第２の切替制御部は、それぞれ第１及び第２の帰還パス選択部に前記第２の帰還パスを選択させ、
    前記第１及び第２のロック検出回路がそれぞれロック状態を検出して検出信号を出力すると、前記第１及び第２の切替制御部は、前記第１及び第２の外内クロック選択部にそれぞれ第１及び第２の外部クロックを選択出力させる
    ことを特徴とする請求項８乃至１１のいずれか１項記載のクロック切替回路。
13. 前記第１及び第２の外部クロックを出力中に前記非同期切替指示信号が入力されると、前記第１及び第２の切替制御部は、それぞれ第１及び第２の帰還パス選択部に前記第１の帰還パスを選択させ、前記第１及び第２の外内クロック選択部にそれぞれ前記第１及び第２の外部クロックを選択出力させ、
    前記第１のロック検出回路がロック状態を検出して検出信号を出力すると、前記第１の切替制御部は、前記選択部の選択を前記第２のＰＬＬクロックの反転信号から第１のＰＬＬクロックに切り替えさせる
    ことを特徴とする請求項８乃至１１のいずれか１項記載のクロック切替回路。
14. 前記第１及び第２の外部クロックの周波数を検出するそれぞれ第１及び第２の停止制御部を有し、
    前記第１及び第２の停止制御部は、それぞれ前記第１及び第２の外部クロックの周波数が所定値未満になるとこれを検出してそれぞれ第１及び第２の停止制御信号を出力し、
    前記第１及び第２の切替制御部は、それぞれ前記第１及び第２の停止制御信号に基づき、前記第１及び第２のオフセットクロックに同期してそれぞれ前記第１及び第２のＰＬＬ回路が停止するよう制御する
    ことを特徴とする請求項８乃至１１のいずれか１項記載のクロック切替回路。

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