JPH11353878A - 半導体装置 - Google Patents
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- JPH11353878A JPH11353878A JP11086851A JP8685199A JPH11353878A JP H11353878 A JPH11353878 A JP H11353878A JP 11086851 A JP11086851 A JP 11086851A JP 8685199 A JP8685199 A JP 8685199A JP H11353878 A JPH11353878 A JP H11353878A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 外部クロックの位相を調整して所定の位相だ
け遅れた内部クロックを生成するＤＬＬ回路等を備え、
周波数によってリアルクロックとＤＬＬクロックを使い
分ける半導体装置に関し、周波数が比較的高い場合に、
ＤＬＬ回路等にて生成されるクロックの位相とＤＲＡＭ
等に入力されたクロックの位相とを比較して位相の早い
クロックを正確に検出することを目的とする。 【解決手段】 第１のクロックまたは第２のクロックの
いずれか一方と同期したデータを出力する際に、クロッ
ク位相調整回路１内の第１のクロックの遅延量を示す指
示信号に応答して第１のクロックの周波数を判定し、制
御信号を出力するクロック周波数判定部２と、制御信号
に応答して第１のクロックまたは第２のクロックの一方
を選択するクロック選択部３とを備える。
け遅れた内部クロックを生成するＤＬＬ回路等を備え、
周波数によってリアルクロックとＤＬＬクロックを使い
分ける半導体装置に関し、周波数が比較的高い場合に、
ＤＬＬ回路等にて生成されるクロックの位相とＤＲＡＭ
等に入力されたクロックの位相とを比較して位相の早い
クロックを正確に検出することを目的とする。 【解決手段】 第１のクロックまたは第２のクロックの
いずれか一方と同期したデータを出力する際に、クロッ
ク位相調整回路１内の第１のクロックの遅延量を示す指
示信号に応答して第１のクロックの周波数を判定し、制
御信号を出力するクロック周波数判定部２と、制御信号
に応答して第１のクロックまたは第２のクロックの一方
を選択するクロック選択部３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
るクロック（すなわち、外部クロック）の位相を調整し
て同クロックに対し所定の位相だけ遅れた内部クロック
を生成するＤＬＬ（Delay Locked Loop ）回路等のクロ
ック位相調整回路を備えた半導体装置に関する。より詳
しくいえば、本発明は、外部から供給されるクロックに
対し９０°または１２０°等の所定の位相だけ遅れた内
部クロックを生成し、ダイナミック・ランダム・アクセ
ス・メモリ（以後、ＤＲＡＭと略記する）に代表される
高速メモリ等に入力されるデータの位相を上記内部クロ
ックの位相に同期させることにより、特性のばらつきや
周囲温度や電源電圧等の変動に関係なく常に所定の正確
な位相にてデータを取り込んで出力する機能を備えた半
導体装置に関するものである。
るクロック（すなわち、外部クロック）の位相を調整し
て同クロックに対し所定の位相だけ遅れた内部クロック
を生成するＤＬＬ（Delay Locked Loop ）回路等のクロ
ック位相調整回路を備えた半導体装置に関する。より詳
しくいえば、本発明は、外部から供給されるクロックに
対し９０°または１２０°等の所定の位相だけ遅れた内
部クロックを生成し、ダイナミック・ランダム・アクセ
ス・メモリ（以後、ＤＲＡＭと略記する）に代表される
高速メモリ等に入力されるデータの位相を上記内部クロ
ックの位相に同期させることにより、特性のばらつきや
周囲温度や電源電圧等の変動に関係なく常に所定の正確
な位相にてデータを取り込んで出力する機能を備えた半
導体装置に関するものである。
【０００２】
【従来の技術】通常、半導体集積回路（ＬＳＩ）を構成
する半導体チップでは、外部からの入力信号としてデー
タが入力され、この入力されたデータに応じた処理動作
が行われて所望のデータが出力される。一般的にいっ
て、汎用のＬＳＩでは、特性のばらつきや周囲温度や電
源電圧等の変動に関係なく所望のデータを安定に出力す
るためには、外部から入力されるデータに対して、どの
ようなタイミングで同データが出力されるかが重要であ
り、このために、仕様により上記タイミングを予め規定
することが必要になってくる。例えば、ＤＲＡＭでは、
アドレス信号の最大周波数等と共に、アドレス信号の変
化エッジからデータが出力されるタイミングや、データ
を書き込むためのデータセットアップ時間等が予め規定
されている。
する半導体チップでは、外部からの入力信号としてデー
タが入力され、この入力されたデータに応じた処理動作
が行われて所望のデータが出力される。一般的にいっ
て、汎用のＬＳＩでは、特性のばらつきや周囲温度や電
源電圧等の変動に関係なく所望のデータを安定に出力す
るためには、外部から入力されるデータに対して、どの
ようなタイミングで同データが出力されるかが重要であ
り、このために、仕様により上記タイミングを予め規定
することが必要になってくる。例えば、ＤＲＡＭでは、
アドレス信号の最大周波数等と共に、アドレス信号の変
化エッジからデータが出力されるタイミングや、データ
を書き込むためのデータセットアップ時間等が予め規定
されている。
【０００３】近年、コンピュータ・システムにおけるＣ
ＰＵ（中央処理装置）のクロックの高速化、あるいは他
のさまざまな電子回路の処理速度の高速化に伴って、Ｃ
ＰＵ内の主記憶装置やインタフェース部分も高速化する
必要に迫られている。そこで、例えば１００ＭＨｚ以上
でのデータ転送速度を可能にするシンクロナスＤＲＡＭ
（通常、ＳＤＲＡＭと略記される）等の新しいＤＲＡＭ
が各種提案されている。
ＰＵ（中央処理装置）のクロックの高速化、あるいは他
のさまざまな電子回路の処理速度の高速化に伴って、Ｃ
ＰＵ内の主記憶装置やインタフェース部分も高速化する
必要に迫られている。そこで、例えば１００ＭＨｚ以上
でのデータ転送速度を可能にするシンクロナスＤＲＡＭ
（通常、ＳＤＲＡＭと略記される）等の新しいＤＲＡＭ
が各種提案されている。
【０００４】このような高速にて動作するＳＤＲＡＭ等
の新しいＤＲＡＭにおいては、外部から入力されるクロ
ックに対し常に所定の正確な位相（例えば、９０°また
は１２０°等）にてデータの出力を誤りなく行うことが
必要である。このため、通常は、外部から供給される外
部クロックの位相と内部クロックの位相との差を正確に
調整して同内部クロックを生成する機能を有するＤＬＬ
回路等をＤＲＡＭに設け、このＤＬＬ回路にて生成され
た内部クロック、すなわち、ＤＬＬクロックの位相と、
ＤＲＡＭから出力されるデータの位相とを同期させるよ
うにしている。
の新しいＤＲＡＭにおいては、外部から入力されるクロ
ックに対し常に所定の正確な位相（例えば、９０°また
は１２０°等）にてデータの出力を誤りなく行うことが
必要である。このため、通常は、外部から供給される外
部クロックの位相と内部クロックの位相との差を正確に
調整して同内部クロックを生成する機能を有するＤＬＬ
回路等をＤＲＡＭに設け、このＤＬＬ回路にて生成され
た内部クロック、すなわち、ＤＬＬクロックの位相と、
ＤＲＡＭから出力されるデータの位相とを同期させるよ
うにしている。
【０００５】しかしながら、ユーザによっては、上記の
ようなＤＲＡＭを比較的低い周波数にて使用することが
ある。この場合には、クロックが入力されてからデータ
が出力されるまでのクロックアクセス時間が必要以上に
大きくなるのを回避するために、ＤＬＬ回路にて生成さ
れるＤＬＬクロックの位相と、ＤＲＡＭに入力されたま
まのリアルクロックの位相とを比較してタイミングの早
いほうのクロックを検出し、半導体装置（すなわち、半
導体デバイス）内部でのクロックとして使用することと
している。
ようなＤＲＡＭを比較的低い周波数にて使用することが
ある。この場合には、クロックが入力されてからデータ
が出力されるまでのクロックアクセス時間が必要以上に
大きくなるのを回避するために、ＤＬＬ回路にて生成さ
れるＤＬＬクロックの位相と、ＤＲＡＭに入力されたま
まのリアルクロックの位相とを比較してタイミングの早
いほうのクロックを検出し、半導体装置（すなわち、半
導体デバイス）内部でのクロックとして使用することと
している。
【０００６】図２０は、従来のリアルクロックとＤＬＬ
クロックとのクロック位相比較機能を有する半導体装置
の構成例を示す回路ブロック図であり、図２１は、従来
の半導体装置においてリアルクロックとＤＬＬクロック
とのクロック位相比較を行う場合の問題点を説明するた
めのタイミングチャートである。図２０および図２１に
示すような従来のクロック位相比較機能を有する半導体
装置の構成例は、例えば、本願と同一の出願人によりな
された先行特許出願（特願平９−００６７９６号：１９
９７年１月１７日出願）の明細書に開示されている。
クロックとのクロック位相比較機能を有する半導体装置
の構成例を示す回路ブロック図であり、図２１は、従来
の半導体装置においてリアルクロックとＤＬＬクロック
とのクロック位相比較を行う場合の問題点を説明するた
めのタイミングチャートである。図２０および図２１に
示すような従来のクロック位相比較機能を有する半導体
装置の構成例は、例えば、本願と同一の出願人によりな
された先行特許出願（特願平９−００６７９６号：１９
９７年１月１７日出願）の明細書に開示されている。
【０００７】図２０において、従来のクロック位相比較
機能を有する半導体装置は、外部から入力バッファ５０
０を介して入力される外部クロックＥＸＣＬＫを所定の
位相だけ遅延させたＤＬＬクロックＤＬＬＣＬＫを生成
するためのディレイ回路部（後述の図４参照）を含むＤ
ＬＬ回路１００と、このＤＬＬ回路１００から出力され
るＤＬＬクロックの位相と、入力バッファ５００から出
力されるリアルクロックＲＥＣＬＫとのクロック位相比
較を行うクロック位相比較回路１５０とを備えている。
機能を有する半導体装置は、外部から入力バッファ５０
０を介して入力される外部クロックＥＸＣＬＫを所定の
位相だけ遅延させたＤＬＬクロックＤＬＬＣＬＫを生成
するためのディレイ回路部（後述の図４参照）を含むＤ
ＬＬ回路１００と、このＤＬＬ回路１００から出力され
るＤＬＬクロックの位相と、入力バッファ５００から出
力されるリアルクロックＲＥＣＬＫとのクロック位相比
較を行うクロック位相比較回路１５０とを備えている。
【０００８】さらに詳しく説明すると、コンピュータ・
システムを動作させるための基準となる外部クロック
は、入力バッファ５００により所定のレベルになるよう
に調整された後に（例えば、降圧された後に）、ある程
度の位相遅れを有するリアルクロックとして入力バッフ
ァ５００から出力される。また一方で、ＤＬＬ回路１０
０では、ディレイ回路部の複数のディレイ段の段数を制
御することによって、外部クロックに対し９０°または
１２０°等の位相遅れに相当する遅延量を予め設定して
おく。さらに、クロック位相比較回路１５０は、分周回
路４００によりリアルクロックを分周して生成したウィ
ンドウパルス信号Ｓw 内で、上記ディレイ段を通して出
力されるＤＬＬクロックの位相と、ＤＬＬ回路１００を
通さずに入力バッファ５００から直接出力されるリアル
クロックの位相とを比較し、相対的に早いほうの位相に
対応するクロックを出力用の内部クロックとして検出す
る。
システムを動作させるための基準となる外部クロック
は、入力バッファ５００により所定のレベルになるよう
に調整された後に（例えば、降圧された後に）、ある程
度の位相遅れを有するリアルクロックとして入力バッフ
ァ５００から出力される。また一方で、ＤＬＬ回路１０
０では、ディレイ回路部の複数のディレイ段の段数を制
御することによって、外部クロックに対し９０°または
１２０°等の位相遅れに相当する遅延量を予め設定して
おく。さらに、クロック位相比較回路１５０は、分周回
路４００によりリアルクロックを分周して生成したウィ
ンドウパルス信号Ｓw 内で、上記ディレイ段を通して出
力されるＤＬＬクロックの位相と、ＤＬＬ回路１００を
通さずに入力バッファ５００から直接出力されるリアル
クロックの位相とを比較し、相対的に早いほうの位相に
対応するクロックを出力用の内部クロックとして検出す
る。
【０００９】このようにして検出されたＤＬＬクロック
またはリアルクロックのいずれか一方のクロックは、半
導体デバイス内の出力バッファ６００に供給される。こ
のデータ出力バッファ６００は、クロック位相比較回路
１５０から供給されるＤＬＬクロックまたはリアルクロ
ックのいずれか一方のクロックに同期してデータＤＡＴ
Ａを取り込み、出力信号ＤＯＵＴとして外部へ出力す
る。
またはリアルクロックのいずれか一方のクロックは、半
導体デバイス内の出力バッファ６００に供給される。こ
のデータ出力バッファ６００は、クロック位相比較回路
１５０から供給されるＤＬＬクロックまたはリアルクロ
ックのいずれか一方のクロックに同期してデータＤＡＴ
Ａを取り込み、出力信号ＤＯＵＴとして外部へ出力す
る。
【００１０】さらに、図２１の（１）のタイミングチャ
ートを参照しながら、外部クロックのクロック周波数
（クロック周期ｔＣＬＫの逆数）が比較的低い場合に上
記クロック位相比較回路１５０（図２０）によるクロッ
ク位相比較の様子を説明する。このタイミングチャート
に示すように、外部クロックＥＸＣＬＫ（図２１の
（１）の（ａ）部）に対し所定の位相（例えば、１２０
°）だけ遅れたクロックを半導体デバイスの内部クロッ
クとして使用する場合、リアルクロックＲＥＣＬＫ（図
２１の（１）の（ｂ）部）の位相とＤＬＬクロックＤＬ
ＬＣＬＫ（図２１の（１）の（ｃ）部）の位相とを、リ
アルクロックを分周して生成したウィンドウパルス信号
のウィンドウ内（ハッチングを施した部分）で比較す
る。より詳しく説明すると、ウィンドウ内のエッジを取
り出し（ｄｌｏｓ０ｚ，ｄｌｏｓ１ｚ）、この２つのエ
ッジを比較する。リアルクロックの位相の遅れに相当す
る遅延時間ｔd には、クロック信号ラインによる遅れが
含まれる。また一方で、ＤＬＬクロックは、出力バッフ
ァなどの出力回路での遅延時間ｔd ′を見越して位相が
早くなっている（ｔd ′が大きくなるほど、ＤＬＬクロ
ックの位相が早くなる）。クロック位相比較回路１５０
では、上記のウィンドウパルス信号のウィンドウ内に入
っているリアルクロックおよびＤＬＬクロックの立ち上
がりのエッジ（図中の矢印が付記されたエッジ）を比較
し、立ち上がりエッジの早いほうのクロックを検出す
る。この場合（図２１の（１）の場合）には、ＤＬＬク
ロックの位相がリアルクロックの位相よりも早いと判定
され、ＤＬＬクロックＤＬＬＣＬＫがクロック位相比較
回路１５０から出力される。また一方で、リアルクロッ
クの立ち上がりエッジがＤＬＬクロックの立ち上がりエ
ッジよりも早い場合には、リアルクロックの位相がＤＬ
Ｌクロックの位相よりも早いと判定され、リアルクロッ
クＲＥＣＬＫがクロック位相比較回路１５０から出力さ
れることになる。なお、ｄｌｏｓ０ｚおよびｄｌｏｓ１
ｚ（後述の図１１の出力信号Ｓa 、Ｓb にそれぞれ相当
する）は、位相比較のために、リアルクロックとＤＬＬ
クロックからそれぞれ作成した信号である。（図２１の
（１）の（ｄ）部および（ｅ）部参照）。
ートを参照しながら、外部クロックのクロック周波数
（クロック周期ｔＣＬＫの逆数）が比較的低い場合に上
記クロック位相比較回路１５０（図２０）によるクロッ
ク位相比較の様子を説明する。このタイミングチャート
に示すように、外部クロックＥＸＣＬＫ（図２１の
（１）の（ａ）部）に対し所定の位相（例えば、１２０
°）だけ遅れたクロックを半導体デバイスの内部クロッ
クとして使用する場合、リアルクロックＲＥＣＬＫ（図
２１の（１）の（ｂ）部）の位相とＤＬＬクロックＤＬ
ＬＣＬＫ（図２１の（１）の（ｃ）部）の位相とを、リ
アルクロックを分周して生成したウィンドウパルス信号
のウィンドウ内（ハッチングを施した部分）で比較す
る。より詳しく説明すると、ウィンドウ内のエッジを取
り出し（ｄｌｏｓ０ｚ，ｄｌｏｓ１ｚ）、この２つのエ
ッジを比較する。リアルクロックの位相の遅れに相当す
る遅延時間ｔd には、クロック信号ラインによる遅れが
含まれる。また一方で、ＤＬＬクロックは、出力バッフ
ァなどの出力回路での遅延時間ｔd ′を見越して位相が
早くなっている（ｔd ′が大きくなるほど、ＤＬＬクロ
ックの位相が早くなる）。クロック位相比較回路１５０
では、上記のウィンドウパルス信号のウィンドウ内に入
っているリアルクロックおよびＤＬＬクロックの立ち上
がりのエッジ（図中の矢印が付記されたエッジ）を比較
し、立ち上がりエッジの早いほうのクロックを検出す
る。この場合（図２１の（１）の場合）には、ＤＬＬク
ロックの位相がリアルクロックの位相よりも早いと判定
され、ＤＬＬクロックＤＬＬＣＬＫがクロック位相比較
回路１５０から出力される。また一方で、リアルクロッ
クの立ち上がりエッジがＤＬＬクロックの立ち上がりエ
ッジよりも早い場合には、リアルクロックの位相がＤＬ
Ｌクロックの位相よりも早いと判定され、リアルクロッ
クＲＥＣＬＫがクロック位相比較回路１５０から出力さ
れることになる。なお、ｄｌｏｓ０ｚおよびｄｌｏｓ１
ｚ（後述の図１１の出力信号Ｓa 、Ｓb にそれぞれ相当
する）は、位相比較のために、リアルクロックとＤＬＬ
クロックからそれぞれ作成した信号である。（図２１の
（１）の（ｄ）部および（ｅ）部参照）。
【００１１】
【発明が解決しようとする課題】上記のとおり、半導体
デバイスに供給される外部クロックのクロック周波数が
比較的低い場合、かつ、ＤＬＬクロックとして９０°ま
たは１２０°遅れたクロックを用いる場合、従来は、ク
ロックアクセス時間ｔＡＣが必要以上に大きくなるのを
回避するために、ＤＬＬ回路にて生成されるＤＬＬクロ
ックの位相と、ＤＲＡＭに入力されたままのリアルクロ
ックの位相とを比較してタイミングの早いほうのクロッ
クを検出し、半導体デバイスの内部クロックとして使用
していた。
デバイスに供給される外部クロックのクロック周波数が
比較的低い場合、かつ、ＤＬＬクロックとして９０°ま
たは１２０°遅れたクロックを用いる場合、従来は、ク
ロックアクセス時間ｔＡＣが必要以上に大きくなるのを
回避するために、ＤＬＬ回路にて生成されるＤＬＬクロ
ックの位相と、ＤＲＡＭに入力されたままのリアルクロ
ックの位相とを比較してタイミングの早いほうのクロッ
クを検出し、半導体デバイスの内部クロックとして使用
していた。
【００１２】さらに詳しく説明すると、ＤＬＬ回路は、
ＤＲＡＭから出力される信号がシステムのクロックに同
期して出力されるように、内部のクロックの位相を調節
する。半導体チップ内の信号の伝達にはディレイ（遅
延）があるため、ＤＬＬ回路で発生するクロックは、半
導体チップ外のクロックに比べて位相が早くなってい
る。この位相の早いクロックは、半導体チップ内のクロ
ックに対しさらにディレイをかませ、何周期か後のクロ
ックのエッジに対して作られる。
ＤＲＡＭから出力される信号がシステムのクロックに同
期して出力されるように、内部のクロックの位相を調節
する。半導体チップ内の信号の伝達にはディレイ（遅
延）があるため、ＤＬＬ回路で発生するクロックは、半
導体チップ外のクロックに比べて位相が早くなってい
る。この位相の早いクロックは、半導体チップ内のクロ
ックに対しさらにディレイをかませ、何周期か後のクロ
ックのエッジに対して作られる。
【００１３】ここで、外部クロックＥＸＣＬＫ（図２１
の（２）の（ｆ）部）のクロック周波数（クロック周期
ｔＣＬＫの逆数）が比較的高くなった場合を想定する。
この場合も、図２１の（２）のタイミングチャートに示
すように、ウィンドウパルス信号のウィンドウ内（ハッ
チングを施した部分）で、ＤＬＬクロックＤＬＬＣＬＫ
（図２１の（２）の（ｈ）部）の位相と、リアルクロッ
クＲＥＣＬＫの位相（図２１の（２）の（ｇ）部）の位
相との比較がなされる。しかしながら、上記のような条
件の下では、ＤＬＬクロックが、ウィンドウパルス信号
のウィンドウに対し半周期ずれる傾向にあるために、一
方のクロックの位相と他方のクロックの位相との比較を
行った結果、位相の早いほうのクロックと位相の遅れて
いるほうのクロックを逆に判定してしまう可能性が生ず
る。
の（２）の（ｆ）部）のクロック周波数（クロック周期
ｔＣＬＫの逆数）が比較的高くなった場合を想定する。
この場合も、図２１の（２）のタイミングチャートに示
すように、ウィンドウパルス信号のウィンドウ内（ハッ
チングを施した部分）で、ＤＬＬクロックＤＬＬＣＬＫ
（図２１の（２）の（ｈ）部）の位相と、リアルクロッ
クＲＥＣＬＫの位相（図２１の（２）の（ｇ）部）の位
相との比較がなされる。しかしながら、上記のような条
件の下では、ＤＬＬクロックが、ウィンドウパルス信号
のウィンドウに対し半周期ずれる傾向にあるために、一
方のクロックの位相と他方のクロックの位相との比較を
行った結果、位相の早いほうのクロックと位相の遅れて
いるほうのクロックを逆に判定してしまう可能性が生ず
る。
【００１４】すなわち、図２１の（２）においては、外
部クロックのクロック周波数が比較的高くなって半導体
デバイス内部のディレイに対して外部クロックのクロッ
ク周期ｔＣＬＫが相対的に短くなっているために、本来
比較すべきクロックの立ち上がりのエッジ（図中の矢印
がついたエッジ）がウィンドウから出てしまっている。
それゆえに、実際にはＤＬＬクロックの位相のほうが早
いにもかかわらず、反対にＤＬＬクロックの位相のほう
が遅れていると判定される。この結果、クロック位相比
較回路では、相対的に早いＤＬＬクロックＤＬＬＣＬＫ
（図２１の（２）の（ｈ）部）が出力されずに、相対的
に遅いリアルクロックＲＥＣＬＫ（図２１の（２）の
（ｇ）部）が出力されることになり、正しい判定結果が
得られないことになる。なお、図２１の（２）の（ｉ）
部および（ｊ）部に示すｄｌｏｓ０ｚおよびｄｌｏｓ１
ｚ（後述の図１１の出力信号Ｓa およびＳb にそれぞれ
相当する）は、位相比較のために、リアルクロックとＤ
ＬＬクロックからそれぞれ作成した信号である。
部クロックのクロック周波数が比較的高くなって半導体
デバイス内部のディレイに対して外部クロックのクロッ
ク周期ｔＣＬＫが相対的に短くなっているために、本来
比較すべきクロックの立ち上がりのエッジ（図中の矢印
がついたエッジ）がウィンドウから出てしまっている。
それゆえに、実際にはＤＬＬクロックの位相のほうが早
いにもかかわらず、反対にＤＬＬクロックの位相のほう
が遅れていると判定される。この結果、クロック位相比
較回路では、相対的に早いＤＬＬクロックＤＬＬＣＬＫ
（図２１の（２）の（ｈ）部）が出力されずに、相対的
に遅いリアルクロックＲＥＣＬＫ（図２１の（２）の
（ｇ）部）が出力されることになり、正しい判定結果が
得られないことになる。なお、図２１の（２）の（ｉ）
部および（ｊ）部に示すｄｌｏｓ０ｚおよびｄｌｏｓ１
ｚ（後述の図１１の出力信号Ｓa およびＳb にそれぞれ
相当する）は、位相比較のために、リアルクロックとＤ
ＬＬクロックからそれぞれ作成した信号である。
【００１５】本発明は上記問題点に鑑みてなされたもの
であり、外部クロックのクロック周波数が比較的高い場
合でも、ＤＬＬ回路等にて生成されるクロックの位相
と、ＤＲＡＭ等に入力されたままのクロックの位相とを
比較する際に、位相の早いほうのクロックを正確に検出
することが可能な半導体装置を提供することを目的とす
るものである。
であり、外部クロックのクロック周波数が比較的高い場
合でも、ＤＬＬ回路等にて生成されるクロックの位相
と、ＤＲＡＭ等に入力されたままのクロックの位相とを
比較する際に、位相の早いほうのクロックを正確に検出
することが可能な半導体装置を提供することを目的とす
るものである。
【００１６】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、本発明
のクロック位相比較機能を有する半導体装置の構成を簡
略化して示すこととする。上記問題点を解決するため
に、本発明の半導体装置は、図１に示すように、装置外
部から入力されるクロック信号（すなわち、外部クロッ
ク）に基づき、装置内部で位相の調整がされていない第
１のクロックＣＬＫ１の位相を調整して外部クロック
（ＥＸＣＬＫ）に対し所定の位相（例えば、９０°また
は１２０°分の位相）だけ遅れた第２のクロックＣＬＫ
２を生成するクロック位相調整回路１を有しており、上
記第１のクロックまたは上記第２のクロックのいずれか
一方と同期したデータＤＡＴＡを出力するように構成さ
れる。ただし、第２のクロックＣＬＫ２は、前述したよ
うに、出力回路でのディレイ分だけ位相が早くなってい
る。
成を示すブロック図である。ただし、ここでは、本発明
のクロック位相比較機能を有する半導体装置の構成を簡
略化して示すこととする。上記問題点を解決するため
に、本発明の半導体装置は、図１に示すように、装置外
部から入力されるクロック信号（すなわち、外部クロッ
ク）に基づき、装置内部で位相の調整がされていない第
１のクロックＣＬＫ１の位相を調整して外部クロック
（ＥＸＣＬＫ）に対し所定の位相（例えば、９０°また
は１２０°分の位相）だけ遅れた第２のクロックＣＬＫ
２を生成するクロック位相調整回路１を有しており、上
記第１のクロックまたは上記第２のクロックのいずれか
一方と同期したデータＤＡＴＡを出力するように構成さ
れる。ただし、第２のクロックＣＬＫ２は、前述したよ
うに、出力回路でのディレイ分だけ位相が早くなってい
る。
【００１７】さらに、図１に示すように、本発明の半導
体装置は、上記クロック位相調整回路１内の第１のクロ
ックＣＬＫ１の遅延量を示す指示信号Ｓd に応答して上
記第１のクロックＣＬＫ１の周波数を判定し、制御信号
（Ｓe ）を出力するクロック周波数判定部２と、上記制
御信号に応答して上記第１のクロックＣＬＫ１または第
２のクロックＣＬＫ２の一方を選択するクロック選択部
３とを備える。この場合、好ましくは、第２のクロック
ＣＬＫ２は、ＤＬＬ回路等からなるクロック位相調整回
路１にて生成されるＤＬＬクロックであり、第１のクロ
ックＣＬＫ１は、半導体装置に入力されたままのリアル
クロックである。さらに、上記のようなクロック位相比
較を行うか否かは、クロック周波数判定部２から出力さ
れる制御信号であるイネーブル信号Ｓe により決定され
る。
体装置は、上記クロック位相調整回路１内の第１のクロ
ックＣＬＫ１の遅延量を示す指示信号Ｓd に応答して上
記第１のクロックＣＬＫ１の周波数を判定し、制御信号
（Ｓe ）を出力するクロック周波数判定部２と、上記制
御信号に応答して上記第１のクロックＣＬＫ１または第
２のクロックＣＬＫ２の一方を選択するクロック選択部
３とを備える。この場合、好ましくは、第２のクロック
ＣＬＫ２は、ＤＬＬ回路等からなるクロック位相調整回
路１にて生成されるＤＬＬクロックであり、第１のクロ
ックＣＬＫ１は、半導体装置に入力されたままのリアル
クロックである。さらに、上記のようなクロック位相比
較を行うか否かは、クロック周波数判定部２から出力さ
れる制御信号であるイネーブル信号Ｓe により決定され
る。
【００１８】さらに、好ましくは、本発明の半導体装置
において、上記クロック位相調整回路１は、上記第１の
クロックＣＬＫ１の位相を遅延させるためのディレイ段
を有するディレイ回路部を含み、上記指示信号Ｓd は、
上記ディレイ回路部の上記ディレイ段の段数を表す信号
になっている。さらに、好ましくは、本発明の半導体装
置においては、上記制御信号のレベルが、上記半導体装
置の動作環境により幾度も変動するのを防止するため
に、上記クロック周波数判定部２はヒステリシス特性を
有する。
において、上記クロック位相調整回路１は、上記第１の
クロックＣＬＫ１の位相を遅延させるためのディレイ段
を有するディレイ回路部を含み、上記指示信号Ｓd は、
上記ディレイ回路部の上記ディレイ段の段数を表す信号
になっている。さらに、好ましくは、本発明の半導体装
置においては、上記制御信号のレベルが、上記半導体装
置の動作環境により幾度も変動するのを防止するため
に、上記クロック周波数判定部２はヒステリシス特性を
有する。
【００１９】さらに、好ましくは、本発明の半導体装置
においては、上記制御信号が、上記第１のクロックＣＬ
Ｋ１の周波数が予め定められた基準値よりも高いことを
示している場合、上記クロック選択部３は、上記第１の
クロックＣＬＫ１と上記第２のクロックＣＬＫ２との位
相比較を行わないこととし、この第２のクロックＣＬＫ
２を出力するようになっている。
においては、上記制御信号が、上記第１のクロックＣＬ
Ｋ１の周波数が予め定められた基準値よりも高いことを
示している場合、上記クロック選択部３は、上記第１の
クロックＣＬＫ１と上記第２のクロックＣＬＫ２との位
相比較を行わないこととし、この第２のクロックＣＬＫ
２を出力するようになっている。
【００２０】さらに、図１においては、クロック位相調
整回路１の入力側には、従来の入力バッファ５００（図
２０）とほぼ同じ機能を有する入力回路５が設けられて
いる。また一方で、クロック位相調整回路１の出力側に
は、従来の出力バッファ６００（図２０）とほぼ同じ機
能を有する出力回路６が、クロック選択部３を介して設
けられている。コンピュータ・システムを動作させるた
めの基準となる外部クロックＥＸＣＬＫは、入力回路５
により所定のレベルになるまで降圧され、第１のクロッ
クＣＬＫ１として出力される。この第１のクロックＣＬ
Ｋ１は、クロック位相調整回路１内のディレイ回路部に
供給され、また一方で、従来の分周回路４００とほぼ同
じ機能を有する分周回路４により分周され、クロック位
相比較用のウィンドウを提供するためのウィンドウパル
ス信号Ｓw としてクロック選択部３に供給される。
整回路１の入力側には、従来の入力バッファ５００（図
２０）とほぼ同じ機能を有する入力回路５が設けられて
いる。また一方で、クロック位相調整回路１の出力側に
は、従来の出力バッファ６００（図２０）とほぼ同じ機
能を有する出力回路６が、クロック選択部３を介して設
けられている。コンピュータ・システムを動作させるた
めの基準となる外部クロックＥＸＣＬＫは、入力回路５
により所定のレベルになるまで降圧され、第１のクロッ
クＣＬＫ１として出力される。この第１のクロックＣＬ
Ｋ１は、クロック位相調整回路１内のディレイ回路部に
供給され、また一方で、従来の分周回路４００とほぼ同
じ機能を有する分周回路４により分周され、クロック位
相比較用のウィンドウを提供するためのウィンドウパル
ス信号Ｓw としてクロック選択部３に供給される。
【００２１】また一方で、本発明の好ましい実施態様に
係る半導体装置は、第１のクロックが入力され、可変の
遅延回路を通して上記第１のクロックの位相を遅延させ
ることにより出力回路用のクロックとして用いて、出力
が外部クロックと同期がとれるように調節した第２のク
ロックを生成するクロック位相調整回路と、上記可変の
遅延回路における上記第１のクロックの遅延量に基づい
て上記第１のクロックの周波数を判定し、所定の制御信
号を出力するクロック周波数判定回路と、この制御信号
に応じて上記第１のクロックまたは上記第２のクロック
のいずれか一方を選択し、このようにして選択された第
１のクロックまたは第２のクロックのいずれか一方の信
号を内部回路に送出するクロック選択回路とを備えてい
る。
係る半導体装置は、第１のクロックが入力され、可変の
遅延回路を通して上記第１のクロックの位相を遅延させ
ることにより出力回路用のクロックとして用いて、出力
が外部クロックと同期がとれるように調節した第２のク
ロックを生成するクロック位相調整回路と、上記可変の
遅延回路における上記第１のクロックの遅延量に基づい
て上記第１のクロックの周波数を判定し、所定の制御信
号を出力するクロック周波数判定回路と、この制御信号
に応じて上記第１のクロックまたは上記第２のクロック
のいずれか一方を選択し、このようにして選択された第
１のクロックまたは第２のクロックのいずれか一方の信
号を内部回路に送出するクロック選択回路とを備えてい
る。
【００２２】さらに詳しく説明すると、本発明の半導体
装置では、まずシミュレーションによって、第１のクロ
ックＣＬＫ１の位相と第２のクロックＣＬＫ２の位相と
の位相差に関し、クロック位相比較が正確に行われるよ
うな第１のクロックＣＬＫ１の周波数ｆ１（すなわち、
図２１の（２）に示したように外部クロックのクロック
周期ｔＣＬＫの１／２（ｔＣＬＫ／２＝ウィンドウ）以
上の位相差がつく周波数の上限）を予め求めると共に、
上記２つのクロックの位相が同程度になる周波数ｆ２を
予め求めておく。さらに、そのときのディレイ段の段数
も予め求めておく。
装置では、まずシミュレーションによって、第１のクロ
ックＣＬＫ１の位相と第２のクロックＣＬＫ２の位相と
の位相差に関し、クロック位相比較が正確に行われるよ
うな第１のクロックＣＬＫ１の周波数ｆ１（すなわち、
図２１の（２）に示したように外部クロックのクロック
周期ｔＣＬＫの１／２（ｔＣＬＫ／２＝ウィンドウ）以
上の位相差がつく周波数の上限）を予め求めると共に、
上記２つのクロックの位相が同程度になる周波数ｆ２を
予め求めておく。さらに、そのときのディレイ段の段数
も予め求めておく。
【００２３】一般的にいって、ＤＬＬ回路等においてロ
ックオンされる複数のディレイ段の段数は、第１のクロ
ックＣＬＫ１の周波数（すなわち、外部クロックのクロ
ック周波数）が高いと少なく、上記周波数が低いと多く
なる。このような特性を旨く利用し、ディレイ段の段数
に基づき、クロック周波数判定部２によりＣＬＫの周波
数を判定することによってクロック選択部３を制御す
る。より具体的にいえば、周波数ｆ１のときのディレイ
段の段数ｎ１と、周波数ｆ２のときのディレイ段の段数
ｎ２との間の段数ｎ３に対応するノードにクロック周波
数判定部２を接続し、ＤＬＬ回路等からなるクロック位
相調整回路１にてロックオンされたディレイ段の段数
が、上記の段数ｎ３より多いか少ないかを判定する（ｆ
２＜ｆ１、ｎ２＞ｎ３＞ｎ１）。この場合、ＤＬＬ回路
等のディレイ段の段数には限りがあり、このディレイ段
を使い切ると、ロックオンが不可能になる点に注意すべ
きである。
ックオンされる複数のディレイ段の段数は、第１のクロ
ックＣＬＫ１の周波数（すなわち、外部クロックのクロ
ック周波数）が高いと少なく、上記周波数が低いと多く
なる。このような特性を旨く利用し、ディレイ段の段数
に基づき、クロック周波数判定部２によりＣＬＫの周波
数を判定することによってクロック選択部３を制御す
る。より具体的にいえば、周波数ｆ１のときのディレイ
段の段数ｎ１と、周波数ｆ２のときのディレイ段の段数
ｎ２との間の段数ｎ３に対応するノードにクロック周波
数判定部２を接続し、ＤＬＬ回路等からなるクロック位
相調整回路１にてロックオンされたディレイ段の段数
が、上記の段数ｎ３より多いか少ないかを判定する（ｆ
２＜ｆ１、ｎ２＞ｎ３＞ｎ１）。この場合、ＤＬＬ回路
等のディレイ段の段数には限りがあり、このディレイ段
を使い切ると、ロックオンが不可能になる点に注意すべ
きである。
【００２４】クロック位相調整回路１にてロックオンさ
れたディレイ段の段数が、段数ｎ３より多い場合は、ク
ロック周波数判定部２からイネーブル信号Ｓe （例え
ば、後述の図４に示すクロック選択イネーブル信号ＣＬ
ＫＳＥＮ）が出力され、クロック選択部３を動作させ
る。このクロック選択部３によって、自動的に早いほう
の位相に相当するクロックが選択され、第１のクロック
ＣＬＫ１と第２のクロックＣＬＫ２との間の選択切り替
えがスムーズに行われる。それゆえに、第１のクロック
ＣＬＫ１の周波数に変動があった場合でも、クロックア
クセス時間ｔＡＣが突然変化することがなくなり、スム
ーズに変化するようになる。さらに、クロック位相調整
回路１にてロックオンされたディレイ段の段数が、段数
ｎ２よりもはるかに多くなったときには、ＤＬＬ回路等
からなるクロック位相調整回路１の動作を停止させるこ
とによって、ＤＬＬ回路等の動作により発生する消費電
力を最小限に抑制することができる。
れたディレイ段の段数が、段数ｎ３より多い場合は、ク
ロック周波数判定部２からイネーブル信号Ｓe （例え
ば、後述の図４に示すクロック選択イネーブル信号ＣＬ
ＫＳＥＮ）が出力され、クロック選択部３を動作させ
る。このクロック選択部３によって、自動的に早いほう
の位相に相当するクロックが選択され、第１のクロック
ＣＬＫ１と第２のクロックＣＬＫ２との間の選択切り替
えがスムーズに行われる。それゆえに、第１のクロック
ＣＬＫ１の周波数に変動があった場合でも、クロックア
クセス時間ｔＡＣが突然変化することがなくなり、スム
ーズに変化するようになる。さらに、クロック位相調整
回路１にてロックオンされたディレイ段の段数が、段数
ｎ２よりもはるかに多くなったときには、ＤＬＬ回路等
からなるクロック位相調整回路１の動作を停止させるこ
とによって、ＤＬＬ回路等の動作により発生する消費電
力を最小限に抑制することができる。
【００２５】また一方で、クロック位相調整回路１にて
ロックオンされたディレイ段の段数が、段数ｎ１より少
ない場合は、クロック選択回路３０（後述の図４参照）
等のクロック選択部３において第１のクロックＣＬＫ１
と第２のクロックＣＬＫ２との位相比較が正確に行えな
いため、クロック周波数判定部２からクロック選択部３
へイネーブル信号Ｓe が供給されなくなり、クロック選
択部３が動作しなくなる。このときは、常に、クロック
位相調整回路１にて生成される第２のクロックＣＬＫ２
を内部クロックとして使用する。
ロックオンされたディレイ段の段数が、段数ｎ１より少
ない場合は、クロック選択回路３０（後述の図４参照）
等のクロック選択部３において第１のクロックＣＬＫ１
と第２のクロックＣＬＫ２との位相比較が正確に行えな
いため、クロック周波数判定部２からクロック選択部３
へイネーブル信号Ｓe が供給されなくなり、クロック選
択部３が動作しなくなる。このときは、常に、クロック
位相調整回路１にて生成される第２のクロックＣＬＫ２
を内部クロックとして使用する。
【００２６】さらに、電源電圧等の動作環境が変化する
ことによってクロックの位相の判定結果が頻繁に変わっ
てしまうと、半導体デバイス内部で使用するクロックが
度々変化することになり、半導体デバイスそのものの動
作が不安定になるおそれが生ずる。このために、クロッ
ク周波数判定部２にヒステリシスをもたせ、上記判定結
果に対応するイネーブル信号Ｓe を変化しにくくするこ
とによって半導体デバイス内部で使用するクロックを安
定させるようにしている。
ことによってクロックの位相の判定結果が頻繁に変わっ
てしまうと、半導体デバイス内部で使用するクロックが
度々変化することになり、半導体デバイスそのものの動
作が不安定になるおそれが生ずる。このために、クロッ
ク周波数判定部２にヒステリシスをもたせ、上記判定結
果に対応するイネーブル信号Ｓe を変化しにくくするこ
とによって半導体デバイス内部で使用するクロックを安
定させるようにしている。
【００２７】かくして、本発明では、外部クロックのク
ロック周波数が比較的高い場合でも、ＤＬＬ回路等にて
生成されるクロックの位相と、ＤＲＡＭ等に入力された
ままのクロックの位相とのクロック位相比較を行うか否
かの判断を適切に行うことによって、位相の早いほうの
クロックを正確に選択することができる。また一方で、
外部クロックのクロック周波数がある程度低くなった場
合には、ＤＬＬ回路等の動作を停止させることによっ
て、ＤＬＬ回路等の動作により発生する消費電力を最小
限に抑制することができる。それゆえに、一つの半導体
チップ内で従来よりもはるかに広範囲のクロック周波数
に対応することが可能になる。
ロック周波数が比較的高い場合でも、ＤＬＬ回路等にて
生成されるクロックの位相と、ＤＲＡＭ等に入力された
ままのクロックの位相とのクロック位相比較を行うか否
かの判断を適切に行うことによって、位相の早いほうの
クロックを正確に選択することができる。また一方で、
外部クロックのクロック周波数がある程度低くなった場
合には、ＤＬＬ回路等の動作を停止させることによっ
て、ＤＬＬ回路等の動作により発生する消費電力を最小
限に抑制することができる。それゆえに、一つの半導体
チップ内で従来よりもはるかに広範囲のクロック周波数
に対応することが可能になる。
【００２８】
【発明の実施の形態】以下、添付図面（図２〜図１９）
を参照しながら本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。
を参照しながら本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。
【００２９】図２は、本発明の半導体装置が適用される
シンクロナスＤＲＡＭの概略的構成を示すブロック図で
あり、図３は、図２のシンクロナスＤＲＡＭの動作を説
明するためのタイミングチャートである。ただし、ここ
では、一般に使用されているシンクロナスＤＲＡＭの一
例を示すこととする。図２に示すシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）からなる半導体チップは、チップ内のメ
モリ領域を構成するための複数のバンク（例えば、バン
クＮｏ．０、Ｎｏ．１）を有する２０４８ビット×２０
４８ビット（ただし、このビット構成にはこだわらな
い）のＤＲＡＭコア１０８ａ、１０８ｂと、これらのＤ
ＲＡＭコア１０８ａ、１０８ｂに供給すべき各種の制御
信号（ＤＲＡＭコアに対するローアドレスストローブ制
御信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、
およびライトイネーブル信号ＷＥ）を保持する制御信号
ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モード
を特定するためのモードレジスタ１０６と、コラムアド
レスをカウントしてデータをアクセスするためのコラム
アドレスカウンタ１０７ａ、１０７ｂとを備えている。
シンクロナスＤＲＡＭの概略的構成を示すブロック図で
あり、図３は、図２のシンクロナスＤＲＡＭの動作を説
明するためのタイミングチャートである。ただし、ここ
では、一般に使用されているシンクロナスＤＲＡＭの一
例を示すこととする。図２に示すシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）からなる半導体チップは、チップ内のメ
モリ領域を構成するための複数のバンク（例えば、バン
クＮｏ．０、Ｎｏ．１）を有する２０４８ビット×２０
４８ビット（ただし、このビット構成にはこだわらな
い）のＤＲＡＭコア１０８ａ、１０８ｂと、これらのＤ
ＲＡＭコア１０８ａ、１０８ｂに供給すべき各種の制御
信号（ＤＲＡＭコアに対するローアドレスストローブ制
御信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、
およびライトイネーブル信号ＷＥ）を保持する制御信号
ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モード
を特定するためのモードレジスタ１０６と、コラムアド
レスをカウントしてデータをアクセスするためのコラム
アドレスカウンタ１０７ａ、１０７ｂとを備えている。
【００３０】さらに、図２に示す半導体チップは、クロ
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロックＣＬＫ（例
えば、前述の外部クロックＥＸＣＬＫ）を保持して他の
回路部に供給するためのクロックバッファ１０１と、各
種のコマンド信号（チップセレクト信号／ＣＳ、ローア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、およびライトイネーブル信号／Ｗ
Ｅ）をデコードして上記制御信号ラッチ１０５ａ、１０
５ｂおよびモードレジスタ１０６に供給するコマンドデ
コーダ１０２と、ローアドレスおよびコラムアドレスを
含むメモリアドレス信号Ａ０〜Ａ１０、およびバンクア
ドレス信号Ａ１１を保持してモードレジスタ１０６、コ
ラムアドレスカウンタ１０７ａ、１０７ｂおよびＤＲＡ
Ｍコア１０８ａ、１０８ｂに供給するアドレスバッファ
／レジスタおよびバンクセレクタ１０３と、各種のデー
タＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲ
ＡＭコアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／
レジスタ１０４とを備えている。
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロックＣＬＫ（例
えば、前述の外部クロックＥＸＣＬＫ）を保持して他の
回路部に供給するためのクロックバッファ１０１と、各
種のコマンド信号（チップセレクト信号／ＣＳ、ローア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、およびライトイネーブル信号／Ｗ
Ｅ）をデコードして上記制御信号ラッチ１０５ａ、１０
５ｂおよびモードレジスタ１０６に供給するコマンドデ
コーダ１０２と、ローアドレスおよびコラムアドレスを
含むメモリアドレス信号Ａ０〜Ａ１０、およびバンクア
ドレス信号Ａ１１を保持してモードレジスタ１０６、コ
ラムアドレスカウンタ１０７ａ、１０７ｂおよびＤＲＡ
Ｍコア１０８ａ、１０８ｂに供給するアドレスバッファ
／レジスタおよびバンクセレクタ１０３と、各種のデー
タＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲ
ＡＭコアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／
レジスタ１０４とを備えている。
【００３１】さらに、図２において、チップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合せに
より各種のコマンドを入力することによって動作モード
が決定されるようになっている。これらの各種コマンド
は、コマンドデコーダ１０２により解読され、動作モー
ドに応じて各回路を制御することになる。また一方で、
上記のチップセレクト信号／ＣＳ、ローアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、およびライトイネーブル信号／ＷＥは、制御信号
ラッチ１０５ａと１０５ｂにも入力され、次のコマンド
が入力されるまで現在のコマンド信号の状態がラッチさ
れる。
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合せに
より各種のコマンドを入力することによって動作モード
が決定されるようになっている。これらの各種コマンド
は、コマンドデコーダ１０２により解読され、動作モー
ドに応じて各回路を制御することになる。また一方で、
上記のチップセレクト信号／ＣＳ、ローアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、およびライトイネーブル信号／ＷＥは、制御信号
ラッチ１０５ａと１０５ｂにも入力され、次のコマンド
が入力されるまで現在のコマンド信号の状態がラッチさ
れる。
【００３２】さらにまた、図２において、メモリアドレ
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ１０３により降圧されて各バンク
のロードアドレスとして使用されると共に、コラムアド
レスカウンタ１０７ａ、１０７ｂの初期値として使用さ
れる。ＤＲＡＭコア１０８ａ、１０８ｂから読み出され
た信号は、Ｉ／Ｏデータバッファ／レジスタ１０４によ
り増幅され、外部から入力されるクロックＣＬＫの立ち
上がりに同期して出力される。データ入力についても同
様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１
０４に入力されたデータがＤＲＡＭコア１０８ａ、１０
８ｂに書き込まれる。
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ１０３により降圧されて各バンク
のロードアドレスとして使用されると共に、コラムアド
レスカウンタ１０７ａ、１０７ｂの初期値として使用さ
れる。ＤＲＡＭコア１０８ａ、１０８ｂから読み出され
た信号は、Ｉ／Ｏデータバッファ／レジスタ１０４によ
り増幅され、外部から入力されるクロックＣＬＫの立ち
上がりに同期して出力される。データ入力についても同
様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１
０４に入力されたデータがＤＲＡＭコア１０８ａ、１０
８ｂに書き込まれる。
【００３３】図３に示すタイミングチャートにおいて
は、（ａ）部のクロックＣＬＫの立ち上がりに同期して
各種の制御信号がＤＲＡＭコアに入力され（（ｂ）部に
示す）、このＤＲＡＭコア内のデータが読み出される。
この場合、まず初めに、ＤＲＡＭコア内のメモリマトリ
ックスのローアドレス（Row Address ）が選択され、所
定の遅れ時間（後述のローアドレスアクセス時間ｔＲＣ
Ｄに相当する）が経過した後にコラムアドレス（Column
Address）が選択されてデータ読み出し動作が開始され
る。
は、（ａ）部のクロックＣＬＫの立ち上がりに同期して
各種の制御信号がＤＲＡＭコアに入力され（（ｂ）部に
示す）、このＤＲＡＭコア内のデータが読み出される。
この場合、まず初めに、ＤＲＡＭコア内のメモリマトリ
ックスのローアドレス（Row Address ）が選択され、所
定の遅れ時間（後述のローアドレスアクセス時間ｔＲＣ
Ｄに相当する）が経過した後にコラムアドレス（Column
Address）が選択されてデータ読み出し動作が開始され
る。
【００３４】さらに詳しく説明すると、ＳＤＲＡＭから
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性状態になり、ローアドレス
に応じたワード線を選択し、この選択されたワード線上
のセル情報をビット線に出力した後に、センスアンプに
て増幅する。また一方で、上記のローアドレスのアクセ
スに関係した部分の動作時間（ローアドレスアクセス時
間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡ
Ｄ）およびコラムアドレスを入力する。このコラムアド
レスに従って、選択されたセンスアンプのデータをデー
タバス線に出力した後に、データバスアンプにて増幅
し、出力バッファによりさらに増幅することによって出
力端子にデータＤＱが出力される（（ｃ）部に示す）。
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性状態になり、ローアドレス
に応じたワード線を選択し、この選択されたワード線上
のセル情報をビット線に出力した後に、センスアンプに
て増幅する。また一方で、上記のローアドレスのアクセ
スに関係した部分の動作時間（ローアドレスアクセス時
間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡ
Ｄ）およびコラムアドレスを入力する。このコラムアド
レスに従って、選択されたセンスアンプのデータをデー
タバス線に出力した後に、データバスアンプにて増幅
し、出力バッファによりさらに増幅することによって出
力端子にデータＤＱが出力される（（ｃ）部に示す）。
【００３５】これら一連の動作は汎用のＤＲＡＭの動作
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロック等のクロックＣＬＫの周期に等しくな
る。
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロック等のクロックＣＬＫの周期に等しくな
る。
【００３６】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもクロックＣＬＫの立ち上がり時点を基準に
して定義される。図３において、ｔＲＡＣは、ローアド
レスストローブ信号／ＲＡＳが発生してからデータが出
力されるまでの時間を意味すローアドレスストローブ信
号アクセス時間を示し、ｔＣＡＣは、コラムアドレスス
トローブ信号／ＣＡＳが発生してからデータが出力され
るまでの時間を意味するコラムアドレスストローブ信号
アクセス時間を示し、そして、ｔＡＣは、前述したよう
にクロックＣＬＫからデータ出力までの時間遅れを示す
クロックアクセス時間を示している。上記ＳＤＲＡＭを
高速のメモリシステムにて使用する場合、コマンド信号
を入力してから最初にデータが得られるまでの時間を示
すｔＲＡＣやｔＣＡＣも重要であるが、データの転送速
度を高める上では、クロックアクセス時間ｔＡＣも重要
である。この理由として、クロックアクセス時間ｔＡＣ
が遅れると、出力されるデータの内の有効な部分が少な
くなり、ＣＰＵ等の外部回路側のセットアップやホール
ド等の動作が苦しくなることが挙げられる。また一方
で、クロックの次のエッジでデータ出力を確定すること
ができなくなることも挙げられる。
り、いずれもクロックＣＬＫの立ち上がり時点を基準に
して定義される。図３において、ｔＲＡＣは、ローアド
レスストローブ信号／ＲＡＳが発生してからデータが出
力されるまでの時間を意味すローアドレスストローブ信
号アクセス時間を示し、ｔＣＡＣは、コラムアドレスス
トローブ信号／ＣＡＳが発生してからデータが出力され
るまでの時間を意味するコラムアドレスストローブ信号
アクセス時間を示し、そして、ｔＡＣは、前述したよう
にクロックＣＬＫからデータ出力までの時間遅れを示す
クロックアクセス時間を示している。上記ＳＤＲＡＭを
高速のメモリシステムにて使用する場合、コマンド信号
を入力してから最初にデータが得られるまでの時間を示
すｔＲＡＣやｔＣＡＣも重要であるが、データの転送速
度を高める上では、クロックアクセス時間ｔＡＣも重要
である。この理由として、クロックアクセス時間ｔＡＣ
が遅れると、出力されるデータの内の有効な部分が少な
くなり、ＣＰＵ等の外部回路側のセットアップやホール
ド等の動作が苦しくなることが挙げられる。また一方
で、クロックの次のエッジでデータ出力を確定すること
ができなくなることも挙げられる。
【００３７】さらに、図３において、ｔＯＨは前のサイ
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨは変動
し、ある程度の時間幅を持つ。この時間幅に相当する時
間では、出力端子から出力されるべきデータが不確定に
なっている。このようにデータが不確定になっている時
間、すなわち、データ不確定時間は、どのようなデータ
が出力されるか分からない時間を意味しており、メモリ
システムでは使用することができない時間である。
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨは変動
し、ある程度の時間幅を持つ。この時間幅に相当する時
間では、出力端子から出力されるべきデータが不確定に
なっている。このようにデータが不確定になっている時
間、すなわち、データ不確定時間は、どのようなデータ
が出力されるか分からない時間を意味しており、メモリ
システムでは使用することができない時間である。
【００３８】上記のデータ不確定時間は、ＳＤＲＡＭの
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、クロッ
クＣＬＫに対してデータが常に所定の位相で出力される
こと、すなわち、クロックアクセス時間ｔＡＣが常に一
定であることが要求される。例えば、データの出力が内
部クロックの立ち上がりに同期して行われることが望ま
しい場合、外部クロック等のクロックＣＬＫと内部クロ
ックとの位相差が常に所定の値、例えば、９０°または
１２０°等に保持されるようにクロック位相調整回路
（図１参照）のディレイ回路部のディレイ段の段数を設
定することが必要である。
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、クロッ
クＣＬＫに対してデータが常に所定の位相で出力される
こと、すなわち、クロックアクセス時間ｔＡＣが常に一
定であることが要求される。例えば、データの出力が内
部クロックの立ち上がりに同期して行われることが望ま
しい場合、外部クロック等のクロックＣＬＫと内部クロ
ックとの位相差が常に所定の値、例えば、９０°または
１２０°等に保持されるようにクロック位相調整回路
（図１参照）のディレイ回路部のディレイ段の段数を設
定することが必要である。
【００３９】図４は、本発明の概念的な実施例の構成を
示す回路ブロック図であり、図５は、クロック周波数と
クロックアクセス時間との関係に、本発明の半導体装置
の動作を付け加えたグラフである。図７のグラフは、ク
ロック周波数ｔＣＬｋとクロックアクセス時間ｔＡＣと
の関係を示す直線によってＳＤＲＡＭの性能を表してお
り、本発明の半導体装置の回路がどのクロックを選択す
るかを上記直線に付け加えたものである。なお、これ以
降、前述した構成要素と同様のものについては、同一の
参照番号を付して表すこととする。
示す回路ブロック図であり、図５は、クロック周波数と
クロックアクセス時間との関係に、本発明の半導体装置
の動作を付け加えたグラフである。図７のグラフは、ク
ロック周波数ｔＣＬｋとクロックアクセス時間ｔＡＣと
の関係を示す直線によってＳＤＲＡＭの性能を表してお
り、本発明の半導体装置の回路がどのクロックを選択す
るかを上記直線に付け加えたものである。なお、これ以
降、前述した構成要素と同様のものについては、同一の
参照番号を付して表すこととする。
【００４０】図４に示す概念的な実施例においては、本
発明のクロック位相調整回路１（図１参照）として、外
部回路等から供給される外部クロックＥＸＣＬＫの遅延
量（位相）を調整するＤＬＬ回路１０が設けられてい
る。このＤＬＬ回路１０では、最終的に出力信号ＤＯＵ
Ｔとしてデータを出力したときに、出力バッファ６０で
も遅延があることを考慮して、常に所定の位相（例え
ば、９０°または１２０°等）だけ遅らせたＤＬＬクロ
ックＤＬＬＣＬＫ（図１の第２のクロックＣＬＫ２に相
当する）を出力するようになっている。
発明のクロック位相調整回路１（図１参照）として、外
部回路等から供給される外部クロックＥＸＣＬＫの遅延
量（位相）を調整するＤＬＬ回路１０が設けられてい
る。このＤＬＬ回路１０では、最終的に出力信号ＤＯＵ
Ｔとしてデータを出力したときに、出力バッファ６０で
も遅延があることを考慮して、常に所定の位相（例え
ば、９０°または１２０°等）だけ遅らせたＤＬＬクロ
ックＤＬＬＣＬＫ（図１の第２のクロックＣＬＫ２に相
当する）を出力するようになっている。
【００４１】このＤＬＬ回路１０は、外部から入力バッ
ファ５０を介して入力される外部クロックを所定の位相
だけ遅延させたＤＬＬクロックを生成するためのディレ
イ段を有するディレイ回路部１０ｄを備えている。ここ
で、ＤＬＬクロック１０の入力側に設けられる入力バッ
ファ５０は、従来の入力バッファ５００（図２０）とほ
ぼ同じ機能を有する。さらに、クロック位相比較の対象
とする第１のクロックＣＬＫ１（図１）に相当するリア
ルクロックＲＥＣＬＫが、入力バッファ５０から出力さ
れる。この場合、リアルクロックは、ＤＬＬ回路１０内
のディレイ回路部に供給され、また一方で、従来の分周
回路４００とほぼ同じ機能を有する分周回路４０により
分周され、クロック位相比較用のウィンドウを提供する
ためのウィンドウパルス信号Ｓw として後述のクロック
選択回路３０に供給される。
ファ５０を介して入力される外部クロックを所定の位相
だけ遅延させたＤＬＬクロックを生成するためのディレ
イ段を有するディレイ回路部１０ｄを備えている。ここ
で、ＤＬＬクロック１０の入力側に設けられる入力バッ
ファ５０は、従来の入力バッファ５００（図２０）とほ
ぼ同じ機能を有する。さらに、クロック位相比較の対象
とする第１のクロックＣＬＫ１（図１）に相当するリア
ルクロックＲＥＣＬＫが、入力バッファ５０から出力さ
れる。この場合、リアルクロックは、ＤＬＬ回路１０内
のディレイ回路部に供給され、また一方で、従来の分周
回路４００とほぼ同じ機能を有する分周回路４０により
分周され、クロック位相比較用のウィンドウを提供する
ためのウィンドウパルス信号Ｓw として後述のクロック
選択回路３０に供給される。
【００４２】さらに、図４においては、本発明のクロッ
ク周波数判定部２（図１）として、ディレイ回路部１０
ｄのディレイ段の段数を制御するシフトレジスタのノー
ドから出力されるディレイ段信号（Ｓdm、Ｓdn）に基づ
き、上記ディレイ段の段数が予め定められた段数よりも
多いか否かを判定するクロック周波数判定回路２０が設
けられている。このクロック周波数判定回路２０は、Ｄ
ＬＬ回路１０にてロックオンされたディレイ段の段数を
検出することによって、リアルクロックの周波数が予め
定められた基準値よりも高いか否かを判定し、クロック
選択イネーブル信号ＣＬＫＳＥＮのようなイネーブル信
号を出力する。
ク周波数判定部２（図１）として、ディレイ回路部１０
ｄのディレイ段の段数を制御するシフトレジスタのノー
ドから出力されるディレイ段信号（Ｓdm、Ｓdn）に基づ
き、上記ディレイ段の段数が予め定められた段数よりも
多いか否かを判定するクロック周波数判定回路２０が設
けられている。このクロック周波数判定回路２０は、Ｄ
ＬＬ回路１０にてロックオンされたディレイ段の段数を
検出することによって、リアルクロックの周波数が予め
定められた基準値よりも高いか否かを判定し、クロック
選択イネーブル信号ＣＬＫＳＥＮのようなイネーブル信
号を出力する。
【００４３】さらに、図４においては、本発明のクロッ
ク選択部３（図２）として、上記リアルクロックの位相
と上記ＤＬＬクロックの位相とを比較し、データＤＡＴ
Ａを同期させるクロックとして、相対的に早いほうの位
相に対応するクロックを選択するクロック選択回路３０
が設けられている。このクロック選択回路３０によりク
ロック位相比較を行うか否かは、クロック周波数判定回
路２０による判定結果、すなわち、クロック選択イネー
ブル信号ＣＬＫＳＥＮに基づいて決定される。より詳し
くいえば、リアルクロックの周波数が予め定められた基
準値よりも高いと判定された場合、上記クロック選択回
路３０にてリアルクロックとＤＬＬクロックとのクロッ
ク位相比較を行わないこととし、ＤＬＬクロックにデー
タＤＡＴＡを同期させる（または、ＤＬＬクロックをデ
ータ出力のためのクロックとして使用する）ようになっ
ている。上記のクロック選択回路３０から出力される選
択クロック信号Ｓｏｕｔは、リアルクロックまたはＤＬ
Ｌクロックのいずれか一方に対応する信号である。
ク選択部３（図２）として、上記リアルクロックの位相
と上記ＤＬＬクロックの位相とを比較し、データＤＡＴ
Ａを同期させるクロックとして、相対的に早いほうの位
相に対応するクロックを選択するクロック選択回路３０
が設けられている。このクロック選択回路３０によりク
ロック位相比較を行うか否かは、クロック周波数判定回
路２０による判定結果、すなわち、クロック選択イネー
ブル信号ＣＬＫＳＥＮに基づいて決定される。より詳し
くいえば、リアルクロックの周波数が予め定められた基
準値よりも高いと判定された場合、上記クロック選択回
路３０にてリアルクロックとＤＬＬクロックとのクロッ
ク位相比較を行わないこととし、ＤＬＬクロックにデー
タＤＡＴＡを同期させる（または、ＤＬＬクロックをデ
ータ出力のためのクロックとして使用する）ようになっ
ている。上記のクロック選択回路３０から出力される選
択クロック信号Ｓｏｕｔは、リアルクロックまたはＤＬ
Ｌクロックのいずれか一方に対応する信号である。
【００４４】さらに、図４においては、従来の出力バッ
ファ６００（図２０）とほぼ同じ機能を有する出力バッ
ファ６０が、ＳＤＲＡＭ等の半導体デバイスの出力段に
設けられている。この出力バッファ６０は、クロック選
択回路３０から供給される選択クロック信号Ｓｏｕｔ
（リアルクロックまたはＤＬＬクロックのいずれか一
方）に同期してデータＤＡＴＡを取り込み、出力信号Ｄ
ＯＵＴとして外部へ出力する。
ファ６００（図２０）とほぼ同じ機能を有する出力バッ
ファ６０が、ＳＤＲＡＭ等の半導体デバイスの出力段に
設けられている。この出力バッファ６０は、クロック選
択回路３０から供給される選択クロック信号Ｓｏｕｔ
（リアルクロックまたはＤＬＬクロックのいずれか一
方）に同期してデータＤＡＴＡを取り込み、出力信号Ｄ
ＯＵＴとして外部へ出力する。
【００４５】さらに詳しく説明すると、上記の概念的な
実施例においては、例えばシミュレーションによって、
リアルクロックとＤＬＬクロックとのクロック位相比較
が正確に行われる周波数の上限に相当する周波数ｆ１に
対応するディレイ段の段数ｎ１と、上記２つのクロック
の位相が同程度になる周波数ｆ２に対応するディレイ段
の段数ｎ２を予め算出しておく（ｆ２＜ｆ１、ｎ２＞ｎ
１）。さらに、ディレイ段の段数ｎ１とディレイ段の段
数ｎ２との間に位置する任意の２つの段数ｍ、ｎ（ｍ＜
ｎ）にそれぞれ対応する２つのノードから出力されるデ
ィレイ段信号Ｓdm、Ｓdnを、クロック周波数判定回路２
０に入力する。このクロック周波数判定回路２０は、デ
ィレイ段信号Ｓdm、Ｓdnのいずれか一方、例えば、ディ
レイ段信号Ｓdnの出力レベルによって、ＤＬＬ回路１０
にてロックオンされたディレイ段の段数が段数ｎより多
くなったか否かを検出する。もし、ディレイ回路部１０
ｄのディレイ段の段数が段数ｎより多くなっていれば、
外部クロックのクロック周波数（ｔＣＬＫの逆数）が予
め定められた基準値よりも低くなったと判定され、クロ
ック周波数判定回路２０からクロック選択イネーブル信
号ＣＬＫＳＥＮが出力される。
実施例においては、例えばシミュレーションによって、
リアルクロックとＤＬＬクロックとのクロック位相比較
が正確に行われる周波数の上限に相当する周波数ｆ１に
対応するディレイ段の段数ｎ１と、上記２つのクロック
の位相が同程度になる周波数ｆ２に対応するディレイ段
の段数ｎ２を予め算出しておく（ｆ２＜ｆ１、ｎ２＞ｎ
１）。さらに、ディレイ段の段数ｎ１とディレイ段の段
数ｎ２との間に位置する任意の２つの段数ｍ、ｎ（ｍ＜
ｎ）にそれぞれ対応する２つのノードから出力されるデ
ィレイ段信号Ｓdm、Ｓdnを、クロック周波数判定回路２
０に入力する。このクロック周波数判定回路２０は、デ
ィレイ段信号Ｓdm、Ｓdnのいずれか一方、例えば、ディ
レイ段信号Ｓdnの出力レベルによって、ＤＬＬ回路１０
にてロックオンされたディレイ段の段数が段数ｎより多
くなったか否かを検出する。もし、ディレイ回路部１０
ｄのディレイ段の段数が段数ｎより多くなっていれば、
外部クロックのクロック周波数（ｔＣＬＫの逆数）が予
め定められた基準値よりも低くなったと判定され、クロ
ック周波数判定回路２０からクロック選択イネーブル信
号ＣＬＫＳＥＮが出力される。
【００４６】クロック周波数判定回路２０から出力され
たクロック選択イネーブル信号ＣＬＫＳＥＮは、クロッ
ク選択回路３０に供給され、このクロック選択回路３０
を動作させる。この場合、図５に示すように、クロック
選択回路３０によって、自動的に早いほうの位相に相当
するクロックが選択されるので、リアルクロックとＤＬ
Ｌクロックとの間の選択切り替えがスムーズに行われ
る。それゆえに、リアルクロックの周波数、すなわち、
外部クロックのクロック周波数に変動が生じた場合で
も、クロックアクセス時間ｔＡＣが突然変化することが
なくなり、スムーズに変化するようになる。さらに、Ｄ
ＬＬ回路１０にてロックオンされたディレイ段の段数
が、段数ｎ２よりもはるかに多くなったときには、ＤＬ
Ｌ回路の動作を停止させることによって、ＤＬＬ回路の
不要な動作により発生する消費電力を最小限に抑制する
ことができる。
たクロック選択イネーブル信号ＣＬＫＳＥＮは、クロッ
ク選択回路３０に供給され、このクロック選択回路３０
を動作させる。この場合、図５に示すように、クロック
選択回路３０によって、自動的に早いほうの位相に相当
するクロックが選択されるので、リアルクロックとＤＬ
Ｌクロックとの間の選択切り替えがスムーズに行われ
る。それゆえに、リアルクロックの周波数、すなわち、
外部クロックのクロック周波数に変動が生じた場合で
も、クロックアクセス時間ｔＡＣが突然変化することが
なくなり、スムーズに変化するようになる。さらに、Ｄ
ＬＬ回路１０にてロックオンされたディレイ段の段数
が、段数ｎ２よりもはるかに多くなったときには、ＤＬ
Ｌ回路の動作を停止させることによって、ＤＬＬ回路の
不要な動作により発生する消費電力を最小限に抑制する
ことができる。
【００４７】また一方で、ＤＬＬ回路１０にてロックオ
ンされたディレイ段の段数が、段数ｎ１より少ない場合
は、外部クロックのクロック周波数が予め定められた基
準値よりも高いと判定され、クロック選択イネーブル信
号ＣＬＫＳＥＮがクロック選択回路３０に供給されなく
なり、クロック選択回路３０が動作しなくなる。このと
きは、図５の左側の部分に示すように、常に、ＤＬＬ回
路１０にて生成されるＤＬＬクロックを内部クロックと
して使用する。
ンされたディレイ段の段数が、段数ｎ１より少ない場合
は、外部クロックのクロック周波数が予め定められた基
準値よりも高いと判定され、クロック選択イネーブル信
号ＣＬＫＳＥＮがクロック選択回路３０に供給されなく
なり、クロック選択回路３０が動作しなくなる。このと
きは、図５の左側の部分に示すように、常に、ＤＬＬ回
路１０にて生成されるＤＬＬクロックを内部クロックと
して使用する。
【００４８】さらに、上記の概念的な実施例において
は、電源電圧等の動作環境が変化することによってクロ
ック選択回路３０によるクロックの位相の判定結果が頻
繁に変わってしまうと、半導体装置内で使用する内部ク
ロックが度々変化することになり、半導体装置そのもの
の動作が不安定になるおそれがある。このような事態を
回避するために、クロック周波数判定回路２０にヒステ
リシスをもたせ、上記判定結果に対応するクロック選択
イネーブル信号ＣＬＫＳＥＮを変化しにくくすることに
よって内部クロックを安定させるようにしている。
は、電源電圧等の動作環境が変化することによってクロ
ック選択回路３０によるクロックの位相の判定結果が頻
繁に変わってしまうと、半導体装置内で使用する内部ク
ロックが度々変化することになり、半導体装置そのもの
の動作が不安定になるおそれがある。このような事態を
回避するために、クロック周波数判定回路２０にヒステ
リシスをもたせ、上記判定結果に対応するクロック選択
イネーブル信号ＣＬＫＳＥＮを変化しにくくすることに
よって内部クロックを安定させるようにしている。
【００４９】より具体的にいえば、前述したように、Ｄ
ＬＬ回路１０のディレイ段の段数を制御するシフトレジ
スタ等において、ディレイ段の段数ｎ１とディレイ段の
段数ｎ２との間に位置する任意の２つの段数ｍ、ｎにそ
れぞれ対応する２つのノードから、ディレイ段信号Ｓd
m、Ｓdnを出力する。ここで、段数ｎに対応するノード
から出力されるディレイ段信号Ｓdnの出力レベルによ
り、ＤＬＬ回路１０のディレイ段の段数が増加して段数
ｎよりも多くなったことが一旦検出された場合は、その
後にＤＬＬ回路１０のディレイ段の段数が段数ｎより減
少してもクロック選択イネーブル信号ＣＬＫＳＥＮを出
力し続ける。さらに、段数ｍに対応するノードから出力
されるディレイ段信号Ｓdmの出力レベルにより、ＤＬＬ
回路１０のディレイ段の段数が段数ｍよりも少なくなっ
たことが検出された時点でクロック選択イネーブル信号
ＣＬＫＳＥＮの出力を停止させる。すなわち、ここで
は、２つのノードから出力される２種のディレイ段信号
Ｓdm、Ｓdnを旨く利用することによって、クロック選択
回路３０へのクロック選択イネーブル信号ＣＬＫＳＥＮ
の供給を安定させるようにしている。
ＬＬ回路１０のディレイ段の段数を制御するシフトレジ
スタ等において、ディレイ段の段数ｎ１とディレイ段の
段数ｎ２との間に位置する任意の２つの段数ｍ、ｎにそ
れぞれ対応する２つのノードから、ディレイ段信号Ｓd
m、Ｓdnを出力する。ここで、段数ｎに対応するノード
から出力されるディレイ段信号Ｓdnの出力レベルによ
り、ＤＬＬ回路１０のディレイ段の段数が増加して段数
ｎよりも多くなったことが一旦検出された場合は、その
後にＤＬＬ回路１０のディレイ段の段数が段数ｎより減
少してもクロック選択イネーブル信号ＣＬＫＳＥＮを出
力し続ける。さらに、段数ｍに対応するノードから出力
されるディレイ段信号Ｓdmの出力レベルにより、ＤＬＬ
回路１０のディレイ段の段数が段数ｍよりも少なくなっ
たことが検出された時点でクロック選択イネーブル信号
ＣＬＫＳＥＮの出力を停止させる。すなわち、ここで
は、２つのノードから出力される２種のディレイ段信号
Ｓdm、Ｓdnを旨く利用することによって、クロック選択
回路３０へのクロック選択イネーブル信号ＣＬＫＳＥＮ
の供給を安定させるようにしている。
【００５０】上記の概念的な実施例によれば、外部クロ
ックのクロック周波数が比較的高い場合でも、ＤＬＬ回
路にて生成されるＤＬＬクロックの位相と、ＤＲＡＭ等
を含む半導体装置に入力されたままのリアルクロックの
位相とのクロック位相比較を行うか否かの判断を適切に
行うことによって、位相の早いほうのクロックを正確に
選択することができる。それゆえに、特にクロック周波
数が比較的高い領域において、広範囲のクロック周波数
に対応することが可能になる。
ックのクロック周波数が比較的高い場合でも、ＤＬＬ回
路にて生成されるＤＬＬクロックの位相と、ＤＲＡＭ等
を含む半導体装置に入力されたままのリアルクロックの
位相とのクロック位相比較を行うか否かの判断を適切に
行うことによって、位相の早いほうのクロックを正確に
選択することができる。それゆえに、特にクロック周波
数が比較的高い領域において、広範囲のクロック周波数
に対応することが可能になる。
【００５１】つぎに、ＤＬＬ回路１０の中で本発明に関
係する部分の構成について説明する。なお、以下に示す
ＤＬＬ回路１０の構成は従来技術の範囲内であるので、
その説明に関しては概略にとどめる。図６は、図４の実
施例のＤＬＬ回路の具体的な構成例を示す回路ブロック
図である。
係する部分の構成について説明する。なお、以下に示す
ＤＬＬ回路１０の構成は従来技術の範囲内であるので、
その説明に関しては概略にとどめる。図６は、図４の実
施例のＤＬＬ回路の具体的な構成例を示す回路ブロック
図である。
【００５２】図６において、ＤＬＬ回路１０は、リアル
クロックを分周する分周器１１、この分周器１１から出
力される分周クロック信号の位相と、上記分周器１１か
らの分周クロック信号を所定の位相だけ遅延させた遅延
分周クロック信号の位相とを比較する位相検出器１２、
リアルクロックを所定の位相だけ遅延させてＤＬＬクロ
ックを生成するためのディレイ段を有する第１のディレ
イライン１３、上記分周器１１からの分周クロック信号
を所定の位相だけ遅延させて位相検出器１２に供給する
ためのディレイ段を有する第２のディレイライン１４、
および、ＤＬＬ回路１０のディレイ段の段数を制御する
シフトレジスタ１５を備える。これらの第１および第２
のディレイライン１３、１４、およびシフトレジスタ１
５は、協働してディレイ回路部１０ｄを構成する。
クロックを分周する分周器１１、この分周器１１から出
力される分周クロック信号の位相と、上記分周器１１か
らの分周クロック信号を所定の位相だけ遅延させた遅延
分周クロック信号の位相とを比較する位相検出器１２、
リアルクロックを所定の位相だけ遅延させてＤＬＬクロ
ックを生成するためのディレイ段を有する第１のディレ
イライン１３、上記分周器１１からの分周クロック信号
を所定の位相だけ遅延させて位相検出器１２に供給する
ためのディレイ段を有する第２のディレイライン１４、
および、ＤＬＬ回路１０のディレイ段の段数を制御する
シフトレジスタ１５を備える。これらの第１および第２
のディレイライン１３、１４、およびシフトレジスタ１
５は、協働してディレイ回路部１０ｄを構成する。
【００５３】さらに、第２のディレイライン１４の出力
側に、前述の図４の出力バッファ等の出力回路と同じ遅
延量を有するダミー出力回路１６を設けている。さらに
また、ダミー出力回路１６と位相検出器１２との間に、
前述の図４の入力バッファ等の入力回路と同じ遅延量を
有するダミー入力回路１７を設けている。上記の分周器
１１、第２のディレイライン１４、ダミー出力バッファ
１６およびダミー入力バッファ１７を通る経路では、こ
の経路にて図６中のノード０における信号の位相と、出
力回路から出力される出力信号ＤＯＵＴ（データＤＡＴ
Ａ）の位相とが同じになっている。すなわち、入力回路
およびダミー入力バッファ１７の各々による外部クロッ
クの遅延量をｔｄ１とし、第１のディレイライン１３お
よび第２のディレイライン１４の各々による外部クロッ
クの遅延量をｔｄ２とし、出力回路およびダミー出力バ
ッファ１６の各々による外部クロックの遅延量をｔd ３
とすると、シフトレジスタ１５は、 ｔｄ１＋ｔｄ２＋ｔｄ３＝ｎ・ｔＣＬＫ（ｎは１以上の
任意の正の整数） になるように遅延量ｔｄ２を調節する。これによって、
外部クロックＥＸＣＬＫと出力信号ＤＯＵＴ（データＤ
ＡＴＡ）との同期がとれるようになる。
側に、前述の図４の出力バッファ等の出力回路と同じ遅
延量を有するダミー出力回路１６を設けている。さらに
また、ダミー出力回路１６と位相検出器１２との間に、
前述の図４の入力バッファ等の入力回路と同じ遅延量を
有するダミー入力回路１７を設けている。上記の分周器
１１、第２のディレイライン１４、ダミー出力バッファ
１６およびダミー入力バッファ１７を通る経路では、こ
の経路にて図６中のノード０における信号の位相と、出
力回路から出力される出力信号ＤＯＵＴ（データＤＡＴ
Ａ）の位相とが同じになっている。すなわち、入力回路
およびダミー入力バッファ１７の各々による外部クロッ
クの遅延量をｔｄ１とし、第１のディレイライン１３お
よび第２のディレイライン１４の各々による外部クロッ
クの遅延量をｔｄ２とし、出力回路およびダミー出力バ
ッファ１６の各々による外部クロックの遅延量をｔd ３
とすると、シフトレジスタ１５は、 ｔｄ１＋ｔｄ２＋ｔｄ３＝ｎ・ｔＣＬＫ（ｎは１以上の
任意の正の整数） になるように遅延量ｔｄ２を調節する。これによって、
外部クロックＥＸＣＬＫと出力信号ＤＯＵＴ（データＤ
ＡＴＡ）との同期がとれるようになる。
【００５４】さらに詳しく説明すると、図６において、
外部から供給されるリアルクロックは、分周器１１と第
１のディレイライン１３に入力される。分周器１１は、
リアルクロックを所定の割合で分周して分周クロック信
号を生成する。このようにして生成された分周クロック
信号は、位相検出器１２および第２のディレイライン１
４に供給される。この第２のディレイライン１４は、シ
フトレジスタ１５の設定内容に応じた遅延量（ｔｄ２）
だけ分周クロック信号を遅延させ、遅延分周クロック信
号を出力する。第２のディレイライン１４から出力され
る遅延分周クロック信号は、ダミー出力回路１６および
ダミー入力回路１７を経由して位相検出器１２に入力さ
れる。
外部から供給されるリアルクロックは、分周器１１と第
１のディレイライン１３に入力される。分周器１１は、
リアルクロックを所定の割合で分周して分周クロック信
号を生成する。このようにして生成された分周クロック
信号は、位相検出器１２および第２のディレイライン１
４に供給される。この第２のディレイライン１４は、シ
フトレジスタ１５の設定内容に応じた遅延量（ｔｄ２）
だけ分周クロック信号を遅延させ、遅延分周クロック信
号を出力する。第２のディレイライン１４から出力され
る遅延分周クロック信号は、ダミー出力回路１６および
ダミー入力回路１７を経由して位相検出器１２に入力さ
れる。
【００５５】さらに、図６において、位相検出器１２
は、分周器１１からの分周クロック信号の位相と、第２
のディレイライン１４からの遅延分周クロック信号とを
比較する。より具体的にいえば、位相検出器１２は、分
周クロック信号と遅延分周クロック信号との間の位相差
が、所定の範囲内であるか、所定の範囲を越えて進んで
いるか、または所定の範囲を越えて遅れているかを検出
する。この位相検出器１２による検出結果に応じて、位
相検出器１２は、第２のディレイライン１４における遅
延量を調節するように、シフトレジスタ１５に対して制
御信号を送出する。
は、分周器１１からの分周クロック信号の位相と、第２
のディレイライン１４からの遅延分周クロック信号とを
比較する。より具体的にいえば、位相検出器１２は、分
周クロック信号と遅延分周クロック信号との間の位相差
が、所定の範囲内であるか、所定の範囲を越えて進んで
いるか、または所定の範囲を越えて遅れているかを検出
する。この位相検出器１２による検出結果に応じて、位
相検出器１２は、第２のディレイライン１４における遅
延量を調節するように、シフトレジスタ１５に対して制
御信号を送出する。
【００５６】さらに、位相検出器１２からの制御信号に
基づいて、シフトレジスタ１５の設定内容が制御され
る。このシフトレジスタ１５の設定内容に応じて、第１
のディレイライン１３および第２のディレイライン１４
の遅延量（ディレイ段の段数）が同時に同じように決定
される。分周クロック信号と遅延分周クロック信号との
間の位相差が所定の範囲内である場合には、シフトレジ
スタ１５の設定内容は変化しない。上記位相差が所定の
範囲を越えて進んでいるか、または所定の範囲を越えて
遅れている場合には、シフトレジスタ１５の設定内容が
変化して、上記位相差が所定の範囲内に入るように第１
のディレイライン１３および第２のディレイライン１４
の遅延量が同時に同じように調整される。
基づいて、シフトレジスタ１５の設定内容が制御され
る。このシフトレジスタ１５の設定内容に応じて、第１
のディレイライン１３および第２のディレイライン１４
の遅延量（ディレイ段の段数）が同時に同じように決定
される。分周クロック信号と遅延分周クロック信号との
間の位相差が所定の範囲内である場合には、シフトレジ
スタ１５の設定内容は変化しない。上記位相差が所定の
範囲を越えて進んでいるか、または所定の範囲を越えて
遅れている場合には、シフトレジスタ１５の設定内容が
変化して、上記位相差が所定の範囲内に入るように第１
のディレイライン１３および第２のディレイライン１４
の遅延量が同時に同じように調整される。
【００５７】すなわち、第１のディレイライン１３は、
シフトレジスタ１５の設定内容に応じて、第２のディレ
イラインと同一の遅延量だけリアルクロックを遅延させ
る。これによって、第１のディレイライン１３は、リア
ルクロックから所定の遅延時間だけ遅れた内部クロック
（例えば、ＤＬＬクロック）を出力する。図７は、図６
のＤＬＬ回路のディレイラインの構成例を示す回路図で
ある。代表的に、図７に示される構成のディレイライン
が、第１のディレイライン１３および第２のディレイラ
イン１４（いずれも図６）として用いられる。
シフトレジスタ１５の設定内容に応じて、第２のディレ
イラインと同一の遅延量だけリアルクロックを遅延させ
る。これによって、第１のディレイライン１３は、リア
ルクロックから所定の遅延時間だけ遅れた内部クロック
（例えば、ＤＬＬクロック）を出力する。図７は、図６
のＤＬＬ回路のディレイラインの構成例を示す回路図で
ある。代表的に、図７に示される構成のディレイライン
が、第１のディレイライン１３および第２のディレイラ
イン１４（いずれも図６）として用いられる。
【００５８】図７に示すディレイラインは、インバータ
３１０、ＮＡＮＤゲート３１１−１〜３１１−ｎ、ＮＡ
ＮＤゲート３１２−１〜３１２−ｎ、および、インバー
タ３１３−１〜３１３−ｎを含む。この場合、インバー
タ３１０が入力信号を受け取り、インバータ３１３−１
が出力信号を送出する。ＮＡＮＤ回路３１１−１〜３１
１−ｎの各々は、一方の入力端子に信号ｐ（１）〜ｐ
（ｎ）を受け取る。ＮＡＮＤ回路３１１−１〜３１１−
ｎの各々における他方の入力端子は、インバータ３１０
から共通の入力信号を受け取る。信号ｐ（１）〜ｐ
（ｎ）については、そのうちの一つが“Ｈ（High）”の
出力レベル（すなわち、高出力レベル）になっており、
残り全ては“Ｌ（Low ）”の出力レベル（すなわち、低
出力レベル）になっている。ＮＡＮＤゲート３１１−１
〜３１１−ｎの出力は、それぞれ、ＮＡＮＤゲート３１
２−１〜３１２−ｎの一方の入力に与えられる。さら
に、ＮＡＮＤゲート３１２−２〜３１２−ｎの出力は、
インバータ３１３−２〜３１３−ｎを介して、次段のＮ
ＡＮＤゲート３１２−１〜３１２−ｎ−１の他方の入力
に与えられる。ＮＡＮＤゲート３１２−ｎのもう一方の
入力は“Ｈ”レベルに固定され、ＮＡＮＤゲート３１２
−１の出力は、インバータ３１３−１を介して出力信号
として送出される。
３１０、ＮＡＮＤゲート３１１−１〜３１１−ｎ、ＮＡ
ＮＤゲート３１２−１〜３１２−ｎ、および、インバー
タ３１３−１〜３１３−ｎを含む。この場合、インバー
タ３１０が入力信号を受け取り、インバータ３１３−１
が出力信号を送出する。ＮＡＮＤ回路３１１−１〜３１
１−ｎの各々は、一方の入力端子に信号ｐ（１）〜ｐ
（ｎ）を受け取る。ＮＡＮＤ回路３１１−１〜３１１−
ｎの各々における他方の入力端子は、インバータ３１０
から共通の入力信号を受け取る。信号ｐ（１）〜ｐ
（ｎ）については、そのうちの一つが“Ｈ（High）”の
出力レベル（すなわち、高出力レベル）になっており、
残り全ては“Ｌ（Low ）”の出力レベル（すなわち、低
出力レベル）になっている。ＮＡＮＤゲート３１１−１
〜３１１−ｎの出力は、それぞれ、ＮＡＮＤゲート３１
２−１〜３１２−ｎの一方の入力に与えられる。さら
に、ＮＡＮＤゲート３１２−２〜３１２−ｎの出力は、
インバータ３１３−２〜３１３−ｎを介して、次段のＮ
ＡＮＤゲート３１２−１〜３１２−ｎ−１の他方の入力
に与えられる。ＮＡＮＤゲート３１２−ｎのもう一方の
入力は“Ｈ”レベルに固定され、ＮＡＮＤゲート３１２
−１の出力は、インバータ３１３−１を介して出力信号
として送出される。
【００５９】信号ｐ（１）〜ｐ（ｎ）のうち、一つだけ
“Ｈ”レベルにある信号をｐ（ｍ）とする。この信号ｐ
（ｍ）を受け取るＮＡＮＤゲート３１１−ｍは、もう一
方の入力に対するインバータとして動作する。したがっ
て、ディレイラインへの入力信号は、インバータ３１０
と当該インバータとによって２度反転され、元の入力信
号としてＮＡＮＤゲート３１２−ｍに入力される。ＮＡ
ＮＤゲート３１１−ｍを除いたＮＡＮＤゲート３１１−
１〜３１１−ｎをＮＡＮＤゲート３１１−ｙとすると、
対応する入力信号ｐ（ｙ）が“Ｌ”レベルになっている
ので、ＮＡＮＤゲート３１１−ｙの出力は常に“Ｈ”レ
ベルになっている。したがって、ＮＡＮＤゲート３１２
−ｙはインバータとして動作し、対応するインバータ３
１３−ｙと対をなして遅延素子を構成する。
“Ｈ”レベルにある信号をｐ（ｍ）とする。この信号ｐ
（ｍ）を受け取るＮＡＮＤゲート３１１−ｍは、もう一
方の入力に対するインバータとして動作する。したがっ
て、ディレイラインへの入力信号は、インバータ３１０
と当該インバータとによって２度反転され、元の入力信
号としてＮＡＮＤゲート３１２−ｍに入力される。ＮＡ
ＮＤゲート３１１−ｍを除いたＮＡＮＤゲート３１１−
１〜３１１−ｎをＮＡＮＤゲート３１１−ｙとすると、
対応する入力信号ｐ（ｙ）が“Ｌ”レベルになっている
ので、ＮＡＮＤゲート３１１−ｙの出力は常に“Ｈ”レ
ベルになっている。したがって、ＮＡＮＤゲート３１２
−ｙはインバータとして動作し、対応するインバータ３
１３−ｙと対をなして遅延素子を構成する。
【００６０】ＮＡＮＤゲート３１２−ｎの一方の入力は
“Ｈ”レベルに固定されているので、ＮＡＮＤゲート３
１２−ｍの一方の入力も“Ｈ”レベルに固定されてい
る。したがって、ＮＡＮＤゲート３１２−ｍは、ディレ
イラインへの入力信号に対するインバータとして動作す
る。ディレイラインへの入力信号は、当該インバータと
インバータ３１３−ｍを通過し、さらに下流側に設けら
れた上記遅延素子を通過して、最終的に、インバータ３
１３−１から出力信号として送出される。すなわち、
“Ｈ”レベルの信号ｐ（ｍ）の位置に応じて、出力信号
の遅延量が変化することになる。もし、信号ｐ（ｍ）の
位置が上流側に近ければ（すなわち、「ｍ」の値が大き
ければ）遅延量は大きくなり、下流側に近ければ（すな
わち、「ｍ」の値が小さければ）遅延量は小さくなる。
“Ｈ”レベルに固定されているので、ＮＡＮＤゲート３
１２−ｍの一方の入力も“Ｈ”レベルに固定されてい
る。したがって、ＮＡＮＤゲート３１２−ｍは、ディレ
イラインへの入力信号に対するインバータとして動作す
る。ディレイラインへの入力信号は、当該インバータと
インバータ３１３−ｍを通過し、さらに下流側に設けら
れた上記遅延素子を通過して、最終的に、インバータ３
１３−１から出力信号として送出される。すなわち、
“Ｈ”レベルの信号ｐ（ｍ）の位置に応じて、出力信号
の遅延量が変化することになる。もし、信号ｐ（ｍ）の
位置が上流側に近ければ（すなわち、「ｍ」の値が大き
ければ）遅延量は大きくなり、下流側に近ければ（すな
わち、「ｍ」の値が小さければ）遅延量は小さくなる。
【００６１】図８は、図６のＤＬＬ回路のシフトレジス
タの構成例を示す回路図である。図８には、信号ｐ
（１）〜ｐ（ｎ）を生成する機能を有するシフトレジス
タ１５（図６）の一例が示されており、“Ｈ”レベルで
ある信号ｐ（ｍ）の前後６個の信号ｐ（ｍ−２）〜ｐ
（ｍ＋３）に対する具体的な回路が示されている。図８
において、シフトレジスタ１５は、ＮＯＲゲート５２１
〜５２６、ＮＡＮＤゲート５３１〜５３６、インバータ
５４１〜５４６、ｎＭＯＳ（ｎチャネル型ＭＯＳ）トラ
ンジスタ５５１〜５５６、ｎＭＯＳトランジスタ５６１
〜５６６、ｎＭＯＳトランジスタ５７１〜５７６、およ
び、ｎＭＯＳトランジスタ５８１〜５８６を含む。ｎＭ
ＯＳトランジスタ５５１〜５５６のうちで、奇数番目の
トランジスタは制御信号ｓｒｅ♯ｘをゲート入力とし、
偶数番目のトランジスタは制御信号ｓｒｏ♯ｘをゲート
入力とする。また一方で、ｎＭＯＳトランジスタ５６１
〜５６６のうちで、奇数番目のトランジスタは制御信号
ｓｌｅ♯ｘをゲート入力とし、偶数番目のトランジスタ
は制御信号ｓｌｏ♯ｘをゲート入力とする。これらの制
御信号ｓｒｅ♯ｘ、ｓｒｏ♯ｘ、ｓｌｅ♯ｘおよびｓｌ
ｏ♯ｘは、位相検出器１２から与えられる。さらに、リ
セット信号ＲＥＳＥＴは、シフトレジスタ１５を初期化
するための信号である。
タの構成例を示す回路図である。図８には、信号ｐ
（１）〜ｐ（ｎ）を生成する機能を有するシフトレジス
タ１５（図６）の一例が示されており、“Ｈ”レベルで
ある信号ｐ（ｍ）の前後６個の信号ｐ（ｍ−２）〜ｐ
（ｍ＋３）に対する具体的な回路が示されている。図８
において、シフトレジスタ１５は、ＮＯＲゲート５２１
〜５２６、ＮＡＮＤゲート５３１〜５３６、インバータ
５４１〜５４６、ｎＭＯＳ（ｎチャネル型ＭＯＳ）トラ
ンジスタ５５１〜５５６、ｎＭＯＳトランジスタ５６１
〜５６６、ｎＭＯＳトランジスタ５７１〜５７６、およ
び、ｎＭＯＳトランジスタ５８１〜５８６を含む。ｎＭ
ＯＳトランジスタ５５１〜５５６のうちで、奇数番目の
トランジスタは制御信号ｓｒｅ♯ｘをゲート入力とし、
偶数番目のトランジスタは制御信号ｓｒｏ♯ｘをゲート
入力とする。また一方で、ｎＭＯＳトランジスタ５６１
〜５６６のうちで、奇数番目のトランジスタは制御信号
ｓｌｅ♯ｘをゲート入力とし、偶数番目のトランジスタ
は制御信号ｓｌｏ♯ｘをゲート入力とする。これらの制
御信号ｓｒｅ♯ｘ、ｓｒｏ♯ｘ、ｓｌｅ♯ｘおよびｓｌ
ｏ♯ｘは、位相検出器１２から与えられる。さらに、リ
セット信号ＲＥＳＥＴは、シフトレジスタ１５を初期化
するための信号である。
【００６２】なお、ＮＯＲゲート５２１〜５２６の出力
側では、それぞれ信号ｐ（ｍ−２）〜ｐ（ｍ＋３）が送
出される。初期状態においては、信号ｐ（ｍ）、すなわ
ち、ＮＯＲゲート５２３の出力が“Ｈ”レベルになって
いる。ここで、ディレイラインの遅延量を減らしたい場
合は、信号ｐ（ｍ）が“Ｌ”レベルになるようにし、信
号ｐ（ｍ−１）が“Ｈ”レベルになるようにすればよ
い。このためには、制御信号ｓｌｅ♯ｘとして、“Ｈ”
レベルのパルスを与えればよい。制御信号ｓｌｅ♯ｘが
“Ｈ”レベルになると、ｎＭＯＳトランジスタ５６３が
オン状態（導通状態）になり、現在“Ｈ”レベルにある
インバータ５４３の出力が強制的に“Ｌ”レベルに落と
される。この結果、インバータ５４３およびＮＡＮＤゲ
ート５３３からなるラッチの状態が反転し、ＮＡＮＤゲ
ート５３３の出力が“Ｈ”レベルになる。これによっ
て、ＮＯＲゲート５２３の出力ｐ（ｍ）が“Ｌ”レベル
になる。また一方で、インバータ５４３の出力が“Ｌ”
レベルになっているので、ＮＯＲゲート５２２の出力ｐ
（ｍ−１）が“Ｈ”レベルになる。
側では、それぞれ信号ｐ（ｍ−２）〜ｐ（ｍ＋３）が送
出される。初期状態においては、信号ｐ（ｍ）、すなわ
ち、ＮＯＲゲート５２３の出力が“Ｈ”レベルになって
いる。ここで、ディレイラインの遅延量を減らしたい場
合は、信号ｐ（ｍ）が“Ｌ”レベルになるようにし、信
号ｐ（ｍ−１）が“Ｈ”レベルになるようにすればよ
い。このためには、制御信号ｓｌｅ♯ｘとして、“Ｈ”
レベルのパルスを与えればよい。制御信号ｓｌｅ♯ｘが
“Ｈ”レベルになると、ｎＭＯＳトランジスタ５６３が
オン状態（導通状態）になり、現在“Ｈ”レベルにある
インバータ５４３の出力が強制的に“Ｌ”レベルに落と
される。この結果、インバータ５４３およびＮＡＮＤゲ
ート５３３からなるラッチの状態が反転し、ＮＡＮＤゲ
ート５３３の出力が“Ｈ”レベルになる。これによっ
て、ＮＯＲゲート５２３の出力ｐ（ｍ）が“Ｌ”レベル
になる。また一方で、インバータ５４３の出力が“Ｌ”
レベルになっているので、ＮＯＲゲート５２２の出力ｐ
（ｍ−１）が“Ｈ”レベルになる。
【００６３】このような状態から、さらにディレイライ
ンの遅延量を減らしたい場合は、制御信号ｓｌｏ♯ｘと
して“Ｈ”レベルのパルスを与えればよい。このよう
に、ＮＯＲゲート５２１〜５２６の奇数番目から遅延量
を減らす場合には制御信号ｓｌｅ♯ｘを“Ｈ”レベルに
し、偶数番目から遅延量を減らす場合には制御信号ｓｌ
ｏ♯ｘを“Ｈ”レベルにすればよい。
ンの遅延量を減らしたい場合は、制御信号ｓｌｏ♯ｘと
して“Ｈ”レベルのパルスを与えればよい。このよう
に、ＮＯＲゲート５２１〜５２６の奇数番目から遅延量
を減らす場合には制御信号ｓｌｅ♯ｘを“Ｈ”レベルに
し、偶数番目から遅延量を減らす場合には制御信号ｓｌ
ｏ♯ｘを“Ｈ”レベルにすればよい。
【００６４】さらに、図８に示す初期状態において、デ
ィレイラインの遅延量を増やしたい場合には、信号ｐ
（ｍ）が“Ｌ”レベルになるようにし、信号ｐ（ｍ＋
１）が“Ｈ”レベルになるようにすればよい。このため
には、制御信号ｓｒｏ♯ｘとして、“Ｈ”レベルのパル
スを与えればよい。さらに遅延量を増やす場合には、制
御信号ｓｒｅ♯ｘとして、“Ｈ”レベルのパルスを与え
ればよい。このように、ＮＯＲゲート５２１〜５２６の
奇数番目から遅延量を増やす場合には制御信号ｓｒｏ♯
ｘを“Ｈ”レベルにし、偶数番目から遅延量を増やす場
合には制御信号ｓｒｅ♯ｘを“Ｈ”レベルにすればよ
い。
ィレイラインの遅延量を増やしたい場合には、信号ｐ
（ｍ）が“Ｌ”レベルになるようにし、信号ｐ（ｍ＋
１）が“Ｈ”レベルになるようにすればよい。このため
には、制御信号ｓｒｏ♯ｘとして、“Ｈ”レベルのパル
スを与えればよい。さらに遅延量を増やす場合には、制
御信号ｓｒｅ♯ｘとして、“Ｈ”レベルのパルスを与え
ればよい。このように、ＮＯＲゲート５２１〜５２６の
奇数番目から遅延量を増やす場合には制御信号ｓｒｏ♯
ｘを“Ｈ”レベルにし、偶数番目から遅延量を増やす場
合には制御信号ｓｒｅ♯ｘを“Ｈ”レベルにすればよ
い。
【００６５】これらの制御信号ｓｒｅ♯ｘ、ｓｒｏ♯
ｘ、ｓｌｅ♯ｘおよびｓｌｏ♯ｘは、分周クロック信号
と遅延分周クロック信号との位相差を検出する位相検出
器１２により供給される。この位相検出器１２および分
周器１１は、本発明に直接関係しないので、その構成の
詳細については省略する。前述のように、図７および図
８に示される信号ｐ（１）〜ｐ（ｎ）は、ディレイ回路
部のディレイラインの遅延量、すなわち、ディレイ段の
段数を決定する信号である。ここで、ディレイラインへ
の入力信号の周波数が高くなると、入力信号の周期は短
くなる。この結果、所望の位相遅れを実現するために必
要な遅延量も小さくなる。したがって、外部クロックの
クロック周波数が比較的高い場合には（すなわち、クロ
ック周期ｔＣＬＫが比較的短い場合には）、ディレイラ
インにて設定される遅延量が小さく（ディレイ段の段数
が少なくなり）、逆に上記クロック周波数が比較的低い
場合には、ディレイラインにて設定される遅延量が大き
くなる（ディレイ段の段数が多くなる）。このような状
態を信号ｐ（ｌ）〜ｐ（ｎ）に関して表現した場合、外
部クロックのクロック周波数が比較的高いときには、
“Ｈ”レベルになっている信号ｐ（ｍ）の「ｍ」の値が
小さくなり、逆に上記クロック周波数が比較的低い場合
には、“Ｈ”レベルになっている信号ｐ（ｍ）の「ｍ」
の値が大きくなる。すなわち、信号ｐ（ｌ）〜ｐ（ｎ）
は、外部クロックのクロック周波数を直接的に反映した
形となっている。したがって、信号ｐ（ｌ）〜ｐ
（ｎ）、あるいはこれらの信号に関連する信号を、クロ
ック周波数判定回路２０（図４）のクロック周波数判定
用のディレイ段信号として用いることが可能になる。
ｘ、ｓｌｅ♯ｘおよびｓｌｏ♯ｘは、分周クロック信号
と遅延分周クロック信号との位相差を検出する位相検出
器１２により供給される。この位相検出器１２および分
周器１１は、本発明に直接関係しないので、その構成の
詳細については省略する。前述のように、図７および図
８に示される信号ｐ（１）〜ｐ（ｎ）は、ディレイ回路
部のディレイラインの遅延量、すなわち、ディレイ段の
段数を決定する信号である。ここで、ディレイラインへ
の入力信号の周波数が高くなると、入力信号の周期は短
くなる。この結果、所望の位相遅れを実現するために必
要な遅延量も小さくなる。したがって、外部クロックの
クロック周波数が比較的高い場合には（すなわち、クロ
ック周期ｔＣＬＫが比較的短い場合には）、ディレイラ
インにて設定される遅延量が小さく（ディレイ段の段数
が少なくなり）、逆に上記クロック周波数が比較的低い
場合には、ディレイラインにて設定される遅延量が大き
くなる（ディレイ段の段数が多くなる）。このような状
態を信号ｐ（ｌ）〜ｐ（ｎ）に関して表現した場合、外
部クロックのクロック周波数が比較的高いときには、
“Ｈ”レベルになっている信号ｐ（ｍ）の「ｍ」の値が
小さくなり、逆に上記クロック周波数が比較的低い場合
には、“Ｈ”レベルになっている信号ｐ（ｍ）の「ｍ」
の値が大きくなる。すなわち、信号ｐ（ｌ）〜ｐ（ｎ）
は、外部クロックのクロック周波数を直接的に反映した
形となっている。したがって、信号ｐ（ｌ）〜ｐ
（ｎ）、あるいはこれらの信号に関連する信号を、クロ
ック周波数判定回路２０（図４）のクロック周波数判定
用のディレイ段信号として用いることが可能になる。
【００６６】図９は、図４の実施例のクロック周波数判
定回路の具体的な構成例を示す回路図である。図９のク
ロック周波数判定回路２０は、前述の図８に示したよう
に、信号ｐ（１）〜ｐ（ｎ）を出力するＮＯＲゲートに
関係するインバータ５４１〜５４６の出力に接続された
ノードｎｏｄｅ（１）〜ｎｏｄｅ（ｎ）からそれぞれ取
り出される信号（すなわち、ディレイ段信号）をＳd1〜
Ｓdnとし、これらの信号から選択した２種のディレイ段
信号Ｓdm、Ｓdnを入力とする（ｍ＜ｎ）。すなわち、上
記の概念的な実施例においては、ノードｎｏｄｅ（ｍ）
とノードｎｏｄｅ（ｎ）からそれぞれ取り出されるディ
レイ段信号Ｓdmとディレイ段信号Ｓdnが、クロック周波
数判定回路２０によりクロック周波数の判定を行うため
に使用される判定信号である。
定回路の具体的な構成例を示す回路図である。図９のク
ロック周波数判定回路２０は、前述の図８に示したよう
に、信号ｐ（１）〜ｐ（ｎ）を出力するＮＯＲゲートに
関係するインバータ５４１〜５４６の出力に接続された
ノードｎｏｄｅ（１）〜ｎｏｄｅ（ｎ）からそれぞれ取
り出される信号（すなわち、ディレイ段信号）をＳd1〜
Ｓdnとし、これらの信号から選択した２種のディレイ段
信号Ｓdm、Ｓdnを入力とする（ｍ＜ｎ）。すなわち、上
記の概念的な実施例においては、ノードｎｏｄｅ（ｍ）
とノードｎｏｄｅ（ｎ）からそれぞれ取り出されるディ
レイ段信号Ｓdmとディレイ段信号Ｓdnが、クロック周波
数判定回路２０によりクロック周波数の判定を行うため
に使用される判定信号である。
【００６７】上記の信号Ｓd1〜Ｓdnは、“Ｈ”レベルで
ある信号ｐ（ｍ）を境界として、より高いクロック周波
数に対応する信号Ｓd1〜Ｓdmは“Ｈ”レベルになってお
り、より低いクロック周波数に対応する信号Ｓd(m+1)〜
Ｓdnは“Ｌ”レベルになっている。したがって、所定の
クロック周波数に対応する信号Ｓdk（ｋ＜ｎ）を予め選
定すれば、この信号Ｓdkは、入力クロック周波数が所定
の周波数より低い場合に“Ｈ”レベルになり、入力クロ
ック周波数が所定の周波数より高い場合に“Ｌ”レベル
になる。したがって、この信号Ｓdkを、そのままクロッ
ク選択イネーブル信号ＣＬＫＳＥＮとして使用すること
ができる。
ある信号ｐ（ｍ）を境界として、より高いクロック周波
数に対応する信号Ｓd1〜Ｓdmは“Ｈ”レベルになってお
り、より低いクロック周波数に対応する信号Ｓd(m+1)〜
Ｓdnは“Ｌ”レベルになっている。したがって、所定の
クロック周波数に対応する信号Ｓdk（ｋ＜ｎ）を予め選
定すれば、この信号Ｓdkは、入力クロック周波数が所定
の周波数より低い場合に“Ｈ”レベルになり、入力クロ
ック周波数が所定の周波数より高い場合に“Ｌ”レベル
になる。したがって、この信号Ｓdkを、そのままクロッ
ク選択イネーブル信号ＣＬＫＳＥＮとして使用すること
ができる。
【００６８】換言すれば、図９のクロック周波数判定回
路２０は、ＤＬＬ回路１０にてロックオンされるディレ
イ段の段数を制御しているシフトレジスタ（図８）の特
定のノードから、上記ディレイ段の段数が予め定められ
た段数（例えば、段数ｋ）になったか否かを判定するも
のである。しかしながら、信号Ｓdkをそのままクロック
選択イネーブル信号ＣＬＫＳＥＮとした場合、ノイズの
影響を受けやすいという不都合が生ずるおそれがある。
ＤＲＡＭ等を含む半導体装置に供給される外部クロック
は、僅かではあってもノイズの影響を受ける。したがっ
て、ディレイ回路部１０ｄのディレイ段の段数（遅延
量）は、ノイズの影響により若干変動することになる。
ここで、外部クロックのクロック周波数が、信号Ｓdkに
対応するような予め定められた周波数に近い場合、ディ
レイ回路部１０ｄのディレイ段の段数がノイズの影響に
より変動すると、信号Ｓdkも“Ｈ”レベルと“Ｌ”レベ
ルとの間を不規則に変動することになる。したがって、
信号Ｓdkをそのままクロック選択イネーブル信号ＣＬＫ
ＳＥＮとして用いることは、実用上好ましくない。
路２０は、ＤＬＬ回路１０にてロックオンされるディレ
イ段の段数を制御しているシフトレジスタ（図８）の特
定のノードから、上記ディレイ段の段数が予め定められ
た段数（例えば、段数ｋ）になったか否かを判定するも
のである。しかしながら、信号Ｓdkをそのままクロック
選択イネーブル信号ＣＬＫＳＥＮとした場合、ノイズの
影響を受けやすいという不都合が生ずるおそれがある。
ＤＲＡＭ等を含む半導体装置に供給される外部クロック
は、僅かではあってもノイズの影響を受ける。したがっ
て、ディレイ回路部１０ｄのディレイ段の段数（遅延
量）は、ノイズの影響により若干変動することになる。
ここで、外部クロックのクロック周波数が、信号Ｓdkに
対応するような予め定められた周波数に近い場合、ディ
レイ回路部１０ｄのディレイ段の段数がノイズの影響に
より変動すると、信号Ｓdkも“Ｈ”レベルと“Ｌ”レベ
ルとの間を不規則に変動することになる。したがって、
信号Ｓdkをそのままクロック選択イネーブル信号ＣＬＫ
ＳＥＮとして用いることは、実用上好ましくない。
【００６９】このような不都合な事態を解消するため
に、図９に示すクロック周波数判定回路２０では、実際
には、シフトレジスタの任意の２つのノードｎｏｄｅ
（ｍ）およびｎｏｄｅ（ｎ）（ｍ＜ｎ）からそれぞれ出
力される２種の信号Ｓdm、Ｓdnを入力とすることによ
り、クロック周波数変動に対するヒステリシス特性をも
たせている。より詳しくいえば、クロック周波数判定回
路２０は、ｐＭＯＳ（ｐチャネル型）トランジスタ２１
と、互いに直列に接続されるｎＭＯＳトランジスタ２２
およびｎＭＯＳトランジスタ２３とを備えている。イン
バータ２４、２５は、互いの出力を入力として、ラッチ
回路を構成する。
に、図９に示すクロック周波数判定回路２０では、実際
には、シフトレジスタの任意の２つのノードｎｏｄｅ
（ｍ）およびｎｏｄｅ（ｎ）（ｍ＜ｎ）からそれぞれ出
力される２種の信号Ｓdm、Ｓdnを入力とすることによ
り、クロック周波数変動に対するヒステリシス特性をも
たせている。より詳しくいえば、クロック周波数判定回
路２０は、ｐＭＯＳ（ｐチャネル型）トランジスタ２１
と、互いに直列に接続されるｎＭＯＳトランジスタ２２
およびｎＭＯＳトランジスタ２３とを備えている。イン
バータ２４、２５は、互いの出力を入力として、ラッチ
回路を構成する。
【００７０】このような構成のクロック周波数判定回路
２０において、ノードｎｏｄｅ（ｎ）からの信号Ｓdn
は、インバータ２６を介して、ｐＭＯＳトランジスタ２
１およびＭＯＳトランジスタ２２の各々のゲートに入力
される。また一方で、ノードｎｏｄｅ（ｍ）からの信号
Ｓdmは、インバータ２７を介して、ｎＭＯＳトランジス
タ２３のゲートに入力される。さらに、インバータ２
４、２５からなるラッチ回路から出力された信号は、３
つのインバータ２８ａ、２８ｂおよび２８ｃにより伝達
され、クロック選択イネーブル信号ＣＬＫＳＥＮとして
クロック選択回路に供給される。
２０において、ノードｎｏｄｅ（ｎ）からの信号Ｓdn
は、インバータ２６を介して、ｐＭＯＳトランジスタ２
１およびＭＯＳトランジスタ２２の各々のゲートに入力
される。また一方で、ノードｎｏｄｅ（ｍ）からの信号
Ｓdmは、インバータ２７を介して、ｎＭＯＳトランジス
タ２３のゲートに入力される。さらに、インバータ２
４、２５からなるラッチ回路から出力された信号は、３
つのインバータ２８ａ、２８ｂおよび２８ｃにより伝達
され、クロック選択イネーブル信号ＣＬＫＳＥＮとして
クロック選択回路に供給される。
【００７１】図１０は、図９のクロック周波数判定回路
の動作を説明するためのタイミングチャートである。図
９および図１０を参照しながら、以下に、クロック周波
数判定回路２０の動作を説明する。まず、外部クロック
のクロック周波数が充分高い状態で（すなわち、クロッ
ク周期ｔＣＬＫが充分短い状態で）、２種の信号Ｓdm、
Ｓdnが共に“Ｌ”レベルになっているとする。このとき
に、ｐＭＯＳトランジスタ２１はオフ状態（非導通状
態）になっており、ｎＭＯＳトランジスタ２２、２３は
オン状態（導通状態）になっている。したがって、イン
バータ２４の入力は“Ｌ”レベルになり、インバータ２
４、２５からなるラッチ回路は、“Ｌ”レベルのクロッ
ク選択イネーブル信号ＣＬＫＳＥＮを出力する。
の動作を説明するためのタイミングチャートである。図
９および図１０を参照しながら、以下に、クロック周波
数判定回路２０の動作を説明する。まず、外部クロック
のクロック周波数が充分高い状態で（すなわち、クロッ
ク周期ｔＣＬＫが充分短い状態で）、２種の信号Ｓdm、
Ｓdnが共に“Ｌ”レベルになっているとする。このとき
に、ｐＭＯＳトランジスタ２１はオフ状態（非導通状
態）になっており、ｎＭＯＳトランジスタ２２、２３は
オン状態（導通状態）になっている。したがって、イン
バータ２４の入力は“Ｌ”レベルになり、インバータ２
４、２５からなるラッチ回路は、“Ｌ”レベルのクロッ
ク選択イネーブル信号ＣＬＫＳＥＮを出力する。
【００７２】この状態からクロック周波数が徐々に低く
なると、信号Ｓdmが“Ｈ”レベルの状態になり、信号Ｓ
dnが“Ｌ”レベルの状態のままでいる。これによって、
ｐＭＯＳトランジスタ２１はオフ状態になり、ｎＭＯＳ
トランジスタ２２はオン状態になるが、ｎＭＯＳトラン
ジスタ２３はオフ状態になるので、インバータ２４の入
力は浮遊状態（フローティング状態）となる。したがっ
て、インバータ２４、２５からなるラッチ回路は、イン
バータ２４の出力が“Ｈ”レベルである状態を保持する
ので、クロック選択イネーブル信号ＣＬＫＳＥＮは依然
として“Ｌ”レベルの状態を保持する。
なると、信号Ｓdmが“Ｈ”レベルの状態になり、信号Ｓ
dnが“Ｌ”レベルの状態のままでいる。これによって、
ｐＭＯＳトランジスタ２１はオフ状態になり、ｎＭＯＳ
トランジスタ２２はオン状態になるが、ｎＭＯＳトラン
ジスタ２３はオフ状態になるので、インバータ２４の入
力は浮遊状態（フローティング状態）となる。したがっ
て、インバータ２４、２５からなるラッチ回路は、イン
バータ２４の出力が“Ｈ”レベルである状態を保持する
ので、クロック選択イネーブル信号ＣＬＫＳＥＮは依然
として“Ｌ”レベルの状態を保持する。
【００７３】この状態からクロック周波数がさらに低く
なると、信号Ｓdm、Ｓdnが共に“Ｈ”レベルの状態にな
る。このときに、ｐＭＯＳトランジスタ２１はオン状態
であり、ｎＭＯＳトランジスタ２２、２３は共にオフ状
態になる。したがって、インバータ２４の入力は“Ｈ”
レベルになり（インバータ２４、２５からなるラッチ回
路の出力は“Ｌ”レベルになり）、“Ｈ”レベルのクロ
ック選択イネーブル信号ＣＬＫＳＥＮを出力する。この
ように、クロック選択イネーブル信号ＣＬＫＳＥＮの
“Ｌ”レベルから“Ｈ”レベルへの変化は、２種の信号
Ｓdm、Ｓdnが共に変化することによって、ノイズに影響
されることなく正確になされることになる。
なると、信号Ｓdm、Ｓdnが共に“Ｈ”レベルの状態にな
る。このときに、ｐＭＯＳトランジスタ２１はオン状態
であり、ｎＭＯＳトランジスタ２２、２３は共にオフ状
態になる。したがって、インバータ２４の入力は“Ｈ”
レベルになり（インバータ２４、２５からなるラッチ回
路の出力は“Ｌ”レベルになり）、“Ｈ”レベルのクロ
ック選択イネーブル信号ＣＬＫＳＥＮを出力する。この
ように、クロック選択イネーブル信号ＣＬＫＳＥＮの
“Ｌ”レベルから“Ｈ”レベルへの変化は、２種の信号
Ｓdm、Ｓdnが共に変化することによって、ノイズに影響
されることなく正確になされることになる。
【００７４】この状態から、逆にクロック周波数が徐々
に高くなっていくと、信号Ｓdmが“Ｈ”レベルの状態の
ままであり、信号Ｓdnが“Ｌ”レベルの状態になる。こ
れによって、ｐＭＯＳトランジスタ２１はオフ状態であ
ってｎＭＯＳトランジスタ２２はオン状態になるので、
ｎＭＯＳトランジスタ２３がオフ状態のまま、インバー
タ２４の入力は浮遊状態となる。したがって、インバー
タ２４、２５からなるラッチ回路は、インバータ２４の
出力が“Ｌ”レベルの状態を保持するので、クロック選
択イネーブル信号ＣＬＫＳＥＮは依然として“Ｈ”レベ
ルの状態を保持する。
に高くなっていくと、信号Ｓdmが“Ｈ”レベルの状態の
ままであり、信号Ｓdnが“Ｌ”レベルの状態になる。こ
れによって、ｐＭＯＳトランジスタ２１はオフ状態であ
ってｎＭＯＳトランジスタ２２はオン状態になるので、
ｎＭＯＳトランジスタ２３がオフ状態のまま、インバー
タ２４の入力は浮遊状態となる。したがって、インバー
タ２４、２５からなるラッチ回路は、インバータ２４の
出力が“Ｌ”レベルの状態を保持するので、クロック選
択イネーブル信号ＣＬＫＳＥＮは依然として“Ｈ”レベ
ルの状態を保持する。
【００７５】この状態からクロック周波数がさらに高く
なると、信号Ｓdm、Ｓdnが共に“Ｌ”レベルの状態にな
る。このときに、ｐＭＯＳトランジスタ２１はオフ状態
になり、ｎＭＯＳトランジスタ２２、２３は共にオン状
態になる。したがって、インバータ２４の入力は“Ｌ”
レベルになり（インバータ２４、２５からなるラッチ回
路の出力は“Ｈ”レベルになり）、“Ｌ”レベルのクロ
ック選択イネーブル信号ＣＬＫＳＥＮを出力する。この
ように、クロック選択イネーブル信号ＣＬＫＳＥＮの
“Ｈ”レベルから“Ｌ”レベルへの変化は、２種の信号
Ｓdm、Ｓdnが共に変化することによって、ノイズに影響
されることなく正確になされることになる。
なると、信号Ｓdm、Ｓdnが共に“Ｌ”レベルの状態にな
る。このときに、ｐＭＯＳトランジスタ２１はオフ状態
になり、ｎＭＯＳトランジスタ２２、２３は共にオン状
態になる。したがって、インバータ２４の入力は“Ｌ”
レベルになり（インバータ２４、２５からなるラッチ回
路の出力は“Ｈ”レベルになり）、“Ｌ”レベルのクロ
ック選択イネーブル信号ＣＬＫＳＥＮを出力する。この
ように、クロック選択イネーブル信号ＣＬＫＳＥＮの
“Ｈ”レベルから“Ｌ”レベルへの変化は、２種の信号
Ｓdm、Ｓdnが共に変化することによって、ノイズに影響
されることなく正確になされることになる。
【００７６】要約すれば、本発明の概念的な実施例に係
るクロック周波数判定回路においては、クロック周波数
が低くなる場合には、クロック周波数が信号Ｓdnに対応
する第１の周波数まで到達して初めて、クロック選択イ
ネーブル信号ＣＬＫＳＥＮが“Ｈ”レベルに変化する。
また一方で、クロック周波数が高くなる場合には、クロ
ック周波数が信号Ｓdmに対応する第２の周波数まで到達
して初めて、クロック選択イネーブル信号ＣＬＫＳＥＮ
が“Ｌ”レベルに変化する。ここで、第１の周波数は、
第２の周波数よりも低い。したがって、外部クロックの
クロック周波数がノイズの影響で変動した場合でも、そ
の変動の振幅が第１の周波数と第２の周波数との差より
も小さい限りは、クロック選択イネーブル信号ＣＬＫＳ
ＥＮはノイズの影響を受けないことになる。このように
して、ノイズ変動に影響されにくいクロック選択イネー
ブル信号ＣＬＫＳＥＮを生成することが可能になる。
るクロック周波数判定回路においては、クロック周波数
が低くなる場合には、クロック周波数が信号Ｓdnに対応
する第１の周波数まで到達して初めて、クロック選択イ
ネーブル信号ＣＬＫＳＥＮが“Ｈ”レベルに変化する。
また一方で、クロック周波数が高くなる場合には、クロ
ック周波数が信号Ｓdmに対応する第２の周波数まで到達
して初めて、クロック選択イネーブル信号ＣＬＫＳＥＮ
が“Ｌ”レベルに変化する。ここで、第１の周波数は、
第２の周波数よりも低い。したがって、外部クロックの
クロック周波数がノイズの影響で変動した場合でも、そ
の変動の振幅が第１の周波数と第２の周波数との差より
も小さい限りは、クロック選択イネーブル信号ＣＬＫＳ
ＥＮはノイズの影響を受けないことになる。このように
して、ノイズ変動に影響されにくいクロック選択イネー
ブル信号ＣＬＫＳＥＮを生成することが可能になる。
【００７７】図１１は、図４の実施例のクロック選択回
路の具体的な構成例を示す回路図である。図１１におい
て、参照番号３２は第１の制御回路部（分周器）、参照
番号３３は第２の制御回路部（分周器）、参照番号３５
は遅延部（遅延素子）、参照番号３６は第１のラッチ回
路部（ＲＳフリップフロップ）、参照番号３７は第２の
ラッチ回路部（ＲＳフリップフロップ）、および、参照
番号３９はスイッチ部を示している。ここで、位相比較
部３４は、遅延部３５と、第１のラッチ回路部３６およ
び第２のラッチ回路部３７を備えて構成されている。
路の具体的な構成例を示す回路図である。図１１におい
て、参照番号３２は第１の制御回路部（分周器）、参照
番号３３は第２の制御回路部（分周器）、参照番号３５
は遅延部（遅延素子）、参照番号３６は第１のラッチ回
路部（ＲＳフリップフロップ）、参照番号３７は第２の
ラッチ回路部（ＲＳフリップフロップ）、および、参照
番号３９はスイッチ部を示している。ここで、位相比較
部３４は、遅延部３５と、第１のラッチ回路部３６およ
び第２のラッチ回路部３７を備えて構成されている。
【００７８】前述の図４の実施例においては、外部クロ
ックの位相より所定の位相だけ遅れたＤＬＬクロックＤ
ＬＬＣＬＫを内部クロックとして利用する場合、ＤＬＬ
回路にてロックオンされたディレイ段の段数に基づいて
リアルクロックＲＥＣＬＫとＤＬＬクロックＤＬＬＣＬ
Ｋとの間で正確に位相比較が行えるか否かを、クロック
周波数判定回路２０により判定する。
ックの位相より所定の位相だけ遅れたＤＬＬクロックＤ
ＬＬＣＬＫを内部クロックとして利用する場合、ＤＬＬ
回路にてロックオンされたディレイ段の段数に基づいて
リアルクロックＲＥＣＬＫとＤＬＬクロックＤＬＬＣＬ
Ｋとの間で正確に位相比較が行えるか否かを、クロック
周波数判定回路２０により判定する。
【００７９】前述したように、リアルクロックとＤＬＬ
クロックとの間で正確に位相比較が行えると判定された
ときには、“Ｈ”レベルのクロック選択イネーブル信号
ＣＬＫＳＥＮがクロック選択回路３０のスイッチ部３９
に入力される。後述するように、クロック選択回路３０
の位相比較部３４においては、ウィンドウパルス信号Ｓ
w のウィンドウ内でリアルクロックの位相とＤＬＬクロ
ックの位相とを比較することにより、相対的に早いほう
の位相に対応するクロックが、出力信号ＳcaまたはＳcb
によってスイッチ部３９が制御されて取り出される。上
記のような条件の下では、相対的に早いほうの位相に対
応するクロックを選択する出力信号ＳcaまたはＳcbがス
イッチ部３９に入力され、半導体装置の内部クロックと
してリアルクロックＲＥＣＬＫまたはＤＬＬクロックＤ
ＬＬＣＬＫが選択される（選択クロック信号Ｓｏｕ
ｔ）。また一方で、クロック周波数が比較的高くなって
リアルクロックとＤＬＬクロックとの間で正確に位相比
較が行えないと判定されたときには、“Ｌ”レベルのク
ロック選択イネーブル信号ＣＬＫＳＥＮがクロック選択
回路３０のスイッチ部３９に入力される。このときに
は、スイッチ部３９は、“Ｌ”レベルのクロック選択イ
ネーブル信号ＣＬＫＳＥＮに基づいてリアルクロックの
出力を抑制し、ＤＬＬクロックのみを出力するように動
作する。すなわち、半導体装置の内部クロックとして、
無条件にＤＬＬクロックが選択される。
クロックとの間で正確に位相比較が行えると判定された
ときには、“Ｈ”レベルのクロック選択イネーブル信号
ＣＬＫＳＥＮがクロック選択回路３０のスイッチ部３９
に入力される。後述するように、クロック選択回路３０
の位相比較部３４においては、ウィンドウパルス信号Ｓ
w のウィンドウ内でリアルクロックの位相とＤＬＬクロ
ックの位相とを比較することにより、相対的に早いほう
の位相に対応するクロックが、出力信号ＳcaまたはＳcb
によってスイッチ部３９が制御されて取り出される。上
記のような条件の下では、相対的に早いほうの位相に対
応するクロックを選択する出力信号ＳcaまたはＳcbがス
イッチ部３９に入力され、半導体装置の内部クロックと
してリアルクロックＲＥＣＬＫまたはＤＬＬクロックＤ
ＬＬＣＬＫが選択される（選択クロック信号Ｓｏｕ
ｔ）。また一方で、クロック周波数が比較的高くなって
リアルクロックとＤＬＬクロックとの間で正確に位相比
較が行えないと判定されたときには、“Ｌ”レベルのク
ロック選択イネーブル信号ＣＬＫＳＥＮがクロック選択
回路３０のスイッチ部３９に入力される。このときに
は、スイッチ部３９は、“Ｌ”レベルのクロック選択イ
ネーブル信号ＣＬＫＳＥＮに基づいてリアルクロックの
出力を抑制し、ＤＬＬクロックのみを出力するように動
作する。すなわち、半導体装置の内部クロックとして、
無条件にＤＬＬクロックが選択される。
【００８０】換言すれば、図１１に示すクロック選択回
路３０は、クロック選択イネーブル信号ＣＬＫＳＥＮを
供給するクロック周波数判定回路２０の制御の下で、第
１の信号であるリアルクロックと、第２の信号であるＤ
ＬＬクロックとの位相比較を正確に行うものである。図
１１において、第１の制御回路部３２は、第１の信号の
リアルクロックを、第３の信号のウィンドウパルス信号
Ｓw に応じて１／Ｎ分周（例えば、１／４分周）するも
のであり、また一方で、第２の制御回路部３３は、第２
の信号のＤＬＬクロックを、第３の信号のウィンドウパ
ルス信号Ｓw に応じて１／Ｎ分周するものである。ここ
で、Ｎは２以上の整数を示している。
路３０は、クロック選択イネーブル信号ＣＬＫＳＥＮを
供給するクロック周波数判定回路２０の制御の下で、第
１の信号であるリアルクロックと、第２の信号であるＤ
ＬＬクロックとの位相比較を正確に行うものである。図
１１において、第１の制御回路部３２は、第１の信号の
リアルクロックを、第３の信号のウィンドウパルス信号
Ｓw に応じて１／Ｎ分周（例えば、１／４分周）するも
のであり、また一方で、第２の制御回路部３３は、第２
の信号のＤＬＬクロックを、第３の信号のウィンドウパ
ルス信号Ｓw に応じて１／Ｎ分周するものである。ここ
で、Ｎは２以上の整数を示している。
【００８１】第２の制御回路部３３からの出力信号Ｓb
は、第１および第２のラッチ回路部３６、３７に供給さ
れ、また一方で、第１の制御回路部３２からの出力信号
Ｓaは、第１のラッチ回路部３６に供給されると共に、
位相調整用の遅延素子からなる遅延部３５を介して第２
のラッチ回路部３７に供給される。すなわち、本発明の
概念的な実施例に係るクロック選択回路は、第１の信号
および第２の信号を、それぞれ第３の信号を用いた第１
の制御回路部３２および第２の制御回路部３３により同
じタイミングで１／Ｎ分周（例えば、１／４分周）して
出力信号Ｓa および出力信号Ｓb とし、これらの分周さ
れた出力信号Ｓa 、Ｓb を２つのラッチ回路部３６、３
７を用いて位相比較するものである。このような位相比
較の結果として、第１の信号の位相が第２の信号の位相
よりも早いと判断された場合、第１の信号に対応する出
力信号Ｓcaが、第１のラッチ回路部３６から出力され
る。また一方で、第２の信号の位相が第１の信号の位相
よりも早いと判断された場合、第２の信号に対応する出
力信号Ｓcbが、第２のラッチ回路部３７から出力され
る。
は、第１および第２のラッチ回路部３６、３７に供給さ
れ、また一方で、第１の制御回路部３２からの出力信号
Ｓaは、第１のラッチ回路部３６に供給されると共に、
位相調整用の遅延素子からなる遅延部３５を介して第２
のラッチ回路部３７に供給される。すなわち、本発明の
概念的な実施例に係るクロック選択回路は、第１の信号
および第２の信号を、それぞれ第３の信号を用いた第１
の制御回路部３２および第２の制御回路部３３により同
じタイミングで１／Ｎ分周（例えば、１／４分周）して
出力信号Ｓa および出力信号Ｓb とし、これらの分周さ
れた出力信号Ｓa 、Ｓb を２つのラッチ回路部３６、３
７を用いて位相比較するものである。このような位相比
較の結果として、第１の信号の位相が第２の信号の位相
よりも早いと判断された場合、第１の信号に対応する出
力信号Ｓcaが、第１のラッチ回路部３６から出力され
る。また一方で、第２の信号の位相が第１の信号の位相
よりも早いと判断された場合、第２の信号に対応する出
力信号Ｓcbが、第２のラッチ回路部３７から出力され
る。
【００８２】ここで、第１および第２の制御回路部（分
周器）３２、３３は、例えば、入力信号（第１の信号の
リアルクロックと、第２の信号のＤＬＬクロック）を１
／４分周して、上記入力信号の初めの２周期に対応する
期間が“Ｈ”レベルで次の２周期に対応する期間が
“Ｌ”レベルとなる信号を出力するものに限らず、上記
入力信号の初めの１周期に対応する期間が“Ｈ”レベル
で次の３周期に対応する期間が“Ｌ”レベルとなる信号
を出力するものであってもよい。すなわち、第１および
第２の制御回路部３２、３３は、ＹおよびＺを正の整
数、またＹ＋Ｚ＝Ｎ（１／Ｎ分周の場合）として、第１
および第２の入力信号の各々のＹ周期だけの期間が第１
のレベル（例えば、“Ｈ”レベル）で、かつ、Ｚ周期だ
けの期間が第２のレベル（例えば、“Ｌ”レベル）とな
る出力信号をそれぞれ生成するようになっている。
周器）３２、３３は、例えば、入力信号（第１の信号の
リアルクロックと、第２の信号のＤＬＬクロック）を１
／４分周して、上記入力信号の初めの２周期に対応する
期間が“Ｈ”レベルで次の２周期に対応する期間が
“Ｌ”レベルとなる信号を出力するものに限らず、上記
入力信号の初めの１周期に対応する期間が“Ｈ”レベル
で次の３周期に対応する期間が“Ｌ”レベルとなる信号
を出力するものであってもよい。すなわち、第１および
第２の制御回路部３２、３３は、ＹおよびＺを正の整
数、またＹ＋Ｚ＝Ｎ（１／Ｎ分周の場合）として、第１
および第２の入力信号の各々のＹ周期だけの期間が第１
のレベル（例えば、“Ｈ”レベル）で、かつ、Ｚ周期だ
けの期間が第２のレベル（例えば、“Ｌ”レベル）とな
る出力信号をそれぞれ生成するようになっている。
【００８３】図１２は、図１１のクロック選択回路にお
ける位相比較部の構成例を示す回路図である。図１２に
示すように、位相比較部３４は、リアルクロックＲＥＣ
ＬＫを分周した信号Ｓa ′（例えば、図１１の第１の制
御回路部３２の出力信号Ｓa ）、およびＤＬＬクロック
ＤＬＬＣＬＫを分周した信号Ｓb ′（例えば、図１１の
第２の制御回路部３３の出力信号Ｓb ）をラッチするラ
ッチ回路部４４と、リアルクロックＲＥＣＬＫとＤＬＬ
クロックＤＬＬＣＬＫとの位相比較を行うためのタイミ
ング信号を生成するタイミング発生回路部４５とを備え
ている。さらに、位相比較部３４は、上記のラッチ回路
部４４およびタイミング発生回路部４５の出力信号を入
力信号として使用することによって、リアルクロックＲ
ＥＣＬＫまたはＤＬＬクロックＤＬＬＣＬＫのいずれの
位相が早いかを判定し、出力信号Ｓca′または出力信号
Ｓcb′（例えば、図１１の第１のラッチ回路部３６の出
力信号Ｓca、または第２のラッチ回路部３７の出力信号
Ｓcb）を生成する位相判定回路部４６を備えている。
ける位相比較部の構成例を示す回路図である。図１２に
示すように、位相比較部３４は、リアルクロックＲＥＣ
ＬＫを分周した信号Ｓa ′（例えば、図１１の第１の制
御回路部３２の出力信号Ｓa ）、およびＤＬＬクロック
ＤＬＬＣＬＫを分周した信号Ｓb ′（例えば、図１１の
第２の制御回路部３３の出力信号Ｓb ）をラッチするラ
ッチ回路部４４と、リアルクロックＲＥＣＬＫとＤＬＬ
クロックＤＬＬＣＬＫとの位相比較を行うためのタイミ
ング信号を生成するタイミング発生回路部４５とを備え
ている。さらに、位相比較部３４は、上記のラッチ回路
部４４およびタイミング発生回路部４５の出力信号を入
力信号として使用することによって、リアルクロックＲ
ＥＣＬＫまたはＤＬＬクロックＤＬＬＣＬＫのいずれの
位相が早いかを判定し、出力信号Ｓca′または出力信号
Ｓcb′（例えば、図１１の第１のラッチ回路部３６の出
力信号Ｓca、または第２のラッチ回路部３７の出力信号
Ｓcb）を生成する位相判定回路部４６を備えている。
【００８４】さらに詳しく説明すると、図１２に示すよ
うに、ラッチ回路部４４における第１のラッチ回路部３
６および第２のラッチ回路部３７は、それぞれ２つのＮ
ＡＮＤゲート３６１、３６２および３７１、３７２から
なるＲＳフリップフロップとして構成されている。そし
て、第１のＲＳフリップフロップ（第１のラッチ回路部
３６）のセット入力にはリアルクロックＲＬＬＣＬＫを
分周した信号Ｓa ′が供給され、また一方で、第１のＲ
Ｓフリップフロップのリセット入力にはＤＬＬクロック
ＤＬＬＣＬＫを分周した信号Ｓb ′が供給されている。
さらに、第２のＲＳフリップフロップ（第２のラッチ回
路部３７）のセット入力には上記信号Ｓa ′が遅延部３
５を介して供給され、また一方で、第２のＲＳフリップ
フロップのリセット入力には上記信号Ｓb ′が供給され
ている。第１および第２のＲＳフリップフロップの出力
信号Ｑ1 、／Ｑ1 、Ｑ2 、および／Ｑ2 の適切な組み合
わせにより位相比較結果を正しく判定するためには、上
記のようなタイミング信号が必要になる。上記の位相比
較部３４では、信号Ｓa ′、Ｓb ′の立ち上がりのタイ
ミングで位相比較結果を判定するようにしている。
うに、ラッチ回路部４４における第１のラッチ回路部３
６および第２のラッチ回路部３７は、それぞれ２つのＮ
ＡＮＤゲート３６１、３６２および３７１、３７２から
なるＲＳフリップフロップとして構成されている。そし
て、第１のＲＳフリップフロップ（第１のラッチ回路部
３６）のセット入力にはリアルクロックＲＬＬＣＬＫを
分周した信号Ｓa ′が供給され、また一方で、第１のＲ
Ｓフリップフロップのリセット入力にはＤＬＬクロック
ＤＬＬＣＬＫを分周した信号Ｓb ′が供給されている。
さらに、第２のＲＳフリップフロップ（第２のラッチ回
路部３７）のセット入力には上記信号Ｓa ′が遅延部３
５を介して供給され、また一方で、第２のＲＳフリップ
フロップのリセット入力には上記信号Ｓb ′が供給され
ている。第１および第２のＲＳフリップフロップの出力
信号Ｑ1 、／Ｑ1 、Ｑ2 、および／Ｑ2 の適切な組み合
わせにより位相比較結果を正しく判定するためには、上
記のようなタイミング信号が必要になる。上記の位相比
較部３４では、信号Ｓa ′、Ｓb ′の立ち上がりのタイ
ミングで位相比較結果を判定するようにしている。
【００８５】ここで、第１のＲＳフリップフロップ（ま
たは第２のＲＳフリップフロップ）において、第１のＮ
ＡＮＤゲート３６１（または３７１）の第１の入力ＩＮ
１１は、同ＲＳフリップフロップのリセット入力とさ
れ、また一方で、同第１のＮＡＮＤゲート３６１（また
は３７１）の第２の入力ＩＮ１２は、第２のＮＡＮＤゲ
ート３６２（または３７２）の出力ＯＵＴ２と共に同Ｒ
Ｓフリップフロップの出力Ｑ1(またはＱ2)とされてい
る。さらに、第２のＮＡＮＤゲート３６２（または３７
２）の第１の入力ＩＮ２１は、同ＲＳフリップフロップ
のセット入力とされ、また一方で、第２のＮＡＮＤゲー
ト３６２（または３７２）の第２の入力ＩＮ２２は、第
１のＮＡＮＤゲート３６１（または３７１）の出力ＯＵ
Ｔ１と共に同ＲＳフリップフロップの反転出力／Ｑ1(ま
たは／Ｑ2)とされている。
たは第２のＲＳフリップフロップ）において、第１のＮ
ＡＮＤゲート３６１（または３７１）の第１の入力ＩＮ
１１は、同ＲＳフリップフロップのリセット入力とさ
れ、また一方で、同第１のＮＡＮＤゲート３６１（また
は３７１）の第２の入力ＩＮ１２は、第２のＮＡＮＤゲ
ート３６２（または３７２）の出力ＯＵＴ２と共に同Ｒ
Ｓフリップフロップの出力Ｑ1(またはＱ2)とされてい
る。さらに、第２のＮＡＮＤゲート３６２（または３７
２）の第１の入力ＩＮ２１は、同ＲＳフリップフロップ
のセット入力とされ、また一方で、第２のＮＡＮＤゲー
ト３６２（または３７２）の第２の入力ＩＮ２２は、第
１のＮＡＮＤゲート３６１（または３７１）の出力ＯＵ
Ｔ１と共に同ＲＳフリップフロップの反転出力／Ｑ1(ま
たは／Ｑ2)とされている。
【００８６】さらに、タイミング発生回路部４４は、信
号Ｓa ′およびＳb ′を入力信号とするＮＡＮＤゲート
４５０と、このＮＡＮＤゲート４５０の出力信号を遅延
させるための直列接続されたインバータ４５１、４５３
および４５５と、コンデンサ４５２、４５４と、ＮＯＲ
ゲート４５６とを備えている。このＮＯＲゲート４５６
には、ＮＡＮＤゲート４５０の出力信号と、３段目のイ
ンバータ４５５の出力信号とが入力される。上記のイン
バータ４５１、４５３および４５５等によって立ち上が
りのタイミングを調整したパルス（タイミング信号）
が、ＮＯＲゲート４５６から出力される。
号Ｓa ′およびＳb ′を入力信号とするＮＡＮＤゲート
４５０と、このＮＡＮＤゲート４５０の出力信号を遅延
させるための直列接続されたインバータ４５１、４５３
および４５５と、コンデンサ４５２、４５４と、ＮＯＲ
ゲート４５６とを備えている。このＮＯＲゲート４５６
には、ＮＡＮＤゲート４５０の出力信号と、３段目のイ
ンバータ４５５の出力信号とが入力される。上記のイン
バータ４５１、４５３および４５５等によって立ち上が
りのタイミングを調整したパルス（タイミング信号）
が、ＮＯＲゲート４５６から出力される。
【００８７】さらに、位相判定回路部４６は、第１のラ
ッチ回路部３６の出力信号／Ｑ1 、Ｑ1 がそれぞれ入力
される２つのＮＡＮＤゲート４６５、４６６と、これら
のＮＡＮＤゲート４６５、４６６の出力端子に接続さ
れ、かつ、２つのＮＡＮＤゲート４６７、４６８からな
る第１の位相判定用ラッチ回路部とを備えている。また
一方で、位相判定回路部４６は、第２のラッチ回路部／
Ｑ2 、Ｑ2 がそれぞれ入力される２つのＮＡＮＤゲート
４６１、４６２と、これらのＮＡＮＤゲート４６１、４
６２の出力側に接続され、かつ、２つのＮＡＮＤゲート
４６３、４６４からなる第２の位相判定用ラッチ回路部
とを備えている。上記のＮＡＮＤゲート４６１、４６
２、４６５および４６６の各々の一方の入力端子には、
タイミング発生回路部４５のタイミング信号が入力され
る。
ッチ回路部３６の出力信号／Ｑ1 、Ｑ1 がそれぞれ入力
される２つのＮＡＮＤゲート４６５、４６６と、これら
のＮＡＮＤゲート４６５、４６６の出力端子に接続さ
れ、かつ、２つのＮＡＮＤゲート４６７、４６８からな
る第１の位相判定用ラッチ回路部とを備えている。また
一方で、位相判定回路部４６は、第２のラッチ回路部／
Ｑ2 、Ｑ2 がそれぞれ入力される２つのＮＡＮＤゲート
４６１、４６２と、これらのＮＡＮＤゲート４６１、４
６２の出力側に接続され、かつ、２つのＮＡＮＤゲート
４６３、４６４からなる第２の位相判定用ラッチ回路部
とを備えている。上記のＮＡＮＤゲート４６１、４６
２、４６５および４６６の各々の一方の入力端子には、
タイミング発生回路部４５のタイミング信号が入力され
る。
【００８８】さらにまた、位相判定回路部４６は、２つ
のＮＡＮＤゲート４７０、４７２と、これらのＮＡＮＤ
ゲートの出力端子にそれぞれ接続される２つのインバー
タ４７１、４７３とを備えている。一方のＮＡＮＤゲー
ト４７０の２つの入力端子には、第１の位相判定用ラッ
チ回路部の出力信号と、第２の位相判定用ラッチ回路部
の出力信号が入力される。他方のＮＡＮＤゲート４７２
の２つの入力端子には、第１の位相判定用ラッチ回路部
の反転出力信号と、第２の位相判定用ラッチ回路部の反
転出力信号が入力される。
のＮＡＮＤゲート４７０、４７２と、これらのＮＡＮＤ
ゲートの出力端子にそれぞれ接続される２つのインバー
タ４７１、４７３とを備えている。一方のＮＡＮＤゲー
ト４７０の２つの入力端子には、第１の位相判定用ラッ
チ回路部の出力信号と、第２の位相判定用ラッチ回路部
の出力信号が入力される。他方のＮＡＮＤゲート４７２
の２つの入力端子には、第１の位相判定用ラッチ回路部
の反転出力信号と、第２の位相判定用ラッチ回路部の反
転出力信号が入力される。
【００８９】ここで、インバータ４７１から出力される
出力信号Ｓca′は、リアルクロックＲＥＣＬＫの位相が
ＤＬＬクロックの位相よりも早いときに“Ｈ”レベルに
なる。また一方で、インバータ４７３から出力される出
力信号Ｓcb′は、ＤＬＬクロックの位相がリアルクロッ
クＲＥＣＬＫの位相よりも早いときに“Ｈ”レベルにな
る。遅延部３５の前と後で上記２つのクロックの位相の
早さが異なる場合は、信号Ｓa ′と信号Ｓb ′の位相の
早さは同じであると判定され、出力信号Ｓca′およびＳ
cb′は共に“Ｌ”レベルになる。しかしながら、遅延部
３５を通す前では信号Ｓa ′の位相が信号Ｓb ′の位相
よりも早いので、リアルクロックＲＥＣＬＫを選択する
ようにスイッチ回路が動作する。
出力信号Ｓca′は、リアルクロックＲＥＣＬＫの位相が
ＤＬＬクロックの位相よりも早いときに“Ｈ”レベルに
なる。また一方で、インバータ４７３から出力される出
力信号Ｓcb′は、ＤＬＬクロックの位相がリアルクロッ
クＲＥＣＬＫの位相よりも早いときに“Ｈ”レベルにな
る。遅延部３５の前と後で上記２つのクロックの位相の
早さが異なる場合は、信号Ｓa ′と信号Ｓb ′の位相の
早さは同じであると判定され、出力信号Ｓca′およびＳ
cb′は共に“Ｌ”レベルになる。しかしながら、遅延部
３５を通す前では信号Ｓa ′の位相が信号Ｓb ′の位相
よりも早いので、リアルクロックＲＥＣＬＫを選択する
ようにスイッチ回路が動作する。
【００９０】図１３は、図１２の位相比較部におけるＮ
ＡＮＤゲートの一例を示す回路図である。図１３に示す
ように、図１２の各々のＮＡＮＤゲート（例えば、３６
１、３６２、３７１および３７２）は、２つのｐＭＯＳ
トランジスタＰ１、Ｐ２、および、２つのｎＭＯＳトラ
ンジスタＮ１、Ｎ２を備えて構成されている。
ＡＮＤゲートの一例を示す回路図である。図１３に示す
ように、図１２の各々のＮＡＮＤゲート（例えば、３６
１、３６２、３７１および３７２）は、２つのｐＭＯＳ
トランジスタＰ１、Ｐ２、および、２つのｎＭＯＳトラ
ンジスタＮ１、Ｎ２を備えて構成されている。
【００９１】第１のｐＭＯＳトランジスタＰ１のソース
は，第１の電源線（高電位電源線）Ｖddに接続され、ド
レインは同ＮＡＮＤゲートの出力ＯＵＴ１（またはＯＵ
Ｔ２）に接続され、そして、ゲートは同ＮＡＮＤゲート
の第１の入力ＩＮ１１（またはＩＮ２１）に接続されて
いる。また、第２のｐＭＯＳトランジスタＰ２のソース
は第１の電源線Ｖddに接続され、ドレインは同ＮＡＮＤ
ゲートの出力ＯＵＴ１（またはＯＵＴ２）に接続され、
そして、ゲートは同ＮＡＮＤゲートの第２の入力ＩＮ１
２（またはＩＮ２２）に接続されている。
は，第１の電源線（高電位電源線）Ｖddに接続され、ド
レインは同ＮＡＮＤゲートの出力ＯＵＴ１（またはＯＵ
Ｔ２）に接続され、そして、ゲートは同ＮＡＮＤゲート
の第１の入力ＩＮ１１（またはＩＮ２１）に接続されて
いる。また、第２のｐＭＯＳトランジスタＰ２のソース
は第１の電源線Ｖddに接続され、ドレインは同ＮＡＮＤ
ゲートの出力ＯＵＴ１（またはＯＵＴ２）に接続され、
そして、ゲートは同ＮＡＮＤゲートの第２の入力ＩＮ１
２（またはＩＮ２２）に接続されている。
【００９２】さらに、第１のｎＭＯＳトランジスタＮ１
のソースは第２のｎＭＯＳトランジスタＮ２のドレイン
に接続され、ドレインは同ＮＡＮＤゲートの出力ＯＵＴ
１（またはＯＵＴ２）に接続され、そして、ゲートは同
ＮＡＮＤゲートの第１の入力ＩＮ１１（またはＩＮ２
１）に接続されている。また、第２のｎＭＯＳトランジ
スタＮ２のソースは第２の電源線（低電位電源線）Ｖss
に接続され、そして、ゲートは同ＮＡＮＤゲートの第２
の入力ＩＮ１２（またはＩＮ２２）に接続されている。
ここでは、ＮＡＮＤゲートを構成するトランジスタとし
てＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｎ１およびＮ２）
を用いているが、必ずしもＭＯＳ（ＭＩＳ）トランジス
タに限定されるものではない。さらに、位相比較部３４
の構成も、上記のものに限定されず様々な構成があり得
る。
のソースは第２のｎＭＯＳトランジスタＮ２のドレイン
に接続され、ドレインは同ＮＡＮＤゲートの出力ＯＵＴ
１（またはＯＵＴ２）に接続され、そして、ゲートは同
ＮＡＮＤゲートの第１の入力ＩＮ１１（またはＩＮ２
１）に接続されている。また、第２のｎＭＯＳトランジ
スタＮ２のソースは第２の電源線（低電位電源線）Ｖss
に接続され、そして、ゲートは同ＮＡＮＤゲートの第２
の入力ＩＮ１２（またはＩＮ２２）に接続されている。
ここでは、ＮＡＮＤゲートを構成するトランジスタとし
てＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｎ１およびＮ２）
を用いているが、必ずしもＭＯＳ（ＭＩＳ）トランジス
タに限定されるものではない。さらに、位相比較部３４
の構成も、上記のものに限定されず様々な構成があり得
る。
【００９３】図１２および図１３に示すように、位相比
較部３４における第１および第２のラッチ回路部（ＲＳ
フリップフロップ）３６、３７における各セット入力、
リセット入力等の構成を規定することにより、入力信号
（リアルクロックおよびＤＬＬクロック）の変化に対す
る出力信号（Ｑ1 、／Ｑ1 、Ｑ2 、および／Ｑ2 ）の応
答のばらつきを低減して正確な位相比較を行うことがで
きる。すなわち、ＮＡＮＤゲートにおける２つの入力は
完全に対称な構成とはなっていないため、各入力（ＩＮ
１、ＩＮ２）に供給する信号を規定しておかないと、微
妙な動作のずれが生じることになるからである。
較部３４における第１および第２のラッチ回路部（ＲＳ
フリップフロップ）３６、３７における各セット入力、
リセット入力等の構成を規定することにより、入力信号
（リアルクロックおよびＤＬＬクロック）の変化に対す
る出力信号（Ｑ1 、／Ｑ1 、Ｑ2 、および／Ｑ2 ）の応
答のばらつきを低減して正確な位相比較を行うことがで
きる。すなわち、ＮＡＮＤゲートにおける２つの入力は
完全に対称な構成とはなっていないため、各入力（ＩＮ
１、ＩＮ２）に供給する信号を規定しておかないと、微
妙な動作のずれが生じることになるからである。
【００９４】図１４は、図１１のクロック選択回路にお
ける制御回路部の構成例を示す回路図である。ただし、
ここでは、前述の第１の制御回路部３２または第２の制
御回路部３３のいずれか一方の構成を代表して示すこと
とする。図１４に示すように、第１の制御回路部３２
（または第２の制御回路部３３）は、第１の入力信号の
リアルクロック（または第２の入力信号のＤＬＬクロッ
クＲＥＣＬＫ）ＲＥＣＬＫと、第３の信号のウィンドウ
パルス信号Ｓw を入力として、同第３の信号により分周
（１／４分周）されたリアルクロックに対応する出力信
号Ｓa （またはＳb ）を出力するものであり、複数のＮ
ＡＮＤゲート３３１〜３３８および複数のインバータ３
２１〜３２５を備えて構成されている。第１の入力信号
のリアルクロックは、インバータ３２２を介してＮＡＮ
Ｄゲート３３１、３３２のいずれか一方の入力に供給さ
れると共に、インバータ３２２と、インバータ３２３〜
３２５で構成された遅延部３２０とを介して３入力のＮ
ＡＮＤゲート３３５、３３６の第１の入力に供給されて
いる。さらに、ＮＡＮＤゲート３３２の他方の入力には
第３の信号が供給され、また、ＮＡＮＤゲート３３１の
他方の入力にはインバータ３２１を介して第３の信号が
供給されている。なお、３入力のＮＡＮＤゲート３３
５、３３６の第２の入力には、第１の入力信号のリアル
クロックが直接供給されている。
ける制御回路部の構成例を示す回路図である。ただし、
ここでは、前述の第１の制御回路部３２または第２の制
御回路部３３のいずれか一方の構成を代表して示すこと
とする。図１４に示すように、第１の制御回路部３２
（または第２の制御回路部３３）は、第１の入力信号の
リアルクロック（または第２の入力信号のＤＬＬクロッ
クＲＥＣＬＫ）ＲＥＣＬＫと、第３の信号のウィンドウ
パルス信号Ｓw を入力として、同第３の信号により分周
（１／４分周）されたリアルクロックに対応する出力信
号Ｓa （またはＳb ）を出力するものであり、複数のＮ
ＡＮＤゲート３３１〜３３８および複数のインバータ３
２１〜３２５を備えて構成されている。第１の入力信号
のリアルクロックは、インバータ３２２を介してＮＡＮ
Ｄゲート３３１、３３２のいずれか一方の入力に供給さ
れると共に、インバータ３２２と、インバータ３２３〜
３２５で構成された遅延部３２０とを介して３入力のＮ
ＡＮＤゲート３３５、３３６の第１の入力に供給されて
いる。さらに、ＮＡＮＤゲート３３２の他方の入力には
第３の信号が供給され、また、ＮＡＮＤゲート３３１の
他方の入力にはインバータ３２１を介して第３の信号が
供給されている。なお、３入力のＮＡＮＤゲート３３
５、３３６の第２の入力には、第１の入力信号のリアル
クロックが直接供給されている。
【００９５】ＮＡＮＤゲート３３１、３３２の出力は、
ＮＡＮＤゲート３３３、３３４で構成される第１のラッ
チ回路３３０に保持され、同第１のラッチ回路３３０の
出力は、それぞれ３入力ＮＡＮＤゲート３３５、３３６
の第３の入力に供給され、第１の入力信号のリアルクロ
ックが“Ｌ”レベルから“Ｈ”レベルへ立ち上がり、か
つ、遅延部３２０で遅延された信号が“Ｈ”レベルを保
持しているタイミングで、第１のラッチ回路３３０の出
力をＮＡＮＤゲート３３７、３３８で構成される第２の
ラッチ回路３３９へ転送するようになっている。これに
よって、第１の信号（または第２の信号）から第３の信
号を使用して、分周された出力信号Ｓa（Ｓb ）を得る
ことができる。
ＮＡＮＤゲート３３３、３３４で構成される第１のラッ
チ回路３３０に保持され、同第１のラッチ回路３３０の
出力は、それぞれ３入力ＮＡＮＤゲート３３５、３３６
の第３の入力に供給され、第１の入力信号のリアルクロ
ックが“Ｌ”レベルから“Ｈ”レベルへ立ち上がり、か
つ、遅延部３２０で遅延された信号が“Ｈ”レベルを保
持しているタイミングで、第１のラッチ回路３３０の出
力をＮＡＮＤゲート３３７、３３８で構成される第２の
ラッチ回路３３９へ転送するようになっている。これに
よって、第１の信号（または第２の信号）から第３の信
号を使用して、分周された出力信号Ｓa（Ｓb ）を得る
ことができる。
【００９６】すなわち第１の信号（または第２の信号）
をインバータ３２２で反転した信号をトリガとして、第
１のラッチ回路３３０に第３の信号を格納し、さらに、
同第１のラッチ回路３３０に保持された相補の信号を、
それぞれ第１の信号（または第２の信号）をトリガとし
て第２のラッチ回路３３９に格納し、そのデータを出力
するようになっている。
をインバータ３２２で反転した信号をトリガとして、第
１のラッチ回路３３０に第３の信号を格納し、さらに、
同第１のラッチ回路３３０に保持された相補の信号を、
それぞれ第１の信号（または第２の信号）をトリガとし
て第２のラッチ回路３３９に格納し、そのデータを出力
するようになっている。
【００９７】図１５は、図１１のクロック選択回路にお
いてリアルクロックまたはＤＬＬクロックのいずれか一
方を選択して出力する機能を実現するための回路構成例
を示す回路図である。換言すれば、図１５の回路構成例
は、本発明の概念的な実施例に係るクロック選択回路の
他の構成例を示すものである。図１５と図１１および図
１２との比較から明らかなように、図１５に示すクロッ
ク選択回路は、第１の制御回路部３２、第２の制御回路
部３３、遅延部３５、、第１のラッチ回路部３６′、お
よび第２のラッチ回路部３７′の他に、ＮＡＮＤゲート
３８０〜３８５が設けられ、入力ＩＮ０１および入力Ｉ
Ｎ０２にそれぞれ供給されるリアルクロック（第１の信
号）およびＤＬＬクロック（第２の信号）の内の一方を
選択して出力するようになっている。ただし、図１１で
は、２つのラッチ回路部３６、３７が互いに並列になっ
ているが、図１５では、２つのラッチ回路部３６′、３
７′が直列になっている点に注意すべきである。ここ
で、第３の信号としては、例えば、図２０のようなリア
ルクロックを１／４分周した信号を使用し、そして、第
１の信号として入力バッファから出力されたままの信号
（ＤＬＬ回路による位相制御をする前の信号、すなわ
ち、リアルクロック）を使用することができる。
いてリアルクロックまたはＤＬＬクロックのいずれか一
方を選択して出力する機能を実現するための回路構成例
を示す回路図である。換言すれば、図１５の回路構成例
は、本発明の概念的な実施例に係るクロック選択回路の
他の構成例を示すものである。図１５と図１１および図
１２との比較から明らかなように、図１５に示すクロッ
ク選択回路は、第１の制御回路部３２、第２の制御回路
部３３、遅延部３５、、第１のラッチ回路部３６′、お
よび第２のラッチ回路部３７′の他に、ＮＡＮＤゲート
３８０〜３８５が設けられ、入力ＩＮ０１および入力Ｉ
Ｎ０２にそれぞれ供給されるリアルクロック（第１の信
号）およびＤＬＬクロック（第２の信号）の内の一方を
選択して出力するようになっている。ただし、図１１で
は、２つのラッチ回路部３６、３７が互いに並列になっ
ているが、図１５では、２つのラッチ回路部３６′、３
７′が直列になっている点に注意すべきである。ここ
で、第３の信号としては、例えば、図２０のようなリア
ルクロックを１／４分周した信号を使用し、そして、第
１の信号として入力バッファから出力されたままの信号
（ＤＬＬ回路による位相制御をする前の信号、すなわ
ち、リアルクロック）を使用することができる。
【００９８】ここで、遅延部３５は、直列接続されたイ
ンバータ３５１〜３５３、容量３５５，３５６、および
ＮＯＲゲート３５４により構成され、同遅延部３５によ
り生成された所定のパルス幅を有する信号により第１の
ラッチ回路部３６′に保持されたデータ（相補出力）が
第２のラッチ回路部３７′へ伝達され、そして、同第２
のラッチ回路部３７′の出力により選択された一方のＮ
ＡＮＤゲート（３８３、３８４）およびＮＡＮＤゲート
３８５を介して第１の信号または第２の信号（リアルク
ロックまたはＤＬＬクロックのいずれか一方）が出力さ
れるようになっている。
ンバータ３５１〜３５３、容量３５５，３５６、および
ＮＯＲゲート３５４により構成され、同遅延部３５によ
り生成された所定のパルス幅を有する信号により第１の
ラッチ回路部３６′に保持されたデータ（相補出力）が
第２のラッチ回路部３７′へ伝達され、そして、同第２
のラッチ回路部３７′の出力により選択された一方のＮ
ＡＮＤゲート（３８３、３８４）およびＮＡＮＤゲート
３８５を介して第１の信号または第２の信号（リアルク
ロックまたはＤＬＬクロックのいずれか一方）が出力さ
れるようになっている。
【００９９】図１６は、図１１のクロック選択回路にお
けるスイッチ部の概念的な構成を示す回路図である。図
１６に示すように、スイッチ部３９は、リアルクロック
を選択クロック信号Ｓｏｕｔとして出力するか否かを選
択する第１のスイッチ回路３９０と、ＤＬＬクロックを
選択クロック信号Ｓｏｕｔとして出力するか否かを選択
する第２のスイッチ回路３９２とを有している。これら
の第１および第２のスイッチ回路３９０，３９２の選択
動作は、クロック選択イネーブル信号ＣＬＫＳＥＮと、
クロック位相比較部３４からの２種の出力信号Ｓca、Ｓ
cbにより制御される。
けるスイッチ部の概念的な構成を示す回路図である。図
１６に示すように、スイッチ部３９は、リアルクロック
を選択クロック信号Ｓｏｕｔとして出力するか否かを選
択する第１のスイッチ回路３９０と、ＤＬＬクロックを
選択クロック信号Ｓｏｕｔとして出力するか否かを選択
する第２のスイッチ回路３９２とを有している。これら
の第１および第２のスイッチ回路３９０，３９２の選択
動作は、クロック選択イネーブル信号ＣＬＫＳＥＮと、
クロック位相比較部３４からの２種の出力信号Ｓca、Ｓ
cbにより制御される。
【０１００】前述したように、外部クロックのクロック
周波数が比較的高い場合には、クロック選択イネーブル
信号ＣＬＫＳＥＮが“Ｌ”レベルになり、リアルクロッ
クが出力されず、ＤＬＬクロックのみが出力されるよう
に第１および第２のスイッチ回路３９０、３９２の動作
が制御される。すなわち、クロック周波数が比較的高い
場合には、クロック選択回路による２つのクロックの位
相比較は行わないこととし、常に、ＤＬＬクロックを内
部クロックとして使用することとする。
周波数が比較的高い場合には、クロック選択イネーブル
信号ＣＬＫＳＥＮが“Ｌ”レベルになり、リアルクロッ
クが出力されず、ＤＬＬクロックのみが出力されるよう
に第１および第２のスイッチ回路３９０、３９２の動作
が制御される。すなわち、クロック周波数が比較的高い
場合には、クロック選択回路による２つのクロックの位
相比較は行わないこととし、常に、ＤＬＬクロックを内
部クロックとして使用することとする。
【０１０１】また一方で、外部クロックのクロック周波
数が比較的低い場合には、クロック選択イネーブル信号
ＣＬＫＳＥＮが“Ｈ”レベルになり、リアルクロックと
ＤＬＬクロックとの位相比較を行った結果として生成さ
れる２種の出力信号Ｓca、Ｓcbに基づき、相対的に早い
方の位相に相当するクロックが出力されるように第１お
よび第２のスイッチ回路３９０、３９２の動作が制御さ
れる。
数が比較的低い場合には、クロック選択イネーブル信号
ＣＬＫＳＥＮが“Ｈ”レベルになり、リアルクロックと
ＤＬＬクロックとの位相比較を行った結果として生成さ
れる２種の出力信号Ｓca、Ｓcbに基づき、相対的に早い
方の位相に相当するクロックが出力されるように第１お
よび第２のスイッチ回路３９０、３９２の動作が制御さ
れる。
【０１０２】図１７は、図１１のスイッチ部の一部の具
体的な構成を示す回路図である。図１７に示すスイッチ
部３９は、一つのインバータ３９３と、３つのＮＡＮＤ
ゲート３９４、３９５および３９６とを備えている。イ
ンバータ３９３には、位相比較部３４の一方の出力信号
Ｓcaが入力される。１番目のＮＡＮＤゲート３９４の２
つの入力端子には、インバータ３９３の出力信号と、位
相比較部３４の他方の出力信号Ｓcbがそれぞれ入力され
る。２番目のＮＡＮＤゲート３９５の２つの入力端子に
は、リアルクロックＲＥＣＬＫと、１番目のＮＡＮＤゲ
ート３９４の出力信号がそれぞれ入力される。３番目の
ＮＡＮＤゲート３９６の２つの入力端子には、上記出力
信号ＳcbとＤＬＬクロックＤＬＬＣＬＫがそれぞれ入力
される。
体的な構成を示す回路図である。図１７に示すスイッチ
部３９は、一つのインバータ３９３と、３つのＮＡＮＤ
ゲート３９４、３９５および３９６とを備えている。イ
ンバータ３９３には、位相比較部３４の一方の出力信号
Ｓcaが入力される。１番目のＮＡＮＤゲート３９４の２
つの入力端子には、インバータ３９３の出力信号と、位
相比較部３４の他方の出力信号Ｓcbがそれぞれ入力され
る。２番目のＮＡＮＤゲート３９５の２つの入力端子に
は、リアルクロックＲＥＣＬＫと、１番目のＮＡＮＤゲ
ート３９４の出力信号がそれぞれ入力される。３番目の
ＮＡＮＤゲート３９６の２つの入力端子には、上記出力
信号ＳcbとＤＬＬクロックＤＬＬＣＬＫがそれぞれ入力
される。
【０１０３】図１７のスイッチ部３９において、位相比
較部３９の出力信号Ｓca、Ｓcbが共に“Ｌ”レベルにな
っているときは、自動的にリアルクロックＲＥＣＬＫが
選択されるようになっている。また一方で、一方の出力
信号Ｓcaが“Ｈ”レベル、他方の出力信号が“Ｌ”レベ
ルになっているときは、リアルクロックＲＥＣＬＫが選
択されるようになっている。さらに、一方の出力信号Ｓ
caが“Ｌ”レベル、他方の出力信号が“Ｈ”レベルにな
っているときは、ＤＬＬクロックＤＬＬＣＬＫが選択さ
れるようになっている。
較部３９の出力信号Ｓca、Ｓcbが共に“Ｌ”レベルにな
っているときは、自動的にリアルクロックＲＥＣＬＫが
選択されるようになっている。また一方で、一方の出力
信号Ｓcaが“Ｈ”レベル、他方の出力信号が“Ｌ”レベ
ルになっているときは、リアルクロックＲＥＣＬＫが選
択されるようになっている。さらに、一方の出力信号Ｓ
caが“Ｌ”レベル、他方の出力信号が“Ｈ”レベルにな
っているときは、ＤＬＬクロックＤＬＬＣＬＫが選択さ
れるようになっている。
【０１０４】図１８は、図４の実施例の分周回路の具体
的な構成例を示す回路図である。図１７に示すように、
分周器４は、複数のＮＡＮＤゲート（４１２〜４１７、
４１９、４２０、４２２〜４２７、４２９および４３
０）および複数のインバータ（４１８、４２８）からな
る２段のカウンタ４１１、４２１により構成されてい
る。
的な構成例を示す回路図である。図１７に示すように、
分周器４は、複数のＮＡＮＤゲート（４１２〜４１７、
４１９、４２０、４２２〜４２７、４２９および４３
０）および複数のインバータ（４１８、４２８）からな
る２段のカウンタ４１１、４２１により構成されてい
る。
【０１０５】図１８に示す分周器４０は、入力側に供給
されたリアルクロック等の入力信号を受け取り、２段の
カウンタにより分周してリアルクロックおよびＤＬＬク
ロックに対するウィンドウを提供するための第３の信号
（例えば、ウィンドウパルス信号Ｓw ）を出力するもの
である。なお、分周器４は、複数のＮＡＮＤゲートおよ
びインバータからなる２段のカウンタで構成するものに
限定されず、様々な論理ゲートの組み合わせとして構成
することができることはいうまでもない。
されたリアルクロック等の入力信号を受け取り、２段の
カウンタにより分周してリアルクロックおよびＤＬＬク
ロックに対するウィンドウを提供するための第３の信号
（例えば、ウィンドウパルス信号Ｓw ）を出力するもの
である。なお、分周器４は、複数のＮＡＮＤゲートおよ
びインバータからなる２段のカウンタで構成するものに
限定されず、様々な論理ゲートの組み合わせとして構成
することができることはいうまでもない。
【０１０６】図１９は、本発明の具体的な実施例の構成
を示す回路ブロック図である。図１９に示す具体的な実
施例では、リアルクロックおよびＤＬＬクロックをそれ
ぞれ分周する機能を有する第１の分周回路４１および第
２の分周回路４２を、クロック選択回路３０ａの入力側
に設けている。図１９のクロック選択回路３０ａは、前
述の概念的な実施例に示したクロック選択回路（図４）
と同様に、選択イネーブル信号ＣＬＫＳＥＮを生成する
クロック周波数判定回路２０の制御の下で、リアルクロ
ックの位相とＤＬＬクロックの位相とを比較し、データ
ＤＡＴＡを同期させるクロックとして、相対的に早いほ
うの位相に対応するクロックを選択するように構成され
る。さらに、上記クロック選択回路３０ａには、リアル
クロックおよびＤＬＬクロックを分周して得られる２つ
の分周クロック信号の他に、リアルクロックおよびＤＬ
Ｌクロックを分周しない信号も入力される。
を示す回路ブロック図である。図１９に示す具体的な実
施例では、リアルクロックおよびＤＬＬクロックをそれ
ぞれ分周する機能を有する第１の分周回路４１および第
２の分周回路４２を、クロック選択回路３０ａの入力側
に設けている。図１９のクロック選択回路３０ａは、前
述の概念的な実施例に示したクロック選択回路（図４）
と同様に、選択イネーブル信号ＣＬＫＳＥＮを生成する
クロック周波数判定回路２０の制御の下で、リアルクロ
ックの位相とＤＬＬクロックの位相とを比較し、データ
ＤＡＴＡを同期させるクロックとして、相対的に早いほ
うの位相に対応するクロックを選択するように構成され
る。さらに、上記クロック選択回路３０ａには、リアル
クロックおよびＤＬＬクロックを分周して得られる２つ
の分周クロック信号の他に、リアルクロックおよびＤＬ
Ｌクロックを分周しない信号も入力される。
【０１０７】ここで、外部クロックのクロック周波数が
比較的高くなった場合は、ＤＬＬクロックを分周しない
信号を容易に選択出力することが可能になる。また一方
で、外部クロックのクロック周波数が比較的低くなった
場合は、リアルクロックおよびＤＬＬクロックを分周し
て得られる２つの分周クロック信号をクロック選択回路
３０ａに入力し、このクロック選択回路３０ａ内で、リ
アルクロックを分周した分周クロック信号の位相とＤＬ
Ｌクロックを分周した分周クロック信号の位相とを比較
して相対的に早いほうの位相に対応するクロックを正確
に検出することができる。さらに、ＤＬＬ回路１０にて
ロックオンされたディレイ段の段数が極端に多くなった
場合には、ＤＬＬ回路の動作を停止させ、リアルクロッ
クを分周しない信号を容易に選択出力することが可能に
なる。なお、ウィンドウパルス信号Ｓw を生成するため
の第３の分周回路４３は、前述の概念的な実施例（図
４）における分周回路４０とほぼ同じ機能を有するもの
である。
比較的高くなった場合は、ＤＬＬクロックを分周しない
信号を容易に選択出力することが可能になる。また一方
で、外部クロックのクロック周波数が比較的低くなった
場合は、リアルクロックおよびＤＬＬクロックを分周し
て得られる２つの分周クロック信号をクロック選択回路
３０ａに入力し、このクロック選択回路３０ａ内で、リ
アルクロックを分周した分周クロック信号の位相とＤＬ
Ｌクロックを分周した分周クロック信号の位相とを比較
して相対的に早いほうの位相に対応するクロックを正確
に検出することができる。さらに、ＤＬＬ回路１０にて
ロックオンされたディレイ段の段数が極端に多くなった
場合には、ＤＬＬ回路の動作を停止させ、リアルクロッ
クを分周しない信号を容易に選択出力することが可能に
なる。なお、ウィンドウパルス信号Ｓw を生成するため
の第３の分周回路４３は、前述の概念的な実施例（図
４）における分周回路４０とほぼ同じ機能を有するもの
である。
【０１０８】図１９の具体的な実施例における第１の分
周回路４１および第２の分周回路４２では、正確な位相
比較を行うために、同じタイミングで分周を行うことが
必要である。このために、ウィンドウパルス信号Ｓw を
第１および第２の分周回路４１、４２に同時に供給する
ようにしている。上記の具体的な実施例においても、前
述の概念的な実施例と同様に、外部クロックのクロック
周波数が比較的高い場合でも、リアルクロックの位相と
ＤＬＬクロックの位相とのクロック位相比較を行うか否
かの判断を適切に行うことによって、位相の早いほうの
クロックを正確に選択することができる。それゆえに、
充分広範囲のクロック周波数に対応することが可能にな
る。
周回路４１および第２の分周回路４２では、正確な位相
比較を行うために、同じタイミングで分周を行うことが
必要である。このために、ウィンドウパルス信号Ｓw を
第１および第２の分周回路４１、４２に同時に供給する
ようにしている。上記の具体的な実施例においても、前
述の概念的な実施例と同様に、外部クロックのクロック
周波数が比較的高い場合でも、リアルクロックの位相と
ＤＬＬクロックの位相とのクロック位相比較を行うか否
かの判断を適切に行うことによって、位相の早いほうの
クロックを正確に選択することができる。それゆえに、
充分広範囲のクロック周波数に対応することが可能にな
る。
【０１０９】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、第１に、外部クロックのクロック周波数の
判定結果に基づき、リアルクロック等の第１のクロック
とＤＬＬクロック等の第２のクロックとの位相比較を行
うか否かを制御しているので、両方のクロックをクロッ
ク周波数に応じて適切に使うことができる。それゆえ
に、従来よりもはるかに広範囲のクロック周波数に対応
することが可能になり、また一方で、クロック周波数に
よってはＤＬＬ回路等の動作を停止させることによって
消費電力を最小限に抑制することが可能になる。
置によれば、第１に、外部クロックのクロック周波数の
判定結果に基づき、リアルクロック等の第１のクロック
とＤＬＬクロック等の第２のクロックとの位相比較を行
うか否かを制御しているので、両方のクロックをクロッ
ク周波数に応じて適切に使うことができる。それゆえ
に、従来よりもはるかに広範囲のクロック周波数に対応
することが可能になり、また一方で、クロック周波数に
よってはＤＬＬ回路等の動作を停止させることによって
消費電力を最小限に抑制することが可能になる。
【０１１０】さらに、本発明の半導体装置によれば、第
２に、ＤＬＬ回路等にてロックオンされたディレイ段の
段数を検出することによって、リアルクロック等の第１
のクロックとＤＬＬクロック等の第２のクロックとの位
相比較を行うか否かの制御を正確に行うことができるの
で、クロックの選択切り替えがスムーズに行われる。さ
らに、本発明の半導体装置によれば、第３に、クロック
周波数判定部にヒステリシスをもたせているので、この
クロック周波数判定部の判定結果が半導体装置の動作環
境により頻繁に変動するのを防止することが可能にな
る。
２に、ＤＬＬ回路等にてロックオンされたディレイ段の
段数を検出することによって、リアルクロック等の第１
のクロックとＤＬＬクロック等の第２のクロックとの位
相比較を行うか否かの制御を正確に行うことができるの
で、クロックの選択切り替えがスムーズに行われる。さ
らに、本発明の半導体装置によれば、第３に、クロック
周波数判定部にヒステリシスをもたせているので、この
クロック周波数判定部の判定結果が半導体装置の動作環
境により頻繁に変動するのを防止することが可能にな
る。
【０１１１】さらに、本発明の半導体装置によれば、第
４に、クロック周波数がある基準値も高くなった場合
は、第１のクロックと上記第２のクロックとの位相比較
を行わずにＤＬＬクロック等の第２のクロックを無条件
に選択しているので、特にクロック周波数の高い領域に
おいて、比較的広範囲のクロック周波数に対応すること
が可能になる。
４に、クロック周波数がある基準値も高くなった場合
は、第１のクロックと上記第２のクロックとの位相比較
を行わずにＤＬＬクロック等の第２のクロックを無条件
に選択しているので、特にクロック周波数の高い領域に
おいて、比較的広範囲のクロック周波数に対応すること
が可能になる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の半導体装置が適用されるシンクロナス
ＤＲＡＭの概略的構成を示すブロック図である。
ＤＲＡＭの概略的構成を示すブロック図である。
【図３】図２のシンクロナスＤＲＡＭの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の概念的な実施例の構成を示す回路ブロ
ック図である。
ック図である。
【図５】クロック周波数とクロックアクセス時間との関
係に、本発明の半導体装置の動作を付け加えたグラフで
ある。
係に、本発明の半導体装置の動作を付け加えたグラフで
ある。
【図６】図４の実施例のＤＬＬ回路の具体的な構成例を
示す回路ブロック図である。
示す回路ブロック図である。
【図７】図６のＤＬＬ回路のディレイラインの構成例を
示す回路図である。
示す回路図である。
【図８】図６のＤＬＬ回路のシフトレジスタの構成例を
示す回路図である。
示す回路図である。
【図９】図４の実施例のクロック周波数判定回路の具体
的な構成例を示す回路図である。
的な構成例を示す回路図である。
【図１０】図９のクロック周波数判定回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図１１】図４の実施例のクロック選択回路の具体的な
構成例を示す回路図である。
構成例を示す回路図である。
【図１２】図１１のクロック選択回路における位相比較
部の構成例を示す回路図である。
部の構成例を示す回路図である。
【図１３】図１２の位相比較部におけるＮＡＮＤゲート
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１４】図１１のクロック選択回路における制御回路
部の構成例を示す回路図である。
部の構成例を示す回路図である。
【図１５】図１１のクロック選択回路においてリアルク
ロックまたはＤＬＬクロックのいずれか一方を選択して
出力する機能を実現するための回路構成例を示す回路図
である。
ロックまたはＤＬＬクロックのいずれか一方を選択して
出力する機能を実現するための回路構成例を示す回路図
である。
【図１６】図１１のクロック選択回路におけるスイッチ
部の概念的な構成を示す回路図である。
部の概念的な構成を示す回路図である。
【図１７】図１１のスイッチ部の一部の具体的な構成を
示す回路図である。
示す回路図である。
【図１８】図４の実施例の分周回路の具体的な構成例を
示す回路図である。
示す回路図である。
【図１９】本発明の具体的な実施例の構成を示す回路ブ
ロック図である。
ロック図である。
【図２０】従来のリアルクロックとＤＬＬクロックとの
クロック位相比較機能を有する半導体装置の構成例を示
す回路ブロック図である。
クロック位相比較機能を有する半導体装置の構成例を示
す回路ブロック図である。
【図２１】従来の半導体装置においてリアルクロックと
ＤＬＬクロックとのクロック位相比較を行う場合の問題
点を説明するためのタイミングチャートである。
ＤＬＬクロックとのクロック位相比較を行う場合の問題
点を説明するためのタイミングチャートである。
１…クロック位相調整回路 ２…クロック周波数判定部 ３…クロック選択部 ４…分周回路 ５…入力回路 ６…出力回路 １０…ＤＬＬ回路 １０ｄ…ディレイ回路部 １１…分周器 １２…位相検出器 １３…第１のディレイライン １４…第２のディレイライン １５…シフトレジスタ ２０…クロック周波数判定回路 ２１…ｐＭＯＳトランジスタ ２２…ｎＭＯＳトランジスタ ２３…ｎＭＯＳトランジスタ ２４…第１のラッチ用インバータ ２５…第２のラッチ用インバータ ２６…第１の入力側インバータ ２７…第２の入力側インバータ ３０、３０ａ…クロック選択回路 ３２…第１の制御回路部 ３３…第２の制御回路部 ３４…位相比較部 ３５…遅延部 ３６…第１のラッチ回路部 ３７…第２のラッチ回路部 ３９…スイッチ部 ４０…分周回路 ４１…第１の分周回路 ４２…第２の分周回路 ４３…第３の分周回路 ４４…ラッチ回路部 ４５…タイミング発生回路部 ４６…位相判定回路部 ５０…入力バッファ ６０…出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 1/04 ３３０Ａ (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長谷川 正智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石井 祐樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (5)
- 【請求項１】 入力される第１のクロックの位相を調整
して外部クロックに対し所定の位相だけ遅れた第２のク
ロックを生成するクロック位相調整回路を有し、該第１
のクロックまたは該第２のクロックのいずれか一方と同
期したデータを出力する半導体装置において、 前記クロック位相調整回路内の前記第１のクロックの遅
延量を示す指示信号に応答して該第１のクロックの周波
数を判定し、制御信号を出力するクロック周波数判定部
と、 前記制御信号に応答して前記第１のクロックまたは第２
のクロックの一方を選択するクロック選択部とを備える
ことを特徴とする半導体装置。 - 【請求項２】 前記クロック位相調整回路は、前記第１
のクロックの位相を遅延させるためのディレイ段を有す
るディレイ回路部を含み、前記指示信号は、前記ディレ
イ回路部の前記ディレイ段の段数を表す信号である請求
項１記載の半導体装置。 - 【請求項３】 前記制御信号の信号レベルが、前記半導
体装置の動作環境により幾度も変動するのを防止するた
めに、該クロック周波数判定部はヒステリシス特性を有
する請求項１記載の半導体装置。 - 【請求項４】 前記制御信号が、前記第１のクロックの
周波数が予め定められた基準値よりも高いことを示して
いる場合、前記クロック選択部は、前記第１のクロック
と前記第２のクロックとのクロック位相比較を行わない
こととし、該第２のクロックを出力する請求項１記載の
半導体装置。 - 【請求項５】 第１のクロックが入力され、可変の遅延
回路を通して該第１のクロックの位相を遅延させること
によって該第１のクロックと同期した第２のクロックを
生成するクロック位相調整回路と、 前記可変の遅延回路における前記第１のクロックの遅延
量に基づいて前記第１のクロックの周波数を判定し、所
定の制御信号を出力するクロック周波数判定回路と、 該所定の制御信号に応じて前記第１のクロックまたは前
記第２のクロックのいずれか一方を選択し、該選択され
た第１のクロックまたは第２のクロックのいずれか一方
の信号を内部回路に送出するクロック選択回路とを備え
ることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11086851A JPH11353878A (ja) | 1998-04-07 | 1999-03-29 | 半導体装置 |
| US09/286,439 US6172537B1 (en) | 1998-04-07 | 1999-04-06 | Semiconductor device |
| KR1019990011942A KR100303906B1 (ko) | 1998-04-07 | 1999-04-07 | 반도체 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9496498 | 1998-04-07 | ||
| JP10-94964 | 1998-04-07 | ||
| JP11086851A JPH11353878A (ja) | 1998-04-07 | 1999-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353878A true JPH11353878A (ja) | 1999-12-24 |
Family
ID=26427931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11086851A Pending JPH11353878A (ja) | 1998-04-07 | 1999-03-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6172537B1 (ja) |
| JP (1) | JPH11353878A (ja) |
| KR (1) | KR100303906B1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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