JP4747023B2

JP4747023B2 - 半導体記憶装置

Info

Publication number: JP4747023B2
Application number: JP2006123572A
Authority: JP
Inventors: 宗徳中村
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-04-27
Filing date: 2006-04-27
Publication date: 2011-08-10
Anticipated expiration: 2026-04-27
Also published as: JP2007294061A; US7420855B2; US20070285994A1

Description

本発明は、直列インタフェースを有する半導体記憶装置、特にその消費電力低減に関するものである。

図２は、従来の半導体記憶装置の構成図である。
この半導体記憶装置は、１回だけ電気的に書き込みが可能で、外部回路との間でアドレス信号やデータの入出力を直列信号で行う不揮発性メモリである。なお、本発明は読み出し動作に関するものであるので、書き込み回路についての説明は省略する。

この半導体記憶装置は、外部から直列に与えられる直列信号ＳＩの内のアドレス信号ＡＤを並列に変換して保持するアドレスカウンタ１１と、このアドレスカウンタ１１に保持されたアドレス信号ＡＤの上位ビット（ロウアドレス）が与えられるロウデコーダ１２及び下位ビット（カラムアドレス）が与えられるカラムデコーダ１３を有している。ロウデコーダ１２は、アドレスカウンタ１１から与えられるロウアドレスをデコードして、メモリセルマトリックス１４のワード線を駆動するものである。また、カラムデコーダ１３は、アドレスカウンタ１１から与えられるカラムアドレスをデコードして、マルチプレクサ１５に対する選択信号を出力するものである。

メモリセルマトリックス１４は、図示していないが、平行配置された複数のワード線とこれに交差して配置された複数のドレイン線を有し、これらのワード線とドレイン線の各交差箇所に浮遊ゲートを有するＭＯＳトランジスタをメモリセルとして配置したものである。メモリセルの制御ゲートはワード線に接続され、ドレインはドレイン線に接続され、ソースはこのドレイン線に平行に配置されたビット線に接続され、このビット線がマルチプレクサ１５に接続されている。

マルチプレクサ１５は、メモリセルマトリックス１４に接続されるビット線の中から、カラムデコーダ１３から与えられる選択信号に従ってカラムアドレスに対応する１６本のビット線を選択し、センスアンプ１６に並列に接続するものである。センスアンプ１６は、選択されたビット線に生じる微弱な電位差を所定の論理レベルの信号に増幅するものである。

センスアンプ１６の出力側には、このセンスアンプ１６から出力される１６ビットのデータを、ラッチ信号ＬＡＴのタイミングでラッチするデータラッチ１７が接続されている。更に、データラッチ１７の出力側には、このデータラッチ１７に保持された１６ビットのデータを所定のタイミングで直列に出力データＤＯとして出力するための出力セレクタ１８と出力バッファ１９が接続されている。

この半導体記憶装置は、更に外部から与えられるチップ選択信号／ＣＳ及びクロック信号ＣＫに基づいて全体の動作制御を行うコントローラ２０と、メモリセルマトリックス１４を駆動するためのゲート電位発生部２１及びドレイン電位発生部２２を有している。コントローラ２０は、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２に対する活性化信号ＡＣＴ、データラッチ１７に対するラッチ信号ＬＡＴ、出力セレクタ１８に対するタイミング信号ＳＬ０〜ＳＬ１６、及び出力バッファ１９に対する出力イネーブル信号ＯＥ、出力クロックＯＣ，／ＯＣを出力するものである。

ゲート電位発生部２１は、活性化信号ＡＣＴが与えられている間、メモリセルマトリックス１４の選択されたワード線を駆動するためのゲート電位ＶＣＷ（例えば、３．６Ｖ）を発生するものである。また、ドレイン電位発生部２２は、活性化信号ＡＣＴが与えられている間、メモリセルマトリックス１４のドレイン線に与えるドレイン電位ＣＤＶ（例えば、１．０Ｖ）を発生するものである。

図３は、図２の半導体記憶装置における読み出し動作の一例を示す信号波形図である。
この半導体記憶装置は、チップ選択信号／ＣＳが立ち下がることによって活性状態となり、クロック信号ＣＫの立ち上がりに同期して、外部から直列に与えられる直列信号ＳＩが順次取り込まれる。最初の８ビットは、動作モードの設定を行うためのコマンド信号ＣＭＤで、ここでは通常読出モードが設定されているものとする。これにより、イネーブル信号ＮＲＤが立ち上がると共に、活性化信号ＡＣＴが立ち上がる。活性化信号ＡＣＴが立ち上がることにより、ゲート電位発生部２１とドレイン電位発生部２２が起動され、ゲート電位ＶＣＷは電源電位ＶＣＣから３．６Ｖに上昇し、ドレイン電位ＣＤＶは接地電位ＧＮＤから１．０Ｖに上昇する。

直列信号ＳＩにより、コマンド信号ＣＭＤに続いてアドレス信号Ａ１，Ａ２，Ａ３による２４ビットのアドレス信号ＡＤがアドレスカウンタ１１に設定される。これにより、アドレスカウンタ１１に設定されたアドレス信号ＡＤは、ロウデコーダ１２とカラムデコーダ１３に分割して与えられ、メモリセルマトリックス１４から該当するアドレスの１６ビットのデータがマルチプレクサ１５を介して読み出される。読み出されたデータは、センスアンプ１６で所定の論理レベルに増幅され、データラッチ１７に与えられる。

データラッチ１７では、コントローラ２０から与えられるラッチ信号ＬＡＴがレベル“Ｌ”のときにデータが入力され、レベル“Ｈ”になると入力されているデータが保持される。データラッチ１７にラッチされたデータは、出力セレクタ１８に並列に与えられる。直列信号ＳＩによるアドレス設定が終了した３２クロック目の立ち下りから、出力イネーブル信号ＯＥが“Ｈ”となって活性化し、出力クロックＯＣ，／ＯＣの出力が開始される。

更に、タイミング信号ＳＬ０〜ＳＬ１５が順次“Ｌ”となり、その“Ｌ”の期間にデータラッチ１７のデータが、出力セレクタ１８を介して順番に出力バッファ１９に転送される。転送されたデータは、出力バッファ１９から出力クロックＯＣ，／ＯＣに同期して出力データＤＯとして直列に出力される。

１６クロック毎にアドレスカウンタ１１の値がカウントアップされ、メモリセルマトリックス１４の連続するアドレスのデータが順次直列に読み出される。

以上は、通常読出モードの動作説明であるが、更に速いクロック信号ＣＫに従って読み出しを行う高速読出モードがある。高速読出モードでは、高速読出モードを指定するコマンド信号ＣＭＤに続いてアドレス信号Ａ１，Ａ２，Ａ３による２４ビットのアドレス信号ＡＤが与えられた後、最初のデータ読み出しに対する時間を確保するための８クロックのダミーサイクルが入ってから読み出し動作を開始するような構成となっている。それ以降の動作は、通常読出モードと同じである。

特開平６−２５９３２０号公報

しかしながら、前記半導体記憶装置では、読み出し対象のアドレスが確定してから次の読み出しアドレスに変化するまでの時間、即ち１回のデータ読み出し時間として１６クロック分の時間が設けてある。これは、メモリセルマトリックスからのデータ読み出し時間に比べて過剰な時間となっている。例えば、クロック信号ＣＫの周波数は通常読出モードで２０ＭＨｚ、高速読出モードで５０ＭＨｚである。従って、１ワードの直列読み出し時間は、通常読出モードで８００ｎｓ、高速読出モードでも３２０ｎｓとなり、メモリセルマトリックスの平均的な読み出し時間の１００ｎｓに比べて極めて長くなっている。

一方、読み出したデータを直列に外部に出力している間、センスアンプ１６、ゲート電位発生部２１及びドレイン電位発生部２２は、連続して活性化状態となっており、このため、不必要な電力を消費しているという問題があった。

本発明は、直列インタフェースを有する半導体記憶装置における消費電力低減を目的としている。

本発明の半導体記憶装置は、複数のメモリセルがマトリックス状に配置され、読み出し用の選択信号で指定されたアドレスの所定ビット数からなる１ワード分の信号を並列に出力するメモリセルマトリックスと、前記メモリセルマトリックスから並列に出力された前記１ワード分の信号を増幅して前記１ワード分のデータを生成する増幅部と、前記増幅部で生成された前記１ワード分のデータを保持するデータ保持部と、前記データ保持部に保持された前記１ワード分のデータを、前記所定ビット数と同数の出力用のタイミング信号に従って直列に出力するデータ出力部と、前記読み出し用の選択信号を生成するための電位を発生させる電位発生部と、前記読み出し用の選択信号が生成されてから、該選択信号に従って前記メモリセルマトリックスから前記１ワード分の信号が出力されて前記データ保持部に保持されるまでの間、前記タイミング信号のうち先頭のタイミング信号に基づいて、前記電位発生部と前記増幅部を非活性化し、前記タイミング信号のうち途中のタイミング信号に基づいて、前記電位発生部と前記増幅部を活性化させる動作制御信号を出力する活性化制御部とを備えたことを特徴としている。

本発明では、読み出し用の選択信号に従ってメモリセルマトリックスから所定ビット数からなる１ワード分の信号が出力されてデータ保持部に保持されるまでの間、前記タイミング信号のうち先頭のタイミング信号に基づいて、前記電位発生部と前記増幅部を非活性化し、前記タイミング信号のうち途中のタイミング信号に基づいて、前記電位発生部と前記増幅部を活性化させる動作制御信号を出力する活性化制御部を備えている。これにより、電位発生部と増幅部の動作が必要でない期間は、活性化制御部によってこれらの電位発生部と増幅部の動作が停止されるので、不必要な電力の消費が削減できるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す半導体記憶装置の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この半導体記憶装置は、１回だけ電気的に書き込みが可能で、外部回路との間でアドレス信号やデータの入出力を直列信号で行う不揮発性メモリである。なお、この図１では書き込み回路を省略している。

この半導体記憶装置は、外部から直列に与えられる直列信号ＳＩの内の読み出し用の選択信号であるアドレス信号ＡＤを並列に変換して保持するアドレスカウンタ１１と、このアドレスカウンタ１１に保持されたアドレス信号ＡＤの内のロウアドレスが与えられるロウデコーダ１２、及びカラムアドレスが与えられるカラムデコーダ１３を有している。ロウデコーダ１２は、アドレスカウンタ１１から与えられるロウアドレスをデコードして、メモリセルマトリックス１４のワード線を駆動するものである。また、カラムデコーダ１３は、アドレスカウンタ１１から与えられるカラムアドレスをデコードして、マルチプレクサ１５に対する選択信号を出力するものである。

メモリセルマトリックス１４は、平行配置された複数のワード線とこれに交差して配置された複数のドレイン線を有し、これらのワード線とドレイン線の各交差箇所に浮遊ゲートを有するＭＯＳトランジスタをメモリセルとして配置したものである。メモリセルの制御ゲートはワード線に接続され、ドレインはドレイン線に接続され、ソースはこのドレイン線に平行に配置されたビット線に接続され、このビット線がマルチプレクサ１５に接続されている。

マルチプレクサ１５は、メモリセルマトリックス１４に接続されるビット線の中から、カラムデコーダ１３から与えられる選択信号に従ってカラムアドレスに対応する１ワード（この実施例１では１６ビット）のビット線を選択し、センスアンプ１６に並列に接続するものである。センスアンプ１６は、選択されたビット線から出力される微弱な電位差を所定の論理レベルの信号に増幅するものである。

センスアンプ１６の出力側には、このセンスアンプ１６から出力される１ワードのデータを、ラッチ信号ＬＡＴのタイミングで並列にラッチするデータラッチ１７が接続されている。更に、データラッチ１７の出力側には、このデータラッチ１７に保持された１６ビットのデータを、コントローラ２０から与えられるタイミング信号ＳＬ０〜ＳＬ１５に従って選択し、出力データＤＯとして直列に出力するための出力セレクタ１８と出力バッファ１９が接続されている。

また、この半導体記憶装置は、外部から与えられるチップ選択信号／ＣＳ及びクロック信号ＣＫに基づいて全体の動作制御を行うコントローラ２０と、メモリセルマトリックス１４を駆動するためのゲート電位発生部２１及びドレイン電位発生部２２と、これらのゲート電位発生部２１及びドレイン電位発生部２２とセンスアンプ１６の動作を制御するための活性化制御部２３を有している。コントローラ２０は、クロック信号ＣＫを元にして、活性化制御部２３に対する活性化信号ＡＣＴ、データラッチ１７に対するラッチ信号ＬＡＴ、出力セレクタ１８に対する出力用のタイミング信号ＳＬ０〜ＳＬ１６、及び出力バッファ１９に対する出力イネーブル信号ＯＥ、出力クロックＯＣ，／ＯＣを出力するものである。

活性化制御部２３は、活性化信号ＡＣＴとタイミング信号ＳＬ０，ＳＬ１０に従って、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２の動作を制御する動作制御信号ＡＣを生成するものである。即ち、活性化制御部２３は、活性化信号ＡＣＴがアクティブ状態（“Ｈ”）となっているときに、タイミング信号ＳＬ０の終了時点（“Ｌ”から“Ｈ”への立ち上がり）からタイミング信号ＳＬ１０の終了時点までの間を除き、動作制御信号ＡＣをアクティブ状態にするものである。なお、活性化信号ＡＣＴが非アクティブ状態（“Ｌ”）のときと、タイミング信号ＳＬ０の終了時点からタイミング信号ＳＬ１０の終了時点までの間、動作制御信号ＡＣは非アクティブ状態となる。このように、活性化制御部２３は、読み出したデータを外部に直列転送する動作の前半に、動作を必要としないセンスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２の動作を停止させるように制御する。

ゲート電位発生部２１は、動作制御信号ＡＣがアクティブ状態のときに、メモリセルマトリックス１４の選択されたワード線を駆動するためのゲート電位ＶＣＷ（例えば、３．６Ｖ）を発生するものである。なお、動作制御信号ＡＣが非アクティブ状態のときは、ゲート電位発生部２１の出力電位は電源電位ＶＣＣとなっている。また、ドレイン電位発生部２２は、動作制御信号ＡＣがアクティブ状態のときに、メモリセルマトリックス１４のドレイン線に与えるドレイン電位ＣＤＶ（例えば、１．０Ｖ）を発生するものである。なお、動作制御信号ＡＣが非アクティブ状態のときは、ドレイン電位発生部２２の出力電位は接地電位ＧＮＤとなっている。

図４及び図５は、図１の半導体記憶装置における読み出し動作（１），（２）を示す信号波形図である。以下、これらの図４及び図５を参照しつつ、図１の動作を説明する。

図４は、通常読出モードの信号波形を示している。この半導体記憶装置は、チップ選択信号／ＣＳが立ち下がることによって活性状態となり、例えば２０ＭＨｚのクロック信号ＣＫの立ち上がりに同期して、外部から直列に与えられる直列信号ＳＩが順次取り込まれる。最初の８ビットは、動作モードの設定を行うためのコマンド信号ＣＭＤで、ここでは通常読出モードが設定されている。これにより、イネーブル信号ＮＲＤが立ち上がると共に、活性化信号ＡＣＴが立ち上がる。活性化信号ＡＣＴが立ち上がることにより、活性化制御部２３の活性化信号ＡＣが“Ｈ”となり、ゲート電位発生部２１とドレイン電位発生部２２が起動される。そして、ゲート電位ＶＣＷは電源電位ＶＣＣから３．６Ｖに上昇し、ドレイン電位ＣＤＶは接地電位ＧＮＤから１．０Ｖに上昇する。また、センスアンプ１６も動作状態となる。

コマンド信号ＣＭＤに続き、直列信号ＳＩによってアドレス信号Ａ１，Ａ２，Ａ３による２４ビットのアドレス信号ＡＤが、アドレスカウンタ１１に設定される。これにより、アドレスカウンタ１１に設定されたアドレス信号ＡＤは、ロウデコーダ１２とカラムデコーダ１３に分割して与えられ、メモリセルマトリックス１４から該当するアドレスの１６ビットのデータがマルチプレクサ１５を介して読み出される。読み出されたデータは、センスアンプ１６で所定の論理レベルに増幅され、データラッチ１７に与えられる。

データラッチ１７では、コントローラ２０から与えられるラッチ信号ＬＡＴが“Ｌ”となったときにデータが入力され、“Ｈ”になると入力されているデータが保持される。データラッチ１７にラッチされたデータは、出力セレクタ１８に並列に与えられる。なお、ラッチ信号ＬＡＴは、タイミング信号ＳＬ０に合わせて出力されるようにタイミングが設定されている。

直列信号ＳＩによるアドレス設定が終了した３２クロック目の立ち下りから、出力イネーブル信号ＯＥが“Ｈ”となって活性化し、出力クロックＯＣ，／ＯＣの出力が開始される。更に、タイミング信号ＳＬ０〜ＳＬ１５が順次“Ｌ”となり、その“Ｌ”の期間にデータラッチ１７に保持されているデータが、出力セレクタ１８を介して順番に出力バッファ１９に転送される。転送されたデータは、出力バッファ１９から出力クロックＯＣ，／ＯＣに同期して出力データＤＯとして直列に出力される。

タイミング信号ＳＬ０の立ち上がりからタイミング信号ＳＬ１０の立ち上がりまでの間、動作制御信号ＡＣは“Ｌ”となり、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２は、動作を停止する。そして、タイミング信号ＳＬ１０が立ち上がると、動作制御信号ＡＣは“Ｈ”となり、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２は、動作を再開する。

アドレスカウンタ１１の値は、１６クロック毎にカウントアップされ、メモリセルマトリックス１４の連続するアドレスのデータが順次直列に読み出される。

図５は、高速読出モードの信号波形を示している。
この高速読出モードでは、通常読出モードよりも速いクロック信号ＣＫ（例えば、５０ＭＨｚ）に従って読み出しを行う。高速読出モードでは、高速読出モードを指定するコマンド信号ＣＭＤに続いてアドレス信号Ａ１，Ａ２，Ａ３による２４ビットのアドレス信号ＡＤが与えられた後、最初のデータ読み出しに対する時間を確保するための８クロックのダミーサイクルが入ってから読み出し動作を開始するような構成となっている。それ以降の動作は、図４の通常読出モードと同じである。

以上のように、この実施例１の半導体記憶装置は、メモリセルマトリックス１４から１ワード（１６ビット）のデータを読み出してデータラッチ１７に保持した後、次の１ワードの読み出しのための期間（実際に必要な１００ｎｓ＝５０ＭＨｚの５クロック分に、誤動作防止用の余裕として１クロック分を合わせて、合計６クロック分）を除いて、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２の動作を停止するように制御する活性化制御部２３を有している。これにより、読み出し動作時における、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２の動作時間が従来の６／１６に削減され、消費電力が低減できるという利点がある。

図６は、本発明の実施例２を示す半導体記憶装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この半導体記憶装置は、図１中の活性化制御部２３に加えて、同様の活性化制御部２４を設けると共に、これらの活性化制御部２３，２４の出力信号ＡＣ１，ＡＣ２のいずれか一方を選択して活性化信号ＡＣとしてセンスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２に与えるセレクタ２５を設けたものである。

活性化制御部２４は、活性化信号ＡＣＴがアクティブ状態のときに、タイミング信号ＳＬ０の終了時点からタイミング信号ＳＬ１３の終了時点までの間を除き、出力信号ＡＣ２をアクティブ状態にするものである。なお、活性化信号ＡＣＴが非アクティブ状態のときと、タイミング信号ＳＬ０の終了時点からタイミング信号ＳＬ１３の終了時点までの間、出力信号ＡＣ２は非アクティブ状態となる。

また、セレクタ２５は、高速読出モードを示すイネーブル信号ＦＲＤが与えられた時に活性化制御部２３の出力信号ＡＣ１を選択し、通常読出モードを示すイネーブル信号ＮＲＤが与えられた時には活性化制御部２４の出力信号ＡＣ２を選択して、動作制御信号ＡＣとしてセンスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２に与えるようになっている。

この半導体記憶装置の高速読出モードにおける動作は、実施例１と同様である。一方、通常読出モードではセレクタ２５によって活性化制御部２４の出力信号ＡＣ２が選択される。活性化制御部２４の出力信号ＡＣ２は、タイミング信号ＳＬ０の終了時点からタイミング信号ＳＬ１３の終了時点までの間の１３クロック期間、非アクティブ状態となる信号である。即ち、アクティブ状態となる期間は３クロック分である。しかしながら、通常読出モードのクロック信号の周波数は２０ＭＨｚであるので、その３クロック分の時間は１５０ｎｓであり、メモリセルマトリックス１４から１ワードのデータを読み出すための期間（１００ｎｓ）を十分満たすことができる。

従って、この実施例２の半導体記憶装置では、通常読出モードにおけるセンスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２の動作時間が従来の３／１６に削減され、実施例１よりも更に消費電力が低減することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）実施例では、１回だけ電気的に書き込みが可能な不揮発性メモリを対象としているが、電気的な書き込みを行わないマスクＲＯＭ等に対しても同様に適用可能である。
（２）活性化制御部２３，２４によって、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２の動作時間を停止させる期間は、例示したものに限定されない。適用する半導体記憶装置のクロック信号の周波数と、メモリセルマトリックスの読み出し動作に必要な時間に基づいて適切なタイミングを設定する必要がある。
（３）実施例２（図６）では、高速読出モードと通常読出モードに対応して活性化制御部２３，２４を設け、更に動作モードに従ってこれらの活性化制御部２３，２４の出力信号を選択するセレクタ２５を設けているが、実施例１（図１）の活性化制御部２３に与えるタイミング信号ＳＬ１０の代わりに、動作モードに従ってタイミング信号ＳＬ１０またはＳＬ１３を選択して与えるセレクタを設けるように構成すれば、回路を簡素化することができる。
（４）動作制御信号ＡＣによる動作制御対象の回路は、センスアンプ１６とゲート電位発生部２１とドレイン電位発生部２２に限定されない。

本発明の実施例１を示す半導体記憶装置の構成図である。従来の半導体記憶装置の構成図である。図２の半導体記憶装置における読み出し動作を示す信号波形図である。図１の半導体記憶装置における読み出し動作（１）を示す信号波形図である。図１の半導体記憶装置における読み出し動作（２）を示す信号波形図である。本発明の実施例２を示す半導体記憶装置の構成図である。

符号の説明

１１アドレスカウンタ
１２ロウデコーダ
１３カラムデコーダ
１４メモリセルマトリックス
１５マルチプレクサ
１６センスアンプ
１７データラッチ
１８出力セレクタ
１９出力バッファ
２０コントローラ
２１ゲート電位発生部
２２ドレイン電位発生部
２３，２４活性化制御部
２５セレクタ

Claims

複数のメモリセルがマトリックス状に配置され、読み出し用の選択信号で指定されたアドレスの所定ビット数からなる１ワード分の信号を並列に出力するメモリセルマトリックスと、
前記メモリセルマトリックスから並列に出力された前記１ワード分の信号を増幅して前記１ワード分のデータを生成する増幅部と、
前記増幅部で生成された前記１ワード分のデータを保持するデータ保持部と、
前記データ保持部に保持された前記１ワード分のデータを、前記所定ビット数と同数の出力用のタイミング信号に従って直列に出力するデータ出力部と、
前記読み出し用の選択信号を生成するための電位を発生させる電位発生部と、
前記読み出し用の選択信号が生成されてから、該選択信号に従って前記メモリセルマトリックスから前記１ワード分の信号が出力されて前記データ保持部に保持されるまでの間、前記タイミング信号のうち先頭のタイミング信号に基づいて、前記電位発生部と前記増幅部を非活性化し、前記タイミング信号のうち途中のタイミング信号に基づいて、前記電位発生部と前記増幅部を活性化させる動作制御信号を出力する活性化制御部とを、
備えたことを特徴とする半導体記憶装置。
前記活性化制御部は、前記タイミング信号の元となるクロック信号の周波数に応じて、前記動作制御信号の活性化タイミングを切り替えることを特徴とする請求項１記載の半導体記憶装置。