JPH06349270A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭなどにおいて行アドレスストローブ
信号がＬレベルにある時間が長く、立上げられたワード
線の電位が昇圧電位から徐々に低下するのを防止する。 【構成】 駆動信号印加回路１４によって生成された駆
動信号ＲＸを駆動信号印加回路１５によってワード線１
６へ供給するＤＲＡＭにおいて、その駆動信号印加回路
１５の出力に補助回路２３を設け、さらに行アドレスス
トローブ信号が立上がるときに一定時間だけＨレベルに
なるクロック信号φを発生するクロック信号発生回路を
設けた。これにより行アドレスストローブ信号の立上が
りにともなって再びワード線１６へ昇圧電位Ｖｐｐを供
給し、その状態からワード線１６を立下げることによっ
て正確なデータをメモリセルに書込むことができるよう
にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、行アドレスストローブ信号／ＲＡ
ＳがＬレベルにある期間が比較的長くなる、たとえばペ
ージモード動作が可能なＤＲＡＭに関する。

【０００２】

【従来の技術】図１７は、従来のＤＲＡＭの全体構成を
示すブロック図である。図１７を参照して、このＤＲＡ
Ｍ１は、ダイナミックメモリセルアレイ２と、アドレス
バッファ３と、行アドレスデコーダ４と、列アドレスデ
コーダ５と、センスアンプ６と、入出力バス（Ｉ／Ｏバ
ス）７と、データ入出力バッファ８と、タイミング発生
器９とを備える。

【０００３】メモリセルアレイ２は、行方向に配設され
た複数本のワード線（図示せず）と、列方向に配設され
た複数対のビット線（図示せず）と、それらワード線と
ビット線とが交差する位置の各々に配設された複数のメ
モリセル（図示せず）とを備える。メモリセルは、ワー
ド線へ電源電位Ｖｃｃ（たとえば５Ｖ）よりも高い所定
の昇圧電位Ｖｐｐ（たとえば７Ｖ）が供給されたとき、
書込時においてはビット線上のデータを格納し、読出時
においてはビット線上へデータを送出する。

【０００４】アドレスバッファ３は外部アドレス端子１
０で受けたアドレス信号Ａ０〜Ａｎを内部アドレス信号
に変換し、それを行アドレスデコーダ４または列アドレ
スデコーダ５へ与える。行アドレスデコーダ４はアドレ
スバッファ３から与えられた行アドレス信号に応答して
メモリセルアレイ２内のワード線のうち１本を選択し、
それを立上げる。列アドレスデコーダ５はアドレスバッ
ファ３から与えられた列アドレス信号に応答してメモリ
セルアレイ２内のビット線のうち１対を選択し、それを
立上げる。

【０００５】センスアンプ６は行アドレスデコーダ４が
ワード線のうち１本を選択している期間、ビット線上の
データを増幅する。データ入出力バッファ８は外部デー
タ入出力端子１１で受けたデータ信号ＤＱｉを内部デー
タ信号に変換し、それを入出力バス７へ与える。データ
入出力バッファ８は、また、入出力バス７から受けたデ
ータ信号を外部データ入出力端子１１へ送出する。

【０００６】入出力バス７はデータ入出力バッファ８か
ら受けたデータ信号をメモリセルアレイ２へ送出し、ま
たはメモリセルアレイ２内のデータ信号をデータ入出力
バッファ８へ送出する。タイミング発生器９はクロック
端子１２で受けた行アドレスストローブ信号／ＲＡＳ，
列アドレスストローブ信号／ＣＡＳ，出力イネーブル信
号／ＯＥおよび書込イネーブル信号／Ｗに応答して、種
々の内部制御信号（たとえばＸＤ，ＲＸＴ）を発生す
る。

【０００７】このＤＲＡＭ１はさらに、昇圧電位発生回
路（Ｖｐｐ発生回路）１３と、ワード線駆動信号発生回
路（ＲＸ発生回路）１４と、ワード線駆動信号印加回路
（ＲＸ印加回路）１５とを備える。昇圧電位発生回路１
３は電源電位Ｖｃｃを基にそれよりも高い所定の昇圧電
位Ｖｐｐを発生する。駆動信号発生回路１４はタイミン
グ発生器９から与えられた内部制御信号ＲＸＴに応答し
て、ワード線が行アドレスデコーダ４によって選択され
ることになる期間だけ昇圧電位Ｖｐｐのレベルにある駆
動信号ＲＸを発生する。駆動信号印加回路１５は駆動信
号発生回路１４から与えられた駆動信号ＲＸを行アドレ
スデコーダ４によって選択されたワード線へ印加する。
すなわち、駆動信号発生回路１４および駆動信号印加回
路１５は、昇圧電位発生回路１３によって発生された昇
圧電位Ｖｐｐを行アドレスデコーダ４によって選択され
たワード線へ供給するための駆動手段を構成する。

【０００８】図１８は図１７に示した駆動信号印加回路
１５の具体的構成を示す回路図である。ただし、図１８
では複数あるワード線のうち１本だけに対応するものが
示されている。したがって、駆動信号印加回路１５はワ
ード線と同じ数だけ備えられている。

【０００９】図１８を参照して、この駆動信号印加回路
１５は昇圧電位Ｖｐｐを供給するための昇圧電源端子１
５１と、ＮチャネルＭＯＳトランジスタ１５２〜１５６
と、ＰチャネルＭＯＳトランジスタ１５７，１５８と、
インバータ１５９とを備える。

【００１０】ここで、駆動信号印加回路１５の動作につ
いて詳細に説明する。図１９のタイミングチャートを参
照して、タイミング発生器９へ与えられた行アドレスス
トローブ信号／ＲＡＳに応答して内部制御信号ＸＤが生
成され、この内部制御信号ＸＤに応答して行アドレスデ
コーダ４が活性化される。これによりアドレスバッファ
３を介して外部から与えられたアドレス信号Ａ０〜Ａｎ
に従って、１本のワード線を選択するための選択信号Ａ
Ｘが行アドレスデコーダ４から出力される。

【００１１】ここで、行アドレスデコーダ４から１本の
ワード線を選択することを意味するＨレベルが出力され
ると、ＮチャネルＭＯＳトランジスタ１５２はオンにな
り、これによりＰチャネルＭＯＳトランジスタ１５８が
オンになる。したがって、ノードａへ昇圧電源端子１５
１から昇圧電位Ｖｐｐが供給され、ＰチャネルＭＯＳト
ランジスタ１５７はオフになる。ＮチャネルＭＯＳトラ
ンジスタ１５４は、そのゲートへ昇圧電位Ｖｐｐが供給
されているのでオン状態にある。そのため、ノードｂの
電位はノードａの電位よりもこのトランジスタ１５４の
しきい値電圧Ｖｔｈ（たとえば０．８Ｖ）だけ低いＶｐ
ｐ−Ｖｔｈになる。

【００１２】一方、Ｈレベルにある選択信号ＡＸはイン
バータ１５９を介してＮチャネルＭＯＳトランジスタ１
５３および１５６のゲート電極へ与えられるので、それ
らトランジスタ１５３および１５６はともにオフにな
る。

【００１３】タイミング発生器９から与えられた内部制
御信号ＲＸＴに応答して、駆動信号発生回路１４から駆
動信号印加回路１５へ駆動信号ＲＸが与えられる。駆動
信号ＲＸが与えられると、ＮチャネルＭＯＳトランジス
タ１５５のドレイン電極およびゲート電極間の容量結合
に従ってノードｂの電位が上昇する。すなわち、いわゆ
るセルフブースト機能によってノードｂの電位は昇圧電
位Ｖｐｐよりも少しだけ高いＶｐｐ＋αになる。そのた
め、ＮチャネルＭＯＳトランジスタ１５５はオンにな
り、ワード線１６へ駆動信号ＲＸが与えられる。このと
き、ＮチャネルＭＯＳトランジスタ１５４はオフになる
のでノードｂはフローティング状態になる。

【００１４】一方、行アドレスデコーダ４からワード線
１６を選択しないことを意味するＬレベルにある選択信
号ＡＸが与えられると、ＮチャネルＭＯＳトランジスタ
１５２がオフになり、またその選択信号ＡＸはインバー
タ１５９を介してＮチャネルＭＯＳトランジスタ１５３
および１５６のゲート電極へ与えられるので、それらト
ランジスタ１５３および１５６はオンになる。これによ
りノードａおよびノードｂの電位はともにグランドレベ
ルになり、ＮチャネルＭＯＳトランジスタ１５５はオフ
になる。また、ＮチャネルＭＯＳトランジスタ１５６は
オンになるので、駆動信号発生回路１４から駆動信号Ｒ
Ｘが与えられてもワード線１６の電位ＷＬは常にグラン
ドレベルに維持される。

【００１５】

【発明が解決しようとする課題】ところで、このような
ＤＲＡＭ１において、任意の１行に順次データを書込ん
だり、逆に任意の１行から順次データを読出したりす
る、いわゆるページモード動作が実行される場合があ
る。

【００１６】このようなページモード動作においては、
外部からＬレベルの期間が長い行アドレスストローブ信
号／ＲＡＳが与えられ、それに応答して長期間駆動信号
ＲＸがワード線１６へ与えられる。この場合、時間の経
過に伴ってＮチャネルＭＯＳトランジスタ１５５のゲー
ト電極におけるノードｂの電位は徐々に低下するため、
このトランジスタ１５５のオン抵抗は徐々に高くなる。
その結果、ワード線１６の電位ＷＬは徐々に低下し、最
終的にＶｐｐ−２Ｖｔｈまで低下する。そのため、書込
時においては正確なデータをメモリセルへ書込むことが
できないという問題があった。また、読出時においても
同様に、読出されたデータと同一の正確なデータを再び
メモリセルへ書込むことができないという問題があっ
た。

【００１７】しかも、駆動信号印加回路１５から遠いワ
ード線１６上の位置においては周辺からノイズの影響を
受けやすく、ワード線１６の電位ＷＬはさらに低下する
傾向にある。これを防止するため、駆動信号発生回路１
４には駆動信号ＲＸを昇圧電位Ｖｐｐレベルに維持する
ためのサスティン回路が設けられているが、十分に機能
を果たし得ない。

【００１８】この発明はこのような問題を解決するため
になされたもので、行アドレスストローブ信号／ＲＡＳ
がＬレベルにある期間が長く、ワード線が長期間立上げ
られる場合でも、正確なデータをメモリセルへ書込むこ
とができるようにすることを目的とする。

【００１９】

【課題を解決するための手段】この発明に従った半導体
記憶装置は、比較的長期間ワード線が選択されることに
よってデータの書込および読出を行なうための半導体記
憶装置であって、メモリセルアレイと、行選択手段と、
列選択手段と、センスアンプ手段と、昇圧電位発生手段
と、駆動手段と、確保手段とを備える。メモリセルアレ
イは、複数本のワード線、それらワード線と交差する複
数対のビット線、およびそれらワード線とビット線とが
交差する位置の各々に配設され、それらワード線へ電源
電位よりも高い所定の昇圧電位が供給されたとき、それ
らビット線上のデータを格納しまたはそれらビット線上
へデータを送出するための複数のメモリセルを含む。

【００２０】行選択手段はワード線のうち１本を選択す
る。列選択手段はビット線のうち１対を選択する。セン
スアンプ手段は、行選択手段がワード線のうち１本を選
択している期間、ビット線上のデータを増幅する。

【００２１】昇圧電位発生手段は、電源電位よりも高い
所定の昇圧電位を発生する。駆動手段は、昇圧電位発生
手段によって発生された昇圧電位を行選択手段によって
選択されたワード線へ供給する。確保手段は、行選択手
段がワード線のうち１本を選択している期間のうち少な
くともその選択の終了直前におけるワード線の電位を昇
圧電位に確保する。

【００２２】また、上記半導体記憶装置において、上記
確保手段は、クロック信号発生手段と、補助手段とを備
える。クロック信号発生手段は、行選択手段がワード線
のうち１本を選択し終える直前の一定期間だけ所定のク
ロック信号を発生する。補助手段は、クロック信号発生
手段によって発生されたクロック信号に応答して、昇圧
電位発生手段によって発生された昇圧電位を行選択手段
によって選択されているワード線へ供給する。

【００２３】また、上記半導体記憶装置において、上記
駆動手段は、駆動信号発生手段と、駆動信号印加手段と
を備え、上記確保手段は、上記クロック信号発生手段
と、同一のクロック信号発生手段と補助手段とを備え
る。駆動信号発生手段は、ワード線が行選択手段によっ
て選択されることになる期間だけ昇圧電位のレベルにあ
る駆動信号を発生する。駆動信号印加手段は、駆動信号
発生手段によって発生された駆動信号を受けるためのド
レイン電極、およびワード線へ接続されるソース電極を
持つＮチャネルトランジスタを含み、そのトランジスタ
のドレイン電極へ与えられた駆動信号が立上がるとき、
そのトランジスタのドレイン電極およびゲート電極間の
容量結合に従ってそのゲート電極の電位を上昇させ、そ
のトランジスタをオンにすることによってワード線へ駆
動信号を与える。補助手段は、クロック信号発生手段に
よって発生されたクロック信号に応答して、駆動信号印
加手段におけるＮチャネルトランジスタのゲート電極の
電位を上昇させる。

【００２４】また、上記半導体記憶装置において、上記
駆動手段は、上記駆動信号発生手段と同一の駆動信号発
生手段と、上記駆動信号印加手段と同一の駆動信号印加
手段とを備え、上記確保手段は、上記クロック信号発生
手段と同一のクロック信号発生手段と、補助手段とを備
える。補助手段は、クロック信号発生手段によって発生
されたクロック信号に応答して、駆動信号発生手段に一
旦駆動信号の発生を停止させ、その後再び駆動信号の発
生を開始させる。

【００２５】また、上記半導体記憶装置において、上記
確保手段は、ワード線の電位が所定のしきい値よりも高
い場合、ワード線の電位を昇圧電位まで引上げる。

【００２６】

【作用】この発明に従った半導体記憶装置によれば、ワ
ード線のうち１本が選択されている期間のうち少なくと
もその選択の終了直前におけるワード線の電位が昇圧電
位に確保されるので、ワード線の選択時間が長い場合で
あっても正確なデータがメモリセルへ書込まれる。

【００２７】また、ワード線のうち１本が選択され終わ
る直前の一定期間だけ所定のクロック信号が発生され、
そのクロック信号に応答して、選択されたワード線へ昇
圧電位が供給されるので、その選択の終了直前における
ワード線の電位が昇圧電位に確保され、正確なデータが
メモリセルへ書込まれる。

【００２８】また、上記クロック信号に応答して駆動信
号印加手段におけるＮチャネルトランジスタのゲート電
極の電位が上昇させられ、そのトランジスタがオンにさ
れるので、昇圧電位のレベルにある駆動信号がワード線
へ与えられる。したがって、その選択の終了直前におけ
るワード線の電位が昇圧電位に確保されるので、正確な
データがメモリセルへ書込まれる。

【００２９】また、上記クロック信号に応答して一旦駆
動信号の発生が停止させられ、その後再び駆動信号の発
生が開始されるので、駆動信号印加手段におけるトラン
ジスタのドレイン電極およびゲート電極間の容量結合に
従って再びそのゲート電極の電位が上昇させられ、その
トランジスタがオンにされる。これにより昇圧電位のレ
ベルにある駆動信号がワード線へ再び与えられるので、
その選択の終了直前におけるワード線の電位は昇圧電位
に確保され、正確なデータがメモリセルへ書込まれる。

【００３０】また、ワード線の電位が所定のしきい値よ
りも高い場合、ワード線の電位が昇圧電位まで引上げら
れるので、ワード線の電位が徐々に低下することはな
く、その選択の終了直前におけるワード線の電位も昇圧
電位に確保され、正確なデータがメモリセルへ書込まれ
る。

【００３１】

【実施例】次に、この発明に従った半導体記憶装置の実
施例について図面を参照して詳しく説明する。

【００３２】［実施例１］図２はこの発明の第１実施例
によるＤＲＡＭの全体構成を示すブロック図である。な
お、図中同一符号で示される部分は同一または相当部分
を示す。

【００３３】図２を参照して、このＤＲＡＭ２０は、ダ
イナミックメモリセルアレイ２と、アドレスバッファ３
と、行アドレスデコーダ４と、列アドレスデコーダ５
と、センスアンプ６と、入出力バス７と、データ入出力
バッファ８と、タイミング発生器２１とを備える。タイ
ミング発生器２１はさらに、クロック信号発生回路２２
を備える。クロック信号発生回路２２は、行アドレスデ
コーダ４がワード線のうち１本を選択し終える直前の一
定期間だけＨレベルになるクロック信号φを発生する。

【００３４】このＤＲＡＭ２０はさらに、昇圧電位発生
回路１３と、ワード線駆動信号発生回路１４と、ワード
線駆動信号印加回路１５と、補助回路２３とを備える。
ここで、この第１実施例の最大の特徴はタイミング発生
器２１内にクロック信号発生回路２２を設け、さらに補
助回路２３を設けたことにある。

【００３５】図１は図２に示した駆動信号印加回路１５
および補助回路２３の具体的構成を示す回路図である。
駆動信号印加回路１５は従来のＤＲＡＭ１におけるもの
と同一であるので、その詳細な説明は省略する。

【００３６】一方、補助回路２３はクロック信号発生回
路２２によって発生されたクロック信号φに応答して、
昇圧電位発生回路１３によって発生された昇圧電位Ｖｐ
ｐを行アドレスデコーダ４によって選択されているワー
ド線１６へ供給するもので、図１を参照して、昇圧電位
Ｖｐｐを供給するための昇圧電源端子１５１と、Ｎチャ
ネルＭＯＳトランジスタ２３１および２３２と、キャパ
シタ２３３とを備える。ＮチャネルＭＯＳトランジスタ
２３１は昇圧電源端子１５１とワード線１６との間に接
続されている。ＮチャネルＭＯＳトランジスタ２３２は
そのトランジスタ２３１のゲート電極とワード線１６と
の間に接続され、さらにそのゲート電極は昇圧電源端子
１５１に接続されている。また、トランジスタ２３１の
ゲート電極とトランジスタ２３２のドレイン電極とが接
続されているノードｃには、キャパシタ２３３を介して
クロック信号発生回路２２が接続されている。

【００３７】図３は図２に示したクロック信号発生回路
２２の具体的な構成を示す回路図である。クロック信号
発生回路２２は行アドレスデコーダ４がワード線のうち
１本を選択し終える直前の一定期間だけＨレベルになる
ようなクロック信号φを発生するもので、図３を参照し
て、インバータ２２１〜２２６と、ＮＡＮＤゲート２２
７とを備える。そのうち５つのインバータ２２１〜２２
５は直列に接続されていて、終段のインバータ２２５の
出力端子はＮＡＮＤゲート２２７の一方の入力端子に接
続され、初段のインバータ２２１の入力端子はＮＡＮＤ
ゲート２２７の他方の入力端子に接続されている。ま
た、インバータ２２６はＮＡＮＤゲート２２７の出力端
子に接続されている。

【００３８】したがって、このクロック信号発生回路２
２は外部から入力された行アドレスストローブ信号／Ｒ
ＡＳを受け、その信号／ＲＡＳが立上がるときに一定時
間だけＨレベルになるクロック信号φを発生する。

【００３９】次に、このＤＲＡＭ２０の動作について説
明する。ここでは、行アドレスストローブ信号／ＲＡＳ
がＬレベルにある期間内に列アドレスストローブ信号／
ＣＡＳが複数回立下がる、いわゆるページモード動作の
場合について説明する。

【００４０】図４のタイミングチャートを参照して、ク
ロック端子１２から入力された行アドレスストローブ信
号／ＲＡＳがＨレベルからＬレベルへ立下がると、外部
アドレス端子１０から入力されたアドレス信号Ａｄｄ
（Ａ０〜Ａｎ）がアドレスバッファ３を介して行アドレ
スＲｏｗとして行アドレスデコーダ４に格納される。

【００４１】次いでタイミング発生器２１から行アドレ
スデコーダ４へ与えられる内部制御信号ＸＤがＬレベル
からＨレベルへ立上がると、行アドレスデコーダ４が活
性化され、その格納された行アドレスＲｏｗに従って、
メモリセルアレイ２内の複数のワード線のうち１本だけ
を選択することを意味する選択信号ＡＸがＬレベルから
Ｈレベルへ立上がる。

【００４２】選択信号ＡＸがＨレベルになると、前述し
た場合と同様にＮチャネルＭＯＳトランジスタ１５６は
オフになる。また、ＮチャネルＭＯＳトランジスタ１５
５のゲート電極におけるノードｂの電位は、ノードａの
電位Ｖｐｐよりもトランジスタ１５４のしきい値電圧Ｖ
ｔｈだけ低いＶｐｐ−Ｖｔｈになる。

【００４３】このような状態で、行アドレスストローブ
信号／ＲＡＳに応答してタイミング発生器２１から駆動
信号発生回路１４へ内部制御信号ＲＸＴが与えられ、そ
の信号ＲＸＴが立上がると、駆動信号発生回路１４から
駆動信号印加回路１５へ与えられる駆動信号ＲＸが立上
がる。このときの駆動信号ＲＸの電位は電源電位Ｖｃｃ
よりも高い昇圧電位Ｖｐｐレベルにある。駆動信号ＲＸ
が立上がると、ＮチャネルＭＯＳトランジスタ１５５の
セルフブースト機能によってそのゲート電極におけるノ
ードｂの電位はＶｐｐ−ＶｔｈからＶｐｐ＋αまで上昇
する。これによりトランジスタ１５５は完全にオンにな
り、駆動信号ＲＸはトランジスタ１５５を介してワード
線１６へ与えられ、その結果ワード線１６の電位ＷＬは
昇圧電位Ｖｐｐレベルになる。

【００４４】まず書込動作時においては、列アドレスス
トローブ信号／ＣＡＳが立下がると、外部アドレス端子
１０から入力されたアドレス信号Ａｄｄが列アドレスデ
コーダ５に列アドレスＣｏｌ０として格納される。これ
によりメモリセルアレイ２内の複数のビット線のうち１
対だけが選択され、クロック端子１２から入力される書
込イネーブル信号／ＷがＬレベルになると、そのとき外
部データ入出力端子１１へ与えられているデータＤａｔ
ａ０がデータ入出力バッファ８および入出力バス７を介
してその選択されたビット線上へ送出され、さらにその
送出されたデータ信号はセンスアンプ６によって増幅さ
れ、かつラッチされる。

【００４５】再び列アドレスストローブ信号／ＣＡＳが
立下がると、そのとき外部アドレス端子１０へ与えられ
ているアドレス信号Ａｄｄが列アドレスデコーダ５に列
アドレスＣｏｌ１として格納される。この列アドレスＣ
ｏｌ１に従って列アドレスデコーダ５が１対のビット線
を選択する。これにより外部データ入出力端子１１へ与
えられているデータ信号Ｄａｔａ１がデータ入出力バッ
ファ８および入出力バス７を介してその選択されたビッ
ト線上へ送出される。その送出されたデータＤａｔａ１
はセンスアンプ６によって増幅され、かつラッチされ
る。

【００４６】同様にして外部アドレス端子１０から入力
された列アドレスＣｏｌ２、Ｃｏｌ３に従ってビット線
が選択され、そのビット線上に対応するデータＤａｔａ
２，Ｄａｔａ３が送出される。

【００４７】このようにワード線１６が立上げられてか
ら立下げられるまでの間に４対のビット線が立上げら
れ、そのビット線上に外部から入力されたデータ信号Ｄ
ａｔａ０〜Ｄａｔａ３がラッチされる。

【００４８】ところで、このように行アドレスストロー
ブ信号／ＲＡＳの立下がり時間が長く、ワード線１６が
長い間立上げられていると、そのワード線１６の電位Ｗ
Ｌは徐々に低下するが、行アドレスストローブ信号／Ｒ
ＡＳが立上がると同時に一定期間だけＨレベルにあるク
ロック信号φがクロック信号発生回路２２によって生成
され、そのクロック信号φが補助回路２３内のキャパシ
タ２３３へ与えられる。

【００４９】ここで、補助回路２３内のＮチャネルＭＯ
Ｓトランジスタ２３２は、そのゲート電極が昇圧電源端
子１５１に接続されているので、オン状態にある。その
ため、ワード線１６の電位ＷＬがＶｐｐレベルにあると
きはトランジスタ２３２のドレインのノードｃの電位は
昇圧電位Ｖｐｐよりもそのトランジスタ２３２のしきい
値電圧Ｖｔｈだけ低いＶｐｐ−Ｖｔｈレベルにある。

【００５０】この状態で、行アドレスストローブ信号／
ＲＡＳが立上がり、クロック信号発生回路２２によって
クロック信号φが生成されると、補助回路２３内のキャ
パシタ２３３の容量結合によってノードｃの電位はＶｐ
ｐ−ＶｔｈからＶｐｐ＋Ｖｔｈ以上に上昇する。このと
きＮチャネルＭＯＳトランジスタ２３２はオフになるの
で、ノードｃの電位Ｖｐｐ＋Ｖｔｈはそのまま維持され
る。これによりＮチャネルＭＯＳトランジスタ２３１は
完全にオンになり、そのドレイン電極に与えられている
昇圧電位Ｖｐｐがそのままワード線１６へ供給される。
したがって、ワード線１６の電位ＷＬは再びＶｐｐレベ
ルに引上げられる。

【００５１】その後、ワード線１６の電位ＷＬがＶｐｐ
レベルにある状態でワード線１６が立下げられることに
なるので、４対のビット線上にラッチされているデータ
Ｄａｔａ０〜Ｄａｔａ３は正確にメモリセルに格納され
る。

【００５２】一方、読出動作時においては、行アドレス
ストローブ信号／ＲＡＳが立下がり、それに従って行ア
ドレスデコーダ４は１本のワード線１６を選択し、その
ワード線１６の電位ＷＬをＶｐｐレベルに立上げる。こ
れによりメモリセルからビット線上へデータが送出さ
れ、そのデータはセンスアンプ６によって増幅され、か
つラッチされる。

【００５３】次いで列アドレス信号／ＣＡＳが立下が
り、それに従って順次ビット線が選択され、出力イネー
ブル信号／ＯＥがＬレベルになると、それらビット線上
のデータＤＱ０〜ＤＱ３は入出力バス７およびデータ入
出力バッファ８を介して順次外部データ入出力端子１１
から出力される。

【００５４】この場合も同様に、ワード線１６が立下げ
られる直前にその電位ＷＬがＶｐｐレベルに引上げられ
るので、センスアンプ６によってラッチされたデータＤ
Ｑ０〜ＤＱ３は正確にメモリセルに書込まれる。

【００５５】なお、以上のことから、クロック信号発生
回路２２におけるＮＡＮＤゲート２２７の前段のインバ
ータ２２１〜２２５は、ワード線１６にＶｐｐレベルを
十分に供給できるだけのパルス幅を生成できればよく、
別段５つに限定されない。

【００５６】一方、行アドレスデコーダ４から選択信号
ＡＸとしてＬレベルが出力され、ワード線１６が選択さ
れない場合は、駆動信号印加回路１５内のＮチャネルＭ
ＯＳトランジスタ１５６はオン状態にあり、ワード線１
６の電位ＷＬはグランドレベルにある。したがって、Ｎ
チャネルＭＯＳトランジスタ２３２は常にオン状態にあ
るので、キャパシタ２３３へ与えられるクロック信号φ
が立上がり、ノードｃの電位が多少上昇しても、Ｎチャ
ネルＭＯＳトランジスタ２３１がオンになるほどノード
ｃの電位は上昇しない。したがって、ワード線１６の電
位ＷＬは常にグランドレベルで維持される。

【００５７】なお、この第１実施例において、駆動信号
発生回路１４および駆動信号印加回路１５は、昇圧電位
発生回路１３によって発生された昇圧電位Ｖｐｐを行ア
ドレスデコーダ４によって選択されたワード線へ供給す
るための駆動手段を構成する。また、クロック信号発生
回路２２および補助回路２３は、行アドレスデコーダ４
がワード線のうち１本を選択している期間のうち少なく
ともその選択の終了直前におけるワード線の電位を昇圧
電位Ｖｐｐに確保するための確保手段を構成する。

【００５８】［実施例２］図５は図２に示した補助回路
の他の実施例を示す回路図である。図５を参照して、こ
の補助回路３０はクロック信号発生回路２２によって発
生されたクロック信号φに応答して、駆動信号印加回路
１５から駆動信号ＲＸとして与えられたＶｐｐレベルを
ワード線１６へ供給するもので、昇圧電源端子１５１
と、ＮチャネルＭＯＳトランジスタ３０１，３０２と、
ＰチャネルＭＯＳトランジスタ３０３と、キャパシタ１
０４と、インバータ１０５，１０６と、ＮＡＮＤゲート
１０７とを備える。

【００５９】ＰチャネルＭＯＳトランジスタ３０３およ
びＮチャネルＭＯＳトランジスタ３０１は、昇圧電源端
子１５１とワード線１６との間に直列に接続されてい
る。行アドレスデコーダ４から出力されるデコード信号
ＡＸはインバータ１０６を介してＰチャネルＭＯＳトラ
ンジスタ３０３のゲート電極に与えられるとともに、Ｎ
ＡＮＤゲート１０７の一方の入力端子に与えられる。こ
のＮＡＮＤゲート１０７の他方の入力端子にはクロック
信号発生回路２２によって発生されたクロック信号φが
与えられる。ＮＡＮＤゲート１０７の出力信号Ｓ１はイ
ンバータ１０５およびキャパシタ１０４を介してＮチャ
ネルＭＯＳトランジスタ３０１のゲート電極へ与えられ
る。このＮチャネルＭＯＳトランジスタ３０１のゲート
電極のノードｄはＮチャネルＭＯＳトランジスタ３０２
を介して昇圧電源端子１５１に接続され、そのゲート電
極も昇圧電源端子１５１に接続されている。その他、駆
動信号印加回路１５などは上記第１実施例と同一構成で
あるので、その詳細については省略する。

【００６０】次に、この第２実施例によるＤＲＡＭの動
作について説明する。図６のタイミングチャートを参照
して、外部から入力された行アドレスストローブ信号／
ＲＡＳが立下がると、そのとき外部アドレス端子１０へ
与えられているアドレス信号Ａｄｄ（Ａ０〜Ａｎ）が行
アドレスＲｏｗとして行アドレスデコーダ４に格納され
る。その格納された行アドレスＲｏｗに従って行アドレ
スデコーダ４からＨレベルにある選択信号ＡＸが出力さ
れると、駆動信号印加回路１５内のＮチャネルＭＯＳト
ランジスタ１５６はオフになり、ＮチャネルＭＯＳトラ
ンジスタ１５５のゲート電極のノードｂはＶｐｐ−Ｖｔ
ｈになる。この状態で、駆動信号発生回路１４から出力
される駆動信号ＲＸが立上がると、ＮチャネルＭＯＳト
ランジスタ１５５のセルフブースト機能によってそのト
ランジスタ１５５は完全にオンになり、駆動信号ＲＸは
ワード線１６へ与えられる。これによりワード線１６の
電位ＷＬは昇圧電位Ｖｐｐレベルになる。

【００６１】上述したように行アドレスストローブ信号
／ＲＡＳがＬレベルにある時間が長く、ワード線１６の
選択時間が長いと、そのワード線１６の電位ＷＬは昇圧
電位Ｖｐｐから徐々に低下する。

【００６２】一方、補助回路３０内のＰチャネルＭＯＳ
トランジスタ３０３は、そのゲート電極へインバータ１
０６を介してＨレベルにある選択信号ＡＸが与えられて
いるので、オン状態にある。ＮチャネルＭＯＳトランジ
スタ３０２のドレイン電極およびゲート電極は昇圧電源
端子１５１に接続されているので、そのソース電極にお
けるノードｄの電位は昇圧電位Ｖｐｐよりもそのトラン
ジスタ３０２のしきい値電圧Ｖｔｈだけ低いＶｐｐ−Ｖ
ｔｈにされている。そのため、ＮチャネルＭＯＳトラン
ジスタ３０１はオフ状態にある。

【００６３】その後、行アドレスストローブ信号／ＲＡ
Ｓが立上がると、クロック信号発生回路２２からＮＡＮ
Ｄゲート１０７の一方の入力端子へクロック信号φが与
えられる。このＮＡＮＤゲート１０７の他方の入力端子
には行アドレスデコーダ４から出力されるＨレベルにあ
る選択信号ＡＸが与えられているので、ＮＡＮＤゲート
１０７の出力信号Ｓ１はクロック信号φが立上がると同
時に立下がる。したがって、インバータ１０５の出力信
号はクロック信号φが立上がると同時に立上がり、キャ
パシタ１０４の容量結合によってノードｄの電位はＶｐ
ｐ−ＶｔｈからＶｐｐ＋Ｖｔｈ以上に引上げられる。こ
れによりＮチャネルＭＯＳトランジスタ３０１は完全に
オンになり、ＰチャネルＭＯＳトランジスタ３０３を介
して与えられた昇圧電位Ｖｐｐは、さらにＮチャネルＭ
ＯＳトランジスタ３０１を介してワード線１６へ供給さ
れる。このため、ワード線１６の電位ＷＬは再び昇圧電
位Ｖｐｐレベルに引上げられる。

【００６４】したがって、たとえばページモード動作に
よる書込時においては、行アドレスストローブ信号／Ｒ
ＡＳがＬレベルにある期間内に、列アドレスストローブ
信号／ＣＡＳが複数回立下がると、それにより列アドレ
スデコーダ５に格納された列アドレスＣｏｌ０〜Ｃｏｌ
３に従ってビット線上へデータＤａｔａ０〜Ｄａｔａ３
が送出され、センスアンプ６によってラッチされる。し
たがって、ワード線１６の電位ＷＬが一旦昇圧電位Ｖｐ
ｐレベルに立上げられた後グランドレベルに立下げられ
ると、そのビット線上にラッチされているデータＤａｔ
ａ０〜Ｄａｔａ３は正確にメモリセルに格納される。

【００６５】一方、ページモード動作による読出時にお
いても同様に、メモリセルからビット線上へ読出された
データＤＱ０〜ＤＱ３はセンスアンプ６によってラッチ
され、その状態でワード線１６の電位ＷＬが一旦昇圧電
位Ｖｐｐレベルへ引上げられた後グランドレベルへ引下
げられるので、それらのデータＤＱ０〜ＤＱ３は正確に
メモリセルに格納される。

【００６６】また、行アドレスデコーダ４から出力され
る選択信号ＡＸがＬレベルにあり、ワード線１６が選択
されない場合は、駆動信号印加回路１５内のＮチャネル
ＭＯＳトランジスタ１５６はオン状態にあるので、ワー
ド線１６の電位ＷＬはグランドレベルである。また、Ｌ
レベルにある選択信号ＡＸは補助回路３０内のインバー
タ１０６を介してＰチャネルＭＯＳトランジスタ３０３
のゲート電極へ与えられているので、そのトランジスタ
３０３はオフ状態にある。さらに、Ｌレベルにある選択
信号ＡＸはＮＡＮＤゲート１０７の一方の入力端子にも
与えられているので、クロック信号φが立上がってもＮ
ＡＮＤゲート１０７の出力信号Ｓ１はＨレベルのまま維
持され、ノードｄの電位が引上げられることもない。し
たがって、ワード線１６の電位ＷＬは常にグランドレベ
ルに維持される。

【００６７】このように第２実施例によるＤＲＡＭで
は、行アドレスデコーダ４によって選択されたワード線
だけがクロック信号φに応答して再び昇圧電位Ｖｐｐレ
ベルまで引上げられる。

【００６８】また、上述した第１実施例においてはワー
ド線１６の電位ＷＬが大幅に低下し、キャパシタ２３３
へクロック信号φが与えられてもそのノードｃの電位が
Ｖｐｐ＋Ｖｔｈ以上にならない場合は、ＮチャネルＭＯ
Ｓトランジスタ２３１が完全にオンにならず、正確にデ
ータを書込むことができない。これに対し、第２実施例
によれば、ワード線１６の電位ＷＬがたとえ大幅に低下
した場合であっても、行アドレスストローブ信号／ＲＡ
Ｓの立上がりにともなってワード線１６の電位ＷＬをＶ
ｐｐレベルに引上げることができ、常に正確なデータを
メモリセルに書込むことができる。

【００６９】なお、この第２実施例において、クロック
信号発生回路２２および補助回路３０は、行アドレスデ
コーダ４がワード線のうち１本を選択している期間のう
ち少なくともその選択の終了直前におけるワード線の電
位を昇圧電位Ｖｐｐに確保するための確保手段を構成す
る。

【００７０】［実施例３］図７はこの発明の第３実施例
によるＤＲＡＭにおける駆動信号印加回路および補助回
路の具体的構成を示す回路図である。

【００７１】図７を参照して、補助回路４０はＮＡＮＤ
ゲート４０１、インバータ４０２およびキャパシタ４０
３を備え、それらは直列に接続されている。ＮＡＮＤゲ
ート４０１の一方の入力端子にはアドレスデコーダ４か
ら出力される選択信号ＡＸが入力され、その他方の入力
端子にはクロック信号発生回路２２から出力されるクロ
ック信号φが入力される。インバータ４０２の出力端子
はキャパシタ４０３を介して駆動信号印加回路１５内の
ノードｂに接続されている。なお、駆動信号印加回路１
５は従来のものと同じ構成であるので、その詳細な説明
は省略する。

【００７２】次に、この第３実施例によるＤＲＡＭの動
作について説明する。図８のタイミングチャートを参照
して、行アドレスストローブ信号／ＲＡＳが立下がり、
行アドレスデコーダ４からＨレベルにある選択信号ＡＸ
が出力され、ワード線１６が選択されると、駆動信号発
生回路１４から出力される駆動信号ＲＸが駆動信号印加
回路１５内のＮチャネルＭＯＳトランジスタ１５５を介
してワード線１６へ与えられ、その電位ＷＬが昇圧電位
Ｖｐｐレベルにされる。

【００７３】前述したように行アドレスストローブ信号
／ＲＡＳがＬレベルにある時間が長く、ワード線１６が
長時間立上げられると、そのワード線１６の電位ＷＬが
徐々に低下する。その原因はＮチャネルＭＯＳトランジ
スタ１５５のゲート電極のノードｂの電位Ｖ１が徐々に
低下し、これによりそのトランジスタ１５５のオン抵抗
が大きくなるためである。

【００７４】そこでこの第３実施例では、ノードｂの電
位Ｖ１を行アドレスストローブ信号／ＲＡＳの立上がり
にともなって再度Ｖｐｐ＋Ｖｔｈ以上に引上げるように
されている。すなわち、補助回路４０内のＮＡＮＤゲー
ト４０１の一方の入力端子にはＨレベルにある選択信号
ＡＸが入力されているので、その他方の入力端子に入力
されているクロック信号φが立上がると、キャパシタ４
０３の容量結合によってノードｂの電位Ｖ１は再びＶｐ
ｐ＋Ｖｔｈ以上に引上げられる。これによりＮチャネル
ＭＯＳトランジスタ１５５は再び完全にオンになり、駆
動信号発生回路１４から出力される駆動信号ＲＸがその
ままワード線１６へ与えられる。その結果、ワード線１
６の電位ＷＬは再び昇圧電位Ｖｐｐレベルへ引上げられ
る。このようにワード線１６が立下がる直前の電位ＷＬ
が昇圧電位Ｖｐｐにされているので、正確なデータがメ
モリセルに格納される。

【００７５】一方、行アドレスデコーダ４から出力され
る選択信号ＡＸがＬレベルにあり、対応するワード線１
６が選択されない場合は、補助回路４０内のＮＡＮＤゲ
ート４０１の一方の入力端子にＬレベルが与えられるこ
とになるので、クロック信号発生回路２２からクロック
信号φが与えられたとしても、ＮＡＮＤゲート４０１の
出力信号はＨレベルで維持され、その結果ノードｂの電
位Ｖ１が再度引上げられることもない。したがって、ワ
ード線１６の電位ＷＬは常にグランドレベルに維持され
る。

【００７６】このように第３実施例によれば、行アドレ
スストローブ信号／ＲＡＳの立下がり時間が長い場合で
あっても正確にデータをメモリセルに書込むことができ
ることはもちろん、この補助回路４０を駆動信号印加回
路１５とともにレイアウトすることができるので、これ
らの素子による占有面積が極端に増加することもない。
すなわち、上記第１および第２実施例では、素子密度の
高いワード線上に補助回路を設ける必要があるので、レ
イアウト的には不利である。これに対し第３実施例で
は、素子密度の比較的低い駆動信号印加回路１５の周辺
に補助回路４０を設ければよいので、レイアウト的には
有利である。

【００７７】なお、この第３実施例において、クロック
信号発生回路２２および補助回路４０は、行アドレスデ
コーダ４がワード線のうち１本を選択している期間のう
ち少なくともその選択の終了直前におけるワード線の電
位を昇圧電位Ｖｐｐに確保するための確保手段を構成す
る。

【００７８】［実施例４］図９はこの発明の第４実施例
によるＤＲＡＭにおける駆動信号印加回路および補助回
路の具体的構成を示す回路図である。

【００７９】図９を参照して、この補助回路５０はイン
バータ５０１および５０３と、ＮＡＮＤゲート５０２と
を備える。タイミング発生器２１から出力される内部制
御信号ＲＸＴはこの補助回路５０内のＮＡＮＤゲート５
０２の一方の入力端子に入力される。また、このＮＡＮ
Ｄゲート５０２の他方の入力端子にはクロック信号発生
回路２２から出力されたクロック信号φがインバータ５
０１を介して入力される。さらに、ＮＡＮＤゲート５０
２の出力信号はインバータ５０３を介して内部制御信号
ＲＸＴａとして駆動信号発生回路１４へ与えられる。な
お、駆動信号印加回路１５は従来のものと同じ構成であ
るので、その詳細な説明は省略する。

【００８０】次に、この第４実施例によるＤＲＡＭの動
作について説明する。図１０のタイミングチャートを参
照して、行アドレスストローブ信号／ＲＡＳが立下が
り、行アドレスデコーダ４からＨレベルにある選択信号
ＡＸが出力されると、駆動信号印加回路１５内のＮチャ
ネルＭＯＳトランジスタ１５６がオフになり、Ｎチャネ
ルＭＯＳトランジスタ１５５のゲート電極におけるノー
ドｂの電位が昇圧電位ＶｐｐよりもＮチャネルＭＯＳト
ランジスタ１５４のしきい値電圧Ｖｔｈだけ低いＶｐｐ
−Ｖｔｈレベルになる。

【００８１】この状態で、行アドレスストローブ信号／
ＲＡＳに応答して、タイミング発生器２１からＨレベル
にある内部制御信号ＲＸＴが出力されると、その内部制
御信号ＲＸＴは補助回路５０内のＮＡＮＤゲート５０２
の一方の入力端子に入力される。また、このＮＡＮＤゲ
ート５０２の他方の入力端子にはインバータ５０１を介
してＬレベルにあるクロック信号φが入力されている。
このようにクロック信号φがＬレベルにあるときは、従
来の場合と同様に内部制御信号ＲＸＴがそのまま内部制
御信号ＲＸＴａとして駆動信号発生回路１４へ与えられ
駆動信号発生回路１４が活性化される。これにより駆動
信号発生回路１４から昇圧電位Ｖｐｐレベルにある駆動
信号ＲＸが出力され、駆動信号印加回路１５内のＮチャ
ネルＭＯＳトランジスタ１５５のセルフブースト機能に
よって駆動信号ＲＸはそのトランジスタ１５５を介して
そのままワード線１６へ与えられる。これによりワード
線１６の電位ＷＬは昇圧電位Ｖｐｐレベルにされる。

【００８２】その後、ワード線１６の電位ＷＬは昇圧電
位Ｖｐｐレベルから徐々に低下するが、行アドレススト
ローブ信号／ＲＡＳの立上がりにともなってクロック信
号発生回路２２から出力されるクロック信号φが立上が
ると、補助回路５０から出力される内部制御回路ＲＸＴ
ａは立下がる。さらにクロック信号φが立下がると、内
部制御信号ＲＸＴａは立上がる。このように行アドレス
ストローブ信号／ＲＡＳの立上がりにともなって一旦内
部制御信号ＲＸＴａがＬレベルになった後、再びＨレベ
ルになるので、このとき駆動信号発生回路１４が再び活
性化される。これにより駆動信号発生回路１４から出力
される駆動信号ＲＸが再び立上がり、駆動信号印加回路
１５内のＮチャネルＭＯＳトランジスタ１５５のセルフ
ブースト機能によって再びワード線１６へ昇圧電位Ｖｐ
ｐレベルにある駆動信号ＲＸが与えられる。これにより
ワード線１６の電位ＷＬは再び昇圧電位Ｖｐｐレベルに
引上げられる。

【００８３】このようにワード線１６の電位ＷＬが一旦
昇圧電位Ｖｐｐレベルに引き上げられた後グランドレベ
ルに引下げられることになるので、正確なデータがメモ
リセルに格納される。ここで、ワード線１６の電位ＷＬ
を一旦グランドレベルにしているにもかかわらず、その
ことが問題にならないのは、行アドレスストローブ信号
／ＲＡＳがＬレベルにある期間中はセンスアンプ６が活
性化されていて、ビット線上のデータがラッチされてい
るからである。

【００８４】また、この第４実施例によれば上記第３実
施例と同様に、駆動信号発生回路１４の周辺に補助回路
５０を設ければよいので、素子による占有面積が増大す
ることはほとんどない。

【００８５】なお、この第４実施例において、クロック
信号発生回路２２および補助回路５０は、行アドレスデ
コーダ４がワード線のうち１本を選択している期間のう
ち少なくともその選択の終了直前におけるワード線の電
位を昇圧電位Ｖｐｐに確保するための確保手段を構成す
る。

【００８６】［実施例５］図１１はこの発明の第５実施
例によるＤＲＡＭにおける駆動信号印加回路および確保
回路の具体的構成を示す回路図である。

【００８７】図１１を参照して、この確保回路６０は、
ワード線１６の電位ＷＬが所定のしきい値よりも高い場
合、そのワード線１６の電位ＷＬを昇圧電位Ｖｐｐまで
引き上げるもので、ＰチャネルＭＯＳトランジスタ６０
１および６０２と、ＮチャネルＭＯＳトランジスタ６０
３とを備える。ＰチャネルＭＯＳトランジスタ６０１は
昇圧電源端子１５１とワード線１６との間に接続されて
いる。ＰチャネルＭＯＳトランジスタ６０２およびＮチ
ャネルＭＯＳトランジスタ６０３は昇圧電源端子１５１
とグランドとの間に直列に接続され、それらのゲート電
極はともにワード線１６に接続されている。また、それ
らトランジスタ６０２および６０３が互いに接続されて
いる部分はＰチャネルＭＯＳトランジスタ６０１のゲー
ト電極に接続されている。なお、駆動信号印加回路１５
は従来のものと同じ構成であるので、その詳細な説明は
省略する。

【００８８】次に、この第５実施例によるＤＲＡＭの動
作について説明する。図１２のタイミングチャートを参
照して、行アドレスストローブ信号／ＲＡＳが立下が
り、行アドレスデコーダ４から出力される選択信号ＡＸ
がＨレベルへ立上がると、駆動信号印加回路１５内のＮ
チャネルＭＯＳトランジスタ１５６がオフになり、Ｎチ
ャネルＭＯＳトランジスタ１５５のゲート電極における
ノードｂの電位はＶｐｐ−Ｖｔｈになる。

【００８９】この状態で駆動信号発生回路１４から出力
される駆動信号ＲＸが昇圧電位Ｖｐｐレベルへ立上がる
と、駆動信号印加回路１５内のＮチャネルＭＯＳトラン
ジスタ１５５はそのセルフブースト機能によってオンに
なり、ワード線１６へトランジスタ１５５を介して駆動
信号ＲＸがそのまま与えられる。これによりワード線１
６の電位ＷＬが昇圧電位Ｖｐｐレベルに引上げられる。

【００９０】そのため、補助回路６０内のＰチャネルＭ
ＯＳトランジスタ６０２はオフになり、ＮチャネルＭＯ
Ｓトランジスタ６０３はオンになる。これによりＰチャ
ネルＭＯＳトランジスタ６０１のゲート電極の電位Ｖ２
はグランドレベルになり、そのトランジスタ６０１は完
全にオンになる。その結果、ワード線１６へはこのトラ
ンジスタ６０１を介して昇圧電位Ｖｐｐが供給される。
したがって、行アドレスストローブ信号／ＲＡＳがＬレ
ベルにある時間が長く、ワード線１６の選択時間が長い
場合であっても、ワード線１６の電位ＷＬが従来のよう
に徐々に低下するようなことはない。

【００９１】また、行アドレスデコーダ４から出力され
る選択信号ＡＸがＬレベルにある場合は、駆動信号印加
回路１５内のＮチャネルＭＯＳトランジスタ１５６はオ
ン状態にあり、ワード線１６の電位ＷＬはグランドレベ
ルにされる。このとき、補助回路６０内のＰチャネルＭ
ＯＳトランジスタ６０２はオンになり、ＮチャネルＭＯ
Ｓトランジスタ６０３はオフになる。これによりＰチャ
ネルＭＯＳトランジスタ６０１は、そのゲート電極の電
位Ｖ２が昇圧電位Ｖｐｐレベルにあるので、オフにな
る。したがって、ワード線１６の電位ＷＬはグランドレ
ベルのまま維持される。

【００９２】このようにワード線１６の電位ＷＬが一旦
昇圧電位Ｖｐｐレベルに引上げられると、そのレベルの
まま維持され、かつそのようなレベルからワード線１６
が立下げられるので、行アドレスストローブ信号／ＲＡ
Ｓの立下がり時間が長い場合、たとえばページモード動
作による書込時および読出時のいずれにおいても、常に
正確なデータをメモリセルに書込むことができる。

【００９３】また、この第５実施例によれば、駆動信号
発生回路１４が昇圧電位Ｖｐｐレベルへ引上げる能力を
さほど有していない場合であっても、ＮチャネルＭＯＳ
トランジスタ６０３のしきい値電圧を越える程度にワー
ド線１６の電位ＷＬを引上げることができれば、行アド
レスストローブ信号／ＲＡＳがＬレベルにある期間中確
実にワード線１６の電位ＷＬを昇圧電位Ｖｐｐレベルに
維持することができる。

【００９４】この第５実施例から明らかなように、メモ
リセルに格納されるデータの内容が確定するタイミン
グ、つまりワード線が立下げられる直前における電位が
昇圧電位Ｖｐｐレベルに維持されていればよく、上記第
１ないし第４実施例のように、そのような直前における
電位だけを昇圧電位Ｖｐｐレベルに維持してもよいが、
この第５実施例のように、最初からワード線の電位が低
下しないように常に昇圧電位Ｖｐｐレベルに維持される
ようにしてもよい。

【００９５】［実施例６］図１３はこの発明の第６実施
例によるＤＲＡＭにおけるクロック信号発生回路の具体
的構成を示す回路図である。

【００９６】図１３を参照して、このクロック信号発生
回路７０は、１１のインバータ７０１〜７１１と、３つ
のＰチャネルＭＯＳトランジスタ７１２〜７１４と、３
つのＮチャネルＭＯＳトランジスタ７１５〜７１７と、
ＮＡＮＤゲート７１８とを備える。

【００９７】９つのインバータ７０２〜７１０は直列に
接続され、入力側から７番目のインバータ７０８までの
各インバータの間には、交互にＮチャネルＭＯＳトラン
ジスタ７１５〜７１７とＰチャネルＭＯＳトランジスタ
７１２〜７１４とが接続されている。さらに、Ｐチャネ
ルＭＯＳトランジスタ７１２〜７１４のゲート電極には
インバータ７０１を介して行アドレスストローブ信号／
ＲＡＳが与えられ、ＮチャネルＭＯＳトランジスタ７１
５〜７１７のゲート電極には行アドレスストローブ信号
／ＲＡＳがそのまま与えられる。

【００９８】次に、この第６実施例によるＤＲＡＭにお
けるクロック信号発生回路７０の動作をタイミングチャ
ートを参照して説明する。図１４は図１３に示したクロ
ック信号発生回路７０の動作を示すタイミングチャート
で、同図（ａ）は行アドレスストローブ信号／ＲＡＳが
Ｌレベルにある時間が短いときにおけるタイミングチャ
ートで、同図（ｂ）は行アドレスストローブ信号／ＲＡ
ＳがＬレベルにある時間が長いときにおけるタイミング
チャートである。

【００９９】このクロック信号発生回路７０へ入力され
る行アドレスストローブ信号／ＲＡＳがＨレベルにある
とき、ＰチャネルＭＯＳトランジスタ７１２〜７１４お
よびＮチャネルＭＯＳトランジスタ７１５〜７１７はす
べてオンになっていて、このクロック信号発生回路７０
から出力されるクロック信号φはＬレベルになってい
る。この状態で、行アドレスストローブ信号／ＲＡＳが
ＨレベルからＬレベルへ立下がると、ＰチャネルＭＯＳ
トランジスタ７１２〜７１４およびＮチャネルＭＯＳト
ランジスタ７１５〜７１７はすべてオフになり、クロッ
ク信号φはＬレベルのまま維持される。

【０１００】次いで行アドレスストローブ信号／ＲＡＳ
がＬレベルからＨレベルへ立上がる場合において、その
Ｌレベルにある時間が短いときは、行アドレスストロー
ブ信号／ＲＡＳがＬレベルになったことに応答してＮＡ
ＮＤゲート７１８の一方の入力端子に入力される信号が
ＬレベルからＨレベルへ立上がる前に、そのＮＡＮＤゲ
ート７１８の他方の入力端子に入力される行アドレスス
トローブ信号／ＲＡＳが再びＨレベルになるので、クロ
ック信号φはＨレベルになることなく常にＬレベルのま
ま維持される。

【０１０１】一方、行アドレスストローブ信号／ＲＡＳ
がＬレベルからＨレベルへ立上がる場合において、その
Ｌレベルにある時間が長いときは、行アドレスストロー
ブ信号／ＲＡＳがＬレベルになったことに応答してＮＡ
ＮＤゲート７１８の一方の入力端子にすでにＨレベルが
入力されているので、行アドレスストローブ信号／ＲＡ
ＳがＬレベルからＨレベルに立上がるときは３つのイン
バータ７０８〜７１０によるゲート遅延分だけ遅れてＮ
ＡＮＤゲート７１８の一方の入力端子にＬレベルが入力
される。そのため、それら３つのインバータ７０８〜７
１０による遅延時間分だけこのクロック信号発生回路７
０から出力されるクロック信号φはＨレベルになる。

【０１０２】このようなクロック信号発生回路７０を上
記クロック信号発生回路２２に代えて上記第１ないし第
５実施例によるＤＲＡＭに使用すると、行アドレススト
ローブ信号／ＲＡＳがＬレベルにある時間が短いときは
クロック信号φは発生されず、ワード線の電位ＷＬが補
助回路によって昇圧電位Ｖｐｐレベルへ引上げられるこ
とはない。すなわち、行アドレスストローブ信号／ＲＡ
ＳがＬレベルにある時間が短い場合はワード線の電位Ｗ
Ｌはほとんど低下しないので、必要のないクロック信号
φは発生されない。

【０１０３】このようなクロック信号発生回路７０を用
いれば、行アドレスストローブ信号／ＲＡＳがＬレベル
にある時間が長い場合も短い場合も関係なくクロック信
号φを発生させる上記第１ないし第５の実施例の場合に
比べて、１サイクルあたりの動作時間を短くすることが
できる。

【０１０４】［実施例７］図１５はこの発明の第７実施
例によるＤＲＡＭにおけるクロック信号発生回路の具体
的構成を示す回路図である。

【０１０５】図１５を参照して、このクロック信号発生
回路８０は、１４のインバータ８０１〜８１４と、３つ
のＰチャネルＭＯＳトランジスタ８１５〜８１７と、３
つのＮチャネルＭＯＳトランジスタ８１８〜８２０と、
ＮＡＮＤゲート８２１とを備える。

【０１０６】６つのインバータ８０２〜８０７は直列に
接続され、初段のインバータ８０２に内部制御信号ＲＸ
Ｔが入力され、終段のインバータ８０７からの出力信号
はＮＡＮＤゲート８２１の１つの入力端子に入力され
る。また、これら６つのインバータ８０２〜８０７の出
力端子には交互にＰチャネルＭＯＳトランジスタ８１５
〜８１７およびＮチャネルＭＯＳトランジスタ８１８〜
８２０が接続されている。さらに、ＰチャネルＭＯＳト
ランジスタ８１５〜８１７のゲート電極には内部制御信
号ＲＸＴが与えられ、ＮチャネルＭＯＳトランジスタ８
１８〜８２０のゲート電極にはインバータ８０１を介し
て内部制御信号ＲＸＴが与えられる。

【０１０７】一方、ＮＡＮＤゲート８２１の出力信号は
６つのインバータ８０９〜８１４を介して再びＮＡＮＤ
ゲート８２１の１つの入力端子に入力される。

【０１０８】次に、このクロック信号発生回路８０の動
作について説明する。図１６のタイミングチャートを参
照して、行アドレスストローブ信号／ＲＡＳがＨレベル
にある間は、内部制御信号ＲＸＴとしてＬレベルが入力
される。この場合は、ＮＡＮＤゲート８２１の１の入力
端子に直接Ｌレベルにある内部制御信号ＲＸＴが入力さ
れることになるので、クロック信号φはＬレベルにあ
る。

【０１０９】次いで行アドレスストローブ信号／ＲＡＳ
がＬレベルに立下がり、これに従って内部制御信号ＲＸ
ＴがＬレベルからＨレベルに立上がると、ＰチャネルＭ
ＯＳトランジスタ８１５〜８１７およびＮチャネルＭＯ
Ｓトランジスタ８１８〜８２０はすべてオフになる。し
たがって、内部制御信号ＲＸＴは６つのインバータ８０
２〜８０７のゲート遅延によって一定時間だけ遅れてＮ
ＡＮＤゲート８２１へ伝達される。すなわち、内部制御
信号ＲＸＴがＬレベルからＨレベルへ立上がってから一
定時間経過した後ＮＡＮＤゲート８２１の１つの入力端
子に入力される信号がＬレベルからＨレベルへ立上が
る。このとき、未だに行アドレスストローブ信号／ＲＡ
ＳがＬレベルに維持され、それに従って内部制御信号Ｒ
ＸＴがＨレベルのまま維持されていれば、ＮＡＮＤゲー
ト８２１の出力信号はＨレベルからＬレベルへ立下が
る。これによりインバータ８０８から出力されるクロッ
ク信号φはＬレベルからＨレベルへ立上がった後、ＮＡ
ＮＤゲート８２１の入出力端子に接続された６つのイン
バータ８０９〜８１４のゲート遅延によって一定時間経
過した後ＨレベルからＬレベルへ立下がる。その後、内
部制御信号ＲＸＴとしてＨレベルが入力される間、ＮＡ
ＮＤ８２１の入出力端子に接続された６つのインバータ
８０９〜８１４のゲート遅延分の周期でクロック信号φ
は立上がったり立下がったりする。

【０１１０】そして、行アドレスストローブ信号／ＲＡ
ＳがＨレベルへ立上がり、それに従って内部制御信号Ｒ
ＸＴがＬレベルへ立下がると、ＮＡＮＤゲート８２１の
１つの入力端子にＬレベルが入力されるので、クロック
信号φは直ちにＬレベルになる。

【０１１１】このクロック信号発生回路８０によれば、
行アドレスストローブ信号／ＲＡＳがＬレベルにある時
間が一定以上ある場合にのみ周期的にクロック信号φが
発生され、これによりワード線の電位ＷＬが昇圧電位Ｖ
ｐｐレベルへ引上げられる。このため、周期的に正確な
データをメモリセルに書込むことが可能である。

【０１１２】

【発明の効果】以上のように、この発明に従った半導体
記憶装置によれば、ワード線のうち１本が選択されてい
る期間のうち少なくともその選択の終了直前におけるワ
ード線の電位が昇圧電位に確保されているので、ワード
線が長時間立上げられる場合であっても正確なデータを
メモリセルに書込むことができる。

【０１１３】また、クロック信号発生回路によって発生
されたクロック信号に応答して、駆動信号印加回路にお
けるＮチャネルトランジスタのゲート電極の電位を上昇
させるための補助回路であれば、メモリセルアレイの近
傍ではなく、その周辺に設けることができるので、レイ
アウト的に有利である。

【０１１４】また、クロック信号発生回路によって発生
されたクロック信号に応答して、一旦駆動信号の発生を
停止させ、その後再び駆動信号の発生を開始させるため
の補助回路であれば、前述と同様にメモリセルアレイの
近傍ではなく、その周辺に設けることができるので、レ
イアウト的に有利である。

【０１１５】さらに、ワード線の電位が所定のしきい値
よりも高い場合、ワード線の電位を昇圧電位まで引上げ
るようにすれば、駆動信号発生回路の駆動信号を発生す
る能力が低い場合であっても確実にワード線の電位を昇
圧電位に維持することができ、その結果、常に正確なデ
ータをメモリセルに書込むことができる。

【図面の簡単な説明】

【図１】この発明の第１実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。

【図２】図１に示した第１実施例によるＤＲＡＭの全体
構成を示すブロック図である。

【図３】図２に示したＤＲＡＭにおけるクロック信号発
生回路の具体的構成を示す回路図である。

【図４】図１ないし図３に示した第１実施例によるＤＲ
ＡＭの動作を示すタイミングチャートである。

【図５】この発明の第２実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。

【図６】図５に示した第２実施例によるＤＲＡＭの動作
を示すタイミングチャートである。

【図７】この発明の第３実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。

【図８】図７に示した第３実施例によるＤＲＡＭの動作
を示すタイミングチャートである。

【図９】この発明の第４実施例によるＤＲＡＭにおける
駆動信号印加回路および補助回路の具体的構成を示す回
路図である。

【図１０】図９に示した第４実施例によるＤＲＡＭの動
作を示すタイミングチャートである。

【図１１】この発明の第５実施例によるＤＲＡＭにおけ
る駆動信号印加回路および確保回路の具体的構成を示す
回路図である。

【図１２】図１１に示した第５実施例によるＤＲＡＭの
動作を示すタイミングチャートである。

【図１３】この発明の第６実施例によるＤＲＡＭにおけ
るクロック信号発生回路の具体的構成を示す回路図であ
る。

【図１４】図１３に示したクロック信号発生回路の動作
を示すタイミングチャートであり、（ａ）は行アドレス
ストローブ信号／ＲＡＳがＬレベルにある時間が短いと
きにおける動作を示すもので、（ｂ）は行アドレススト
ローブ信号／ＲＡＳがＬレベルにある時間が長いときに
おける動作を示すものである。

【図１５】この発明の第７実施例によるＤＲＡＭにおけ
るクロック信号発生回路の具体的構成を示す回路図であ
る。

【図１６】図１５に示したクロック信号発生回路の動作
を示すタイミングチャートである。

【図１７】従来のＤＲＡＭの一例を示すブロック図であ
る。

【図１８】図１７に示した従来のＤＲＡＭにおける駆動
信号印加回路の具体的構成を示す回路図である。

【図１９】図１７および図１８に示した従来のＤＲＡＭ
の動作を示すタイミングチャートである。

【符号の説明】

２０ ＤＲＡＭ（半導体記憶装置） ２ メモリセルアレイ ４ 行アドレスデコーダ ５ 列アドレスデコーダ ６ センスアンプ １３ 昇圧電位発生回路 １４ ワード線駆動信号発生回路 １５ ワード線駆動信号印加回路 ２２，７０，８０ クロック信号発生回路 ２３，３０，４０，５０ 補助回路 ６０ 確保回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 比較的長期間ワード線が選択されること
   によってデータの書込および読出を行なうための半導体
   記憶装置であって、 複数本のワード線、前記ワード線と交差する複数対のビ
   ット線、および前記ワード線と前記ビット線とが交差す
   る位置の各々に配設され、前記ワード線へ電源電位より
   も高い所定の昇圧電位が供給されたとき、前記ビット線
   上のデータを格納しまたは前記ビット線上へデータを送
   出するための複数のメモリセルを含むメモリセルアレイ
   と、 前記ワード線のうち１本を選択するための行選択手段
   と、 前記ビット線のうち１対を選択するための列選択手段
   と、 前記行選択手段が前記ワード線のうち１本を選択してい
   る期間、前記ビット線上のデータを増幅するためのセン
   スアンプ手段と、 前記電源電位よりも高い所定の昇圧電位を発生するため
   の昇圧電位発生手段と、 前記昇圧電位発生手段によって発生された昇圧電位を前
   記行選択手段によって選択されたワード線へ供給するた
   めの駆動手段と、 前記行選択手段が前記ワード線のうち１本を選択してい
   る期間のうち少なくともその選択の終了直前における前
   記ワード線の電位を前記昇圧電位に確保するための確保
   手段とを備える、半導体記憶装置。
2. 【請求項２】 前記確保手段は、 前記行選択手段が前記ワード線のうち１本を選択し終え
   る直前の一定期間だけ所定のクロック信号を発生するた
   めのクロック信号発生手段と、 前記クロック信号発生手段によって発生されたクロック
   信号に応答して、前記昇圧電位発生手段によって発生さ
   れた昇圧電位を前記行選択手段によって選択されている
   ワード線へ供給するための補助手段とを備える、請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記駆動手段は、 前記ワード線が前記行選択手段によって選択されること
   になる期間だけ前記昇圧電位のレベルにある駆動信号を
   発生するための駆動信号発生手段と、 前記駆動信号発生手段によって発生された駆動信号を受
   けるためのドレイン電極、および前記ワード線へ接続さ
   れるソース電極を持つＮチャネルトランジスタを含み、
   前記トランジスタのドレイン電極へ与えられた前記駆動
   信号が立上がるとき、前記トランジスタのドレイン電極
   およびゲート電極間の容量結合に従ってそのゲート電極
   の電位を上昇させ、前記トランジスタをオンにすること
   によって前記ワード線へ前記駆動信号を与えるための駆
   動信号印加手段とを備え、 前記確保手段は、 前記行選択手段が前記ワード線のうち１本を選択し終え
   る直前の一定期間だけ所定のクロック信号を発生するた
   めのクロック信号発生手段と、 前記クロック信号発生手段によって発生されたクロック
   信号に応答して、前記駆動信号印加手段における前記Ｎ
   チャネルトランジスタのゲート電極の電位を上昇させる
   ための補助手段とを備える、請求項１に記載の半導体記
   憶装置。
4. 【請求項４】 前記駆動手段は、 前記ワード線が前記行選択手段によって選択されること
   になる期間だけ前記昇圧電位のレベルにある駆動信号を
   発生するための駆動信号発生手段と、 前記駆動信号発生手段によって発生された駆動信号を受
   けるためのドレイン電極、および前記ワード線へ接続さ
   れるソース電極を持つＮチャネルトランジスタを含み、
   前記トランジスタのドレイン電極へ与えられた前記駆動
   信号が立上がるとき、前記トランジスタのドレイン電極
   およびゲート電極間の容量結合に従ってそのゲート電極
   の電位を上昇させ、前記トランジスタをオンにすること
   によって前記ワード線へ前記駆動信号を与えるための駆
   動信号印加手段とを備え、 前記確保手段は、 前記行選択手段が前記ワード線のうち１本を選択し終え
   る直前の一定期間だけ所定のクロック信号を発生するた
   めのクロック信号発生手段と、 前記クロック信号発生手段によって発生されたクロック
   信号に応答して、前記駆動信号発生手段に一旦前記駆動
   信号の発生を停止させ、その後再び前記駆動信号の発生
   を開始させるための補助手段とを備える、請求項１に記
   載の半導体記憶装置。
5. 【請求項５】 前記確保手段は、前記ワード線の電位が
   所定のしきい値よりも高い場合、前記ワード線の電位を
   前記昇圧電位まで引上げる、請求項１に記載の半導体記
   憶装置。