JP4760689B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、特に、コントロール・ゲートによるチャネルの制御性を向上し、データを読み出す際の駆動電圧の低電圧化及び駆動速度の高速化を可能とした技術に関する。
この種の従来技術としては、例えば特許文献１〜４及び、非特許文献１がある。即ち、特許文献１、２にはプレナーＭＯＳ構造の不揮発性メモリが開示されており、かかる不揮発性メモリにおいては、コントロール・ゲートとシリコン基板表面（即ち、ＭＯＳのチャネル領域）との間にフローティング・ゲート（または、電荷トラップ膜）が配置されている。また、非特許文献１には、バルクウエーハにＳＯＩ構造を選択的に形成可能なＳＢＳＩ法が開示されている。
特開２００６−１８６３００号公報
国際公開第２００４／０８４３１４号パンフレット
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、特許文献１、２に開示されているようなプレナーＭＯＳ構造の不揮発性メモリでは、コントロール・ゲートとチャネル領域との間にフローティング・ゲートが全体的に設けられていた。このため、コントロール・ゲートとチャネル領域との間を十分に薄膜化することができず、それゆえ、ＭＯＳの閾値は大きくその駆動能力は低くなりがちであった。
また、プレナーＭＯＳ構造の不揮発性メモリでは、ＭＯＳの駆動能力を高くするためにその駆動電圧を高くすると、不揮発性メモリだけでなく、センスアンプや他の周辺回路の駆動電圧も高くなってしまうという問題があった。つまり、不揮発性メモリ自身はもちろん、不揮発性メモリが混載された集積回路の駆動電圧も同時に高くなってしまうので、集積回路の低電圧駆動化・低パワー化が困難になるという問題があった。
一方で、完全空乏型（ＦＤ）ＳＯＩ−ＭＯＳＦＥＴを用いたロジック回路では低電圧化が進み、０．５Ｖ以下の駆動電圧で動作する回路も作成され、ＬＳＩの消費電力の低減が進んでいる。このため、ロジック回路と不揮発性メモリとを混載したＬＳＩ（以下、「混載ＬＳＩ」という。）では、不揮発性メモリが混載ＬＳＩの低電圧駆動化の足枷となっており、不揮発性メモリにおけるデータ読み込みの低電圧化が強く求められていた。
そこで、この発明はこのような事情に鑑みてなされたものであって、コントロール・ゲートによるチャネルの制御性を向上し、データを読み出す際の駆動電圧の低電圧化及び駆動速度の高速化を可能とした半導体装置の製造方法の提供を目的とする。
そこで、この発明はこのような事情に鑑みてなされたものであって、コントロール・ゲートによるチャネルの制御性を向上し、データを読み出す際の駆動電圧の低電圧化及び駆動速度の高速化を可能とした半導体装置の製造方法の提供を目的とする。
〔発明１、２〕 上述した課題を解決するために、発明１の半導体装置は、半導体層の側面及び上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜中に埋め込まれて周囲から絶縁された電荷蓄積層と、前記ゲート絶縁膜を介して、前記半導体層の一方の前記側面から前記上面を通って他方の前記側面にかけて形成されたコントロール・ゲートと、を備え、前記電荷蓄積層は、前記半導体層の少なくとも一つの前記側面と前記コントロール・ゲートとの間に配置されており、且つ、前記半導体層の前記上面と前記コントロール・ゲートとの間には配置されていないことを特徴とするものである。
ここで、本発明の「半導体層」は、例えば単結晶のシリコン（Ｓｉ）層である。また、本発明の「コントロール・ゲート」は、例えば、その断面視での形状（以下、断面形状という。）がΠ（パイ）の字状の、いわゆるΠ型ゲート電極である。さらに、本発明の「電荷蓄積層」とは、キャリア（例えば、電子）を蓄積する層であり、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜、或いは、Ｓｉ3Ｎ4膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体で構成されるものである。
発明２の半導体装置は、発明１の半導体装置において、前記半導体層は絶縁膜上に形成されていることを特徴とするものである。
発明２の半導体装置は、発明１の半導体装置において、前記半導体層は絶縁膜上に形成されていることを特徴とするものである。
発明１、２の半導体装置によれば、半導体層側面に配置されたコントロール・ゲートだけではなく、半導体層上面に配置されたコントロール・ゲートも含めて、コントロール・ゲート全体（即ち、Π型ゲート電極）でチャネルのオン／オフを制御することになる。半導体層の側面には電荷蓄積層が配置されているものの、半導体層の上面には電荷蓄積層が配置されていないので、半導体層上面でチャネルのオン／オフを低電圧で行うことができる。従って、コントロール・ゲートによるチャネルの制御性が向上し、読み出し時の駆動電圧の低減や、駆動速度の高速化が可能となる。
〔発明３〕 発明３の半導体装置は、発明１または発明２の半導体装置において、前記半導体層の断面視での形状は矩形で、その幅は６０ｎｍ以下であることを特徴とするものである。このような構成であれば、電荷蓄積層における電位変化の影響を半導体層の左右の側からその中心付近まで及ぼすことができ、チャネル領域の半導体層の完全空乏化が可能である。従って、閾値変化の制御性をさらに高めることができる。
〔発明４〕 発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記半導体層の厚さは６０ｎｍ以下であることを特徴とするものである。このような構成であれば、半導体層の上部だけでなく内部にもゲート電位変化の影響を及ぼすことができ、完全空乏化も可能となり、チャネルの制御性をさらに高めることが可能である。
〔発明５〕 発明５の半導体装置は、発明１から発明４の何れか一の半導体装置において、前記半導体層との接触により生じる障壁エネルギーに関して、前記ゲート絶縁膜のうちの前記電荷蓄積層と前記半導体層の前記側面との間に形成された部分は、前記ゲート絶縁膜のうちの前記半導体層の前記上面に形成された部分と比べて、前記障壁エネルギーが小さい膜で形成されていることを特徴とするものである。
このような構成であれば、半導体層上面のゲート絶縁膜よりも、半導体層側面の（トンネル）ゲート絶縁膜の方がキャリアに対する電位障壁が小さくなるため、データの書き込み、消去時にキャリアを半導体層側面からフローティング・ゲートへ移動させることが容易となる。
このような構成であれば、半導体層上面のゲート絶縁膜よりも、半導体層側面の（トンネル）ゲート絶縁膜の方がキャリアに対する電位障壁が小さくなるため、データの書き込み、消去時にキャリアを半導体層側面からフローティング・ゲートへ移動させることが容易となる。
〔発明６〕 発明６の半導体装置の製造方法は、半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記第空洞部内に絶縁膜を形成する工程と、前記絶縁膜の形成後に、前記半導体層の前記第２溝に面した側面と、前記半導体層の上面とにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜中に埋め込まれるように電荷蓄積層を形成する工程と、前記ゲート絶縁膜を介して前記電荷蓄積層を覆うように、前記半導体層の一方の前記側面から前記上面を通って他方の前記側面にかけてコントロール・ゲートを形成する工程と、を含み、前記電荷蓄積層を形成する工程では、当該電荷蓄積層を前記第２半導体層の前記側面に配置すると共に、当該第２半導体層の上面には配置しないことを特徴とするものである。ここで、本発明の「第１半導体層」は例えば単結晶のＳｉ層であり、「第２半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。
発明５の半導体装置の製造方法によれば、いわゆるＳＢＳＩ法を応用して、発明１〜発明５の半導体装置を製造することができる。従って、コントロール・ゲートによるチャネルの制御性を向上し、読み出し時の駆動電圧の低減や、駆動速度の高速化を可能とした半導体装置を提供することができる。
発明５の半導体装置の製造方法によれば、いわゆるＳＢＳＩ法を応用して、発明１〜発明５の半導体装置を製造することができる。従って、コントロール・ゲートによるチャネルの制御性を向上し、読み出し時の駆動電圧の低減や、駆動速度の高速化を可能とした半導体装置を提供することができる。
以下、本発明に係る半導体装置およびその製造方法について説明する。
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ−Ｘ´線で切断したときの断面図、図１（ｃ）は図１（ａ）をＹ−Ｙ´線で切断したときの断面図である。
図１（ａ）〜（ｃ）に示すように、この半導体装置１００では、Ｓｉ基板１上に絶縁膜３を介して単結晶Ｓｉ層（以下、単に「Ｓｉ層」という。）５が形成されている。絶縁膜３は、例えばシリコン酸化（ＳｉＯ2）膜である。また、Ｓｉ層５は、例えばＸ−Ｘ´線と平行となるように配置された細長い直方体である。図２に示すように、Ｓｉ層５の厚さをＴとし、Ｙ−Ｙ´線方向に沿った幅をＷとしたとき、Ｓｉ層５は、例えばＴ≦６０ｎｍ、Ｗ≦６０ｎｍ以下の大きさに形成されている。
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ−Ｘ´線で切断したときの断面図、図１（ｃ）は図１（ａ）をＹ−Ｙ´線で切断したときの断面図である。
図１（ａ）〜（ｃ）に示すように、この半導体装置１００では、Ｓｉ基板１上に絶縁膜３を介して単結晶Ｓｉ層（以下、単に「Ｓｉ層」という。）５が形成されている。絶縁膜３は、例えばシリコン酸化（ＳｉＯ2）膜である。また、Ｓｉ層５は、例えばＸ−Ｘ´線と平行となるように配置された細長い直方体である。図２に示すように、Ｓｉ層５の厚さをＴとし、Ｙ−Ｙ´線方向に沿った幅をＷとしたとき、Ｓｉ層５は、例えばＴ≦６０ｎｍ、Ｗ≦６０ｎｍ以下の大きさに形成されている。
さらに、図１（ａ）〜（ｃ）に示すように、Ｓｉ層５のＸ−Ｘ´線に平行な両側の側面及び上面には例えばＮ型のＭＯＳ電界効果トランジスタ（以下、単に「ＮＭＯＳ」という。）２０が形成されている。ここで、ＮＭＯＳ２０は、不揮発性のメモリトランジスタであり、そのチャネル領域はＳｉ層５の２つの側面と上面とにあり、Ｓｉ層５の側面にフローティング・ゲート１３及びコントロール・ゲート１７を有し、Ｓｉ層５の上面にコントロール・ゲート１７を有するものである。
詳しく説明すると、図１（ｃ）に示すように、Ｓｉ層５の左側の側面にはトンネルゲート絶縁膜１１を介してフローティング・ゲート１３が形成されている。また、Ｓｉ層５の右側の側面にもトンネルゲート絶縁膜１１を介してフローティング・ゲート１３が形成されている。これに対して、Ｓｉ層５の上面にはトンネルゲート絶縁膜１１が残されているものの、その上にフローティング・ゲート１３は形成されていない。
ここで、トンネルゲート絶縁膜１１はＳｉＯ2膜でも構わないが、ＳｉＯ2膜よりも電位障壁が小さい絶縁膜、即ち、バンドギャップ（即ち、伝導帯Ｅｃと価電子帯Ｅｖとのエネルギー差）がＳｉＯ2膜よりも小さく、且つ、Ｓｉとの障壁エネルギー（電位障壁）がＳｉＯ2膜よりも小さい絶縁膜でも良い。このように電位障壁が小さな絶縁膜としては、例えば、Ｓｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜などが挙げられる。トンネルゲート絶縁膜１１が上記のようにＳｉ3Ｎ4膜等で構成されている場合には、ＳｉＯ2膜と比べて、Ｓｉ層５からフローティング・ゲート１３へ移動する電子に対する電位障壁が小さくなるため、データの書き込み及び消去に必要な電圧を低くすることができる。
また、フローティング・ゲート１３は、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜で構成されており、トンネルゲート絶縁膜１１やゲート絶縁膜１５によって周囲の導電層から電気的に絶縁されている（即ち、電気的に浮遊している。）。さらに、図１（ｃ）に示すように、Ｓｉ層５の左右両方の側面にはゲート絶縁膜１５が形成されており、このゲート絶縁膜１５を介してコントロール・ゲート１７が形成されている。
図１（ａ）〜（ｃ）に示すように、このコントロール・ゲート１７は、Ｓｉ基板１上に形成されたＳｉ層５の中心部付近を跨ぐように、Ｓｉ層５の左側の側面からその上面を通って右側の側面にかけて形成されており、そのＹ−Ｙ´線に沿った断面視での形状はおよそΠ（パイ）の字状（いわゆる、Π型ゲート電極）となっている。そして、このコントロール・ゲート１７から外れた領域のＳｉ層５にＮＭＯＳ２０のソース・ドレイン（Ｎ＋）が形成されている。
このように、本実施の形態に係る半導体装置１００では、Ｓｉ基板１上に絶縁膜３を介してＳｉ層５が形成されており、このＳｉ層５の両側の側面と上面とに不揮発性メモリトランジスタであるＮＭＯＳ２０が形成されている。また、Ｓｉ層５の側面には、トンネルゲート絶縁膜１１及びゲート絶縁膜１５と、これらゲート絶縁膜１１、１５に囲まれて周囲（即ち、Ｓｉ層５やコントロール・ゲート１３）から絶縁分離されたフローティング・ゲート１３が形成されている。一方、Ｓｉ層５の上面には、フローティング・ゲート１３及びゲート絶縁膜１５は形成されていない。Ｓｉ層５の上面にはトンネルゲート絶縁膜１１が形成されており、その上にコントロール・ゲート１７が直接形成されている。
ここで、チャネルのオン／オフはコントロール・ゲート１７によってなされるため、その制御性はＳｉ層５の厚さＴが小さいほど良い。例えば、Ｓｉ層５の厚さＴが６０ｎｍ以下の場合は、コントロール・ゲート１７に電圧を印加することによって、Ｓｉ層５を完全空乏化できるようになり、チャネルのオン／オフの制御性をさらに高めることが可能である。また、ＮＭＯＳ２０の閾値変化はフローティング・ゲート１３によってなされるため、その制御性はＳｉ層５の幅Ｗが小さいほど良い。例えば、チャネル領域のＳｉ層５の幅Ｗが６０ｎｍ以下の場合は、フローティング・ゲート１３における電位変化の影響をＳｉ層５の左右の側からその中心付近まで及ぼすことができ、チャネル領域のＳｉ層５の完全空乏化が可能である。このような理由から、本実施の形態に係る半導体装置１００では、チャネル領域のＳｉ層５の厚さＴ及び幅Ｗはそれぞれ６０ｎｍ以下となっている。
次に、図１（ａ）〜（ｃ）に示したＮＭＯＳ２０が１ビットのメモリセルとして組み込まれた回路について例を挙げて説明する。
図２２は、本発明の実施形態に係るＤｉＮＯＲ（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）回路２００の構成例を示す平面図である。また、図２３はＤｉＮＯＲ回路２００の構成例を示す回路図である。
図２２は、本発明の実施形態に係るＤｉＮＯＲ（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）回路２００の構成例を示す平面図である。また、図２３はＤｉＮＯＲ回路２００の構成例を示す回路図である。
図２２に示すように、このＤｉＮＯＲ回路２００のメモリセル・アレーは、Ｓｉ基板上に絶縁膜を介してＳｉ層５が形成されており、このＳｉ層５は平面視でＸ方向及びＹ方向に延びた２次元の格子状となっている。また、このＳｉ層５のうちのＸ方向に延びている部分と平面視で直交するように、Ｓｉ基板１上にはＹ方向に沿ってワード線（Ｗ／Ｌ）２０１が配置されている。このワード線（Ｗ／Ｌ）２０１が、図１（ａ）〜（ｃ）に示したコントロール・ゲート１７に対応している。また、Ｓｉ基板上には、Ｓｉ層５のうちのＸ方向に延びている部分の真上を通るように、ビット線（Ｂ／Ｌ）２０３が配置されている。
この例では、絶縁膜を介してワード線２０１の上をビット線２０３が通っている。また、ＮＭＯＳ２０のドレイン（Ｄ）にはコンタクト電極２１１が形成されており、このコンタクト電極２１１を介してＮＭＯＳ２０のドレインはビット線２０３に接続されている。さらに、ＮＭＯＳのソース（Ｓ）はコンタクト電極２１５によって絶縁膜上に引き出されている。図２２、２３において、２点鎖線で囲んだ部分が１ビットのメモリセル、即ち、ＮＭＯＳ２０である。
図２４は、本発明の実施形態に係るＮＡＮＤ回路３００の構成例を示す平面図である。また、図２５はＮＡＮＤ回路２００の構成例を示す回路図である。図２４に示すように、ＮＡＮＤ回路３００のメモリセル・アレーは、Ｓｉ基板上に絶縁膜を介して複数本のＳｉ層５が形成されており、これらＳｉ層５はその１本１本がＸ方向と平行となるように、Ｙ方向に沿って順に並べられている。また、これらＳｉ層５と平面視で直交するように、Ｓｉ基板１上には絶縁膜を介してワード線（Ｗ／Ｌ）３０１が配置されている。このワード線（Ｗ／Ｌ）３０１が、図１（ａ）〜（ｃ）に示したコントロール・ゲート１７に対応している。
また、このＮＡＮＤ回路３００では、Ｓｉ層５が図２５に示すビット線（Ｂ／Ｌ）３０３として使われている。図２４に示すように、各Ｓｉ層５の一端には、ソース（Ｓ）接続用のコンタクト電極３１５が形成されており、その他端にはドレイン（Ｓ）接続用のコンタクト電極３１１が形成されている。図２４、２５において、２点鎖線で囲んだ部分が１ビットのメモリセル、即ち、ＮＭＯＳ２０である。
次に、上記回路等において、データ（例えば、プログラム等）の書き込み方法と消去方法及び、読み込み方法について説明する。
データの書き込みは、次のようにして行うことができる。即ち、図２３に示したＤｉＮＯＲ回路２００において、例えば電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（３〜１０Ｖ）とした場合、ソースをＶｓｓに設定し、選択したセルのコントロール・ゲート１７をＶｄｄに設定し、ドレイン電圧（Ｂ／Ｌ）をＶｄｄに設定すれば、選択したセル（即ち、ＮＭＯＳ２０）がオンとなり、電子がソースからドレインに流れ、高電界により加速され、あるいは、インパクト・イオナイゼーションにより電子・ホール対が形成され、ホットキャリアが発生する。ホットエレクトロンは、絶縁膜／シリコンの障壁を越え、Ｖｄｄを印加しているコントロール・ゲート１７に引っ張られ、フローティング・ゲート１３に注入される。
データの書き込みは、次のようにして行うことができる。即ち、図２３に示したＤｉＮＯＲ回路２００において、例えば電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（３〜１０Ｖ）とした場合、ソースをＶｓｓに設定し、選択したセルのコントロール・ゲート１７をＶｄｄに設定し、ドレイン電圧（Ｂ／Ｌ）をＶｄｄに設定すれば、選択したセル（即ち、ＮＭＯＳ２０）がオンとなり、電子がソースからドレインに流れ、高電界により加速され、あるいは、インパクト・イオナイゼーションにより電子・ホール対が形成され、ホットキャリアが発生する。ホットエレクトロンは、絶縁膜／シリコンの障壁を越え、Ｖｄｄを印加しているコントロール・ゲート１７に引っ張られ、フローティング・ゲート１３に注入される。
また、図２３に示したＤｉＮＯＲ回路２００や、図２５に示したＮＡＮＤ回路３００においては、ＦＮトンネル電流を用いた書き込みも可能である。選択したセルのコントロール・ゲート１７に高電圧（例えばＶｄｄ＝２０Ｖ）を印加すると共に、選択したセルのソースとドレイン（Ｂ／Ｌ）とを接地（Ｖｓｓ＝０）する。また、非選択セルのソースとドレイン（Ｂ／Ｌ）にはＶｄｄの半分程度の電圧（約１０Ｖ）が印加されるように、ワード線（Ｗ／Ｌ）、ビット線（Ｂ／Ｌ）、Ｓｅｌｅｃｔトランジスタをそれぞれ設定する。選択したセルのみにおいて、十分に高い電界が与えられるため、選択したセルにおいて、Ｓｉ層からフローティング・ゲートに電子を注入することができる。
データの消去は、次のようにして行うことができる。即ち、コントロール・ゲート１７を接地（Ｖｓｓ＝０）し、ソース・ドレインをＶｄｄ（５〜２０Ｖ）に設定する。ドレインとボデイ（チャネル領域）は、フローティング状態でもよい。これにより、フロ−ティング・ゲート１３に蓄積されていた電子が、ソースに引き抜かれる。
データの消去は、次のようにして行うことができる。即ち、コントロール・ゲート１７を接地（Ｖｓｓ＝０）し、ソース・ドレインをＶｄｄ（５〜２０Ｖ）に設定する。ドレインとボデイ（チャネル領域）は、フローティング状態でもよい。これにより、フロ−ティング・ゲート１３に蓄積されていた電子が、ソースに引き抜かれる。
データの読み込みは次のようして行うことができる。即ち、図２３に示したＤｉＮＯＲ回路２００では、ソースを接地（Ｖｓｓ＝０Ｖ）し、選択したセルのドレイン（Ｂ／Ｌ）にプラスの固定低電圧（例えば１Ｖ）を加え、選択したセルのコントロール・ゲート１７にプラス電圧（例えばＶｄｄ＝１．５Ｖ）を印加する。また、図２５に示したＮＡＮＤ回路３００においては、ソースを接地（Ｖｓｓ＝０）し、選択したセルのコントロール・ゲート１７のみをＶｓｓ＝０Ｖに設定し、他のセルのコントロール・ゲート１７をプラス固定電圧（例えばＶｄｄ＝１．５Ｖ）に設定し、選択したドレイン（Ｂ／Ｌ）にはプラスの電位（例えば１Ｖ）を印加する。このような設定により、フローティング・ゲート１３に蓄えられた電子が多い場合にはチャネルがオフとなり電流が流れないものの、フローティング・ゲート１３に蓄えられた電子が少ない場合には、チャネルがオンし、ソースからドレインに電子が流れる。
次に、図１（ａ）〜（ｃ）に示した半導体装置１００の製造方法について説明する。
図３〜図２０は、本発明の実施形態に係る半導体装置１００の製造方法を示す図であり、図３（ａ）〜図２０（ａ）は図１（ｂ）に至るまでのＸ−Ｘ´断面に対応した工程図であり、図３（ｂ）〜図２０（ｂ）は図１（ｃ）に至るまでのＹ−Ｙ´断面に対応した工程図である。ここでは、ＳＢＳＩ法を用いて、図１（ａ）〜（ｃ）に示した半導体装置１００を製造する場合について説明する。
図３〜図２０は、本発明の実施形態に係る半導体装置１００の製造方法を示す図であり、図３（ａ）〜図２０（ａ）は図１（ｂ）に至るまでのＸ−Ｘ´断面に対応した工程図であり、図３（ｂ）〜図２０（ｂ）は図１（ｃ）に至るまでのＹ−Ｙ´断面に対応した工程図である。ここでは、ＳＢＳＩ法を用いて、図１（ａ）〜（ｃ）に示した半導体装置１００を製造する場合について説明する。
まず始めに、図３（ａ）及び（ｂ）において、Ｓｉ基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のＳｉＧｅ層５１と単結晶のＳｉ層５とを順次積層する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層５１及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、図４（ａ）及び（ｂ）に示すように、Ｓｉ層５を熱酸化してその表面にＳｉＯ2膜５５を形成する。そして、ＣＶＤ法により、ＳｉＯ2膜５５上の全面にＳｉＮ膜５７を形成する。このＳｉＮ膜５７は、Ｓｉ層５やＳｉＧｅ層５１の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際にストッパー層としても機能する。なお、ＳｉＯ2膜５５の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。
次に、図５（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＮ膜５７、ＳｉＯ2膜５５、Ｓｉ層５、ＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的に順次エッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ層５とＳｉＧｅ層５１とを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、この支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図６（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにＳｉ基板１上の全面に支持体膜５９を形成する。支持体膜５９は例えばシリコン酸化（ＳｉＯ2）膜であり、その形成は例えばＣＶＤ法で行う。次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜５９、ＳｉＮ膜５７、ＳｉＯ2膜５５、Ｓｉ層５、ＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次、部分的にエッチングして、支持体膜５９から支持体６０を形成すると共に、Ｓｉ基板１の表面及びＳｉ層５、ＳｉＧｅ層５１の各側面を露出させる溝Ｈを形成する。なお、溝Ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図７（ａ）及び（ｂ）において、溝Ｈを介してフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層５１の各側面に接触させて、ＳｉＧｅ層５１を選択的にエッチングして除去する。これにより、図８（ａ）及び（ｂ）に示すように、Ｓｉ基板１とＳｉ層５との間に空洞部６１を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部６１の形成後、Ｓｉ層５はその上面がＳｉＯ2膜５５、ＳｉＮ膜５７及び支持体６０によって支えられると共に、その側面が支持体６０によって支えられることとなる。
次に、図８（ａ）及び（ｂ）において、Ｓｉ基板１を希フッ酸（ＨＦ）溶液で洗浄処理する。そして、Ｓｉ基板１を酸素（Ｏ2）またはオゾン（Ｏ3）等の酸化雰囲気中に配置し、この状態でＳｉ基板１に熱処理を施す。これにより、図９（ａ）及び（ｂ）に示すように、Ｓｉ層５やＳｉ−ｂｕｆｆｅｒ層（図示せず）、Ｓｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、空洞部６１内をＳｉＯ2膜（絶縁膜）３を形成する。
次に、図１０（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全面にＳｉＮ膜６９を形成する。このＳｉＮ膜６９の形成は例えばＣＶＤ法で行う。続いて、異方性のドライエッチングを利用してＳｉＮ膜６９をエッチバックする。これにより、図１１（ａ）及び（ｂ）に示すように、Ｓｉ層５や、ＳｉＯ2膜５５、ＳｉＮ膜５７、支持体６０の溝Ｈに面した側面にサイドウォール７０を形成する。
次に、図１２（ａ）及び（ｂ）に示すように、Ｓｉ基板１に熱酸化処理を施して、ＳｉＯ2膜３のうちの、サイドウォール７０下から露出している部分を厚膜化する。このとき、Ｓｉ層５は、その側面がＳｉＮ膜からなるサイドウォール７０で覆われ、且つ、その上方はＳｉＮ膜５７で覆われているので、酸化されずに済む。なお、このＳｉＯ2膜３の厚膜化は、後の図１４の工程でＳｉ層５の溝Ｈに面した側面を露出させる際に、Ｓｉ基板１表面を露出させないためである。
次に、例えば希ＨＦ溶液を用いて支持体６０をエッチングしてＳｉＮ膜５７の表面を露出させ、さらに、例えば熱リン酸溶液を用いてＳｉＮ膜５７をエッチングする。このようして、図１３（ａ）及び（ｂ）に示すように、Ｓｉ層５上のＳｉＯ2膜５５や、Ｓｉ層５の側面のＳｉＯ2膜３を露出させる。次に、例えば希ＨＦ溶液を用いてＳｉＯ2膜３、５５をエッチングする。これにより、図１４（ａ）及び（ｂ）に示すように、Ｓｉ層５の溝Ｈに面した側面と、その上面とを露出させる。
次に、図１５（ａ）及び（ｂ）に示すように、少なくともＳｉ層５の溝Ｈに面した側面を覆うように、トンネルゲート絶縁膜１１を形成する。ここで、トンネルゲート絶縁膜１１としてＳｉＯ2膜を使用する場合には、例えばＳｉの熱酸化またはＣＶＤによりＳｉＯ2膜を形成する。また、トンネルゲート絶縁膜１１として、バンドギャップ（即ち、価電子帯と伝導帯とのエネルギー差）がＳｉＯ2よりも小さく、Ｓｉとの障壁エネルギーが小さい膜を使用する場合には、例えばＣＶＤやＡＬＤ法により、Ｓｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜などを形成する。
次に、図１６（ａ）及び（ｂ）に示すように、トンネルゲート絶縁膜１１を覆うようにＳｉ基板１上の全面に導電膜７３を形成する。導電膜７３には、例えばＰｏｌｙ−Ｓｉのような半導体膜、金属膜を使用することができるが、ここでは導電膜７３として例えばＰｏｌｙ−Ｓｉを使用するものとする。Ｐｏｌｙ−Ｓｉの形成は、例えばＣＶＤにより行う。
次に、異方性のドライエッチングを利用して、導電膜７３をエッチバックする。これにより、図１７（ａ）及び（ｂ）に示すように、Ｓｉ層５の溝Ｈに面した側面だけに導電膜を残し、それ以外の領域からは導電膜を取り除く。このＳｉ層５の溝Ｈに面した側面に残された導電膜が、フローティング・ゲート１３となる。フローティング・ゲート１３を形成した後は、Ｓｉ基板１に例えば希ＨＦ溶液を用いた洗浄処理を施す。この洗浄工程では、フローティング・ゲート１３の表面や、Ｓｉ層５上面のトンネルゲート絶縁膜１１表面をそれぞれ洗浄する。なお、この洗浄処理工程では、図２１（ａ）に示すように、Ｓｉ層５上面のトンネルゲート絶縁膜１１を完全に取り除いて、Ｓｉ層５の上面を露出させても良い。
次に、図１８（ａ）及び（ｂ）に示すように、Ｓｉ層５側面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５の形成方法は、例えば熱酸化やＨＴＯ（即ち、６００〜９００℃程度の高温における熱ＣＶＤ）である。例えば、フローティング・ゲート１３がポリシリコンの場合は、熱酸化によってその表面にＳｉＯ2膜が形成される。なお、このゲート絶縁膜１５の形成工程において、図２１（ａ）に示したようにＳｉ層５の上面が露出している場合には、図２１（ｂ）に示すように、Ｓｉ層５上面にゲート絶縁膜１５が直接形成される。
次に、図１８（ａ）及び（ｂ）に示すように、ゲート絶縁膜１５を覆うようにＳｉ基板１上の全面に導電膜７５を形成する。ここで、導電膜７５には、例えばリン（Ｐ）またはボロン（Ｂ）等の導電性不純物を添加したＰｏｌｙ−Ｓｉを使用する。次に、図１９（ａ）及び（ｂ）に示すように、コントロール・ゲート１７の形成領域を覆い、それ以外の領域を露出するレジストパターン７７を導電膜上に形成する。そして、このレジストパターン７７をマスクに導電膜をドライエッチングして、コントロール・ゲート１７を形成する。
次に、図２０（ａ）及び（ｂ）に示すように、レジストパターン７７及びコントロール・ゲート１７をマスクに、リン、またはヒ素等のＮ型不純物をＳｉ基板１に向けてイオン注入する。ここで、イオン注入のＲｐ（プロジェクトレンジ）をＳｉ層５に合わせることで、Ｓｉ層５にＮ型不純物を集中的に導入することができ、Ｓｉ層５にＮＭＯＳ２０のソース・ドレイン（Ｎ＋）を形成することができる。その後、コントロール・ゲート１７上からレジストパターン７７を取り除く。これにより、図１（ａ）〜（ｃ）に示した半導体装置１００が完成する。
なお、図３〜図２０で説明したような方法で、図２２、２３に示したようなＤｉＮＯＲ回路２００や、図２４、２５に示したＮＡＮＤ回路３００を形成することも可能である。その場合は、ＤｉＮＯＲ回路２００の素子分離領域２２０や、ＮＡＮＤ回路３００の素子分離領域３２０に、それぞれ支持体穴ｈや溝Ｈを選択的に配置すれば良い。
なお、図３〜図２０で説明したような方法で、図２２、２３に示したようなＤｉＮＯＲ回路２００や、図２４、２５に示したＮＡＮＤ回路３００を形成することも可能である。その場合は、ＤｉＮＯＲ回路２００の素子分離領域２２０や、ＮＡＮＤ回路３００の素子分離領域３２０に、それぞれ支持体穴ｈや溝Ｈを選択的に配置すれば良い。
以上説明したように、本発明の実施の形態によれば、Ｓｉ層５の側面に配置された（フローティング・ゲートを有する）コントロール・ゲート１７だけではなく、Ｓｉ層５の上面に配置された（フローティング・ゲートが無い）コントロール・ゲート１７により、ＮＭＯＳ２０のオン／オフを制御する。従って、コントロール・ゲート１７によるチャネルの制御性が向上し、読み出し時における、ＭＯＳＦＥＴ駆動の低電圧化・高速化が可能になる。このため、本発明では、低電圧駆動ロジック回路と不揮発性メモリを混載したＬＳＩにおいても、ロジック回路部と同等の低電圧駆動が可能になり、クロストークノイズによる信頼性劣化が回避でき、消費電力を低減できる。
この実施の形態では、Ｓｉ基板１が本発明の「基板」または「半導体基板」に対応し、絶縁膜３が本発明の「絶縁膜」に対応し、Ｓｉ層５が本発明の「半導体層」または「第２半導体層」に対応している。また、トンネルゲート絶縁膜１１及びゲート絶縁膜１５が本発明の「ゲート絶縁膜」に対応し、フローティング・ゲート１３が本発明の「電荷蓄積層」に対応している。さらに、ＳｉＧｅ層５１が本発明の「第１半導体層」に対応し、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応し、空洞部６１が本発明の「空洞部」に対応している。
なお、本発明では、図１（ａ）〜（ｃ）において、Ｓｉ層５上面のゲート絶縁膜は、Ｓｉ層５側面のトンネルゲート絶縁膜１１よりも厚く形成されていることが好ましい。例えば、図２１（ａ）及び（ｂ）に示したように、Ｓｉ層５の上面にゲート絶縁膜１５を直接形成する場合には、トンネルゲート絶縁膜１１よりもゲート絶縁膜１５の方を厚く形成することが好ましい。このような構成であれば、フローティング・ゲート１３に電子（または、ホール）を注入する際に、Ｓｉ層５上面のゲート絶縁膜１５よりもＳｉ層５側面のトンネルゲート絶縁膜１１の方が電子に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜１１を通してキャリアをフローティング・ゲート１３へ移動させることが容易となる。
また、本発明では、図１（ａ）〜（ｃ）において、Ｓｉとの接触により生じる障壁エネルギーに関して、Ｓｉ層５側面のトンネルゲート絶縁膜１１は、Ｓｉ層５の上面を覆うゲート絶縁膜よりも障壁エネルギーが小さい材料膜で構成されていることが好ましい。例えば、ゲート絶縁膜１５にＳｉＯ2膜が使用されている場合、トンネルゲート絶縁膜１１にはＳｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜等が使用されていることが好ましい。このような構成であれば、ゲート絶縁膜１５よりもトンネルゲート絶縁膜１１の方が電子に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜１１を通してキャリアをフローティング・ゲート１３へ移動させることが容易となる。
さらに、本発明では、図１（ａ）〜（ｃ）において、フローティング・ゲート１３を、絶縁膜からなる電荷トラップ膜で置き換えても良い。即ち、本発明の「電荷蓄積層」は、Ｐｏｌｙ−Ｓｉなどの半導体膜や、金属膜に限定されるものではなく、例えばＳｉ3Ｎ4膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体であっても良い。このような構成であっても、電荷トラップ膜に電子を供給してＮＭＯＳ２０の閾値電圧を変化させることができる。
１ Ｓｉ基板、３ 絶縁膜、５ Ｓｉ層、１１ トンネルゲート絶縁膜、１３ フローティング・ゲート、１５ ゲート絶縁膜（例えば、ＳｉＯ2膜）、１７ コントロール・ゲート、２０ ＰＭＯＳ、３０ ＮＭＯＳ、３０ａ ＮＭＯＳのうちのＳｉ層５上面に形成された部分（即ち、メモリ機能を持たない通常のＮＭＯＳ）、５１、５３ ＳｉＧｅ層、５５、６５ ＳｉＯ2膜、５７、６９ ＳｉＮ膜、５９ 支持体膜、６０ 支持体、６１、６３ 空洞部、７０ サイドウォール、７３、７５ 導電膜、７７ レジストパターン、１００ 不揮発性メモリ、２００ ＤｉＮＯＲ回路、２０１、３０１ ワード線、２０３、３０３ ビット線、２１１、２１５、３１１、３１５ コンタクト電極、２２０、３３０ 素子分離領域、３００ ＮＡＮＤ回路、Ｈ 溝、ｈ 支持体穴
Claims (4)
- 半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、
前記支持体を形成した後で、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、
前記絶縁膜の形成後に、前記第２半導体層の前記第２溝に面した側面と、前記第２半導体層の上面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜中に埋め込まれるように電荷蓄積層を形成する工程と、
前記ゲート絶縁膜を介して前記電荷蓄積層を覆うように、前記第２半導体層の一方の前記側面から前記上面を通って他方の前記側面にかけてコントロール・ゲートを形成する工程と、を含み、
前記電荷蓄積層を形成する工程では、当該電荷蓄積層を前記第２半導体層の前記側面に配置すると共に、当該第２半導体層の上面には配置しないことを特徴とする半導体装置の製造方法。 - 前記第２半導体層のうちのチャネル領域となる部分について、当該部分の断面視での形状を矩形で、その幅を６０ｎｍ以下にすることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２半導体層のうちのチャネル領域となる部分について、当該部分の厚さを６０ｎｍ以下にすることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜は、
前記電荷蓄積層と前記第２半導体層の前記側面との間に形成される第１の部分と、
前記第２半導体層の前記上面に形成される第２の部分と、を有し、
前記第２半導体層との接触により生じる障壁エネルギーに関して、
前記第１の部分には、前記第２の部分と比べて前記障壁エネルギーが小さい膜を用いることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
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