JP4801986B2 - 半導体記憶装置 - Google Patents

Description

本発明は電気的に書き換え可能な半導体記憶装置に関する。半導体記憶装置の中でも、特に、不揮発性半導体記憶装置における配線のレイアウト配置技術に関する。

近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のNOR型フラッシュメモリと比較して、高集積化、大容量化が期待できるNAND型フラッシュメモリが注目されてきている。

NAND型フラッシュメモリ等の不揮発性半導体記憶装置における配線の幅及び間隔（ライン・アンド・スペース）は、フォトリソグラフィの微細加工技術が進歩するにつれて、スケーリングされていく。一般的に、より大容量のNAND型フラッシュメモリを実現するために、NANDストリングのサイズは、加工世代が進むと共に小さくなっていく。NANDストリングのサイズが小さくなっていくと、それに伴い転送トランジスタのサイズを小さくする必要があるが、転送トランジスタのサイズを小さくしてしまうと、ワード線WLをNANDストリングスのメモリセルまで引き出すゲート配線GC及び第１の配線層M0のライン・アンド・スペースを十分に確保することが出来なくなる。その結果、各ワード線WLの配線間の耐圧も低下してしまい、絶縁破壊によるワード線同士のショート等の不良を回避し、NAND型フラッシュメモリの信頼性を維持するのが困難になってくる。
特開２００４−７９８５７号公報 特開２００４−５５６１７号公報

そこで、本発明は、耐圧が要求される配線層に対しては、その配線の配線幅及び間隔（ライン・アンド・スペース）を緩和し、また配線間の電位差が小さくなるように配線レイアウトを工夫し、高信頼性で且つ高集積化が可能なNAND型フラッシュメモリ等の半導体記憶装置を実現するものである。

本発明の一実施態様によれば、
複数のメモリセルが配置されたメモリセルアレイと、ゲート配線よりも上層に、順に、少なくとも第１及び第２の配線層を有し、前記メモリセルへ電気的にデータを書き込むことができる半導体記憶装置であって、
前記メモリセルは、ワード線及びビット線を有し、
前記メモリセルに接続された前記ワード線は、前記ゲート配線によって形成され、
転送トランジスタを含み、前記ワード線に電圧を転送するロウデコーダを有し、
前記ワード線は、前記転送トランジスタのソース又はドレインに接続される際に、前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線を用いて接続され、
該接続領域において、前記ゲート配線同士間の最大電位差は、書き込み電圧以下であり、
前記第１の配線同士間の最大電位差は、書き込み電圧以下、又は前記書き込み電圧を前記第１のトランジスタにより転送するための第１の電圧以下であり、
前記第２の配線層同士間の最大電位差は、前記書き込み電圧以下又は消去電圧以下であることを特徴とする半導体記憶装置が提供される。

本発明の半導体記憶装置によると、耐圧が要求される配線層に対しては、その配線幅及び配線間隔が緩和され、加工が容易になり、高集積化を可能としながら、高歩留まりを実現することができる。また、本発明の半導体記憶装置によると、配線間の電位差を小さくすることができ、高信頼性の半導体記憶装置を実現することができる。

一般に、NAND型フラッシュメモリ等の不揮発性半導体記憶装置には、大容量であることだけでなく、高い信頼性が要求されている。NAND型フラッシュメモリ等の不揮発性メモリの高信頼性を実現するためには、トンネル酸化膜の高耐圧化が必要となり、トンネル酸化膜を薄膜化することが容易ではない。一方、不揮発性メモリの特性上、書き込み電圧を低くすることも容易ではない。NAND型フラッシュメモリの大容量化を実現するために、高集積化のためのチップシュリンクを進める必要があるにも拘わらず、このような事情から、書き込み電圧など高電圧を印加する高耐圧トランジスタのスケーリングが困難になってきている。しかしながら、配線の幅及び間隔は、微細加工技術が進歩するにつれてスケーリングされる。その結果、加工世代が進むにつれて、狭い（又は薄い）配線層間の絶縁膜に、より高電圧が印加されることになる。

一方、一般に、不揮発性半導体記憶装置のプロセスの側面からは、トランジスタのゲート配線加工後の熱工程では、温度の低い加工プロセスが望まれる。これは、高温の熱工程を行うことによるトランジスタのジャンクション部及びチャネル部の不純物プロファイルの悪化を防止するためである。

また、通常のプロセスでは、上層の配線ほど融点の低い金属が用いられるので、基本的には、上層配線ほど配線層間の絶縁膜は低温で形成されることになり、その耐圧は悪くなる。

一般に、不揮発性半導体記憶装置においては、メモリセルのワード線及びビット線がメモリセルアレイとコンタクトをとり、周辺回路部へ引き出される領域において、上述のような問題が顕著に現れる。なぜなら、メモリセルにおいては、ワード線及びビット線は、ほぼプロセスの最小寸法で加工されることになるが、ワード線及びビット線が引き出される領域では、配線幅及びスペースが緩和されて引き出されるため、上層配線あるいは下層配線と組み合わせて、配線されることになる。ここで、最小寸法とは、フォトリソグラフィ加工技術により決まる最小幅と、配線間に電位差が生じた時に、絶縁破壊による配線間ショートが発生しない最小のスペースのことをいう。

また、メモリセルに隣接するロウデコーダ及びセンスアンプに関しては、セルアレイ内よりも緩和された寸法にて加工されるが、周辺回路の加工寸法よりも微細な加工寸法の配線が用いられる。したがって、メモリセルを駆動するロウデコーダ、センスアンプの領域では、特に上述のような問題が顕著になる。また、微細加工技術の進歩は、近年、露光装置開発スピードできまるようになってきている。したがって、最小加工寸法に近い配線ほど、露光が容易なレイアウトパターンが望まれている。

本発明の一実施形態に係る半導体記憶装置においては、最小加工寸法に近い配線ほど、配線が曲がらないように（直線パターン、長方形パターンになるように）配線する。また、配線幅及び配線間隔を緩和すべく、多層配線構造を用い、且つ上層配線ほど配線幅及び間隔が緩和される、又は配線間の電位差が小さくなるようにレイアウトするものである。

ここでは、本実施形態に係る本発明の半導体記憶装置として、NAND型フラッシュメモリを例にとり説明する。なお、本発明は、NAND型フラッシュメモリに限定されるわけでは無く、他の半導体メモリにも用いることができる。

図１を参照する。図１には、本実施形態に係るNAND型フラッシュメモリ１の概略構成図が示されている。本実施形態に係るNAND型フラッシュメモリ１は、メモリセル２がマトリクス状に配置されたセルアレイ３、ブロックデコーダ４（ロウデコーダ）、センスアンプ部５、センスアンプ部にあるHv-Tr領域６及びセンスアンプ領域７、周辺回路８、並びにパッド部９を有している。

図２を参照する。図２には、本実施形態に係るNAND型フラッシュメモリのブロックデコーダ４の回路構成の概略図が示されている。図２において、４ａはｋ番目のブロックデコーダであり、アドレスデコード回路４ｃ、レベルシフタ４ｄ、ワード線WL0<0>〜WL31<0>及び選択ゲート線SG1に電圧を転送する転送回路４ｅ、選択ゲート線SG2<0>にSGDSの電圧を転送する回路４ｆ並びに選択ゲート線SG1にSGDSの電圧を転送する回路４ｋを有している。また、４ｂは（ｋ＋１）番目のブロックデコーダであり、アドレスデコード回路４ｇ、レベルシフタ４ｈ、ワード線WL0<1>〜WL31<1>及び選択ゲート線SG1に電圧を転送する転送回路４ｉ、選択ゲート線SG2<1>にSGDSの電圧を転送する回路４ｊ並びに選択ゲート線SG1にSGDSの電圧を転送する回路４ｋを有している。なお、図２に示すとおり、本実施形態においては、回路４ｋはｋ番目のブロックデコーダ４ａと（ｋ＋１）番目のブロックデコーダ４ｂとで共有する構成を採用している。

ｋ番目のブロックデコーダ４ａ及び（ｋ＋１）番目のブロックデコーダ４ｂには、それぞれ、各々のブロックアドレスが入力される。入力されたブロックアドレスは、それぞれ、アドレスデコード回路４ｃ及び４ｇに入力され、デコードされる。デコードされたブロックアドレスは、レベルシフタ回路４ｄ及び４ｈでその電圧レベルが変換され、XFERG0及びXFERG1を経由して転送回路４ｅ及び４ｉを構成する転送トランジスタのゲート電極に送信される。転送回路４ｅの転送トランジスタは、ｋ番目のブロックが選択ブロックである場合に、このXFERGに印加される電圧によりオンし、SGD、SGS、CG0〜CG31へ入力される電圧を、それぞれ、SG1、SG2、WL0<0>〜WL31<0>へ転送する。転送回路４ｉについても同様である。

次に、図３を参照する。図３には、本実施形態のNAND型フラッシュメモリのブロックデコーダ４における転送回路４ｅのレイアウトの概略図が示されている。図３においては、“AA”は活性領域（AA0、AA1、AA2、・・・、AA29、AA30、AA31）、“GC”はゲート配線（GC0,GC1、GC2、・・・、GC29、GC30、GC31）、“M0”は第１の配線層による配線（以下、便宜上、「第１の配線層」という。）、“M1”は第２の配線層による配線（以下、便宜上、「第２の配線層」という。）を示している。本実施形態においては、“AA”、“GC”、“M0”及び“M1”が、この順番で順次積層されている。なお、図３においては、説明の便宜上、活性領域AA、ゲート配線GC、第１の配線層M0及び第２の配線層M1のサイズ比は、概略で図示してある。

図３において、CDは、活性領域（基板又はPウェル上の拡散領域）と第１の配線層M0とを接続するコンタクト（CD1、CD2）であり、CGは、ゲート配線GCと第１の配線層M0とを接続するコンタクト（CG0、CG1、CG2、CG3、CG4、CG4、CG5、CG6、CG7、CG8、CG9）であり、V1は、第１の配線層M0と第２の配線層M1とを接続するコンタクト（V1(1)、V1(2)）である。

図３に示す本実施形態の転送回路のレイアウト配置においては、WL0<0>〜WL31<31>を、ゲート配線GC、第１の配線層M0及び第２の配線層M1の三層を用いることによってNANDストリングのメモリセルまで引き出している。NANDストリングのメモリセルにおいて、図３に示すとおり、NANDストリングのメモリセルのゲート配線が、それぞれ、ワード線WL0<0>〜WL31<31>の一部として機能している。40はゲート配線（GC0,GC1、GC2、・・・、GC29、GC30、GC31）を相互に接続する第１の配線層M0による配線である。ワード線WL0<0>〜WL31<0>及び配線40は、転送トランジスタ上では可能な限り概略真っ直ぐ（概略直線状）になるようなパターンによって形成されている。ワード線WL0<0>〜WL31<31>を加工する際には、通常の半導体プロセスで用いるフォトリソグラフィ技術が用いられるので、ワード線WL0<0>〜WL31<31>及び配線40を転送トランジスタ上では概略真っ直ぐ（概略直線状）になるように加工することによって、加工が容易で高歩留まりを実現するワード線を形成できることになる。

また、本実施形態のレイアウトにおいては、ゲート配線層、第１の配線層及び第２の配線層といった三層配線構造を用いているので、配線ピッチを緩和することができ、また、配線間耐圧も緩和することができる。配線層を加工する温度は上層配線層ほど低くなり、それに伴い、同じ配線層間又は上下配線層間の層間絶縁膜を形成する温度も上層配線ほど低くなる。層間絶縁膜は、高温で形成するほど絶縁耐性がよくなる一方、上層に形成される層間絶縁膜は、低温で形成されることになる。よって、上層の配線ほど、即ちゲート配線GCよりも第１の配線層M0の方が、第１の配線層M0よりも第２の配線層M1の方が、配線間耐圧が弱いので、ゲート配線GCの配線幅をW_GC、第１の配線層の配線幅をW_M0、第２の配線層の配線幅をW_M1とすると、W_GC≦W_M0≦W_M1であるのが好ましい。また、同様の理由から、ゲート配線GC同士間のスペースをS_GC、第１の配線層同士間のスペースをS_M0、第２の配線層同士間のスペースをS_M1とすると、S_GC≦S_M0≦S_M1であるのが好ましい。

本実施形態のNAND型フラッシュメモリにおいては、メモリセルへのデータの書き込み時には、転送トランジスタによって書き込み電圧Vpgmをワード線WL0<0>〜WL31<0>に転送する必要がある。よって、転送トランジスタのゲート電極に接続されたXFERGには、書き込み電圧Vpgmを転送トランジスタにより転送するための電圧Vpgmh≧Vpgm+Vth（Vthは転送トランジスタのしきい値）がレベルシフタ４から印加される。また、データの書き込み時においては、ワード線WL0<0>〜WL31<0>に0Vが印加される場合がある。よって、第１の配線層M0同士間の最大電位差は、Vpgmhとなる。即ち、第１の配線層M0同士間の電位差は、Vpgmh以下となる。また、別のレイアウト方法として、ゲート配線４０（GC0,GC1、GC2、・・・、GC29、GC30、GC31）を一本のゲート配線で短絡することもできる。この場合、第１の配線層M0同士間の最大電位差は、ワード線WL<0>〜WL<31>間の最大電位差になるため、Vpgmとなる（第１の配線層M0同士間の最大電位差≦Vpgm）。ただし、その場合は活性領域（AA0、AA1、AA2、・・・、AA29、AA30、AA31）間の素子分離上を、ゲート配線４０（GC0,GC1、GC2、・・・、GC29、GC30、GC31）が完全に通過するので、図３に示すレイアウト方法よりもフィールド反転リークをより抑制するように素子設計をする必要がある。したがって、第１の配線層M0同士間の最大電位差≦Vpgm,又は第１の配線層M0同士間の最大電位差≦Vpgmhとなる。

また、本発明の一実施形態によると、第２の配線層M1に関しては、第１の配線層M0から第２の配線層M1にコンタクトする際に、ワード線WL0<0>〜WL31<0>を並べる順序を自由に変更することができるので、0Vが印加されるワード線WLと書き込み電圧Vpgm又は消去電圧Veraが印加されるワード線WLとが隣接して対向しないようにワード線WLを配列させることができる。したがって、本発明によると、第２の配線層M1同士間の最大電位差を書き込み電圧Vpgm又は消去電圧Vera とすることができる。よって、第２の配線層M1同士間の最大電位差は、Vpgm又はVera以下である（第２の配線層M1同士間の最大電位差≦Vpgm又は第２の配線層M1同士間の最大電位差≦Vera）。

また、ゲート配線GCに関しては、書き込み電圧Vpgmを印加するワード線WLと、0Vを印加するワード線WLが隣接して対向する場合がある。したがって、ゲート配線GC同士間の最大電位差をVpgmとすることができる。よって、ゲート配線GC同士間の電位差は、Vpgm以下である。

このように、本発明の一実施形態によると、配線幅及び配線間隔が緩和され、且つ配線間の電位差を小さくすることができ、高信頼性の半導体記憶装置を実現することができる。

本実施例においては、本発明の半導体記憶装置として、図１に示したNAND型フラッシュメモリを例にとり説明する。本実施例においては、特に、NAND型フラッシュメモリのセンスアンプ部５のレイアウト配置の例について説明する。

図４を参照する。図４には、図１に示すNAND型フラッシュメモリにおけるセンスアンプ部５にあるHv-Tr領域６のレイアウトの概略図が示されている。なお、図４においては、説明の便宜上、活性領域AA及びゲート配線GCのみが図示されており、第１の配線層M0及び第２の配線層M1は省略してある。

Hv-Tr（High Voltage-Transistor：高電圧トランジスタ）領域６には、ビット線とセンスアンプ領域７に配置されるセンスアンプとを接続するための複数のビット線選択回路１３が形成されている。３はセルアレイであり、マトリクス状に配置されたメモリセル２を有している。図４では、セルアレイの中で、L個のカラム１２のみを示している。一つのカラム１２には、ビット線１６本分のメモリセル２が配置されている。従って、図４においては、L個のカラム（16L本のビット線）に対応するビット線選択回路１３のレイアウト配置が示されていることになる。また、図４においては、K本の活性領域及び2N本のゲート配線GCによって、複数のビット線選択回路が形成されている。なお、説明の便宜上、Hv-Tr領域６とセルアレイ３（カラム１２）との接続配線は、省略してある。

本実施例においては、次のとおり、各パラメータを設定した。即ち、活性領域AAのピッチ（AAの幅とスペースの和）に対応するビット線の本数をN（N=2×M×L、M：自然数、L：K本の活性領域に対応するカラム数）とする。また、L個のカラムに対応するビット線は、16L本であるので、16L=K×L＝2×M×K×Lである。従って、L個のカラムに対応する活性領域の本数＝16L／N＝（2×M×K×L）／（2×M×L）＝Kとなる。

次に、図５を参照する。図５（ａ）には、ビット線選択回路１３の拡大図が示されている。また、図５（ｂ）には、ビット線選択回路１３の等価回路図が示されている。図５（ａ）及び（ｂ）に示すとおり、ビット線選択回路１３には、BIASE、BIASO、BLSE、BLSO、BLe、BLo、BLCRL及びSABLが接続されている。なお、説明の便宜上、図４及び図５（ａ）においては、BLe、BLo、BLCRL及びSABLのコンタクト及び配線層は省略している。

次に、図６を参照する。図６には、本実施例に係るNANDフラッシュメモリのセンスアンプ部５の８本のビット線に対応した第２の配線層M1（20〜27）のレイアウトが示されている。即ち、図４におけるL個のカラムからなる領域には、16L本のビット線が含まれているので、図４におけるL個のカラムからなる領域には、図６に示す８本のビット線のレイアウトが２L個存在することになる。また、図６において、第１の配線層M0と、第２の配線層M1とを接続するコンタクトをV1(3)、V1(4)、V1(5)、V1(6)、V1(7)及びV1(8)として示した。

従来では、センスアンプ部における第２の配線層M1からなるビット線は、配線が曲がったり、途切れたりしていたが、図６に示すとおり、本発明では、概略真っ直ぐ（概略直線状）のパターンのみで第２の配線層M1からなるビット線を形成する。これにより、レイアウト上、最も細くなり得る第２の配線層M1をフォトリソグラフィ技術によって形成するのが容易で、高歩留まりを実現するレイアウトパターンになる。

本実施例においては、Hv-Tr領域６では、図６の“X”及び“Y”で示す部分において、部分的にビット線が途切れるようにしている。途切れた後のビット線は、浮遊状態にしておく。なお、本実施例においては、部分的にビット線が途切れた例を示したが、ビット線が途切れないようにし、全てビット線の長さを同じにしてビット線の配線容量を等しくしておくようにしてもよい。

図６のようなレイアウトを採用することにより、Hv-Tr領域６において、ビット線の幅及び間隔（ライン・アンド・スペース（L/S））は、一定値を保ち続けることができる。

５０は、第２の配線層によるダミーパターンである。第２の配線層M1（20〜27）のような微細パターンは、露光時のフォーカス変動の影響又は露光装置のレンズの収差の影響により寸法が細くなることがわかった。また、ライン先端部のように下地膜との接触面積が小さいパターン部は、寸法細りによるレジスト消失目に下地膜からの“はがれ”が発生することがある。そこで、第２の配線層M1（20〜27）に対して一定の距離dだけ離してダミーパターン５０を設けることにより、このような“寸法細り”や“はがれ”を防止することができる。なお、第２の配線層M1（20〜27）に対向するパターンであれば、ダミーパターンに限定されるわけではない。

一例として、本実施例においては、ビット線の幅及び間隔（L/S）は、55nm/55nmと一定の値を保ち続けるようにした。なお、ビット線の幅及び間隔（L/S）は、本実施例の値に限定されるわけではないのは言うまでもなく、ビット線に印加される電圧、絶縁膜の耐圧などを考慮して、70nm、40nm、30nm等、他の値をとるように設計してもよい。

また、ビット線の引出パターン配線（ビット線の最上部の配線）（M1）20〜27の長さをａ、幅をbとすると、アスペクト比（a/b）は、以下の関係があることが好ましい。つまり、これらビット線の引出パターン配線のリソグラフィ時に、例えば、ArF（フッ化アルゴン）エキシマレーザ（波長198nm）を用い、ハーフトーンマスクを用いる場合、99nm≒100nmまでの線幅（b）を光の干渉による影響がなく形成することができる。よって、ビット線の引出パターン配線（M1）20〜27は、a=1mm以上となる場合を考慮して、
a/b=1mm/100nm=10⁴
従って、ビット線の引出パターン配線のアスペクト比は、10⁴以上であることが好ましい。

次に、図７を参照する。図７には、Hv-Tr領域６における第２の配線層M1（20〜27）のレイアウトと、センスアンプ領域７における第２の配線層M1（30〜35）のレイアウトが示されている。図７に示すとおり、Hv-Tr領域６における第２の配線層M1（20〜27）の幅よりもセンスアンプ領域７における第２の配線層M1（30〜35）の幅の方が大きい。本発明は、配線層の幅が異なる配線同士間において接続する場合に有効に用いることができる。

図７に示す例は、図５(a)に示すSABLを接続した場合である。図７においては、第１の配線層及び第３の配線層M2は省略している。本実施例においては、図７に示すとおり、Hv-Tr領域６のビット線の引出部分の８本の第２の配線層M1（20〜27（８個のビット線選択回路１３のSABLノード））は、それらの終端部が揃っている。これら８本の第２の配線層M1（20〜27）は、図５(a),(b)に示すビット線選択回路の活性領域BLe、BLoに、一度第1の配線層M0（図示せず）とコンタクトV1を介して接続し、活性領域SABLから、第1の配線層M0（図示せず）とコンタクトV1を介してセンスアンプ領域７の4本の第２の配線層M1（31〜34）に引き上げるようなレイアウトを採用している。このようなレイアウトとすることにより、全ての第２の配線層M1（20〜27及び30〜35）が概略真っ直ぐな（概略直線状の）パターンのみで構成される。

言い換えると、本実施例においては、８本のビット線ピッチに対して、コンタクトV1（第１の配線層M0上のコンタクト）を配置する第２の配線層4.5本（31〜34及び30の半分）、並びにV1及びV2（第２の配線層M1上のコンタクト）を配置する第２の配線層0.5本（35の半分）が対応していることになる。図７に示すとおり、本実施例のセンスアンプ領域７の第２の配線層M1（31〜34）は、概略真っ直ぐな（概略直線状の）且つ途切れないパターンのみで構成することができる。また、本実施例のセンスアンプ領域７の第２の配線層M1（31〜34）は、一部途切れるが、概略真っ直ぐな（概略直線状の）パターンで構成することができる。

このように、Hv-Tr領域６からセンスアンプ領域７へSABLを引き出すとき、本発明によると、第２の配線層を概略真っ直ぐなパターンで構成することができ、加工が容易で高歩留まりを実現する第２の配線層を形成できることができる。

本実施例においては、実施例１で説明した本発明の半導体記憶装置のHv-Tr領域６において、４本のビット線がビット線選択回路１３を形成する１本の活性領域AAに対応する場合のレイアウトについて説明する

図８（ａ）には、第２の配線層M1及びコンタクトV1（第１の配線層M0と第２の配線層M1とを接続するコンタクト）が示されており、図８（ｂ）には、第１の配線層M0、コンタクトV1、コンタクトCG（ゲート配線GCと第１の配線層M0とを接続するコンタクト）及びコンタクトCD（活性領域（基板又はPウェル上の拡散領域）と第１の配線層M0とを接続するコンタクト）が示されており、また、図８（ｃ）には、活性領域AA、ゲート配線GC、コンタクトCD及びコンタクトCGが示されている。図８（ｃ）に明確に示されるとおり、２つ分のビット線選択回路１３のレイアウトパターンが示されている。なお、説明の便宜上、第２の配線層M1及び第１の配線層M0は、線によって図示されていが、実際には特定の幅を持った配線層である。

本実施例においては、図８（ｂ）に示すとおり、第１の配線層M0は、コの字状又は階段状に折れ曲がってレイアウトされているが、図８（ａ）に示すとおり、４本のビット線から延びた４本の第２の配線層M1の全てが概略真っ直ぐ（概略直線状）なパターンのみで形成されていることが分かる。

このように、ビット線BLeあるいはBLoを、Hv-Tr領域６からセンスアンプ領域７へビット線選択回路13を介してSABLに引き出すとき、本発明によると、第２の配線層を概略真っ直ぐなパターンのみで構成することができ、加工が容易で高歩留まりを実現する第２の配線層を形成できることができる。

ここで、ゲート配線のパターンの別の例について説明する。本実施例のＧＣ配線パターンのレイアウトは、上述の実施形態及び実施例で説明した例に用いることができる。

図９は、本実施例のＧＣ配線パターンレイアウトを示す平面図である。選択ゲート（select gate）６０及び６１、並びに３２本のＧＣ配線ゲートパターンＰ（Ｐ１−Ｐ７、Ｐ１’−Ｐ２５’）を含む配線パターン群は、半導体基板（ウェハ）３２の上方に配置されている。

３２本のＧＣ配線ゲートパターンＰは、選択ゲート６０及び６１の間に、一定のピッチで配置されている。ピッチは必ずしも一定である必要ない。３２本のＧＣ配線ゲートパターンＰの長手方向は同じであり、該長手方向と垂直な方向に３２本のＧＣ配線ゲートパターンＰは配置されている。図９においては、説明の便宜上、参照符号Ｐ１’−Ｐ２５’のうち、Ｐ１’、Ｐ２’、Ｐ３’、Ｐ２５’のみが記載されている。

選択ゲート６０下に配置されているＧＣ配線パターンＰ１−Ｐ７は、下側に配置されたものほど、ゲートパターン部の長手方向の寸法が長くなっている。

ＧＣ配線パターンＰ２のゲートパターン部の長手方向の寸法は、一定寸法だけ、ＧＣ配線パターンＰ１のゲートパターン部の長手方向の寸法よりも長い。同様に、ＧＣ配線パターンＰ３のゲートパターン部の長手方向の寸法は、一定寸法だけ、ＧＣ配線パターンＰ２のゲートパターン部の長手方向の寸法よりも長い。

すなわち、ＧＣ配線パターンＰｉ（ｉ＝２−７）のゲートパターン部の長手方向の寸法は、一定寸法だけ、ＧＣ配線パターンＰｉ−１のゲートパターン部の長手方向の寸法よりも長くなっている。

ＧＣ配線パターンＰｉのゲートパターン部の長手方向の寸法とＧＣ配線パターンＰｉ−１のゲートパターン部の長手方向の寸法との差（一定寸法）は、各ｉで必ずしも同じである必要はない。

ＧＣ配線パターンＰ１よりも一定寸法だけ長いＧＣ配線パターンＰ２の部分上には、ＧＣ配線パターンＰ１のゲート引き出し部が配置されている。同様に、ＧＣ配線パターンＰ２よりも一定寸法だけ長いＧＣ配線パターンＰ３の部分上には、ＧＣ配線パターンＰ２のゲート引き出し部が配置されている。

すなわち、ＧＣ配線パターンＰｉ−１よりも一定寸法だけ長いＧＣ配線パターンＰｉの部分上（オープン・スペース内）には、ＧＣ配線パターンＰｉのゲート引き出し部が配置されている。したがって、ＧＣ配線パターンＰｉ−１のゲート引き出し部とＧＣ配線パターンＰｉのゲート引き出し部とが、ＧＣ配線パターンＰの配列方向に関して、オーバーラップしないように、ＧＣ配線パターンＰ１−Ｐ７は配置されることになる。

一方、選択ゲート３１上に配置されているＧＣ配線パターンＰ１’−Ｐ２５’は、上側に配置されたものほど、ゲートパターン部の長手方向の寸法が長くなっている。

ＧＣ配線パターンＰ２’のゲートパターン部の長手方向の寸法は、一定寸法だけ、ＧＣ配線パターンＰ１’のゲートパターン部の長手方向の寸法よりも長い。同様に、ＧＣ配線パターンＰ３’のゲートパターン部の長手方向の寸法は、一定寸法だけ、ＧＣ配線パターンＰ２’のゲートパターン部の長手方向の寸法よりも長い。

すなわち、ＧＣ配線パターンＰｊ’（ｊ＝２−２５）のゲートパターン部の長手方向の寸法は、一定寸法だけ、ＧＣ配線パターンＰｊ−１’のゲートパターン部の長手方向の寸法よりも長くなっている。

ＣＧ配線パターンＰｊ’のゲートパターン部の長手方向の寸法とＧＣ配線パターンＰｊ−１’のゲートパターン部の長手方向の寸法との差（一定寸法）は、各ｊで必ずしも同じである必要はない。

ＧＣ配線パターンＰ１’よりも一定寸法だけ長いＣＧ配線パターンＰ２’の部分上には、ＧＣ配線パターンＰ１’のゲート引き出し部が配置されている。同様に、ＧＣ配線パターンＰ２’よりも一定寸法だけ長いＧＣ配線パターンＰ３’の部分上には、ＧＣ配線パターンＰ２’のゲート引き出し部が配置されている。

すなわち、ＧＣ配線パターンＰｊ−１’よりも一定寸法だけ長いＧＣ配線パターンＰｊ’の部分上（オープン・スペース内）には、ＧＣ配線パターンＰｊのゲート引き出し部が配置されている。したがって、ＧＣ配線パターンＰｊ−１’のゲート引き出し部とＧＣ配線パターンＰｊ’のゲート引き出し部とが、ＧＣ配線パターンＰの配列方向に関して、オーバーラップしないように、ＧＣ配線パターンＰ１’−Ｐ２５’は配置されることになる。

ここで、上述の実施形態で説明したビット線引出部分のパターン（M1）等に対向して設けるダミーパターン５０について、詳細に説明する。

図１０は、ライン先端部のリソグラフィ後のウェハ上でのレジスト仕上がり形状を示しており、図１０の７１は露光後のデバイスパターン、７２は露光後のダミーパターンである。図１０の実線がＯＰＣ（Optical Proximity Correction）処理後のマスクパターン平面形状であり、点線が設計パターンである。即ち、ＯＰＣ後のマスクパターンから算出されたウェハ上でのレジスト仕上がり平面形状が示されている。

図１０（ａ）はライン端から０．８μｍ程度離れた位置に別のパターンが存在する場合、図１０（ｂ）はライン端から０．４μｍ程度離れた位置に別のパターンが存在する場合である。なお、ライン端に対向する別のパターンは、必ずしもダミーパターンに限らず、デバイスパターンであっても良い。

図１０の（ａ）と（ｂ）では、ライン先端部の形状が異なることが分かる。（ａ）の方が先端部と下地との接触面積が十分に確保できているが、（ｂ）では先端部が尖ってしまっていて下地との接触面積が十分に確保できていない。その結果、（ｂ）ではライン端部でのレジスト倒れが発生する可能性が高く、リソグラフィの観点からは（ａ）の方が望ましい。

一方、図１１は図１０のレジスト形状を用いてレジスト下地をエッチング加工した後の仕上がり形状を示しており、図中の８１はエッチング後のデバイスパターン、８２はエッチング後のダミーパターンである。これも図１０と同様に、点線でＯＰＣ後のマスクパターン平面形状を、実線で設計パターンを示している。

図１１（ａ）ではデバイスパターン８１のライン端部とライン端部に対向するダミーパターン８２との距離が離れているため、エッチングされる面積が多くなり、その時に生じる反応生成物がライン端部に側壁堆積物として付着しやすくなる。このため、ウェハ上でライン端部が接触し、電気的にショートしてしまう可能性がある。また、図１１（ｂ）ではライン端部と別パターンとの距離が近く、エッチングされる面積が（ａ）よりも少なく、反応生成物の側壁堆積物付着が少なくて済む。つまり、エッチングの観点から見ると、（ｂ）の方がレジスト形状を忠実に再現できるために望ましい。

本実施形態では、これらの観点より、ライン端部から別パターンまでの距離に応じて、エッチング後にライン端部に付着する側壁堆積物の量を見積もり、その結果、ライン端部でのレジスト寸法、ライン先端部でのショートニング量（後退量）がどの程度変化するのかを見積もった。このときのフローチャートを、図１２に示す。

まず、設計データの中からデバイスパターンを成すラインの端部を抽出する（ステップＳ１）。次いで、抽出した端部と該端部に対向するダミーパターンとの距離Ｓと、レジストをマスクとしたエッチングの側壁堆積物付着によるライン端部のエッチング寸法変換差と、の関係を測定する（ステップＳ２）。続いて、リソグラフィによるライン端部のレジスト仕上がり寸法と距離Ｓとの関係を測定する（ステップＳ３）。次いで、レジスト仕上がり寸法にエッチング寸法変換差を考慮したライン端部の最終寸法が所定寸法以内に入るように距離Ｓの値を決定する（ステップＳ４）。ここで、ライン端部のレジスト寸法とは図１６に示す箇所の寸法を指す。

図１３（ａ）は、横軸にライン先端部から対向するパターンまでの距離Ｓ、縦軸にエッチングにより生成された側壁堆積物の付着によるライン端部の寸法変化量（エッチング変換差：エッチング後の寸法とレジスト寸法との差）を示す。図１３（ｂ）は、横軸にライン先端部から対向するパターンまでの距離Ｓ、縦軸にエッチングにより生成された側壁堆積物の付着によるライン先端部の寸法変化量を示す。距離Ｓが大きくなるにつれ、エッチングによるライン端部の寸法変化量、及びライン先端部の寸法変化量は共にプラスの方向に大きくなることが分かる。

さらに、リソグラフィのシミュレーションを行い、距離Ｓと、ライン端部のレジスト寸法、及びライン先端部のショートニング量を見積もった。図１４（ａ）がライン端部でのレジスト寸法、図１４（ｂ）がライン先端部でのショートニング量である。このグラフは特定の露光条件下での結果であり、露光装置の露光波長、レンズ開口数、照明形状、パターン線幅、ＯＰＣ条件（ｊｏｇの長さ）などによって変化する。

図１３、図１４より、レジスト寸法とエッチング変換差とを考慮した最終加工後の仕上がり寸法を図１５に示す。ライン端部での最終仕上がり寸法は、図１３（ａ）、図１４（ａ）より、Ｓの増大に伴ってレジスト寸法、加工変換差が共に太くなる傾向があるため、図１５（ａ）に示すようになる。このとき、ライン端部の最終仕上がり寸法が所望寸法になるときのＳは０．２μｍであると見積もられた。

一方で、ライン先端部でのショートニング量は図１４（ｂ）より、レジスト段階ではＳの増大に伴ってショートニング量が大きくなることが分かる。これとは逆に図１３（ｂ）より、エッチングによりショートニング量は小さくなる傾向があり、エッチングによるショートニング減少量の方が小さくなることが分かる。これは、図１４（ｂ）よりも図１３（ｂ）の方が、Ｓに対する縦軸の傾きが大きいためである。その結果、最終加工後のショートニング量は図１５（ｂ）に示すようになり、Ｓ＝０．８μｍでショートニング量が０になることが分かる。

このような場合には、このパターンの許容ショートニング量と、ライン端部の許容寸法とからＳの値を決める必要がある。ショートニングが許容できる量か否かは、この層とは異なる別の層との寸法関係が重要になる。

例えば、ライン先端部からどの位置にコンタクトホールが配置されているか、若しくはパターンがゲートであれば、ショートニングにより拡散層上にパターンが乗り上げてしまう可能性はないか、などがショートニング許容量を決定する要因となる。一方で、ライン端部の許容寸法は、例えば十分なマージン（リソグラフィ、エッチングなどの加工プロセスマージン）を持ってライン端同士を解像できるのか、若しくはライン端パターン間のスペース部に埋め込みが可能であるのか、などがライン端部の許容寸法を決定する要因となる。

これらの観点より、Ｓ＝０．２μｍ（ライン端パターン寸法が所望になる条件）とＳ＝０．８μｍ（ショートニング量が０になる条件）との間でＳの値を決めるのが一般的である。仮に、この間でスペックを満足するＳが存在しないと判断された場合には、露光条件を含むプロセス条件の見直し、ＯＰＣ条件の見直し、さらにはデザインルールや設計パターンレイアウトの見直しが行われる必要がある。しかし、これは非常に多大なワーク量となるため、スペック未達と判断されても、これらのパターンを工場でのルーチン的な寸法管理ポイントとすることにより、ショートニング許容量、ライン端部寸法許容量を達成するようにプロセスのチューニングを行うことも可能である。

上記の手法でライン端部の寸法、ショートニング量が許容できる距離Ｓを算出し、その位置に別パターンを配置し、必要であればそれらの箇所を工場でのルーチン的な寸法管理、さらにはプロセス条件、レイアウト、デザインルール、ＯＰＣ条件の調整を行うことにより、ライン端部の形状を安定的にウェハ上に形成できることが確認できた。

本実施形態では、パターン群のライン端部とライン端部と対向するパターンの距離Ｓを決定するために、リソグラフィ工程のレジスト寸法（レジスト幅）とショートニング量、及びエッチング変換差を用いたが、この他にデバイス特性、具体的には電気的特性やタイミング解析などを加えることによって決定することも考えられる。

このように本実施例によれば、設計データの中からデバイスパターンを成すラインの端部を抽出し、抽出した端部と対向するパターンとの距離Ｓを最適に設定することにより、ライン端部のパターン倒壊若しくはパターン自体がディフェクトとなることを防止することができる。従って、リソグラフィのプロセスマージンの向上及びデバイスの製造歩留まりの向上をはかることができる。

なお、上述の実施形態及び実施例では、ダミーパターン又はデバイスパターンを形成するラインの端部を抽出したが、この代わりにスペースの端部を抽出し、このスペース端部を基に共有パターンの配置やレジスト寸法，エッチング寸法変換差の測定を行うようにしても良い。

また、上述の実施例では、マスクパターンの作成方法について述べたが、これを用いてマスク基板上にマスクパターンを形成することによりフォトマスクを製造することが可能となる。さらに、このフォトマスクを用いて、半導体基板上のレジストに半導体層のパターンを形成することにより半導体装置を製造することが可能となる。

なお、本発明の一実施態様によると、
ゲート配線よりも上層に、順に、少なくとも第１及び第２の配線層を有し、メモリセルへ電気的にデータを書き込むことができる半導体記憶装置であって、
前記メモリセルのしきい値を検知するセンスアンプが設けられた領域において、前記メモリセルに接続されるビット線は、トランジスタを介して第１の配線層のノードに接続され、前記第２の配線層のパターン全ては、概略直線状のパターンで形成されていることを特徴とする半導体記憶装置が提供される。

また、本発明の一実施態様によると、前記第２の配線層は、ビット線として用いるようにしてもよい。

また、本発明の一実施態様によると、前記ビット線は、第１領域に配置された前記トランジスタを介してセンスアンプに接続されており、前記第１領域には前記ビット線が配置され、前記トランジスタの基板又はPウェルに電圧を供給する配線には、前記第１領域においては前記第１の配線のみが用いられているようにしてもよい。

また、本発明の一実施態様によると、前記半導体記憶装置は、NAND型フラッシュメモリであるようにしてもよい。

本発明の一実施形態によると、第２の配線層を概略真っ直ぐなパターンで構成することができ、加工が容易で高歩留まりを実現する第２の配線層を形成できることができ、上層配線ほど配線幅及び間隔が緩和される、又は配線間の電位差が小さくなるようなレイアウトを実現することができる。よって、本発明によると、小型、大容量、且つ高信頼性且つ高歩留まりの半導体記憶装置が実現できる。本発明の半導体記憶装置は、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。

本発明の一実施形態に係るNAND型フラッシュメモリの概略構成図である。 本発明の一実施形態に係るNAND型フラッシュメモリのブロックデコーダの一部の回路構成の概略図である。 本発明の一実施形態のNAND型フラッシュメモリのブロックデコーダにおける転送回路のレイアウトの概略図である。 本発明の一実施例のNAND型フラッシュメモリにおけるセンスアンプ部５のレイアウトの概略図である。 （ａ）本発明の一実施例におけるビット線選択回路１３の拡大図及びビット線選択回路１３の等価回路図である。 本発明の一実施例に係るNANDフラッシュメモリのセンスアンプ部５のレイアウトが示されている。 本発明の一実施例に係るNANDフラッシュメモリのHv-Tr領域６におけるレイアウト及びセンスアンプ領域７におけるレイアウトを示す図である。 本発明の一実施例に係るNANDフラッシュメモリのHv=Tr領域６におけるレイアウトを示す図である。 本発明の一実施例に係るNANDフラッシュメモリのGC配線パターンのレイアウトを示す平面図である。 本発明の一実施例に係るNANDフラッシュメモリのライン端先端部のリソグラフィ後のウェハ上での仕上がり形状を示す図である。 図１０のレジスト形状をエッチング加工した後の仕上がり形状を示す図でる。 本発明の一実施例に係るNANDフラッシュメモリの設計データから補正データを作成するための手順を示すフローチャートである。 本発明の一実施例におけるライン先端部から対向するパターンまでの距離Ｓとライン端部・先端部のエッチング変換差との関係を示す図である。 本発明の一実施例におけるライン先端部から対向するパターンまでの距離Ｓとライン端部・先端部のレジスト寸法及びショートニング量との関係を示す図である。 本発明の一実施例におけるライン先端部から対向するパターンまでの距離Ｓとライン端部・先端部のレジスト寸法及びショートニング量との関係を示す図である。 本発明の一実施例におけるライン端部のレジスト寸法を定義するための図である。

符号の説明

１ NAND型フラッシュメモリ
２ メモリセル
３ セルアレイ
４ ブロックデコーダ
５ センスアンプ部
６ Hv-Tr領域
７ センスアンプ領域
８ 周辺回路
９ パッド部
４ａ ｋ番目のブロックデコーダ
４ｂ （ｋ＋１）番目のブロックデコーダ
４ｃ、４ｇ アドレスデコード回路
４ｄ、４ｈ レベルシフタ
４ｅ、４ｉ 転送回路
４ｆ、４ｊ 転送回路
４ｊ 転送回路
WL0<0>〜WL31<0>、WL0<1>〜WL31<1> ワード線
SG1、SG2<0>、SG1<1>、SG2<1> 選択ゲート線

Claims (5)

1. 複数のメモリセルが配置されたメモリセルアレイと、ゲート配線よりも上層に、順に、少なくとも第１及び第２の配線層を有し、前記メモリセルへ電気的にデータを書き込むことができる半導体記憶装置であって、
   前記メモリセルは、ワード線及びビット線を有し、
   前記メモリセルに接続された前記ワード線は、前記ゲート配線によって形成され、
   転送トランジスタを含み、前記ワード線に電圧を転送するロウデコーダを有し、
   前記ワード線は、前記転送トランジスタのソース又はドレインに接続される際に、前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線を用いて接続され、
   該接続領域において、前記ゲート配線同士間の最大電位差は、書き込み電圧以下であり、
   前記第１の配線同士間の最大電位差は、書き込み電圧以下、又は前記書き込み電圧を前記第１のトランジスタにより転送するための第１の電圧以下であり、
   前記第２の配線層同士間の最大電位差は、前記書き込み電圧以下又は消去電圧以下であることを特徴とする半導体記憶装置。
2. 複数のメモリセルが配置されたメモリセルアレイと、ゲート配線よりも上層に、順に、少なくとも第１及び第２の配線層を有し、前記メモリセルへ電気的にデータを書き込むことができる半導体記憶装置であって、
   前記メモリセルは、ワード線及びビット線を有し、
   前記メモリセルに接続された前記ワード線は、前記ゲート配線によって形成され、
   前記第２の配線層は、ビット線に適用され、
   複数の前記ビット線とセンスアンプとを接続するビット線選択回路が形成された高電圧トランジスタ領域、及び前記センスアンプが配置されたセンスアンプ領域を含むセンスアンプ部を有し、
   前記第２の配線層で、前記ビット線として用いられるパターン全ては、前記メモリセルアレイの領域から前記センスアンプ部の領域まで概略直線状のパターンで形成されていることを特徴とする半導体記憶装置。
3. 前記ワード線によって前記ゲート配線の配線に接続される第１の配線層同士の間隔は、前記ワード線に接続される前記第２の配線層同士の間隔以下であることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第２の配線層で、前記ビット線として用いられるパターンの長さは、一のメモリセルアレイ領域において、全て長さが同じであることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記ビット線は、前記高電圧トランジスタ領域に配置された高電圧トランジスタを介して前記センスアンプに接続されており、前記高電圧トランジスタ領域には前記ビット線が配置され、前記高電圧トランジスタの基板又はＰウェルに電圧を供給する配線には、前記高電圧トランジスタ領域においては前記第１の配線のみが用いられていることを特徴とする請求項２又は４に記載の半導体記憶装置。

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