JPH06290591A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH06290591A JPH06290591A JP9730693A JP9730693A JPH06290591A JP H06290591 A JPH06290591 A JP H06290591A JP 9730693 A JP9730693 A JP 9730693A JP 9730693 A JP9730693 A JP 9730693A JP H06290591 A JPH06290591 A JP H06290591A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract
(57)【要約】
【目的】折り返しビット線方式を採用でき、読み出し時
間などの高速化を図れる半導体不揮発性記憶装置を実現
する。 【構成】ビット線ＢＬおよび反ビット線ＢＬ をセンス
アンプＳＡｆに対して並列接続してなる差動型センス方
式を採用する半導体不揮発性記憶装置において、ワード
線ＷＬおよびビット線ＢＬに接続された第１のメモリセ
ルＭＣ１と、第１のメモリセルＭＣ１と共通のワード線
ＷＬに接続されるととも、反ビット線ＢＬ に接続された
第２のメモリセルＭＣ２と、読み出し動作時に、ビット
線ＢＬおよび反ビット線ＢＬ のうちいずれか一方のビ
ット線の電位を第１の電位に保持させるとともに、他方
のビット線の電位を第１の電位と差を持たせた第２の電
位に所定時間設定する回路ＢＶＡを設ける。これによ
り、折り返しビット線方式を採用できる。
間などの高速化を図れる半導体不揮発性記憶装置を実現
する。 【構成】ビット線ＢＬおよび反ビット線ＢＬ をセンス
アンプＳＡｆに対して並列接続してなる差動型センス方
式を採用する半導体不揮発性記憶装置において、ワード
線ＷＬおよびビット線ＢＬに接続された第１のメモリセ
ルＭＣ１と、第１のメモリセルＭＣ１と共通のワード線
ＷＬに接続されるととも、反ビット線ＢＬ に接続された
第２のメモリセルＭＣ２と、読み出し動作時に、ビット
線ＢＬおよび反ビット線ＢＬ のうちいずれか一方のビ
ット線の電位を第１の電位に保持させるとともに、他方
のビット線の電位を第１の電位と差を持たせた第２の電
位に所定時間設定する回路ＢＶＡを設ける。これによ
り、折り返しビット線方式を採用できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置、たとえばＤＲＡＭ回路
などで採用される、ビット線とこれと相補的レベルをと
る反ビット線の対線配置として、いわゆる差動型（フリ
ップ−フロップ型を含む）センス方式では、差動センス
アンプのリファレンスレベルを生成するため、データを
読み取る側と反対側の反ビット線には、ストレージセル
に対応したダミーセルというリファレンス用セルが配置
される。
などで採用される、ビット線とこれと相補的レベルをと
る反ビット線の対線配置として、いわゆる差動型（フリ
ップ−フロップ型を含む）センス方式では、差動センス
アンプのリファレンスレベルを生成するため、データを
読み取る側と反対側の反ビット線には、ストレージセル
に対応したダミーセルというリファレンス用セルが配置
される。
【０００３】ところで、従来、フラッシュＥＥＰＲＯ
Ｍ、特にＮＡＮＤ型のものは、高速化などに有利でＤＲ
ＡＭ回路などで採用されている、いわゆる折り返しビッ
ト線(Folded Bit Line) 方式を採用することができなか
った。そこで、図５に示すように、センスアンプＳＡを
中心にして対線となるデータ線ＤＬR ，ＤＬL を位置的
に離し、各データ線ＤR ，ＤL にストレージセルとして
のメモリセルアレイＭＣＡR ，ＭＣＡL 、ダミーセルＤ
ＣＬR ，ＤＣＬL をそれぞれ接続する開放形ビット線(O
pen BIt Line) 方式（たとえば、文献１："A Quick Int
elligent Program Architecture for 3V-only NAND-EEP
ROMS" ；Sympo.VLSI Cir.pp20-21,1992 参照）が採用
されている。
Ｍ、特にＮＡＮＤ型のものは、高速化などに有利でＤＲ
ＡＭ回路などで採用されている、いわゆる折り返しビッ
ト線(Folded Bit Line) 方式を採用することができなか
った。そこで、図５に示すように、センスアンプＳＡを
中心にして対線となるデータ線ＤＬR ，ＤＬL を位置的
に離し、各データ線ＤR ，ＤL にストレージセルとして
のメモリセルアレイＭＣＡR ，ＭＣＡL 、ダミーセルＤ
ＣＬR ，ＤＣＬL をそれぞれ接続する開放形ビット線(O
pen BIt Line) 方式（たとえば、文献１："A Quick Int
elligent Program Architecture for 3V-only NAND-EEP
ROMS" ；Sympo.VLSI Cir.pp20-21,1992 参照）が採用
されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た開放型ビット線方式では、対線配置といってもそれら
が位置的に離れているため、対線間の電気的特性に不均
衡が生じ易く、さらに周辺回路などの他の導体から対線
に結合する雑音電圧を完全に等しくできないため、ノイ
ズの影響が折り返しビット線方式に比べて大きく、セン
スアンプの高感度化が図り難く、高速化を図ることが困
難であるという問題があった。そのため、ＮＡＮＤ型セ
ルは、低速大容量メモリとして位置付けられ、ランダム
アクセスタイムは、１μｓ程度となっている。
た開放型ビット線方式では、対線配置といってもそれら
が位置的に離れているため、対線間の電気的特性に不均
衡が生じ易く、さらに周辺回路などの他の導体から対線
に結合する雑音電圧を完全に等しくできないため、ノイ
ズの影響が折り返しビット線方式に比べて大きく、セン
スアンプの高感度化が図り難く、高速化を図ることが困
難であるという問題があった。そのため、ＮＡＮＤ型セ
ルは、低速大容量メモリとして位置付けられ、ランダム
アクセスタイムは、１μｓ程度となっている。
【０００５】また、図６に示すように、折り返しビット
線方式にするために、分割ビット線構成とした、分割ビ
ット線方式（文献２："High Speed Page Mode Sensing
Scheme for EPROM's and Flash EEPROM's using Divide
d Bit Line Architecture";Sympo VLSI Cir.pp97-98,19
90 ）が提案されている。
線方式にするために、分割ビット線構成とした、分割ビ
ット線方式（文献２："High Speed Page Mode Sensing
Scheme for EPROM's and Flash EEPROM's using Divide
d Bit Line Architecture";Sympo VLSI Cir.pp97-98,19
90 ）が提案されている。
【０００６】なお、図６において、ＳＡはセンスアン
プ、ＳＲＧはストレージセル、ＤＣＬはダミーセル、Ｗ
Ｌはワード線、ＤＷＬはダミーワード線、ＢＬはビット
線、ＢＬ は反ビット線、ｎｔ1 〜ｎｔ4 はｎチャネル
ＭＯＳトランジスタ、ＣB はキャパシタをそれぞれ示し
ており、信号ＳＷ1 ，ＳＷ2 によりトランジスタｎｔ1
〜ｎｔ4 をオン・オフさせてビット線を分割することに
より、折り返しビット線方式を実現している。
プ、ＳＲＧはストレージセル、ＤＣＬはダミーセル、Ｗ
Ｌはワード線、ＤＷＬはダミーワード線、ＢＬはビット
線、ＢＬ は反ビット線、ｎｔ1 〜ｎｔ4 はｎチャネル
ＭＯＳトランジスタ、ＣB はキャパシタをそれぞれ示し
ており、信号ＳＷ1 ，ＳＷ2 によりトランジスタｎｔ1
〜ｎｔ4 をオン・オフさせてビット線を分割することに
より、折り返しビット線方式を実現している。
【０００７】しかし、この分割ビット線方式では、せっ
かく開いたビット線ＢＬと反ビット線ＢＬ とに電位差
が分割ビット線を接続してセンスする必要上、半分の電
位差に減じてしまう。以下にこの問題について、図６を
参照しながらさらに詳述する。
かく開いたビット線ＢＬと反ビット線ＢＬ とに電位差
が分割ビット線を接続してセンスする必要上、半分の電
位差に減じてしまう。以下にこの問題について、図６を
参照しながらさらに詳述する。
【０００８】いま、信号ＳＷ1 ，ＳＷ2 がローレベルで
トランジスタｎｔ1 〜ｎｔ4 がオフ状態として、ストレ
ージセルＳＲＧ、ダミーセルＤＣＬが電流を流し、ビッ
ト線ＢＬあるいは反ビット線ＢＬ の電位が次のように
なったとする。 ＶBL1 ＝０Ｖ，ＶBL2 ＝ＶPC−ΔＶBL2 ＶBL1 ＝ＶPC−ΔＶBL1 ，ＶBL2 ＝０Ｖ ただし、ＶPCはプリチャージレベルを示している。ここ
で、信号ＳＷ1 をハイレベルにして、トランジスタｎｔ
1 ，ｎｔ3 をオン状態とすると、 ＶBL＝(1/2)(ＶBL1 ＋ＶBL2)＝(1/2)(ＶPC−ΔＶBL2) …(1) ＶBL ＝(1/2)(ＶBL1 ＋ＶBL2 ) ＝(1/2)(ＶPC−ΔＶBL1 ) …(2) したがって、 ΔＶBL−BL ＝ＶBL−ＶBL ＝(1/2)(ΔＶBL1 −ΔＶ
BL2) このように、１／２の電位差になる。
トランジスタｎｔ1 〜ｎｔ4 がオフ状態として、ストレ
ージセルＳＲＧ、ダミーセルＤＣＬが電流を流し、ビッ
ト線ＢＬあるいは反ビット線ＢＬ の電位が次のように
なったとする。 ＶBL1 ＝０Ｖ，ＶBL2 ＝ＶPC−ΔＶBL2 ＶBL1 ＝ＶPC−ΔＶBL1 ，ＶBL2 ＝０Ｖ ただし、ＶPCはプリチャージレベルを示している。ここ
で、信号ＳＷ1 をハイレベルにして、トランジスタｎｔ
1 ，ｎｔ3 をオン状態とすると、 ＶBL＝(1/2)(ＶBL1 ＋ＶBL2)＝(1/2)(ＶPC−ΔＶBL2) …(1) ＶBL ＝(1/2)(ＶBL1 ＋ＶBL2 ) ＝(1/2)(ＶPC−ΔＶBL1 ) …(2) したがって、 ΔＶBL−BL ＝ＶBL−ＶBL ＝(1/2)(ΔＶBL1 −ΔＶ
BL2) このように、１／２の電位差になる。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、折り返しビット線方式を採用で
き、読み出し時間などの高速化を図れる半導体不揮発性
記憶装置を提供することにある。
のであり、その目的は、折り返しビット線方式を採用で
き、読み出し時間などの高速化を図れる半導体不揮発性
記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、第１および第２のビット線をセンスア
ンプに対して並列接続してなる差動型センス方式を採用
する半導体不揮発性記憶装置であって、ワード線および
第１のビット線に接続された第１のメモリセルと、上記
第１のメモリセルと共通のワード線に接続されるとと
も、第２のビット線に接続された第２のメモリセルと、
所定動作時に、第１および第２のビット線のうちいずれ
か一方のビット線の電位を第１の電位に保持させるとと
もに、他方のビット線の電位を第１の電位と差を持たせ
た第２の電位に所定時間設定する手段とを有するように
した。
め、本発明では、第１および第２のビット線をセンスア
ンプに対して並列接続してなる差動型センス方式を採用
する半導体不揮発性記憶装置であって、ワード線および
第１のビット線に接続された第１のメモリセルと、上記
第１のメモリセルと共通のワード線に接続されるとと
も、第２のビット線に接続された第２のメモリセルと、
所定動作時に、第１および第２のビット線のうちいずれ
か一方のビット線の電位を第１の電位に保持させるとと
もに、他方のビット線の電位を第１の電位と差を持たせ
た第２の電位に所定時間設定する手段とを有するように
した。
【００１１】本発明では、第１および第２のビット線を
センスアンプに対して並列接続してなる差動型センス方
式を採用する半導体不揮発性記憶装置であって、上記第
１および第２のビット線に接続された複数のメモリセル
ブロックを有し、上記各メモリセルブロックとビット線
との間に、選択トランジスタが２段縦続接続され当該メ
モリセルブロックとビット線とを選択的に接続する選択
ゲートを設けた。
センスアンプに対して並列接続してなる差動型センス方
式を採用する半導体不揮発性記憶装置であって、上記第
１および第２のビット線に接続された複数のメモリセル
ブロックを有し、上記各メモリセルブロックとビット線
との間に、選択トランジスタが２段縦続接続され当該メ
モリセルブロックとビット線とを選択的に接続する選択
ゲートを設けた。
【００１２】本発明では、上記選択ゲートにおける２つ
の選択トランジスタのうちのいずれか一方がデプレッシ
ョン型トランジスタにより構成された。
の選択トランジスタのうちのいずれか一方がデプレッシ
ョン型トランジスタにより構成された。
【００１３】本発明では、上記メモリセルはＮＯＲ型で
ある。
ある。
【００１４】また、本発明では、上記メモリセルはＮＡ
ＮＤ型である。
ＮＤ型である。
【００１５】
【作用】本発明によれば、第１および第２のビット線
は、たとえばプリチャージ時には、同電位に保持される
が、たとえば第１のメモリセルから読み出しを行う場合
には、第２のビット線が第１の電位に保持され、第１の
ビット線が、たとえば第１の電位より高い第２の電位に
所定時間設定される。そして、所定時間後に、センスア
ンプでデータが読み取られる。
は、たとえばプリチャージ時には、同電位に保持される
が、たとえば第１のメモリセルから読み出しを行う場合
には、第２のビット線が第１の電位に保持され、第１の
ビット線が、たとえば第１の電位より高い第２の電位に
所定時間設定される。そして、所定時間後に、センスア
ンプでデータが読み取られる。
【００１６】本発明によれば、第１および第２のビット
線に接続された複数のメモリセルブロックを有する構成
では、選択トランジスタが２段縦続接続されてなる選択
ゲートにより、各ブロックとビット線との接続状態が制
御される。
線に接続された複数のメモリセルブロックを有する構成
では、選択トランジスタが２段縦続接続されてなる選択
ゲートにより、各ブロックとビット線との接続状態が制
御される。
【００１７】
【実施例１】図１は、本発明に係る半導体不揮発性記憶
装置の第１の実施例を示す回路図である。図１におい
て、ＳＡf はセンスアンプ、ＭＣ１，ＭＣ２はフローテ
ィングゲート型メモリセル、ＢＬはビット線、ＢＬ は
反ビット線、ＮＴ1 ，ＮＴ2 はｎチャネルＭＯＳトラン
ジスタ（以下、ｎＭＯＳトランジスタという）、ＢＶＡ
はビット線電圧調整回路をそれぞれ示している。
装置の第１の実施例を示す回路図である。図１におい
て、ＳＡf はセンスアンプ、ＭＣ１，ＭＣ２はフローテ
ィングゲート型メモリセル、ＢＬはビット線、ＢＬ は
反ビット線、ＮＴ1 ，ＮＴ2 はｎチャネルＭＯＳトラン
ジスタ（以下、ｎＭＯＳトランジスタという）、ＢＶＡ
はビット線電圧調整回路をそれぞれ示している。
【００１８】センスアンプＳＡf は、２つのＣＭＯＳイ
ンバータＩＮＶ1 ，ＩＮＶ2 の入力と出力とを交差接続
したフリップフロップ型センスアンプにより構成されて
いる。そして、インバータＩＮＶ1 の出力ノードがビッ
ト線ＢＬに接続され、インバータＩＮＶ2 の出力ノード
が反ビット線ＢＬ に接続されている。
ンバータＩＮＶ1 ，ＩＮＶ2 の入力と出力とを交差接続
したフリップフロップ型センスアンプにより構成されて
いる。そして、インバータＩＮＶ1 の出力ノードがビッ
ト線ＢＬに接続され、インバータＩＮＶ2 の出力ノード
が反ビット線ＢＬ に接続されている。
【００１９】メモリセルＭＣ１は、コントロールゲート
がワード線ＷＬに接続され、ソースが接地され、ドレイ
ンがビット線ＢＬに接続されている。メモリセルＭＣ２
は、コントロールゲートがワード線ＷＬに接続され、ソ
ースが接地され、ドレインが反ビット線ＢＬ に接続さ
れている。
がワード線ＷＬに接続され、ソースが接地され、ドレイ
ンがビット線ＢＬに接続されている。メモリセルＭＣ２
は、コントロールゲートがワード線ＷＬに接続され、ソ
ースが接地され、ドレインが反ビット線ＢＬ に接続さ
れている。
【００２０】ｎＭＯＳトランジスタＮＴ1 は、メモリセ
ルＭＣ１のドレインとビット線ＢＬとの接続中点および
センスアンプＳＡf のＣＭＯＳインバータＩＮＶ1 の出
力ノードとビット線ＢＬとの接続中点間に挿入接続さ
れ、ゲートは信号ＳＳＡの入力線に接続されている。ｎ
ＭＯＳトランジスタＮＴ2 は、メモリセルＭＣ２のドレ
インと反ビット線ＢＬ との接続中点およびセンスアン
プＳＡf のＣＭＯＳインバータＩＮＶ2 の出力ノードと
反ビット線ＢＬ との接続中点間に挿入接続され、ゲー
トは信号ＳＳＡの入力線に接続されている。
ルＭＣ１のドレインとビット線ＢＬとの接続中点および
センスアンプＳＡf のＣＭＯＳインバータＩＮＶ1 の出
力ノードとビット線ＢＬとの接続中点間に挿入接続さ
れ、ゲートは信号ＳＳＡの入力線に接続されている。ｎ
ＭＯＳトランジスタＮＴ2 は、メモリセルＭＣ２のドレ
インと反ビット線ＢＬ との接続中点およびセンスアン
プＳＡf のＣＭＯＳインバータＩＮＶ2 の出力ノードと
反ビット線ＢＬ との接続中点間に挿入接続され、ゲー
トは信号ＳＳＡの入力線に接続されている。
【００２１】ビット線電圧調整回路ＢＶＡは、ｎＭＯＳ
トランジスタＮＴSW1 〜ＮＴSW4 、図示しない電源から
の第１の電圧ＶP1の供給ラインである第１の電圧供給線
ＶＬ1 、図示しない電源からの第２の電圧ＶP2の供給ラ
インである第２の電圧供給線ＶＬ2 、図示しない制御系
によりレベルが制御された第１〜第４の切替信号ＰＳＷ
1 ，ＰＳＷ2 ，ＳＳＷ1 ，ＳＳＷ2 の供給ラインである
第１〜第４の切替信号供給線ＳＷＬ1 〜ＳＷＬ4 により
構成されている。
トランジスタＮＴSW1 〜ＮＴSW4 、図示しない電源から
の第１の電圧ＶP1の供給ラインである第１の電圧供給線
ＶＬ1 、図示しない電源からの第２の電圧ＶP2の供給ラ
インである第２の電圧供給線ＶＬ2 、図示しない制御系
によりレベルが制御された第１〜第４の切替信号ＰＳＷ
1 ，ＰＳＷ2 ，ＳＳＷ1 ，ＳＳＷ2 の供給ラインである
第１〜第４の切替信号供給線ＳＷＬ1 〜ＳＷＬ4 により
構成されている。
【００２２】ｎＭＯＳトランジスタＮＴSW1 は、ソース
が第１の電圧供給線ＶＬ1 に接続され、ドレインがビッ
ト線ＢＬに接続され、ゲートが第１の切替信号供給線Ｓ
ＷＬ1 に接続されている。ｎＭＯＳトランジスタＮＴSW
2 は、ソースが第１の電圧供給線ＶＬ1 に接続され、ド
レインが反ビット線ＢＬ に接続され、ゲートが第２の
切替信号供給線ＳＷＬ2 に接続されている。ｎＭＯＳト
ランジスタＮＴSW3 は、ソースが第２の電圧供給線ＶＬ
2 に接続され、ドレインがビット線ＢＬとｎＭＯＳトラ
ンジスタＮＴsw1 との接続中点側に接続され、ゲートが
第３の切替信号供給線ＳＷＬ3 に接続されている。ｎＭ
ＯＳトランジスタＮＴSW4 は、ソースが第２の電圧供給
線ＶＬ2 に接続され、ドレインが反ビット線ＢＬ とｎ
ＭＯＳトランジスタＮＴsw2 との接続中点側に接続さ
れ、ゲートが第４の切替信号供給線ＳＷＬ4 に接続され
ている。
が第１の電圧供給線ＶＬ1 に接続され、ドレインがビッ
ト線ＢＬに接続され、ゲートが第１の切替信号供給線Ｓ
ＷＬ1 に接続されている。ｎＭＯＳトランジスタＮＴSW
2 は、ソースが第１の電圧供給線ＶＬ1 に接続され、ド
レインが反ビット線ＢＬ に接続され、ゲートが第２の
切替信号供給線ＳＷＬ2 に接続されている。ｎＭＯＳト
ランジスタＮＴSW3 は、ソースが第２の電圧供給線ＶＬ
2 に接続され、ドレインがビット線ＢＬとｎＭＯＳトラ
ンジスタＮＴsw1 との接続中点側に接続され、ゲートが
第３の切替信号供給線ＳＷＬ3 に接続されている。ｎＭ
ＯＳトランジスタＮＴSW4 は、ソースが第２の電圧供給
線ＶＬ2 に接続され、ドレインが反ビット線ＢＬ とｎ
ＭＯＳトランジスタＮＴsw2 との接続中点側に接続さ
れ、ゲートが第４の切替信号供給線ＳＷＬ4 に接続され
ている。
【００２３】第１の電圧供給線ＶＬ1 に供給される第１
の電圧ＶP1と第２の電圧供給線ＶＬ2 に供給される第２
の電圧ＶP2とは、電源電圧をＶCCとして次の関係を満足
している。 ＶP2＞ＶP1＝（ＶCC／２） …(4)
の電圧ＶP1と第２の電圧供給線ＶＬ2 に供給される第２
の電圧ＶP2とは、電源電圧をＶCCとして次の関係を満足
している。 ＶP2＞ＶP1＝（ＶCC／２） …(4)
【００２４】また、図２は、読み出し動作時のビット線
電圧調整回路ＢＶＡの調整に基づくビット線電圧ＶBLの
変位を示す図である。図２においては、横軸が時間を、
縦軸が電圧をそれぞれ表し、図中、Ａで示す曲線はメモ
リセルＭＣ１が電流を流さない場合のビット線電圧を示
し、Ｂで示す曲線はメモリセルＭＣ１が電流を流す場合
のビット線電圧を示している。図２に示すように、読み
出し動作時には、ビット線電圧調整回路ＢＶＡにより読
み出し行うメモリセルが接続されたビット線ＢＬ（また
は反ビット線ＢＬ ）がＶCCより高い第２の電圧ＶP2に
所定期間ｔ1 だけ充電され、反ビット線ＢＬ（またはビ
ット線ＢＬ）が（１／２ＶCC）レベルの第１の電圧ＶP1
に充電される。
電圧調整回路ＢＶＡの調整に基づくビット線電圧ＶBLの
変位を示す図である。図２においては、横軸が時間を、
縦軸が電圧をそれぞれ表し、図中、Ａで示す曲線はメモ
リセルＭＣ１が電流を流さない場合のビット線電圧を示
し、Ｂで示す曲線はメモリセルＭＣ１が電流を流す場合
のビット線電圧を示している。図２に示すように、読み
出し動作時には、ビット線電圧調整回路ＢＶＡにより読
み出し行うメモリセルが接続されたビット線ＢＬ（また
は反ビット線ＢＬ ）がＶCCより高い第２の電圧ＶP2に
所定期間ｔ1 だけ充電され、反ビット線ＢＬ（またはビ
ット線ＢＬ）が（１／２ＶCC）レベルの第１の電圧ＶP1
に充電される。
【００２５】次に、上記構成による動作を、メモリセル
ＭＣ１のデータを読み出す場合を例に説明する。なお、
ここで、書き込み／消去動作についての説明は省略す
る。
ＭＣ１のデータを読み出す場合を例に説明する。なお、
ここで、書き込み／消去動作についての説明は省略す
る。
【００２６】まず、読み出し動作前には、各信号レベル
が次のようにセットされ、スタンバイ状態に保持され
る。すなわち、図示しない制御系により、第１および第
２の切替信号ＰＳＷ1 ，ＰＳＷ2 がハイレベルに設定さ
れ、第３および第４の切替信号ＳＳＷ1 ，ＳＳＷ2がロ
ーレベルに設定される。また、ワード線ＷＬのレベルお
よび信号ＳＳＡもローレベルに設定される。その結果、
ビット線電圧調整回路ＢＶＡのｎＭＯＳトランジスタＮ
ＴSW1 ，ＮＴSW2 はオン状態となり、ｎＭＯＳトランジ
スタＮＴSW3 ，ＮＴSW4 並びにｎＭＯＳトランジスタＮ
Ｔ1 ，ＮＴ2 はオフ状態となる。これにより、ビット線
ＢＬおよび反ビット線ＢＬ には第１の電圧ＶP1が供給
され、（ＶCC／２）レベルに保持される。また、ＶＳＡ
＝ＶＳＡ ＝ＶＳＡＬ＝ＶＳＡＨ＝（ＶCC／２）とな
る。
が次のようにセットされ、スタンバイ状態に保持され
る。すなわち、図示しない制御系により、第１および第
２の切替信号ＰＳＷ1 ，ＰＳＷ2 がハイレベルに設定さ
れ、第３および第４の切替信号ＳＳＷ1 ，ＳＳＷ2がロ
ーレベルに設定される。また、ワード線ＷＬのレベルお
よび信号ＳＳＡもローレベルに設定される。その結果、
ビット線電圧調整回路ＢＶＡのｎＭＯＳトランジスタＮ
ＴSW1 ，ＮＴSW2 はオン状態となり、ｎＭＯＳトランジ
スタＮＴSW3 ，ＮＴSW4 並びにｎＭＯＳトランジスタＮ
Ｔ1 ，ＮＴ2 はオフ状態となる。これにより、ビット線
ＢＬおよび反ビット線ＢＬ には第１の電圧ＶP1が供給
され、（ＶCC／２）レベルに保持される。また、ＶＳＡ
＝ＶＳＡ ＝ＶＳＡＬ＝ＶＳＡＨ＝（ＶCC／２）とな
る。
【００２７】以上のスタンバイ状態から読み出しを開始
する場合には、第１の切替信号ＰＳＷ1 がローレベル
に、第３の切替信号ＳＳＷ1 がハイレベルに設定され
る。これにより、ｎＭＯＳトランジスタＮＴSW1 がオフ
状態となり、ｎＭＯＳトランジスタＮＴSW3 がオン状態
となる。その結果、ビット線ＢＬへの第１の電圧ＶP1の
供給が停止れ、第２の電圧ＶP2の供給が開始される。す
なわち、ビット線ＢＬの電圧ＶBLのＶP2への充電が開始
される。このとき、反ビット線ＢＬ は第１の電圧ＶP1
の供給が続行され、（ＶCC／２）レベルに保持される。
通常、ＶP2＝ＶP1＋0.2 〜0.5Vである。
する場合には、第１の切替信号ＰＳＷ1 がローレベル
に、第３の切替信号ＳＳＷ1 がハイレベルに設定され
る。これにより、ｎＭＯＳトランジスタＮＴSW1 がオフ
状態となり、ｎＭＯＳトランジスタＮＴSW3 がオン状態
となる。その結果、ビット線ＢＬへの第１の電圧ＶP1の
供給が停止れ、第２の電圧ＶP2の供給が開始される。す
なわち、ビット線ＢＬの電圧ＶBLのＶP2への充電が開始
される。このとき、反ビット線ＢＬ は第１の電圧ＶP1
の供給が続行され、（ＶCC／２）レベルに保持される。
通常、ＶP2＝ＶP1＋0.2 〜0.5Vである。
【００２８】次に、ワード線ＷＬがハイレベルに設定さ
れる。次いで、ワード線ＷＬがハイレベルに設定されて
から所定時間、たとえば５〜２０ｎｓ経過後、第３の切
替信号ＳＳＷ1 がローレベルに設定される。これによ
り、ｎＭＯＳトランジスタＮＴSW3 がオフ状態となり、
第２の電圧ＶP2のビット線ＢＬへの供給が停止される。
れる。次いで、ワード線ＷＬがハイレベルに設定されて
から所定時間、たとえば５〜２０ｎｓ経過後、第３の切
替信号ＳＳＷ1 がローレベルに設定される。これによ
り、ｎＭＯＳトランジスタＮＴSW3 がオフ状態となり、
第２の電圧ＶP2のビット線ＢＬへの供給が停止される。
【００２９】この状態で、所定時間、たとえば５〜２０
ｎｓ、メモリセルＭＣ１が電流を流すのであれば、ＶBL
＜ＶP1となる時間、待ち状態となる。この時間経過後
は、メモリセルＭＣ１が電流を流す場合にはＶBL＜ＶP
1、流さない場合にはＶBL＝ＶP2となっている。一方、
反ビット線ＢＬ の電圧ＶBL は、この間第１の電圧供
給線ＶＬ1 に接続されているので、メモリセルＭＣ２が
電流を流す、流さないにかかわらず、第１の電圧ＶP1に
保持される。
ｎｓ、メモリセルＭＣ１が電流を流すのであれば、ＶBL
＜ＶP1となる時間、待ち状態となる。この時間経過後
は、メモリセルＭＣ１が電流を流す場合にはＶBL＜ＶP
1、流さない場合にはＶBL＝ＶP2となっている。一方、
反ビット線ＢＬ の電圧ＶBL は、この間第１の電圧供
給線ＶＬ1 に接続されているので、メモリセルＭＣ２が
電流を流す、流さないにかかわらず、第１の電圧ＶP1に
保持される。
【００３０】ここで、信号ＳＳＡがハイレベルに設定さ
れ、ＶＳＡ，ＶＳＡ にメモリセルＭＣ１の応じたハイ
／ローの２値データがセットされる。
れ、ＶＳＡ，ＶＳＡ にメモリセルＭＣ１の応じたハイ
／ローの２値データがセットされる。
【００３１】以上説明したように、本実施例によれば、
ダミーセルを用いることなく、１本のワード線にビット
線ＢＬに接続されたメモリセルＭＣ１と反ビット線ＢＬ
に接続されたメモリセルＭＣ２が接続されていても、
折り返しビット線方式を採用できる。その結果、レイア
ウトがし易く、また、種々のノイズもビット線ＢＬ、反
ビット線ＢＬ に全く同様に働くことから、ノイズの影
響を最低限に抑止できる。したがって、センスアンプの
感度を上げることができ、高速化を図ることができる。
ダミーセルを用いることなく、１本のワード線にビット
線ＢＬに接続されたメモリセルＭＣ１と反ビット線ＢＬ
に接続されたメモリセルＭＣ２が接続されていても、
折り返しビット線方式を採用できる。その結果、レイア
ウトがし易く、また、種々のノイズもビット線ＢＬ、反
ビット線ＢＬ に全く同様に働くことから、ノイズの影
響を最低限に抑止できる。したがって、センスアンプの
感度を上げることができ、高速化を図ることができる。
【００３２】なお、本実施例においては、メモリセルＭ
Ｃ２の電流を第１の電圧ＶP1から全て補償できるとした
が、バラツキなどを考慮して、｛メモリセルＭＣ１の電
流＞（メモリセルＭＣ２の電流−第１の電圧ＶP1から補
償する電流）｝であれば、上記回路を構成できる。ま
た、本実施例に係る回路は、フラッシュメモリのＮＡＮ
Ｄ型、ＮＯＲ型を問わず適用できる。
Ｃ２の電流を第１の電圧ＶP1から全て補償できるとした
が、バラツキなどを考慮して、｛メモリセルＭＣ１の電
流＞（メモリセルＭＣ２の電流−第１の電圧ＶP1から補
償する電流）｝であれば、上記回路を構成できる。ま
た、本実施例に係る回路は、フラッシュメモリのＮＡＮ
Ｄ型、ＮＯＲ型を問わず適用できる。
【００３３】
【実施例２】図３は、本発明に係る半導体不揮発性記憶
装置の第２の実施例を示す回路図である。本回路は、Ｎ
ＡＮＤ型フラッシュメモリにおいて、上側選択トランジ
スタを２段とし、一方をデプレッショントランジスタと
することにより、折り返しビット線方式を採用できるよ
うにしたものであり、実施例１と異なりリファレンスセ
ルとしてのダミーセルは用いられている。また、この回
路は、各メモリセルアレイの選択ゲートが２段となった
以外は、周知のＤＲＡＭ回路の折り返しビット線と同様
な構成となっている。
装置の第２の実施例を示す回路図である。本回路は、Ｎ
ＡＮＤ型フラッシュメモリにおいて、上側選択トランジ
スタを２段とし、一方をデプレッショントランジスタと
することにより、折り返しビット線方式を採用できるよ
うにしたものであり、実施例１と異なりリファレンスセ
ルとしてのダミーセルは用いられている。また、この回
路は、各メモリセルアレイの選択ゲートが２段となった
以外は、周知のＤＲＡＭ回路の折り返しビット線と同様
な構成となっている。
【００３４】図３において、ＳＡf はフリップフロップ
型のセンスアンプ（図１と同様）、、ＢＬはビット線、
ＢＬ は反ビット線、ＭＣＡ1h、ＭＣＡ2hはビット線Ｂ
Ｌに接続されたメモリセルアレイ、ＭＣＡ1l、ＭＣＡ2l
は反ビット線ＢＬ に接続されたメモリセルアレイ、Ｄ
ＣＬh はビット線ＢＬに接続されたダミーセル、ＤＣＬ
l は反ビット線 に接続されたダミーセル、Ｄはデータ
線、Ｄ はデータ線と相補的レベルをとる反データ線、
ＮＴ11〜ＮＴ16はｎＭＯＳトランジスタをそれぞれ示し
ている。
型のセンスアンプ（図１と同様）、、ＢＬはビット線、
ＢＬ は反ビット線、ＭＣＡ1h、ＭＣＡ2hはビット線Ｂ
Ｌに接続されたメモリセルアレイ、ＭＣＡ1l、ＭＣＡ2l
は反ビット線ＢＬ に接続されたメモリセルアレイ、Ｄ
ＣＬh はビット線ＢＬに接続されたダミーセル、ＤＣＬ
l は反ビット線 に接続されたダミーセル、Ｄはデータ
線、Ｄ はデータ線と相補的レベルをとる反データ線、
ＮＴ11〜ＮＴ16はｎＭＯＳトランジスタをそれぞれ示し
ている。
【００３５】図４は、本実施例に係るメモリセルアレイ
の構成例を示す図である。同図（ａ）に示すように、各
メモリセルアレイは、直列に接続されたいわゆる上側の
第１および第２の選択トランジスタＳＬ1 ，ＳＬ2 と、
第２の選択トランジスタＳＬ2 に対して直列に接続され
た８個のメモリトランジスタＭＴ0 〜ＭＴ7 と、メモリ
トランジスタＭＴ7 と接地との間に直列に接続されたい
わゆる下側の選択トランジスタＳＬ3 とから構成されて
いる。そして、第１および第２の選択トランジスタＳＬ
1 ，ＳＬ2 のうちいずれか一方がデプレッショントラン
ジスタにより構成される。
の構成例を示す図である。同図（ａ）に示すように、各
メモリセルアレイは、直列に接続されたいわゆる上側の
第１および第２の選択トランジスタＳＬ1 ，ＳＬ2 と、
第２の選択トランジスタＳＬ2 に対して直列に接続され
た８個のメモリトランジスタＭＴ0 〜ＭＴ7 と、メモリ
トランジスタＭＴ7 と接地との間に直列に接続されたい
わゆる下側の選択トランジスタＳＬ3 とから構成されて
いる。そして、第１および第２の選択トランジスタＳＬ
1 ，ＳＬ2 のうちいずれか一方がデプレッショントラン
ジスタにより構成される。
【００３６】メモリセルアレイは、第１の選択トランジ
スタＳＬ1 がビット線ＢＬまたは反ビット線ＢＬ に接
続される。このとき、同一のビット線ＢＬまたは反ビッ
ト線ＢＬ に接続されるメモリセルアレイの第１および
第２の選択トランジスタＳＬ1 ，ＳＬ2 は、センスアン
プ側から、接続される順に交互にデプレッショントラン
ジスタにより構成される。これは、容量のバランスをと
るためである。なお、図１においては、図面の簡単化の
ため、図３（ａ）の構成を同図（ｂ）のように簡単化し
て表している。
スタＳＬ1 がビット線ＢＬまたは反ビット線ＢＬ に接
続される。このとき、同一のビット線ＢＬまたは反ビッ
ト線ＢＬ に接続されるメモリセルアレイの第１および
第２の選択トランジスタＳＬ1 ，ＳＬ2 は、センスアン
プ側から、接続される順に交互にデプレッショントラン
ジスタにより構成される。これは、容量のバランスをと
るためである。なお、図１においては、図面の簡単化の
ため、図３（ａ）の構成を同図（ｂ）のように簡単化し
て表している。
【００３７】次に、上記構成による動作を、図１中ＳＧ
11，ＳＧ21で示す選択ゲートに接続され、ワード線ＷＬ
j に接続されたメモリトランジスタのデータを読み出す
場合を例に説明する。なお、ここで、書き込み／消去動
作についての説明は省略する。
11，ＳＧ21で示す選択ゲートに接続され、ワード線ＷＬ
j に接続されたメモリトランジスタのデータを読み出す
場合を例に説明する。なお、ここで、書き込み／消去動
作についての説明は省略する。
【００３８】まず、初期状態として、信号ＰＣ、ＳＡ
Ｇ、Ｙｉがローレベル（０Ｖ）に設定される。これによ
り、ｎＭＯＳトランジスタＮＴ11〜ＮＴ16はオフ状態と
なる。さらに、信号ＤＳＧ，ＳＧがローレベル、ワード
線ＷＬj およびダミーワード線ＤＷＬはハイレベル（５
Ｖ）に設定され、また、ＶＳＡＬおよびＶＳＡＨがＶPC
に設定され、データ線Ｄおよび反データ線Ｄ が（１／
２）ＶCCレベルに設定される。
Ｇ、Ｙｉがローレベル（０Ｖ）に設定される。これによ
り、ｎＭＯＳトランジスタＮＴ11〜ＮＴ16はオフ状態と
なる。さらに、信号ＤＳＧ，ＳＧがローレベル、ワード
線ＷＬj およびダミーワード線ＤＷＬはハイレベル（５
Ｖ）に設定され、また、ＶＳＡＬおよびＶＳＡＨがＶPC
に設定され、データ線Ｄおよび反データ線Ｄ が（１／
２）ＶCCレベルに設定される。
【００３９】この状態で、信号ＰＣおよびＳＡＧがハイ
レベルに設定される。これにより、ｎＭＯＳトランジス
タＮＴ11〜ＮＴ14がオン状態となる。その結果、ビット
線ＢＬおよび反ビット線ＢＬ がＶPCにプリチャージさ
れる。
レベルに設定される。これにより、ｎＭＯＳトランジス
タＮＴ11〜ＮＴ14がオン状態となる。その結果、ビット
線ＢＬおよび反ビット線ＢＬ がＶPCにプリチャージさ
れる。
【００４０】次に、ほぼ同時に選択されたセルのワード
線がローレベルに設定され、信号ＳＧがハイレベルに設
定される。反ビット線ＢＬ に接続されたダミーセルＤ
ＭＣの信号ＤＳＧがハイレベルに設定され、ダミーワー
ド線ＤＷＬがローレベルに設定される。この場合、信号
ＳＧ2 およびＤＳＧ1 がハイレベルに設定され、ワード
線ＷＬおよびダミーワード線ＤＷＬがローレベルに設定
される。
線がローレベルに設定され、信号ＳＧがハイレベルに設
定される。反ビット線ＢＬ に接続されたダミーセルＤ
ＭＣの信号ＤＳＧがハイレベルに設定され、ダミーワー
ド線ＤＷＬがローレベルに設定される。この場合、信号
ＳＧ2 およびＤＳＧ1 がハイレベルに設定され、ワード
線ＷＬおよびダミーワード線ＤＷＬがローレベルに設定
される。
【００４１】プリチャージを終了したならば、信号ＰＣ
がローレベルに設定される。これにより、ｎＭＯＳトラ
ンジスタＮＴ11，ＮＴ12がオフ状態となり、センスが開
始される。
がローレベルに設定される。これにより、ｎＭＯＳトラ
ンジスタＮＴ11，ＮＴ12がオフ状態となり、センスが開
始される。
【００４２】選択されたセルが電流を流せばビット線Ｂ
Ｌの電圧ＶBLは下がり、流さなければ変化がない。一
方、ダミーセルＤＭＣは、その中間の電流を流すように
セットされているので、反ビット線ＢＬ の電圧ＶBL
は多少低下する。すなわち、選択されたセルが電流をな
がすものとすると、ビット線ＢＬの電圧ＶBLの方が大き
く下がる。
Ｌの電圧ＶBLは下がり、流さなければ変化がない。一
方、ダミーセルＤＭＣは、その中間の電流を流すように
セットされているので、反ビット線ＢＬ の電圧ＶBL
は多少低下する。すなわち、選択されたセルが電流をな
がすものとすると、ビット線ＢＬの電圧ＶBLの方が大き
く下がる。
【００４３】ビット線ＢＬと反ビット線ＢＬ との電位
差が−０．１Ｖ程度となる頃に、信号ＳＡＧおよびＶＳ
ＡＬがローレベルに設定され、ＶＳＡＨがハイレベルに
設定される。これにより、ＳＡおよびＳＡ はフリップ
フロップ型センスアンプＳＡf の動作によりＳＡがロー
レベル（０Ｖ）、ＳＡ がハイレベル（５Ｖ）となる。
差が−０．１Ｖ程度となる頃に、信号ＳＡＧおよびＶＳ
ＡＬがローレベルに設定され、ＶＳＡＨがハイレベルに
設定される。これにより、ＳＡおよびＳＡ はフリップ
フロップ型センスアンプＳＡf の動作によりＳＡがロー
レベル（０Ｖ）、ＳＡ がハイレベル（５Ｖ）となる。
【００４４】次に、信号Ｙi がハイレベルに設定され
る。これによりｎＭＯＳトランジスタＮＴ15，ＮＴ16が
オン状態となり、ＳＡおよびＳＡ がデータ線Ｄおよび
反データ線Ｄ に読み出される。
る。これによりｎＭＯＳトランジスタＮＴ15，ＮＴ16が
オン状態となり、ＳＡおよびＳＡ がデータ線Ｄおよび
反データ線Ｄ に読み出される。
【００４５】以上説明したように、本実施例によれば、
各メモリセルアレイの選択トランジスタを２段にし、か
つ、一方の選択トランジスタをデプレッショントランジ
スタにより構成したので、ＮＡＮＤ型フラッシュメモリ
においても、折り返しビット線方式を採用できる。その
結果、レイアウトがし易く、また、種々のノイズもビッ
ト線ＢＬ、反ビット線ＢＬ に全く同様に働くことか
ら、ノイズの影響を最低限に抑止できる。したがって、
センスアンプの感度を上げることができ、高速化を図る
ことができる。
各メモリセルアレイの選択トランジスタを２段にし、か
つ、一方の選択トランジスタをデプレッショントランジ
スタにより構成したので、ＮＡＮＤ型フラッシュメモリ
においても、折り返しビット線方式を採用できる。その
結果、レイアウトがし易く、また、種々のノイズもビッ
ト線ＢＬ、反ビット線ＢＬ に全く同様に働くことか
ら、ノイズの影響を最低限に抑止できる。したがって、
センスアンプの感度を上げることができ、高速化を図る
ことができる。
【００４６】また、ＮＯＲ型よりもセルサイズを小さく
でき、製造プロセスも簡単となる。さらに、３Ｖ単一電
源で、１００ｎｓ程度とすることがきる。なお、本実施
例２では、ＮＡＮＤ型フラッシュメモリを例に説明した
が、本発明はＮＯＲ型フラッシュメモリにも適用でき
る。
でき、製造プロセスも簡単となる。さらに、３Ｖ単一電
源で、１００ｎｓ程度とすることがきる。なお、本実施
例２では、ＮＡＮＤ型フラッシュメモリを例に説明した
が、本発明はＮＯＲ型フラッシュメモリにも適用でき
る。
【００４７】
【発明の効果】以上説明したように、本実施例によれ
ば、フラッシュメモリなど半導体不揮発性記憶装置にお
いても、折り返しビット線方式を採用できる。その結
果、レイアウトがし易く、また、種々のノイズも第１お
よび第２のビット線に全く同様に働くことから、ノイズ
の影響を最低限に抑止できる。したがって、センスアン
プの感度を上げることができ、高速化を図ることができ
る。
ば、フラッシュメモリなど半導体不揮発性記憶装置にお
いても、折り返しビット線方式を採用できる。その結
果、レイアウトがし易く、また、種々のノイズも第１お
よび第２のビット線に全く同様に働くことから、ノイズ
の影響を最低限に抑止できる。したがって、センスアン
プの感度を上げることができ、高速化を図ることができ
る。
【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施例を示す回路図である。
実施例を示す回路図である。
【図２】読み出し動作時のビット線電圧調整回路の調整
に基づくビット線電圧の変位を示す図である。
に基づくビット線電圧の変位を示す図である。
【図３】本発明に係る半導体不揮発性記憶装置の第２の
実施例を示す回路図である。
実施例を示す回路図である。
【図４】図３のメモリセルアレイの構成例を示す図であ
る。
る。
【図５】開放型ビット線方式の構成例を示す回路図であ
る。
る。
【図６】分割ビット線方式の構成例を示す回路図であ
る。
る。
ＳＡf …センスアンプ ＭＣ１，ＭＣ２…フローティングゲート型メモリセル ＢＬ…ビット線 ＢＬ …反ビット線 ＢＶＡ…ビット線電圧調整回路 ＮＴ1 ，ＮＴ2 ，ＮＴSW1 〜ＮＴSW4 ，ＮＴ11〜ＮＴ16
…ｎチャネルＭＯＳトランジスタ
…ｎチャネルＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ところで、従来、フラッシュＥＥＰＲＯ
Ｍ、特にＮＡＮＤ型のものは、高速化などに有利でＤＲ
ＡＭ回路などで採用されている、いわゆる折り返しビッ
ト線(Folded Bit Line) 方式を採用することができなか
った。そこで、図５に示すように、センスアンプＳＡを
中心にして対線となるデータ線ＤR ，ＤL を位置的に離
し、各データ線ＤR ，ＤL にストレージセルとしてのメ
モリセルアレイＭＣＡR ，ＭＣＡL 、ダミーセルＤＣＬ
R ，ＤＣＬL をそれぞれ接続する開放形ビット線(Open
BIt Line) 方式（たとえば、文献１："A QuickIntellig
ent Program Architecture for 3V-only NAND-EEPROMS"
；Sympo.VLSICir.pp20-21,1992 参照）が採用されて
いる。
Ｍ、特にＮＡＮＤ型のものは、高速化などに有利でＤＲ
ＡＭ回路などで採用されている、いわゆる折り返しビッ
ト線(Folded Bit Line) 方式を採用することができなか
った。そこで、図５に示すように、センスアンプＳＡを
中心にして対線となるデータ線ＤR ，ＤL を位置的に離
し、各データ線ＤR ，ＤL にストレージセルとしてのメ
モリセルアレイＭＣＡR ，ＭＣＡL 、ダミーセルＤＣＬ
R ，ＤＣＬL をそれぞれ接続する開放形ビット線(Open
BIt Line) 方式（たとえば、文献１："A QuickIntellig
ent Program Architecture for 3V-only NAND-EEPROMS"
；Sympo.VLSICir.pp20-21,1992 参照）が採用されて
いる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】メモリセルアレイは、第１の選択トランジ
スタＳＬ1 がビット線ＢＬまたは反ビット線ＢＬ に接
続される。このとき、同一のビット線ＢＬまたは反ビッ
ト線ＢＬ に接続されるメモリセルアレイの第１および
第２の選択トランジスタＳＬ1 ，ＳＬ2 は、センスアン
プ側から、接続される順に交互にデプレッショントラン
ジスタにより構成される。これは、容量のバランスをと
るためである。なお、図３においては、図面の簡単化の
ため、図４（ａ）の構成を同図（ｂ）のように簡単化し
て表している。
スタＳＬ1 がビット線ＢＬまたは反ビット線ＢＬ に接
続される。このとき、同一のビット線ＢＬまたは反ビッ
ト線ＢＬ に接続されるメモリセルアレイの第１および
第２の選択トランジスタＳＬ1 ，ＳＬ2 は、センスアン
プ側から、接続される順に交互にデプレッショントラン
ジスタにより構成される。これは、容量のバランスをと
るためである。なお、図３においては、図面の簡単化の
ため、図４（ａ）の構成を同図（ｂ）のように簡単化し
て表している。
Claims (5)
- 【請求項１】 第１および第２のビット線をセンスアン
プに対して並列接続してなる差動型センス方式を採用す
る半導体不揮発性記憶装置であって、 ワード線および第１のビット線に接続された第１のメモ
リセルと、 上記第１のメモリセルと共通のワード線に接続されると
とも、第２のビット線に接続された第２のメモリセル
と、 所定動作時に、第１および第２のビット線のうちいずれ
か一方のビット線の電位を第１の電位に保持させるとと
もに、他方のビット線の電位を第１の電位と差を持たせ
た第２の電位に所定時間設定する手段とを有することを
特徴とする半導体不揮発性記憶装置。 - 【請求項２】 第１および第２のビット線をセンスアン
プに対して並列接続してなる差動型センス方式を採用す
る半導体不揮発性記憶装置であって、 上記第１および第２のビット線に接続された複数のメモ
リセルブロックを有し、 上記各メモリセルブロックとビット線との間に、選択ト
ランジスタが２段縦続接続され当該メモリセルブロック
とビット線とを選択的に接続する選択ゲートを設けたこ
とを特徴とする半導体不揮発性記憶装置。 - 【請求項３】 上記選択ゲートにおける２つの選択トラ
ンジスタのうちのいずれか一方がデプレッション型トラ
ンジスタにより構成された請求項２記載の半導体不揮発
性記憶装置。 - 【請求項４】 上記メモリセルはＮＯＲ型である請求項
１または請求項２記載の半導体不揮発性記憶装置。 - 【請求項５】 上記メモリセルはＮＡＮＤ型である請求
項１または請求項２記載の半導体不揮発性記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9730693A JPH06290591A (ja) | 1993-03-31 | 1993-03-31 | 半導体不揮発性記憶装置 |
| KR1019940006326A KR940022570A (ko) | 1993-03-31 | 1994-03-29 | 반도체불휘발성 기억장치 |
| US08/219,542 US5459694A (en) | 1993-03-31 | 1994-03-29 | Nonvolatile storage apparatus with folded bit line structure |
| EP94105067A EP0618589B1 (en) | 1993-03-31 | 1994-03-30 | Nonvolatile storage device |
| DE69418521T DE69418521T2 (de) | 1993-03-31 | 1994-03-30 | Nichtflüchtige Speicheranordnung |
| DE69427835T DE69427835T2 (de) | 1993-03-31 | 1994-03-30 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP97121071A EP0834883B1 (en) | 1993-03-31 | 1994-03-30 | Semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9730693A JPH06290591A (ja) | 1993-03-31 | 1993-03-31 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290591A true JPH06290591A (ja) | 1994-10-18 |
Family
ID=14188812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9730693A Pending JPH06290591A (ja) | 1993-03-31 | 1993-03-31 | 半導体不揮発性記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5459694A (ja) |
| EP (2) | EP0618589B1 (ja) |
| JP (1) | JPH06290591A (ja) |
| KR (1) | KR940022570A (ja) |
| DE (2) | DE69427835T2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188580A (ja) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置及びその装置の動作モード制御方法 |
| US6188608B1 (en) | 1999-04-23 | 2001-02-13 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device |
| US6798698B2 (en) | 1997-05-14 | 2004-09-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2005322296A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体記憶装置及びその制御方法 |
| JP2007184089A (ja) * | 2006-01-06 | 2007-07-19 | Samsung Electronics Co Ltd | メモリ装置及びその動作方法 |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| US8120979B2 (en) | 2008-11-17 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having hierarchical bit-line structures |
| JP2013153382A (ja) * | 2012-01-26 | 2013-08-08 | Toshiba Corp | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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