JP4809957B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4809957B2
JP4809957B2 JP04630199A JP4630199A JP4809957B2 JP 4809957 B2 JP4809957 B2 JP 4809957B2 JP 04630199 A JP04630199 A JP 04630199A JP 4630199 A JP4630199 A JP 4630199A JP 4809957 B2 JP4809957 B2 JP 4809957B2
Authority
JP
Japan
Prior art keywords
wafer
groove
resin
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP04630199A
Other languages
English (en)
Other versions
JP2000243729A (ja
Inventor
睦 升本
健治 桝本
Original Assignee
日本テキサス・インスツルメンツ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ株式会社 filed Critical 日本テキサス・インスツルメンツ株式会社
Priority to JP04630199A priority Critical patent/JP4809957B2/ja
Priority to US09/510,084 priority patent/US6482730B1/en
Priority to KR1020000008999A priority patent/KR100618472B1/ko
Publication of JP2000243729A publication Critical patent/JP2000243729A/ja
Application granted granted Critical
Publication of JP4809957B2 publication Critical patent/JP4809957B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/10—Containers or parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
    • H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu

Landscapes

  • Dicing (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造装置に関し、特に、ウェハの状態で半導体チップのパッケージ化を実現する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造業界においては、パッケージ化される一つの半導体装置を更に小型にするための努力が続けられている。半導体装置の小型化を実現するための最初の努力は、半導体チップ自体のサイズを小さくすることである。半導体チップを小さくすることによって、１枚のウェハから取得できるチップ数が増加して、その製造コストが引き下げられると共に、各素子間における電子の移動距離を短くすることができるので、その動作速度が向上する。微細加工技術の発達によって、同じ機能を有する半導体装置のチップサイズをより小さいものにすることが可能となった。現在の最先端のデザインルールは、0.25μｍ以下であり、これによれば、１つの半導体チップ上に2000万個以上のトランジスタを作り込むことが可能である。
【０００３】
半導体装置の小型化を実現するための次の努力は、内蔵する半導体チップのサイズに対して、これを封止するパッケージのサイズをできるだけ近いものとすることである。この努力に対する一つの成果として、チップサイズパッケージ(Chip Size Package:CSP)あるいはチップスケールパッケージ(Chip Scale Package)と呼ばれるタイプの半導体装置が生まれた。チップサイズパッケージは、半導体装置を実装する基板(以下、外部基板という)に対する接続端子(以下、外部接続端子)を、半導体チップの面上に２次元的に配置するなどして、パッケージのサイズをチップのサイズに近づけることに成功している。上記パッケージサイズを半導体チップのサイズに近づくよう小さくすることによって、その実装面積が小さくなると共に、チップ上の電極と外部接続端子とを結ぶ配線長が短くなり、これによって上記半導体チップ自体を小さくした場合と同様に、半導体装置の動作速度が向上した。
【０００４】
その一方で、パッケージサイズを小さくしても、あまり製造コストを下げられないという問題があった。これは、パッケージのプロセスは、ウェハから切り出した個々の半導体チップ毎に行われるため、パッケージサイズを小さくしても、そのプロセス工数は一定であり、その生産性に変化がないからである。
【０００５】
このような背景から、ウェハ状態のまま半導体チップをパッケージ化する技術(以下、ウェハレベルＣＳＰという)が提案され、各社により実用化に向けての開発が進められている。ウェハレベルＣＳＰは、個々の半導体チップをウェハから切り出す前の段階で、そのパッケージ化を施す半導体製造技術である。ウェハレベルＣＳＰにおいては、パッケージプロセスが、ウェハプロセスと一体にできるので、パッケージコスト、延いてはチップの製造コストを大幅に下げられる利点がある。ウェハレベルＣＳＰの更に詳細な内容については、「日経ＢＰ社刊 日経マイクロデバイス １９９８年８月号 ４４〜７１頁」を参照されたい。
【０００６】
【発明が解決しようとする課題】
ウェハレベルＣＳＰの一形態として、従来のチップサイズパッケージと同様に、ウェハ表面を樹脂で覆う構造のものがある。しかしながら、このような半導体装置では、樹脂は半導体チップの周囲を覆っていないので、従来のパッケージに比して封止信頼性が低下する。すなわち、ウェハと樹脂の線膨張係数差等に起因して、樹脂がウェハとの界面から剥離するおそれがある。また、このような半導体装置においても、半導体チップの実装面側に高い平坦度が要求され、上記形態の半導体装置に適した、歩留まりの良い実装面の平坦化技術が必要である。
【０００７】
従って、本発明の目的は、ウェハレベルＣＳＰと呼ばれる半導体装置において、樹脂封止の信頼性を向上させる製造方法を提供することにある。
【０００８】
また、本発明の別の目的は、上記半導体装置において、高精度で、歩留まりの良い実装面の平坦化技術を含む製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、以下の各工程を備える。すなわち、複数の半導体素子を形成したウェハであって、該各半導体素子の電極パッドがその表面に露出されたものを用意する工程と、上記ウェハ上に、上記各電極パッドと外部接続端子とを電気的に接続するための配線を形成する工程と、上記外部接続端子を配置する上記配線上の各位置に、導電性の支柱を形成する工程と、上記半導体素子の境界線に沿って、上記ウェハの表面に溝(好ましくはＶ字状のもの)を形成する工程であって、少なくとも該溝の開口幅がダイシング幅よりも広いものと、上記導電性の支柱の端面を露出させて、上記ウェハ上を樹脂で覆う工程と、上記露出された導電性の支柱の端面上に、上記外部接続端子を配置する工程と、上記半導体素子の境界線に沿って、上記ウェハをダイシングする工程とを備える。
【００１０】
上記ウェハ上を樹脂で覆う工程において、樹脂は、先に形成したウェハ上の溝内にも充填される。ウェハは上記溝の位置でダイシングされるので、溝内に充填された樹脂は、切り出された個々の半導体チップの側面の一部を覆う。この結果、半導体装置の封止の信頼性が向上する。
【００１１】
ここで、上記ウェハ表面を樹脂で覆う工程は、上記ウェハ表面に樹脂を略平滑に供給し、硬化させる工程と、上記硬化させた樹脂の表面を研削して、上記導電性の支柱の端面を露出させる工程とを更に備えることが好ましい。
【００１２】
上記樹脂の研削によって、導電性の支柱の端面を含む、樹脂表面の平坦化が容易に達成される。
【００１３】
また、上記配線を形成する工程の前に、上記ウェハの表面に、弾性樹脂の層を形成する工程と、上記半導体素子の境界線に沿う上記弾性樹脂の層の領域を除去する工程を更に備えることが好ましい。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って説明する。本実施形態に係る半導体装置の製造方法においては、半導体素子を形成したウェハの状態で、パッケージプロセスが実施され、最後にウェハをダイシングした段階で、パッケージ化された半導体装置が得られる。本実施形態に係る製造方法は、半導体素子を形成したウェハの表面に、必要な配線を施し、導電性の支柱を形成し、半導体素子の境界線に沿って溝を形成し、ウェハ表面を樹脂で封止し、外部接続端子である半田ボールを移載し、ウェハをダイシングして個々のパッケージを得る工程を含んでいる。これらの具体的な工程を、図１〜図３に沿って順次説明する。なお、当業者であれば、これらの図が、説明のためにデフォルメして示されていることが理解されるであろう。また、図では、ウェハの一部の断面(２つの半導体装置に対応するもの)のみが示されているが、図で示す各工程に従って、ウェハの全域に亘って以下に説明する処理が実施されることを理解するであろう。
【００１５】
図示した各工程に先立って、通常のウェハプロセスが実施され、シリコンウェハの表面上にマトリクス状に配列した半導体素子が形成される。ここでは、一つの半導体装置に対応して形成されるウェハ上の一つの回路パターンを半導体素子と呼ぶ。ウェハ表面には、各半導体素子から引き出された複数の電極パッドが露出され、後の工程で、各電極パッドと外部接続端子とが電気的に接続される。
【００１６】
本実施形態に係る最初の工程(Ａ)において、上記ウェハプロセスの工程で半導体素子を形成したウェハ１０の表面に、感光性ポリイミド樹脂の層１１が形成される。この層１１は、ウェハ１０の全域に亘り、一旦電極パッド１０ａを覆う。感光性ポリイミド樹脂の層１１は、比較的脆いシリコンウェハの表面を覆い、完成されたパッケージの外側から与えられる衝撃が、ウェハ表面に伝播するのを緩和する。次に、工程(Ｂ)で、フォトマスクを用いて、電極パッド１０ａに対応する領域及び半導体素子の境界線に沿う領域をマスクし、感光性ポリイミド樹脂を感光して、上記領域上のポリイミド樹脂をエッチング除去する。
【００１７】
次に、ウェハ上に金属配線を形成するために、工程(Ｃ)〜(Ｆ)を実施する。工程(Ｃ)において、イオンスパッタ法を用いてウェハ表面にチタンタングステン(TiW)を堆積させた後、クロム(Cr)、ニッケル(Ni)等でその上にバリアメタル１２を形成する。工程(Ｄ)で、その上に、配線を形成するためのレジスト１３をホトリソグラフィ技術により形成する。工程(Ｅ)で、銅(Cu)を、レジスト１３により露出されたバリアメタル上にめっきし、配線１４を形成する。工程(Ｆ)において、再度、イオンスパッタ法によりウェハ表面にチタンタングステン(TiW)を堆積させた後、金(Au)、パラジウム(Pd)その他の酸化し難い貴金属１５を上記配線１４上に蒸着する。
【００１８】
次に、導電性支柱としての銅バンプを形成するために、図２に示す工程(Ｇ)〜(Ｉ)を実施する。すなわち、工程(Ｇ)において、ホトリソグラフィ技術により、銅バンプを形成するためのレジスト１３’を、先のレジスト１３上に重ねて形成する。工程(Ｈ)において、レジスト１３’で形成される配線１４上の空間に、銅バンプ１６を形成する。一つの実施例で、銅バンプ１６は、銅(Cu)めっきを積層することによって、形成することができる。次に、工程(Ｉ)において、先の工程(Ｄ)及び工程(Ｇ)で施されたレジスト１３及び１３’を、除去する。以上の工程によって、配線１４上に銅バンプ１６を得る。
【００１９】
次に、配線１４を施した領域以外の金属層を除去するために、工程(Ｊ)〜(Ｌ)が実施される。工程(Ｊ)において、配線１４を施した領域上に、レジスト１７を形成した後、工程(Ｋ)において、エッチングにより配線１４の領域を除くウェハ上の表面の金属層が除去される。続く工程(Ｌ)において、レジスト１７が除去される。
【００２０】
次に、図３に示す工程(Ｍ)において、各半導体素子の境界線に沿ってＶ字状の溝１８を形成する。目的の溝形状に合わせた刃先を有するダイシングソー３０を制御して、所定深さの溝１８を得る。上記溝１８は、次の工程で供給されるパッケージ樹脂がここに流れ込んで、後に切り出される個々の半導体装置の外周の一部が、溝１８内の樹脂で囲まれるようにするための工夫である。上記溝の形状(Ｕ字状、方形状など)、深さ、溝の幅、開き角度等を決定する際には、上記目的、溝の形成が容易であるか否か、パッケージ樹脂の流れ込みが確実に行われるか否か等を考慮すべきである。一つの実施例で、この溝１８を、開き角度３０度、深さ180μmのＶ字状のものとした。形成される溝の共通する他の条件は、少なくとも上記溝の上部の幅が、後の工程で実施されるウェハのダイシングに用いられるダイシングソーの刃幅よりも広いものでなければならない。そうでなければ、ウェハのダイシング後に溝、延いては溝内の樹脂が、切り出された半導体装置の周囲に残らないからである。
【００２１】
次の工程(Ｎ)で、パッケージ用の樹脂１９がウェハ上に供給され、ウェハ表面の全域に均一に広げられる。均一に広げられた樹脂１９の表面の高さは、銅バンプ１６の高さよりも上にあり、ウェハ上の配線１４及び銅バンプ１６は、完全に樹脂１９内に埋まる。パッケージ樹脂１９をウェハ上に均一に供給するために、スピンコート法、スクリーン印刷法その他の樹脂の供給方法が採用できる。何れの方法を用いた場合にも、上記溝１８内に樹脂が確実に流れ込むことを保証する必要がある。一方で、何れの方法を用いた場合にも、後の工程の説明で明らかなように、樹脂１９表面の平坦度は、必ずしも高精度である必要はない。
【００２２】
次の工程(Ｏ)で、樹脂１９の表面全域をグラインダその他の研削装置を用いて研削する。研削は、少なくとも全ての銅バンプ１６の端面が上部へ露出するまで行う必要がある。安定して平滑な表面を得るために、銅バンプ１６を目的の高さよりも十分高いものに形成し、この工程で上記樹脂１９の研削と共に、銅バンプ１６を研削して目的の高さにすることが好ましい。一つの実施例において、本工程における研削後の銅バンプ１６の高さを100μmとした。
【００２３】
上記研削においては、露出される銅バンプ１６端面の表面仕上がりが特に重要である。端面のＳＡＷマーク、バリによって、後に実装される半田ボールの実装信頼性が低下することを回避する必要がある。良好な銅バンプ１６の端面を得るために、使用する研削装置の種類、使用条件を決定する。実施例では、刃面に超硬を用いたグラインダを下記条件で使用することによって、ＳＡＷマーク、バリのない良好な端面が得られた。
【００２４】
【表１】
Figure 0004809957
【００２５】
次に、工程(Ｐ)において、別の工程で作成された外部接続端子としての半田ボール２０を、上記各銅バンプ１６上に移載し、一括リフローにより固定する。最後に、工程(Ｑ)において、ダイシングソー３１を用いて、ウェハ１０をダイシングし、上記工程を経てパッケージ化された半導体装置３２を得る。ダイシングは、先の工程で形成された溝１８の中央で行われるので、分離された個々の半導体装置３２の実装面側の周囲には、本来の樹脂の厚みを超えて樹脂１９が至っている。これによって、半導体装置３２のチップ、すなわちシリコンの基板と実装面側の樹脂１９との一体性が高まる。
【００２６】
図４〜図６には、上記製造工程から選択された３つの工程におけるウェハの一部が拡大して示されている。図４は、図２の工程(Ｉ)における要部を拡大した図である。この図には、ウェハ１０上に、ポリイミド樹脂１１、配線１４及び銅バンプ１６がそれぞれ形成された様子が示されている。なお、この図では、工程(Ｃ)及び(Ｆ)で配線１４の上下に形成された金属層が省略されている。図５は、図３の工程(Ｏ)における要部を拡大した図である。この図では、供給した樹脂１９が研削され、パッケージの表面が形成された様子が示されている。図６は、図３の工程(Ｑ)における要部、すなわち完成された半導体装置３２の要部を拡大した図である。図では、銅バンプ１６上に半田ボール２０が固定された様子が示されている。また、半導体装置３２のチップの外周部が、一部、樹脂１９によって覆われている様子が示されている。一つの実施例で、図におけるＨ１〜Ｈ５の各寸法は、それぞれ、625μm、5μm 、5μm 、100μm 及び500μmである。
【００２７】
図７は、本発明に係る製造方法により得られる半導体装置の一例を示している。パッケージ化された半導体装置７０の平面的サイズは、それが実装する半導体チップ７１の平面的サイズと完全に一致している。半導体装置３２の実装面側(図では上側)には、外部接続端子としての多数の半田ボール７２が２次元的に配列されている。各半田ボール７２は、パッケージ樹脂７３に覆われた銅バンプ７４及び銅配線７５によって、半導体チップ７１の各電極パッド７６と電気的に接続されている。半導体チップ７１の周囲の実装面側の部分７７は、斜めに切り欠かれ、ここにパッケージ樹脂７３の一部が至っている。この樹脂の回り込みによって、半導体チップ７１に対する樹脂７３の封止信頼性が向上する。
【００２８】
以上、本発明の実施形態を図面に沿って説明した。本発明の適用範囲が、上記実施形態において示した事項に限定されないことは明らかである。実施形態においては、外部接続端子を他の工程で形成した半田ボールを移載することによって形成した。しかしながら、他の方法、例えば銅バンプ上に直接スタッドバンプを形成する等により、外部接続端子を銅バンプ上に形成することができるであろう。
【００２９】
【発明の効果】
以上の如く本発明によれば、いわゆるウェハレベルＣＳＰの製造において、樹脂封止の信頼性を向上させることができる。
【００３０】
また、樹脂を研削して導電性の支柱を露出させる方法によって、高精度で、歩留まりの良い実装面の平坦化技術が実現される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図４】図２の工程(Ｉ)における要部を拡大した図である。
【図５】図３の工程(Ｏ)における要部を拡大した図である。
【図６】図３の工程(Ｑ)における要部、すなわち完成された半導体装置の要部を拡大した図である。
【図７】本発明に係る製造方法により得られる半導体装置の概略断面図である。
【符号の説明】
１０ ウェハ
１０ａ 電極パッド
１１ ポリイミド樹脂
１２ バリアメタル
１３ レジスト
１４ 配線
１５ レジスト
１６ 銅バンプ
１７ レジスト
１８ 溝
１９ パッケージ樹脂
２０ 半田ボール
３２ 半導体装置

Claims (5)

  1. 複数の半導体素子を形成したウェハであって、該各半導体素子の電極パッドがその表面に露出されたものを用意する工程と、
    上記ウェハの表面に、弾性樹脂の層を形成する工程と、
    上記電極パッドおよび上記半導体素子の境界線に沿う領域上の上記弾性樹脂の層を除去する工程と、
    上記ウェハの上記電極パッドと上記弾性樹脂の層上に、上記各電極パッドと外部接続端子とを電気的に接続するための配線層を形成する工程と、
    上記外部接続端子を配置する上記配線層上の各位置であって上記弾性樹脂の層上に、導電性の支柱を形成する工程と、
    上記半導体素子の境界線に沿って、上記ウェハの表面に溝を形成する工程であって、少なくとも該溝の開口幅がダイシング幅よりも広いものを形成する工程と、
    上記溝および上記導電性の支柱を含むウェハの表面を樹脂で覆う工程と、
    上記樹脂の表面および上記導電性の支柱を研削して、上記導電性の支柱の端面を露出させ、上記樹脂と上記導電性の支柱の平滑な面を提供する工程と、
    上記露出された導電性の支柱の端面上に、上記外部接続端子を配置する工程と、
    上記半導体素子の境界線に形成された上記溝に沿って、分離される各半導体素子の端部が上記樹脂で覆われた溝の側壁により囲まれるように、上記ウェハを上記ダイシング幅でダイシングする工程と、
    を備えた半導体装置の製造方法。
  2. 上記溝の対向する側壁が、上記ウェハの表面に直交する線に対し所定角度傾斜されている、請求項１記載の半導体装置の製造方法。
  3. 上記溝が断面略Ｖ字状のものである、請求項２記載の半導体装置の製造方法。
  4. 上記溝の対向する側壁の開き角度が、２０〜４５度の範囲内にある、請求項２又は３記載の半導体装置の製造方法。
  5. 上記溝の深さが、１００〜３００μmの範囲内にある、請求項２又は３記載の半導体装置の製造方法。
JP04630199A 1999-02-24 1999-02-24 半導体装置の製造方法 Expired - Lifetime JP4809957B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP04630199A JP4809957B2 (ja) 1999-02-24 1999-02-24 半導体装置の製造方法
US09/510,084 US6482730B1 (en) 1999-02-24 2000-02-22 Method for manufacturing a semiconductor device
KR1020000008999A KR100618472B1 (ko) 1999-02-24 2000-02-24 반도체 장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04630199A JP4809957B2 (ja) 1999-02-24 1999-02-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000243729A JP2000243729A (ja) 2000-09-08
JP4809957B2 true JP4809957B2 (ja) 2011-11-09

Family

ID=12743390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04630199A Expired - Lifetime JP4809957B2 (ja) 1999-02-24 1999-02-24 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6482730B1 (ja)
JP (1) JP4809957B2 (ja)
KR (1) KR100618472B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368474B2 (en) 2014-09-11 2016-06-14 J-Devices Corporation Manufacturing method for semiconductor device

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388287B1 (ko) * 1999-06-07 2003-06-19 앰코 테크놀로지 코리아 주식회사 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조방법
US6525424B2 (en) 2000-04-04 2003-02-25 Texas Instruments Incorporated Semiconductor device and its manufacturing method
JP2002190553A (ja) * 2000-12-21 2002-07-05 Toshiba Components Co Ltd 樹脂封止型半導体素子及びその製造方法
JP3486872B2 (ja) * 2001-01-26 2004-01-13 Ｎｅｃセミコンダクターズ九州株式会社 半導体装置及びその製造方法
JP3628971B2 (ja) * 2001-02-15 2005-03-16 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US20020160597A1 (en) * 2001-04-30 2002-10-31 Wen-Kun Yang Wafer level package and the process of the same
JP2002353347A (ja) * 2001-05-24 2002-12-06 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
CN100407422C (zh) 2001-06-07 2008-07-30 株式会社瑞萨科技 半导体装置及其制造方法
WO2003028072A1 (en) * 2001-09-20 2003-04-03 Renesas Technology Corp. Method for manufacturing semiconductor device
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
US20040124546A1 (en) * 2002-12-29 2004-07-01 Mukul Saran Reliable integrated circuit and package
JP2004363380A (ja) * 2003-06-05 2004-12-24 Sanyo Electric Co Ltd 光半導体装置およびその製造方法
JP4488733B2 (ja) * 2003-12-24 2010-06-23 三洋電機株式会社 回路基板の製造方法および混成集積回路装置の製造方法。
JP4537702B2 (ja) * 2003-12-26 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100468612C (zh) 2004-03-25 2009-03-11 株式会社东芝 半导体器件及其制造方法
JP3915992B2 (ja) * 2004-06-08 2007-05-16 ローム株式会社 面実装型電子部品の製造方法
TWI250596B (en) 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
JP4507175B2 (ja) * 2004-09-09 2010-07-21 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5106763B2 (ja) * 2005-08-02 2012-12-26 ローム株式会社 半導体装置
WO2006054606A1 (ja) 2004-11-16 2006-05-26 Rohm Co., Ltd. 半導体装置および半導体装置の製造方法
JP4880218B2 (ja) 2004-12-22 2012-02-22 三洋電機株式会社 回路装置
TWI250629B (en) 2005-01-12 2006-03-01 Ind Tech Res Inst Electronic package and fabricating method thereof
JP2006278610A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US9601474B2 (en) 2005-07-22 2017-03-21 Invensas Corporation Electrically stackable semiconductor wafer and chip packages
KR20080049807A (ko) 2005-10-03 2008-06-04 로무 가부시키가이샤 반도체 장치
US7518230B2 (en) 2005-12-14 2009-04-14 Rohm Co., Ltd Semiconductor chip and semiconductor device
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
KR100703816B1 (ko) 2006-04-21 2007-04-04 삼성전자주식회사 웨이퍼 레벨 반도체 모듈과 그 제조 방법
JP5028988B2 (ja) * 2006-12-13 2012-09-19 ヤマハ株式会社 半導体装置の製造方法
JP2009152245A (ja) 2007-12-18 2009-07-09 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP5638605B2 (ja) * 2009-06-25 2014-12-10 アイメックＩｍｅｃ 生体適合性パッケージング
US8482105B2 (en) * 2010-01-29 2013-07-09 Headway Technologies, Inc. Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
US20120112336A1 (en) * 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
JP2012195388A (ja) * 2011-03-15 2012-10-11 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2015072935A (ja) * 2013-09-03 2015-04-16 太陽誘電株式会社 回路モジュール及びその製造方法
KR102171286B1 (ko) 2014-07-11 2020-10-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
TWI571339B (zh) * 2014-11-05 2017-02-21 國立臺灣科技大學 線導體放電加工用於切割半／非導體的裝置及其方法
CN105140200A (zh) * 2015-07-22 2015-12-09 华进半导体封装先导技术研发中心有限公司 晶圆级凸点封装结构的制作方法
CN110223924A (zh) * 2019-07-15 2019-09-10 珠海格力电器股份有限公司 一种晶圆级封装方法和晶圆

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS629641A (ja) * 1985-07-05 1987-01-17 Nec Yamagata Ltd 半導体装置
JP3297254B2 (ja) * 1995-07-05 2002-07-02 株式会社東芝 半導体パッケージおよびその製造方法
JP3137322B2 (ja) * 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
JP3351706B2 (ja) * 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
US6075280A (en) * 1997-12-31 2000-06-13 Winbond Electronics Corporation Precision breaking of semiconductor wafer into chips by applying an etch process
JP3132478B2 (ja) * 1998-08-20 2001-02-05 日本電気株式会社 半導体装置およびその製造方法
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368474B2 (en) 2014-09-11 2016-06-14 J-Devices Corporation Manufacturing method for semiconductor device

Also Published As

Publication number Publication date
US6482730B1 (en) 2002-11-19
KR100618472B1 (ko) 2006-08-31
JP2000243729A (ja) 2000-09-08
KR20000058170A (ko) 2000-09-25

Similar Documents

Publication Publication Date Title
JP4809957B2 (ja) 半導体装置の製造方法
JP3516592B2 (ja) 半導体装置およびその製造方法
CN110416100B (zh) 具有光栅图案的对准标记及其形成方法
US6841853B2 (en) Semiconductor device having grooves to relieve stress between external electrodes and conductive patterns
JP4131595B2 (ja) 半導体装置の製造方法
US20080003716A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US20070145603A1 (en) Semiconductor chip, mounting structure thereof, and methods for forming a semiconductor chip and printed circuit board for the mounting structure thereof
KR20010029196A (ko) 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
JP3651346B2 (ja) 半導体装置およびその製造方法
JP2001244372A (ja) 半導体装置およびその製造方法
US20110316157A1 (en) Semiconductor device and a method for manufacturing the same
JP2003051569A (ja) 半導体装置及びその製造方法
US8294266B2 (en) Conductor bump method and apparatus
EP2040294A1 (en) Method of manufacturing a semiconductor device
JP4127943B2 (ja) 半導体装置およびその製造方法
JP2006080284A (ja) 半導体装置および半導体装置の製造方法
JP2001244287A (ja) 半導体装置およびその製造方法
US6525424B2 (en) Semiconductor device and its manufacturing method
US6929971B2 (en) Semiconductor device and its manufacturing method
JP2008235573A (ja) 半導体装置及びその製造方法
JP4626008B2 (ja) 半導体装置
KR101059625B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
JP3722784B2 (ja) 半導体装置
JP3917121B2 (ja) 半導体装置の製造方法
JP2010183122A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090915

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100804

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100901

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20101203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110722

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110822

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140826

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term