JPS629641A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS629641A JPS629641A JP60148865A JP14886585A JPS629641A JP S629641 A JPS629641 A JP S629641A JP 60148865 A JP60148865 A JP 60148865A JP 14886585 A JP14886585 A JP 14886585A JP S629641 A JPS629641 A JP S629641A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- insulating films
- along
- insulating film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Wire Bonding (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、％に素子を形成したチップの構造
に関するもので、特にギャグポンドや超薄型パッケージ
に組み込んで信頼度の高い半導体装置を提供するもので
ある。
に関するもので、特にギャグポンドや超薄型パッケージ
に組み込んで信頼度の高い半導体装置を提供するもので
ある。
従来、半導体素子は平担なウェハー上に形成した後に素
子の周囲に形成するスクライブ領域に添ってダイヤモン
ドポイントやカッタープレードで切断分離している。
子の周囲に形成するスクライブ領域に添ってダイヤモン
ドポイントやカッタープレードで切断分離している。
上述した従来の半導体チップの表面外周は、素子の上面
とほぼ同じ高さとなシ、かつ絶縁膜も外周に添って破壊
されているために、後工程に於いてボンディングワイヤ
ーが端部の絶縁膜の破壊した部分に触れるエツジタッチ
と言われる不具合の原因となシ、信頼性を損っている。
とほぼ同じ高さとなシ、かつ絶縁膜も外周に添って破壊
されているために、後工程に於いてボンディングワイヤ
ーが端部の絶縁膜の破壊した部分に触れるエツジタッチ
と言われる不具合の原因となシ、信頼性を損っている。
又ギャグボンディング等の超薄形パッケージに組込む場
合にはこのエツジタッチが歩留を低下させる大きな要因
となっている。さらに、ボンディング時の外周との絶縁
を確保するためにポンディングパッドを内部に形成する
事から、チップサイズが４０〜６０μ程大きくなってし
まうという欠点があった。
合にはこのエツジタッチが歩留を低下させる大きな要因
となっている。さらに、ボンディング時の外周との絶縁
を確保するためにポンディングパッドを内部に形成する
事から、チップサイズが４０〜６０μ程大きくなってし
まうという欠点があった。
本発明は半導体素子を形成したチップ表面の外周部に傾
斜面をもうけ、さらにこの傾斜面から素子上面にかけて
絶縁膜を施している。
斜面をもうけ、さらにこの傾斜面から素子上面にかけて
絶縁膜を施している。
次に１図面を参照して本発明をより詳細に鮫１明する。
第１図は本発明の一実施例の縦断面図である。
半導体チップ１０表面には拡散勢（断面省略）で半導体
素子が形成されており、表面絶縁膜２を介して配線パタ
ーン３が形成されている。この配線パターン３の一部に
金属細線４がボンディングされている。チップｌの表面
端部５には傾斜面が設けられており、その表面には絶縁
膜６が形成されている。この本発明による一実施例は第
２図から１＄５図に示す工程に従って形成される。
素子が形成されており、表面絶縁膜２を介して配線パタ
ーン３が形成されている。この配線パターン３の一部に
金属細線４がボンディングされている。チップｌの表面
端部５には傾斜面が設けられており、その表面には絶縁
膜６が形成されている。この本発明による一実施例は第
２図から１＄５図に示す工程に従って形成される。
まず第２図は、回路パターン形成済みのウェハー断面図
である。つぎに素子と素子の境界線にそってダイヤモン
ドブレード７でＶ溝を形成する。
である。つぎに素子と素子の境界線にそってダイヤモン
ドブレード７でＶ溝を形成する。
この様子を第３図に示す。第４図は、■溝の上及びチッ
プ１０表面の外周にそって、絶縁膜６を形成した様子を
示す。絶縁膜６の形成はＣＶＤ法並びＫＰＲ技術を用い
る事によシ容易に得られる。
プ１０表面の外周にそって、絶縁膜６を形成した様子を
示す。絶縁膜６の形成はＣＶＤ法並びＫＰＲ技術を用い
る事によシ容易に得られる。
第５図は、■溝の底面を切断し、素子を分離した様子を
表わしている。■誇加工は、拡散工程の特定の工程に限
定されなくてもよい。
表わしている。■誇加工は、拡散工程の特定の工程に限
定されなくてもよい。
〔発明の効果〕
以上に説明したように、本発明は、半導体素子を形成し
たチップの表面外周に傾斜面を施し、この傾斜面に絶縁
膜を形成する事によシ、素子外周部に強固な絶縁構造を
持たせる事が出来る。これは後工程のワイヤーボンディ
ングや樹脂封止等の際に発生するワイヤータッチによる
回路不良を回避し、著るしく信頼性を向上させる事が出
来る。
たチップの表面外周に傾斜面を施し、この傾斜面に絶縁
膜を形成する事によシ、素子外周部に強固な絶縁構造を
持たせる事が出来る。これは後工程のワイヤーボンディ
ングや樹脂封止等の際に発生するワイヤータッチによる
回路不良を回避し、著るしく信頼性を向上させる事が出
来る。
又ギャグボンディングを行う場合、リード整形等の付加
工程が不要とな多工程が簡略化され、歩留の向上も期待
される。素子周辺に傾斜を設けた事によシ、切断・分離
の際にチップ外周が破壊される事が著るしく減少しチッ
プ収率が向上する。
工程が不要とな多工程が簡略化され、歩留の向上も期待
される。素子周辺に傾斜を設けた事によシ、切断・分離
の際にチップ外周が破壊される事が著るしく減少しチッ
プ収率が向上する。
又切断面がポンディングパッドよシ一段低い所に形成さ
れるため、パッドそのものをよシ外周に寄せて作る事が
可能となυ、チップサイズの縮少も期待出来る々ど、本
発明の効果は非常に大きい。
れるため、パッドそのものをよシ外周に寄せて作る事が
可能となυ、チップサイズの縮少も期待出来る々ど、本
発明の効果は非常に大きい。
第１図は本発明による半導体装置の一実施例の断面図で
ある。 第２図はパターン形成後のウェハーの断面図である。 第３図Ｌウェハーの素子境界に添ってｖ溝を入れている
様子を示す断面図である。 第４図はＶ纒によって出来だ１１に斜面から卓子上面Ｋ
かけて絶１Ｍ、腺を形成した様子を示す断面図である。 第５図は素子境界に添って切断分離した様子を示す断面
図である。 １・・・・・・半導体チップ、２・・・・・・表面絶＊
ｍ、３・・・・・・配線パターン、４・・・・・・金属
細線、５・・・・・・端部、６・・・・・・絶縁膜、７
・・・・・・ダイヤモンドプレート。
ある。 第２図はパターン形成後のウェハーの断面図である。 第３図Ｌウェハーの素子境界に添ってｖ溝を入れている
様子を示す断面図である。 第４図はＶ纒によって出来だ１１に斜面から卓子上面Ｋ
かけて絶１Ｍ、腺を形成した様子を示す断面図である。 第５図は素子境界に添って切断分離した様子を示す断面
図である。 １・・・・・・半導体チップ、２・・・・・・表面絶＊
ｍ、３・・・・・・配線パターン、４・・・・・・金属
細線、５・・・・・・端部、６・・・・・・絶縁膜、７
・・・・・・ダイヤモンドプレート。
Claims (1)
- 半導体素子のチップ表面外周に傾斜をつけ、該傾斜部を
絶縁膜で被った事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148865A JPS629641A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148865A JPS629641A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629641A true JPS629641A (ja) | 1987-01-17 |
Family
ID=15462463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148865A Pending JPS629641A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386531A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置 |
| JP2000243729A (ja) * | 1999-02-24 | 2000-09-08 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411673A (en) * | 1977-06-27 | 1979-01-27 | Seiko Epson Corp | Semiconductor chip |
-
1985
- 1985-07-05 JP JP60148865A patent/JPS629641A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411673A (en) * | 1977-06-27 | 1979-01-27 | Seiko Epson Corp | Semiconductor chip |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386531A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置 |
| JP2000243729A (ja) * | 1999-02-24 | 2000-09-08 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
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