JP4814943B2

JP4814943B2 - データ送信回路、および送信方法

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Inventors: 久勝山口; 義康土肥; 泰孝田村
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Current assignee: Fujitsu Ltd
Priority date: 2006-08-31
Filing date: 2006-08-31
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Description

本発明は、ＬＳＩの間のデータ送受信、チップ内の複数の素子や回路ブロックの間のデータ送受信、ボード間や筐体間のデータ送受信など、各種のデータ送受信システムにおけるデータ送信回路および送信方法に関する。

一般的に損失が大きい伝送線路や、特性インピーダンスに不連続が存在する伝送線路やケーブルを介してデータ送受信を行う場合には、伝送線路における損失や特性インピーダンスの不連続に起因する信号波形の劣化を補うための等化回路（イコライザ）が用いられる。伝送線路における損失は符号間干渉（インター・シンボル・インターフェァレンス）ＩＳＩ成分を受信波形に生じさせ、特性インピーダンスの不連続は反射成分を生じさせる。

図１は、バックプレーンを介したデータ送受信システムの従来例である。送信回路の出力波形と受信回路への入力波形とが示されているが、ＩＳＩ成分と反射成分のために受信回路への入力波形に崩れが生じている。

図２は、データ送受信システムにおける受信回路の従来例の構成ブロック図である。同図において、送信回路（Ｔｘ）１００から伝送線路１０１を介して伝送される送信データは、受信回路（Ｒｘ）１０２の内部のデシージョン・フィードバック・イコライザ（ＤＦＥ）１０５に対する入力データＲＸ＿ＩＮとして与えられる。このＤＦＥ１０５は、代表的な等化回路としてのＩＩＲ（インフィニット・インパルス・レスポンス）フィルタに相当する等化回路であり、このＤＦＥ１０５の出力データＲＤＴは、デマルチプレクサ１０６によってシリアルデータからパラレルデータに変換され、出力データＲＸ＿ＯＵＴとして受信回路１０２から出力される。ＤＦＥ１０５は、入力信号の論理値を判定するデシージョン回路の出力を利用してＩＩＲフィルタを構成するものであるが、その詳細については後述する。

図２の送信回路１０２の内部のクロック・リカバリー・ユニット１０７は、出力データの時間的揺らぎを検出し、その検出結果を位相コードとしてクロック位相調整回路１０８に出力する。クロック位相調整回路１０８はクロックの位相を調整し、データの時間的中心位置でのサンプリングを可能とするための調整後のクロックをＤＦＥ１０５に与えるものである。分周回路１０９は、デマルチプレクサ１０６によって、例えば１０ＧＨｚのシリアルデータを３３０ＭＨｚのパラレルデータに変換する場合に必要なクロックを生成するものである。

図３は、図２のデシージョン・フィードバック・イコライザ（ＤＦＥ）１０５の構成例である。同図においてＤＦＥは、基本的にはフリップ・フロップ（ＦＦ）によって構成されるデシージョン回路１１１、その後段に直列に接続されるｎ−１個のＦＦ１１２_１から１１２_ｎ−１、デシージョン回路１１１を含むすべてのＦＦの出力を増幅する増幅器１１４_１から１１４_ｎ、伝送線路１０１から入力される入力データＲＸ＿ＩＮから、すべての増幅器１１４_１から１１４_ｎまでの出力を減算する減算器１１５によって構成されている。

図３のＤＦＥの動作について図４、図５を用いて説明する。図４は、伝送線路のパルス応答測定方式の一例の説明図である。同図において送信回路１００から、伝送線路１０１を介して単一のパルス、すなわちユニット・パルスが送られ、受信回路１０２の入力側に備えられるモニタ１２０によって応答波形が測定される。ここで送信回路１００から出力されるユニット・パルスはデータ“１”に対応する高さを持ち、その幅は１ユニット・インターバルである。このユニット・インターバル（ＵＩ）は、データ転送レートに対応するクロックの１周期分の長さであり、例えばクロック周波数が５ＧＨｚであるとすると、１ユニット・インターバル（ＵＩ）は２００ｐｓとなる。なおこのようなユニット・パルスを伝送線路１０１に入力した場合の受信回路１０２の入力側における応答を、簡単のために以後の説明では“ユニット・パルス応答”と呼ぶことにする。

図５は、このユニット・パルス応答の例である。同図においては、伝送線路１０１へのユニット・パルス入力時点を時刻０として、ユニット・インターバルＵＩを単位とする時間に対応してユニット・パルス応答の波形が示されている。最初のピークの高さａ_０は入力ユニット・パルスに対する本来の応答成分であり、この成分ａ_０の近くの成分ａ_１からａ_３は前述のＩＳＩ成分であり、またピークａ_０から離れた位置にあるａ_ｎ−１、ａ_ｎ、ａ_ｎ＋１．．．の成分が反射成分である。

図３においてデシージョン回路１１１は、このユニット・パルス応答に相当する入力信号データの論理値を判定し、その結果としてＨ、またはＬのデータを出力し、そのデータは後段のＦＦ１１２_１から１１２_ｎ−１の間で１クロック毎にシフトされ、すべてのＦＦの出力に増幅器１１４_１から１１４_ｎまでの増幅度ａ_１からａ_ｎが乗算され、乗算結果が入力データＲＸ＿ＩＮから減算器１１５によって減算される。増幅率ａ_１からａ_ｎはタップ係数と呼ばれ、図５の各成分の値に相当する。すなわちＤＦＥ１０５は、干渉成分に対応する振幅値をタップ係数として持ち、過去の入力信号による干渉成分を現在の入力信号から差し引くものであるが、さらなる詳細については次の文献に記述されている。
Ｎ．Ｋｒｉｓｈｎａｐｕｒａｅｔａｌ．"Ａ５Ｇｂ／ｓＮＲＺＴｒａｎｓｃｅｉｖｅｒｗｉｔｈＡｄａｐｔｉｖｅＥｑｕａｌｉｚａｔｉｏｎｆｏｒＢａｃｋｐｌａｎｅＴｒａｎｓｍｉｓｓｉｏｎ"，ＩＥＥＥＩｎｔ．Ｓｏｌｉｄ − ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆ．，ｐｐ．６０，６１，５８５，Ｆｅｂ．，２００５ＪａｎＷ．Ｍ．Ｂｅｒｇｍａｎｓ，"ＤＩＧＩＴＡＬＢＡＳＥＢＡＮＤＴＲＡＮＳＭＩＳＳＩＯＮＡＮＤＲＥＣＯＲＤＩＮＧ"，Ｃｈａｐ．６，ｐｐ．２６５−３００，ＫｌｕｗｅｒＡｃａｄｅｍｉｃＰｕｂｌｉｓｈｅｒｓ，１９９６．

以上のようにデシージョン・フィードバック・イコライザを構成するＩＩＲフィルタは、従来においては受信回路側に備えられている。このＩＩＲフィルタは伝送線路やケーブルにおける損失に起因するＩＳＩ成分や、受信回路の入力側における特性インピーダンスの不連続（終端抵抗のミスマッチ）による反射成分の除去などには有効である。しかしながら伝送線路やケーブルの途中に特性インピーダンスの不連続点が存在するような場合には、その不連続点における反射成分は受信回路側のみではなく、送信回路側にも伝達される。この送信回路側に伝達される反射成分は送信回路側で除去することが有効であるが、従来は送信回路側にＩＩＲフィルタが備えられておらず、送信回路側でこの反射成分を除去することはできないという問題点があった。

また一般的にも、ＩＩＲフィルタは受信回路側に備える方が有利と考えられていた。前述のように受信回路は入力シリアルデータをパラレルデータに変換して出力するが、そのためのデマルチプレクサを構成するフリップ・フロップが、現時点における入力データのみならず、その入力データを基準とする過去数ビットのデータを保有している。そこでこれらのフリップ・フロップの出力データを利用してＩＩＲフィルタを構成することによって、追加すべき回路素子の数を最小限に抑えながら、反射成分を抑制することができる等化回路が搭載可能である。

しかしながら近年ユーザのニーズに応じて、様々な形態の伝送線路やケーブルの構成に対応した受信回路が必要となっている。このためＩＩＲフィルタのタップ係数を自動的に決める適応等化回路の開発が盛んに行われている。この適応等化回路に含まれるタップ係数を算出するアルゴリズムを実現する制御回路は一般的に規模が大きく、受信回路内に適応等化のための制御回路を搭載することは非常に困難になっているという問題点があった。これに対して送信回路側は受信回路側に比べて、ＩＩＲフィルタを搭載するための回路増大に対してマージンがあると考えられる。

さらに受信回路側では、ビット・エラー・レートが高いデータを受信する場合も存在し、この場合には誤った論理データに基づいてＩＩＲフィルタのタップ係数の計算が行われるために、ＩＩＲフィルタを用いることによって入力信号波形がより劣化する可能性があるという問題点があった。これに対して送信回路側が有する論理データは常に正しいと考えられ、送信回路にＩＩＲフィルタを備えることによって、タップ係数の計算が正確となり、常に正しく反射成分の抑制が行われるものと期待される。

本発明の目的は、伝送線路やケーブル上の特性インピーダンスの不連続に起因する反射成分を抑制するためのＩＩＲフィルタをデータ送信回路側に備えることによって、正確な反射抑制を可能とするとともに、データ受信回路側の回路規模増大を防止することである。

本発明のデータ送信回路は、伝送回路を介して受信側にデータを送信する回路であり、少なくとも反射抑制成分生成回路と、データ出力回路とを備える。
反射抑制成分生成回路は、伝送路上に存在する特性インピーダンスの不連続に起因する反射を抑制するための反射抑制成分を生成するものであり、データ出力回路は受信側に現時点で送信すべきデータに加えて、反射抑制成分を増幅して伝送線路に出力するものである。

本発明においては、反射抑制成分生成回路と、データ出力回路の内部の一部の増幅回路と加算回路とがＩＩＲフィルタを構成することによって、伝送線路やケーブル上の特性インピーダンスの不連続に起因する反射成分を正しく抑制することが可能となる。

バックプレーンを介したデータ送受信系の説明図である。受信回路の従来例の構成を示すブロック図である。図２のデシージョン・フィードバック・イコライザの構成例の回路図である。伝送線路のパルス応答測定方式の説明図である。図４の方式を用いたパルス応答波形の例である。本発明のデータ送信回路の原理構成ブロック図である。本発明におけるデータ送受信方式の基本説明図である。第１の実施例における送信回路の構成ブロック図である。図８におけるメイン・データ・パス回路の構成ブロック図である。図９の回路の動作例のタイミングチャートである。図８のリフレクション・データ・パス回路の構成ブロック図である。図１１の回路の動作例のタイミングチャートである。図８の出力ドライバの構成回路図である。第２の実施例における送信回路の構成ブロック図である。図１４におけるメイン・データ・パス回路の構成ブロック図である。図１５の回路の動作例のタイミングチャートである。図１４のリフレクション・データ・パス回路の構成ブロック図である。図１７の回路の動作例のタイミングチャートである。第３の実施例における送信回路の構成ブロック図である。受信回路入力側におけるデータアイ波形の例（その１）である。受信回路入力側におけるデータアイ波形の例（その２）である。

図６は、本発明のデータ送信回路の原理構成ブロック図である。同図においてデータ送信回路１は、反射抑制成分生成回路２、データ出力回路３、およびプリエンファシス成分生成回路４を備える。

反射抑制成分生成回路２は、後述する実施例においてはリフレクション・データ・パス回路であり、例えば複数のフリップ・フロップ、およびセレクタによって構成され、過去の送信データを時間的に遅延させて、伝送線路上に存在する特性インピーダンスの不連続に起因する反射を抑制するための反射抑制成分として出力するものである。

データ出力回路３は、例えば出力ドライバであり、受信側に現時点で送信すべきデータを、例えばメイン・ドライバによって増幅し、また反射抑制成分をリフレクション・キャンセレーション用サブ・ドライバによって増幅し、それらの増幅結果を電流的に加算して伝送線路に出力するものである。

さらにプリエンファシス成分生成回路４は、伝送線路などの損失による符号間干渉を抑制するためのプリエンファシス成分を生成する、例えばメイン・データ・パス回路であり、例えば複数のフリップ・フロップによって構成され、現時点で受信側に送信すべきデータに加えて、過去の送信データを時間的に遅延させて出力するものである。この出力に対応して、データ出力回路３は、前述のように、その内部のメイン・ドライバによって現時点の出力データを増幅し、プリエンファシス用サブ・ドライバによって時間的に遅延したデータを増幅し、前述の反射抑制成分の増幅結果と電流的に加算し、伝送線路に出力する。

図７は、本発明の反射成分抑制方式を用いるデータ送受信システムの基本構成図である。同図において、送信回路（Ｔｘ）５と受信回路（Ｒｘ）６との間に特性インピーダンスの不連続７が存在するが、本発明においては送信側に反射成分を除去するためのリフレクション・キャンセレーション８を備え、送信回路５とリフレクション・キャンセレーション８の出力を加算器９によって加算し、伝送線路に出力することによって、不連続７に起因する反射成分、すなわち伝送線路やケーブルの途中における不連続点からの反射成分を効率よく除去することができる。

これによって受信回路６側における回路規模の増大という問題点が避けられるとともに、受信回路６の設計の自由度が大きくなる。また送信回路５側で送信に用いるデータの論理値は常に正しく、このデータに基づいて行われるリフレクション・キャンセレーション８のためのＩＩＲフィルタ内の計算結果も常に妥当であり、正しい反射抑制を行うことができる。

図８は、本発明の第１の実施例における送信回路の構成ブロック図である。同図において送信回路１０は、試験用の擬似信号を発生するＰＲＢＳ（プシュード・ランダム・ビット・シーケンス）データパターン生成回路１１、２つのセレクタ１２、１３、先入れ先出しメモリ（ＦＩＦＯ）１４、マルチプレクサ１５、分周回路１６、メイン・データ・パス回路１７、リフレクション・データ・パス回路１８、および出力ドライバ１９を備え、分周回路１６は、例えば送信回路１０の外部のＰＬＬ回路２０に接続されている。

セレクタ１２は、ＰＲＢＳデータパターン生成回路１１の出力、または外部から与えられる送信用のパラレルデータとしてのユーザデータのいずれかを選択して出力する。ＰＲＢＳデータパターン生成回路１１は、ＰＬＬ回路２０によって生成されたクロックの、分周回路１６による分周結果としての低速クロックに同期して動作する。

セレクタ１３は、セレクタ１２に与えられるユーザデータと同期したクロックとしてのユーザクロックと、分周回路１６によって出力される低速クロックのいずれかを選択して出力するが、セレクタ１２とセレクタ１３の選択制御は、外部から与えられるデータ・セレクタ・シグナルによって制御される。

セレクタ１２、および１３の出力は、先入れ先出しメモリ（ＦＩＦＯ）１４に与えられる。このＦＩＦＯ１４は、クロック乗せ換えを目的とするものであり、外部から与えられるユーザデータ、またはＰＲＢＳデータパターン生成回路１１の出力する試験用データを、分周回路１６の出力する低速クロックに同期させてマルチプレクサ１５に出力する。マルチプレクサ１５によってシリアル化されたデータ（ＭＵＸＤＴ）は、メイン・データ・パス回路１７と、リフレクション・データ・パス回路１８とに与えられる。

メイン・データ・パス回路１７は、後述するようにシリアルデータＭＵＸＤＴを１クロック単位に遅延させる複数のフリップ・フロップによって構成され、出力ドライバとともに等化回路の１つの機能としてのプリエンファシス機能を実現するものである。プリエンファシス機能は、前述の符号間干渉（ＩＳＩ）成分をキャンセルしてデータに含まれる高周波成分を強調し、図５で説明したデータ振幅ａ_０のピークの立ち上がりをより急峻にするものである。

リフレクション・データ・パス回路１８は、後述するように複数のセレクタと多数のフリップ・フロップによって構成され、出力ドライバ１９とともに伝送線路やケーブルの途中におけるインピーダンスの不連続点からの反射成分を除去するためのＩＩＲフィルタを構成するものである。

出力ドライバ１９は、伝送線路に送信（Ｔｘ）データを出力するものであるが、後述するようにメイン・データ・パス回路１７から出力される現在時刻の送信データに対応するメイン・ドライバと、メイン・データ・パス回路１７、リフレクション・データ・パス回路１８によって出力される複数の遅延信号成分に対応する複数のサブ・ドライバを備えている。

図９は、図８におけるメイン・データ・パス回路１７の構成を示す。メイン・データ・パス回路１７は、図８のマルチプレクサ１５の出力するデータＭＵＸＤＴが入力される三段のフリップ・フロップ（ＦＦ）２２_ａから２２_ｃによって構成されている。これら３個のＦＦ２２_ａから２２_ｃは、ＰＬＬ回路２０の出力する高速クロックの立ち上がりエッジに同期して入力データを取り込むものである。この高速クロックＣＬＫの周波数は、例えば送信回路１０の出力データレートに相当するものであり、出力Ｔｘデータのレートが５Ｇｂ／ｓであればＣＬＫの周波数は５ＧＨｚである。

図９のメイン・データ・パス回路の動作について図１０のタイミングチャートを用いて説明する。マルチプレクサ１５から出力されるデータＭＵＸＤＴは、そのまま現在時刻の送信データｘ［ｎ］として用いられる。ＦＦ２２_ａから出力されるデータは、現在時刻の送信データを１クロック分遅延（Ｄ）させたＤ^１ｘ［ｎ］となり、同様にＦＦ２２_ｂからはＤ^２ｘ［ｎ］、ＦＦ２２_ｃからはＤ^３ｘ［ｎ］が出力され、メイン・データ・パス回路１７からは、現在時刻の送信データｘ［ｎ］とともに、ｘ［ｎ］を基準とした過去３クロック分、すなわち過去３ＵＩ分のデータが出力される。

図１１は、図８のリフレクション・データ・パス回路１８の構成ブロック図である。同図においてリフレクション・データ・パス回路１８は、６個のセレクタ２６_ａから２６_ｆ、これらのセレクタの前段に備えられるそれぞれ複数の６個のＦＦ群２５_ａから２５_ｆ、セレクタ２６_ｆの出力が、順次入力される７段のＦＦ２８_ａから２８_ｇによって構成されている。ここで例えばＦＦ群２５_ａの２ＦＦ、２５_ｂの４ＦＦはそれぞれ２個のＦＦ、４個のＦＦが直列接続されていることを示す。他の８ＦＦ２５_ｃなどについても同様である。

図１１における各セレクタ２６_ａから２６_ｆに対する選択制御信号として、外部からセレクタ・シグナルが与えられるが、このリフレクション・データ・パス回路の動作について図１２のタイミングチャートを用いて説明する。図８のマルチプレクサ１５から出力されたデータＭＵＸＤＴは、２ＦＦ２５_ａによって２クロック分遅延させられた信号ＤＬＹ２ＤＴとしてセレクタ２６_ａに与えられる。セレクタ２６_ａから２６_ｆは、外部から与えられるセレクタ・シグナルに従ってそれぞれ２つの入力の何れかを選択して出力することになり、最終段のセレクタ２６_ｆの出力信号は、このセレクタ・シグナルの値に対応してマルチプレクサ１５の出力データＭＵＸＤＴとしてのｘ［ｎ］を、一般的にＮクロック分だけ遅延させたＤ^Ｎｘ［ｎ］として表現される。

セレクタ２６_ｆの出力データは７段のＦＦ２８_ａから２８_ｇに順次入力され、結果としてリフレクション・データ・パス回路１８からは、セレクタ２６_ｆの出力としてのＤ^Ｎｘ［ｎ］から、その信号を１クロック分ずつ遅延させた信号としてのＤ^Ｎ＋１ｘ［ｎ］からＤ^Ｎ＋７ｘ［ｎ］までの信号が出力される。すなわちリフレクション・データ・パス回路１８からは、現在の送信信号ｘ［ｎ］をＮクロック分だけ遅延させたＤ^Ｎｘ［ｎ］と、この信号を基準とした過去７ＵＩ分のデータが出力されることになる。

図１３は、図８の出力ドライバ１９の構成回路図である。同図において出力ドライバ１９は、１個のメイン・ドライバ３１、３個のプリエンファシス用サブ・ドライバ３２、８個のリフレクション・キャンセレーション用サブ・ドライバ３３、および２つの抵抗３４、３５によって構成されている。ここで合計１２個のドライバは基本的に同一の差動増幅器によって構成され、各ドライバに対するゲインの制御は、外部から与えられるバイアス・コントロール・シグナルによって、各ドライバのバイアス電流を調整することによって行われる。

図１３においてメイン・ドライバ３１は、図９のメイン・データ・パス回路１７の出力のうちの現在時刻の送信データｘ［ｎ］に対応するドライバであり、またプリエンファシス用サブ・ドライバ３２、すなわち３個のサブ・ドライバ３２はＦＦ２２_ａから２２_ｃの出力する、現在時刻の送信データｘ［ｎ］を基準とした過去３ＵＩ分のデータに対応するドライバであり、さらにリフレクション・キャンセレーション用サブ・ドライバ３３、すなわち８個のサブ・ドライバ３３は図１１のリフレクション・データ・パス回路１８によって出力されるＤ^Ｎｘ［ｎ］からＤ^Ｎ＋７ｘ［ｎ］に対応するドライバであり、合計１２個のドライバの出力はそれぞれ抵抗３４、３５に接続され、電流の加算が行われる。なお各ドライバのゲインの制御はＩＩＲフィルタのタップ係数の調整に相当する。

以上のように第１の実施例によれば、メイン・データ・パス回路１７の出力のうちで、現在時刻の送信データがメイン・ドライバ３１を介して、またプリエンファシス機能を実現するためのデータ成分がプリエンファシス用サブ・ドライバ３２を介して、さらに伝送線路やケーブル上の特性インピーダンスの不連続に起因する反射成分を除去するための反射抑制成分がリフレクション・キャンセレーション用サブ・ドライバ３３を介して、出力ドライバ１９から出力されることになる。

次に本発明の第２の実施例について図１４から図１８を用いて説明する。この第２の実施例は、実際のインプリメントを比較的容易にするための実施例であり、送信回路における内部信号のデータとクロックの周波数を、実際の送信データのデータレートに対応する周波数より低く抑えることによって、回路規模の増加はあるものの、より実現しやすいものとなる。

図１４は、第２の実施例における送信回路の構成ブロック図である。同図を第１の実施例に対する図８と比較すると、図８ではマルチプレクサ１５の出力がそのまま同時にメイン・データ・パス回路１７とリフレクション・データ・パス回路１８とに出力されるのに対して、図１４ではマルチプレクサ３７が４入力、２出力の動作を行い、一方の出力ＭＵＸＤＴ０がメイン・データ・パス回路１７とリフレクション・データ・パス回路１８とにそのまま与えられるのに対して、他方の出力は新たに追加されたフリップ・フロップ３８に与えられている点が基本的に異なっている。

またメイン・データ・パス回路１７、リフレクション・データ・パス回路１８、フリップ・フロップ３８などに与えられるクロックとして、前述のように、第１の実施例における５ＧＨｚの半分、すなわち２．５ＧＨｚの周波数の２相クロックが用いられる。ＰＬＬ回路３６から出力される２相クロックのうちＣＬＫ０を正相クロックとすると、ＣＬＫ１８０は逆相、すなわち１８０度位相のずれたクロックであり、メイン・データ・パス回路１７、リフレクション・データ・パス回路１８に対してはこれらの２相クロックＣＬＫ０／ＣＬＫ１８０が与えられるのに対して、フリップ・フロップ３８に対してはＣＬＫ１８０だけが与えられる。

さらに図１４の送信回路内のメイン・データ・パス回路１７、リフレクション・データ・パス回路１８の構成要素としてのフリップ・フロップの中には、クロックの立ち上がりエッジに同期して入力データを取り込むフリップ・フロップと、クロックの立下りエッジに同期して入力データを取り込むフリップ・フロップの２種類が用いられ、この点もすべてのフリップ・フロップがクロックの立ち上がりエッジでデータを取り込むものであった第１の実施例との相違となる。その詳細については後述する。

図１５は、図１４の送信回路の内部のメイン・データ・パス回路１７の構成ブロック図である。このメイン・データ・パス回路１７に対しては、図１４で説明したようにマルチプレクサ３７からの出力の１つのＭＵＸＤＴ０と、フリップ・フロップ３８の出力としてのＭＵＸＤＴ１８０とが入力され、またクロック信号として２相クロックＣＬＫ０、およびＣＬＫ１８０が与えられる。

メイン・データ・パス回路１７は、それぞれ６個のフリップ・フロップによって構成される２つのＦＦ群３９_１、３９_２と、８入力、４出力のセレクタ４４によって構成される。ＦＦ群３９_１はタイミング調整用の直列に接続された３個のＦＦ４０_ａから４０_ｃ、およびその後段の３つのＦＦ４１_ａから４１_ｃによって構成されている。タイミング調整用の３つのＦＦ４０_ａから４０_ｃは、後述するリフレクション・データ・パス回路１８の詳細構成において、インプリメント上必要なＦＦとして挿入される３つのＦＦに対応するものであり、出力データのタイミングを合わせるためのものである。

後段の３つのＦＦ４１_ａから４１_ｃのうちで、２つのＦＦ４１_ａと４１_ｃはクロックの立下りエッジで入力データを取り込む、すなわち負論理で動作するＦＦであり、これに対してＦＦ４１_ｂ、タイミング調整用の３つのＦＦ４０_ａから４０_ｃは、すべてクロックの立ち上がりエッジで入力データを取り込むＦＦである。またクロック信号としては、２相クロックのうち、ＣＬＫ０がＦＦ群３９_１とセレクタ４４に、逆相のＣＬＫ１８０がＦＦ群３９_２に与えられる。

図１５のメイン・データ・パス回路１７の動作について図１６のタイミングチャートを用いて説明する。前述のように図１５のＦＦ群３９_１に対しては入力データとしてＭＵＸＤＴ０が与えられ、図１４のマルチプレクサ３７から出力される１個おきのデータＤ０、Ｄ２、Ｄ４，．．．がタイミング調整用の３個のＦＦ４０_ａから４０_ｃの間で順次シフトされ、２相クロックのうちの正相クロックＣＬＫ０の４周期目に、最初のデータＤ０がデータＤＴ０としてセレクタ４４に与えられる。

このデータＤＴ０は、２つのＦＦ４１_ａと４１_ｂにも入力されるが、ＦＦ４１_ａは負論理で動作するものであり、クロックＣＬＫ０の立下りエッジでＦＦ４１_ａに取り込まれ、データＤＴ０＿Ａとしてセレクタ４４に与えられる。一方ＦＦ４１_ｂに入力されるデータＤ０は、クロックＣＬＫ０の５周期目の立ち上がりエッジでＦＦ４１_ｂに取り込まれ、データＤＴ０＿Ｂとしてセレクタ４４に出力される。さらにこのデータＤ０は同時にＦＦ４１_ｃに入力され、ＣＬＫ０の５周期目の立下りエッジで取り込まれ、データＤＴ０＿Ｃとしてセレクタ４４に出力される。以後のデータＤ２以降のＦＦ間でのシフト、およびセレクタ４４への出力動作は同様であり、その説明を省略する。

一方ＦＦ群３９_２に入力されるデータＭＵＸＤＴ１８０は図１４で説明したようにＦＦ３８の出力であり、ＦＦ３８はマルチプレクサ３７から出力される１個おきのデータＤ１、Ｄ３、Ｄ５，．．を２相クロックのうちの逆相クロックＣＬＫ１８０の立ち上がりエッジで取り込み、取り込まれたデータはタイミング調整用の３個のＦＦ４２_ａから４２_ｃの間で順次シフトされ、そして最初のデータＤ１は逆相クロックＣＬＫ１８０の４周期目にＤＴ１８０としてセレクタ４４に出力される。以下の動作はＦＦ群３９_１に対すると同様であり、その説明を省略する。

セレクタ４４からのデータの最初の出力タイミングは正相クロックＣＬＫ０の６周期目の立ち上がりエッジとなる。この時点から６個のＦＦ４１_ａから４１_ｃ、４３_ａから４３_ｃの保持するデータが出力されており、最初の出力タイミングでは現在時点の出力データｘ［ｎ］としてＦＦ４２_ｃの出力するデータＤ３、１クロック周期遅れたデータＤ^１ｘ［ｎ］としてＦＦ４１_ａの出力するＤ２、２クロック周期分遅れたデータＤ^２ｘ［ｎ］としてＦＦ４３_ｂの出力するデータＤ１、３クロック周期分遅れたデータＤ^３ｘ［ｎ］としてＦＦ４１_ｃの出力するデータＤ０が出力される。これによって現在の出力データｘ［ｎ］と、ｘ［ｎ］を基準とした過去３ＵＩ分のデータが出力される。

図１７は、図１４のリフレクション・データ・パス回路１８の詳細構成回路図である。同図においてリフレクション・データ・パス回路は、図１５のメイン・データ・パス回路と同様に、図１４のセレクタ３７の出力データＭＵＸＤＴ０と正相クロックＣＬＫ０が与えられる回路ブロック４５_１、ＦＦ３８の出力としてのＭＵＸＤＴ１８０と、逆相クロックＣＬＫ１８０が与えられる回路ブロック４５_２、およびクロック信号として正相クロックＣＬＫ０が与えられる１６入力、８出力のセレクタ５５によって構成されている。

図１７において、例えば回路ブロック４５_１の入力側のそれぞれ１つ以上のＦＦによって構成される６個のＦＦ群４６_ａから４６_ｆ、６段のセレクタ４７_ａから４７_ｆを含む部分の構成は第１の実施例に対する図１１の入力側の構成と部分的に類似している。また出力側の６個のＦＦ４９_ａから４９_ｇまでの構成は、図１５のメイン・データ・パス回路１７の内部の、例えば３つのＦＦ４１_ａから４１_ｃの構成に類似している。

明らかに異なる構成として、３つのＦＦ４８_ａから４８_ｃがそれぞれ２段接続のセレクタの後に追加されている。これら３つのＦＦはインプリメントの都合上挿入されているものである。回路ブロック４５_１の内部で、例えば点ａから点ｃまでのデータ転送パスを考え、この転送パスの中の４つのセレクタ４７_ｃから４７_ｆがすべて上側のデータパスを選択した場合を考える。この時ＦＦ４８_ｂ、および４８_ｃが存在しない場合には、１クロック周期内で点ａから点ｃまでデータ転送を行う必要がある。ここではこのデータパスは４つのセレクタによって構成され、このデータパスに対して直列に接続される組合せ論理回路を経由して行われる必要があり、そのような組合せ論理回路の数が多くなると、クロック１周期以内で点ａから点ｃまでデータを転送することは不可能となる。そのためこのようなデータパスにおけるデータ転送を確実に行うために、セレクタ２段毎にタイミング調整用のＦＦ４８_ａから４８_ｃが挿入されている。すなわちこれらのＦＦ４８_ａから４８_ｃは、図１５の例えばＦＦ群３９_１の内部の３つのＦＦ４０_ａから４０_ｃに対応するものである。なお、ここではセレクタ２段毎にタイミング調整用のＦＦが挿入されているが、これについては当然インプリメントのテクノロジに依存する。

図１７においては２つの回路ブロック４５_１、４５_２が図１５のメイン・データ・パス回路１７と同様に備えられており、このため第１の実施例に対する図１１と比較すると、１つ以上のＦＦによって構成される６個のＦＦ群４６_ａから４６_ｆをそれぞれ構成するＦＦの数が、図１１の６個のＦＦ群２５_ａから２５_ｆの各ＦＦ群のＦＦの数のそれぞれ半分になっている。またここには図示していないが５個のＦＦ群４６_ｂから４６_ｆを構成するＦＦは、それぞれそのＦＦ群のうちの半数のＦＦが正論理で動作し、半分は負論理で動作するＦＦによって構成され、図１５の２つのＦＦ４１_ｂと４１_ｃのように、正論理と負論理のＦＦが交互に１つずつ接続される形式となっている。

図１７のリフレクション・データ・パス回路１８の動作について図１８のタイミングチャートを用いて説明する。図１７において、例えば回路ブロック４５_１に入力されるデータＭＵＸＤＴ０が入力されてからＦＦ４８_ｃから出力されるまでの遅延時間は、第１の実施例に対する図１１におけると同様に、各セレクタ４７_ａから４７_ｆに与えられる選択制御信号、すなわちセレクタ・シグナルによって決定される。ここではこの遅延時間は、例えば第１の実施例に対応する図１１と同様に、２つの回路ブロック４５_１、４５_２全体でＮクロック周期分とする。

例えば回路ブロック４５_１の内部のＦＦ４８_ｃに最初に取り込まれたデータＤ０は、データＲＦＤＴ０＿Ａとしてセレクタ５５に出力される。このデータは同時にＦＦ４９_ａにも入力され、クロックの立下りエッジ、すなわちクロック周期で半周期後に、ＦＦ４９_ａからＲＦＤＴ０＿Ｂとしてセレクタ５５に出力される。以後の動作は図１６に対すると同様であるので、その詳細な説明は省略する。

回路ブロック４５_２側でも同様の動作が行われる。回路ブロック４５_２に対しては、図１５のＦＦ群３９_２に対すると同様に、図１４のＦＦ３８の出力するデータＭＵＸＤＴ１８０、クロックとして逆相クロックＣＬＫ１８０が与えられ、外部から与えられるセレクタ・シグナルによって決定される遅延時間の後に、最初の入力データＤ１がＦＦ５３_ｃからデータＲＦＤＴ１８０＿Ａとしてセレクタ５５に出力され、またその半クロック周期後にＦＦ５４_ａからデータＲＦＤＴ１８０＿Ｂとしてセレクタ５５に出力される。

図１６におけると同様に、２つの回路ブロック４５_１、４５_２の中からそれぞれ８個のデータがセレクタ５５に与えられた時点で、セレクタ５５はクロックＣＬＫ０の立ち上がりエッジに同期して１６個のデータから８個を選択し、後段の出力ドライバ１９に出力する。最初に出力される８個のデータはＤ^Ｎｘ［ｎ］に相当するＤ７、およびＤ^Ｎｘ［ｎ］を基準とした過去７ＵＩ分のデータ、Ｄ６からＤ０までである。

メイン・データ・パス回路１７、およびリフレクション・データ・パス回路１８の後段の出力ドライバ１９の構成は第１の実施例に対する図１３と同一であり、その説明を省略する。

図１９は、第３の実施例における送信回路の構成ブロック図である。この第３の実施例では、例えば第１の実施例よりも伝送線路やケーブル上の特性インピーダンスの不連続点からの反射をより効率的に抑制するために、リフレクション・データ・パス回路から出力される反射抑制成分データの出力タイミングを微調整可能とする目的でフェーズ・インタポレータ（ＰＩ）６０が、図８の構成に加えて追加されている。

すなわち図５で説明したように、伝送線路１０１からの反射成分は一般的に本来の出力データ、すなわちピークａ_０の位置から時間的に遅れているが、この遅れは伝送線路やケーブルの長さなどに依存するものである。そこでリフレクション・データ・パス回路１８が出力する反射抑制用のデータ成分の出力タイミングを、この反射成分の時間的位置にあわせることによって、反射抑制をより有効に行うことが可能となる。

図１９の第３の実施例では、送信回路の外部のＰＬＬ回路６１は第２の実施例で説明した正相クロック、すなわち０度位相のクロック、および逆位相、すなわち１８０度位相のクロックに加えて、正相クロックと９０度位相のずれた９０度位相のクロック、および正相クロックと２７０度位相がずれた２７０度位相のクロック、すなわち４相クロックを送信回路に供給するものとする。

送信回路の内部では、供給される４相クロックのうちで０度位相のクロックは第１の実施例に対する図８におけると同様にメイン・データ・パス回路１７に与えられるが、リフレクション・データ・パス回路１８にはＰＩ６０の出力するクロックが供給される。ＰＩ６０は４相クロックの入力に対応して、補間によって任意の位相のクロックを生成し、そのクロックがリフレクション・データ・パス回路１８に供給されることによって、反射抑制用のデータ成分の出力位相、すなわち出力タイミングの微調整が行われ、反射抑制がより高精度に行われる。

最後に本発明の効果について図２０、および図２１を用いて説明する。これらの図は前述の第２の実施例に対応して得られたものであり、５Ｇｂ／ｓのデータ転送レートを用いて、図４の受信回路（Ｒｘ）１０２の入力側のモニタの位置で得られたデータアイ波形である。そして伝送線路側からの反射成分が送信回路側に到達するように、伝送線路の本来の特性インピーダンス５０Ωと異なる終端抵抗を、図４のモニタの位置に接続した場合の波形例である。

図２０は終端抵抗の値を２２Ωとしたものであり、（ａ）はメイン・データ・パス回路、すなわちプリエンファシス機能と、リフレクション・データ・パス回路、すなわち反射抑制機能のいずれも使用しない場合の波形であり、（ｂ）はプリエンファシスの機能のみを有効にした場合、（ｃ）はプリエンファシスの機能と反射抑制の機能の両方を有効にした場合の波形である。図２１は終端抵抗の値を２００Ωとした場合の波形を示し、いずれの終端抵抗を用いても、送信回路側にＩＩＲフィルタを備えることによって、反射抑制が有効に行われることが明らかとなった。

Claims

伝送線路を介して受信側にデータを送信する送信回路であって、
該伝送線路上に存在する特性インピーダンスの不連続に起因する反射を抑制するための反射抑制成分を生成する反射抑制成分生成回路と、
該反射抑制成分と前記受信側に現時点で送信すべきデータとを増幅して、前記伝送線路に出力するデータ出力回路と
を備え、
前記反射抑制成分生成回路は、正相クロックで動作する第１回路と逆相クロックで動作する第２回路とを含み、
前記第１回路および前記第２回路は、
第１セレクタと複数の第２セレクタとを含み、
前記第１セレクタは、前記データと前記データを遅延させた遅延データとの何れかを選択し、
前記複数の第２セレクタは、前記第１セレクタの出力若しくは前段の第２セレクタの出力と前記出力を遅延させた遅延出力との何れかを選択すること
を特徴とするデータ送信回路。
前記データ出力回路が、
前記現時点で送信すべきデータを増幅する第１の増幅回路と、
前記反射抑制成分を増幅する第２の増幅回路と、
該第１の増幅回路と第２の増幅回路との出力を加算して前記伝送路に出力する加算回路とを備えること
を特徴とする請求項１記載のデータ送信回路。
前記第１回路および前記第２回路の前記複数の第２セレクタうちの一の第２セレクタは、前記第１セレクタからの出力と前記第１セレクタからの出力をラッチするメモリからの出力の何れかを選択し、前記複数の第２セレクタうちの他の第２セレクタは、前記前段の第２セレクタからの出力と前記前段の第２セレクタからの出力をラッチするメモリからの出力との何れかを選択すること
を特徴とする請求項１または請求項２記載のデータ送信回路。
前記反射抑制成分生成回路が、前記現時点で送信すべきデータより過去の送信データを時間的に遅延させて、前記反射抑制成分を生成すること
を特徴とする請求項１記載のデータ送信回路。
前記送信回路が、
前記反射抑制成分生成回路が過去の送信データを時間的に遅延させるためのクロック信号の位相を調整して、該反射抑制成分生成回路に与えるフェーズインタポレータをさらに備えること
を特徴とする請求項４記載のデータ送信回路。
前記送信回路が、
前記伝送線路における損失に起因する符号間干渉を抑制するためのプリエンファシス成分を生成し、前記現時点で受信側に送信すべき送信データとともに、前記データ出力回路に出力するプリエンファシス成分生成回路をさらに備え、
該データ出力回路が、さらに該プリエンファシス成分を増幅して、前記伝送路に出力すること
を特徴とする請求項１記載のデータ送信回路。
データを第１クロックで取り込むとともに第２クロックで出力するＦＩＦＯと、
前記ＦＩＦＯの出力をシリアルデータとして前記反射抑制成分生成回路に出力するマルチプレクサと
を含むことを特徴とする請求項１乃至請求項６の何れか一に記載のデータ送信回路。
ユーザクロックまたは分周クロックの何れかを選択して前記第１クロックとして出力する第３セレクタを含み、
前記第２クロックは分周クロックであること
を特徴とする請求項７に記載のデータ送信回路。